KR100371678B1 - 반도체집적회로장치 - Google Patents

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Abstract

특별한 면적을 필요로 하지 않고, 기존의 영역만으로 전원 노이즈를 흡수할 수 있는 디커플링 용량을 가지는 반도체 집적회로장치를 제공한다. 모든 유니트 셀의 전원/GND 전용의 액티브 영역(23, 32)에 위치하도록, 다결정 실리콘층(43)을 형성하여 MOS 용량을 구성한다. 요컨대, 기판전위를 취하는 확산층상에 다결정 실리콘층(43)을 배치함으로써 디커플링 용량을 얻는다. 따라서, 전원 노이즈를 억제할수 있다.

Description

반도체 집적회로장치
본 발명은 반주문형(semi-costumized) LSI의 전원 노이즈 흡수기능을 가지는 반도체 집적회로장치에 관한 것이다.
일반적으로, 종래의 반도체 집적회로장치는 LSI 칩의 코어부와 I/O 부 사이의 각 변에 전용배치영역을 설치하고 MOS에서 디커플링 용량을 구성하여, 전원 노이즈를 흡수하도록 구성하고 있다. 도 13은 이러한 종래의 반주문형 LSI 유니트 셀의 평면도이다.
본 도면에 있어서, 1은 1개분의 유니트 셀을 나타내고 있고, P형 트랜지스터(2)와 N형 트랜지스터(11)로 이루어지며, P형 트랜지스터(2)에는 기판전위를 취하기 위한 N-확산층(3)이 형성되어 있다. 4는 그 N-확산층(3) 내의 N+액티브 영역, 5는 P형 기판, 6은 N웰, 7은 게이트, 8은 P-확산층, 9는 그 P-확산층(8) 내의 P+액티브 영역, 10은 VDD 배선이다.
한편, N형 트랜지스터(11)에는, 기판전위를 취하기 위한 P-확산층(12)이 형성되어 있다. 13은 그 P-확산층(12) 내의 P+액티브 영역. 14는 N-확산층, 15는 N-확산층(14) 내의 N+액티브 영역, 16은 게이트, 17은 Vss 배선이다.
그렇지만, 전원 노이즈를 흡수할 수 있는 디커플링 용량을 구성하기 위해서는 LSI 칩상에 큰 면적을 필요로 한다. 또한, 반주문형 LSI와 같은 LSI 칩의 고집적도화를 도모하는 것이 중요한 요소의 하나로 되어 있는 분야에서는, 이러한 면적을 특별히 설치하는 것은 LSI 칩에 탑재할 수 있는 게이트가 적어지기 때문에 큰 문제가 된다.
그래서 본 발명은, 특별한 면적을 필요로 하지 않고 기존의 영역만으로 전원 노이즈를 흡수할 수 있는, 디커플링 용량을 가지는 반도체 집적회로장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, [1] 반주문형 LSI의 유니트 셀에 있어서, 전원/GND 전용의 P+액티브 영역에 위치하도록 다결정 실리콘층을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제하도록 한 것이다.
이와 같이, 기존의 반주문형 LSI 하지층인 다결정 실리콘층을 변경할 뿐이고 배선층에 전혀 영향을 주지 않으며, 또한 지금까지 사용하지 않던 빈 영역을 사용하기 때문에, 기존의 반주문형 LSI에 특별히 단점으로 작용하지 않으면서, 큰 디커플링 용량을 얻을 수 있어 전원 노이즈를 억제할 수 있다. [2] 반주문형 LSI에 있어서, 패드와 그 외측의 빈 용량을 사용하여 LSI 칩 전체를 일주하도록 다결정 실리콘 배선을 3개 인접해서 배치하여, 다결정 실리콘 배선의 MOS 용량과 프린징 용량을 얻음으로써 전원 노이즈를 흡수하도록 한 것이다. 이와 같이, 제2 다결정 실리콘 배선의 MOS 용량과. 제2 다결정 실리콘 배선과 제1 다결정 실리콘 배선간, 제 2 다결정 실리콘 배선과 제3 다결정 실리콘 배선간의 프린징(인접) 용량에 의해 큰 디커플링 용량이 얻어지기 때문에 전원 노이즈를 억제할 수 있다. [3] 반주문형 LSI에 있어서, LSI 칩 코너부에 다결정 실리콘 배선을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제하도록 한 것이다. 이와 같이, LSI 칩코너부에 다결정 실리콘 배선을 배치함으로써 디커플링 용량을 얻을 수 있기 때문에 전원 노이즈를 억제할 수 있다. [4] 반주문형 LSI에 있어서, LSI칩의 코어부를 일주하도록 전원링을 배치하고, 이 전원링영역을 사용해서 다결정 실리콘 배선을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제하도록 한 것이다.
이와 같이 반주문형 LSI에 있어서, LSI 칩의 코어부를 일주하도록 전원링을 배치하고, 이 전원링영역을 사용하여 다결정 실리콘 배선을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제할 수 있다.
[5] 반주문형 LSI에 있어서, LSI 칩의 패드영역부에 다결정 실리콘 배선을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제하도록 한 것이다.
이와 같이, 반주문형 LSI에 있어서, LSI 칩의 패드영역부에 액티브 영역 및 다결정 실리콘층을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제할 수 있다.
도 1은 본 발명의 제1 실시예를 나타내는 반주문형 LSI의 유니트 셀의 평면도.
도 2는 도 1의 A-B선 단면도.
도 3은 도 2에서의 부분의 등가회로도.
도 4는 본 발명의 제2 실시예를 나타내는 반주문형 LSI 칩의 개략평면도.
도 5는 본 발명의 제2 실시예를 나타내는 반주문형 LSI 칩의 코너부(A부)의 확대개략평면도.
도 6은 도 5의 B부 확대평면도.
도 7은 본 발명의 제3 실시예를 나타내는 반주문형 LSI 칩의 개략평면도.
도 8은 본 발명의 제3 실시예를 나타내는 반주문형 LSI 칩의 코너부(A부)의 확대개략평면도.
도 9는 본 발명의 제4 실시예를 나타내는 반주문형 LSI 칩의 개략평면도.
도 10은 본 발명의 제4 실시예를 나타내는 반주문형 LSI의 칩의 D부(전원링부)의 확대개략평면도.
도 11은 본 발명의 제5 실시예를 나타내는 반주문형 LSI 칩의 개략평면도.
도 12는 본 발명의 제5 실시예를 나타내는 반주문형 LSI 칩의 코너부의 확대개략평면도.
도 13은 종래의 반주문형 LSI의 유니트 셀의 평면도.
* 도면의 주요부분에 대한 부호의 설명
20: P형 트랜지스터 21: P형 기판
22, 24, 65, 72: N웰 23, 33: N확산층
24, 34: N+액티브 영역 25: P-확산층
26, 32, 78: P+액티브 영역 27, 35: 게이트
28, 83: VDD 배선 30: N형 트랜지스터
31: P-확산층 36: Vss 배선
41: 게이트 산화막 42: 필드산화막
43, 77, 82: 다결정 실리콘층 51: 코어부
52: I/O부 53: 코너부(A부)
54: 전원링 55: 다결정 실리콘 배선
55A: 제1 다결정 실리콘 배선 55B: 제2 다결정 실리콘 배선
55C: 제3 다결정 실리콘 배선 56, 57: 패드
61, 63, 73: 1층배선 62, 64, 74: 콘택트
71: VDD 패드 75: GND패드
76: 2층배선 79: 제2 스루홀(VIA2)
81: 액티브층 83: VDD배선
84: GND배선 91: 패드
92: 다결정 실리콘층 및 액티브 영역
이하, 본 발명의 실시의 형태를 도면을 참조하면서 상세히 설명한다.
도 1은 본 발명의 제1 실시예를 나타내는 반주문형 LSI의 유니트 셀의 평면도, 도 2는 도 1의 A-B선 단면도, 도 3은 그 등가회로도이다.
이들 도면에 있어서 20은 P형 트랜지스터이고, 21은 P형 기판, 22는 N웰, 24 는 N-확산층(23) 내의 N+액티브 영역, 25는 P-확산층, 26은 그 P-확산층(25) 내의 P+액티브 영역, 27은 게이트, 28은 VDD 배선이다.
또한, N형 트랜지스터(30)에는, 31은 P-확산층, 32는 그 P-확산층(31) 내의 P+액티브 영역, 33은 N-확산층, 34는 그 N-확산층(33) 내의 N+액티브 영역, 35는 게이트, 36은 Vss 배선이다.
그래서, 모든 유니트 셀의 전원/GND전용의 액티브 영역(24, 32)에 위치하도록, 다결정 실리콘층(43)을 형성하여 MOS 용량을 구성한다. 요컨대, 기판전위를 취하는 확산층상에 다결정 실리콘층(43)을 배치함으로써 디커플링 용량을 얻는다. 따라서, 전원 노이즈를 억제할 수 있다. 또한 도 2에서 41은 게이트 산화막, 42는 필드산화막이다.
이와 같이, P+액티브 영역(32)과 다결정 실리콘막(43) 사이, N+액티브 영역(23)과 다결정 실리콘층(43) 사이에 MOS 용량이 형성된다. 그리고, 필드산화막(42)위의 다결정 실리콘층(43)이 이 양 MOS 용량을 접속시키는 역할을 함으로써, 도 3에 나타나는 바와 같이 2개의 MOS 용량을 직렬 접속시킨 형태의 디커플링 용량이 구성된다.
이와 같이 구성하였기 때문에, 제1 실시예에서는 기존의 반주문형 LSI의 하지층인 다결정 실리콘층을 변경할 뿐이고, 배선층에 전혀 영향을 주지 않으며 또한 지금까지 사용하지 않고 있던 빈 영역을 사용하기 때문에, 기존의 반주문형 LSI에는 특별한 결점(디메리트)으로 작용하지 않으면서, 큰 디커플링 용량을 얻을 수 있다.
따라서, 반주문형 LSI의 유니트 셀에 있어서, 전원/GND전용의 P+액티브 영역에 위치하도록 다결정 실리콘층을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제할 수 있다.
다음에 본 발명의 제2 실시예에 관해서 설명한다.
도 4는 본 발명의 제2 실시예를 나타내는 반주문형 LSI의 칩의 개략평면도, 도 5는 그 반주문형 LSI의 칩의 코너부(A부)의 확대개략평면도, 도 6은 도 5의 B부확대평면도이다.
도 4에 있어서, 반주문형 LSI 칩은 코어부(51), I/O부(52), 코너부(A 부)(53), 전원링(54), 인접하는 3개의 다결정 실리콘 배선(55)으로 이루어진다.
도 5에 나타나는 바와 같이, 패드(56, 57)(VDD에 접속되는 패드(56), GND에 접속되는 패드(57))와, 그 패드 사이의 빈 영역을 사용해서, 칩 전체를 일주하도록 인접하는 3개의 다결정 실리콘 배선(55)을 최소배선간격으로 배치한다.
도 6에 나타나는 바와 같이, 인접하는 3개의 다결정 실리콘 배선, 요컨대 제 1 다결정 실리콘 배선(55A), 제2 다결정 실리콘 배선(55B), 제3 다결정 실리콘 배선(55C)과, 패드(56, 57)로부터 끌어낸 1층배선(61, 63)을 나타내었다. 또한 62, 64는 콘택트, 65는 N웰이다. 그 구성을 이하에 설명한다.
레이아웃 시스템에 의해, 배선공정에서 VDD/GND 셀이 배치된다. 다음에, 자동으로 VDD 셀이 놓여지면 제2 다결정 실리콘 배선(55B)에 1층배선(61)과 콘택트(62)로 접속된다. 또한, GND 셀이 놓여지면, 제1 다결정 실리콘 배선(55A)과 제3 다결정 실리콘 배선(55C)에, 1층배선(63)과 콘택트(64)로 접속된다. 또, 제2 다결정 실리콘 배선(55B)의 아래는 N+액티브 영역이 놓여지고, 제1 다결정 실리콘 배선(55A)과 제3 다결정 실리콘 배선(55C)의 아래에는 P+액티브 영역이 놓여진다.
이상의 구성에 의해 MOS 용량을 얻는다.
이와 같이 구성하였기 때문에, 제2 실시예에서는 제2 다결정 실리콘 배선(55B)의 MOS 용량과, 제2 다결정 실리콘 배선(55B)과 제1 다결정 실리콘 배선(55A)사이, 제2 다결정 실리콘 배선(55B)과 제3 다결정 실리콘 배선(55C) 사이의 프린징(인접) 용량에 의해서, 큰 디커플링 용량을 얻을 수 있다.
따라서, 반주문형 LSI에 있어서, 패드와 그 외측의 빈 영역을 사용하여 LSI칩 전체를 일주하도록 다결정 실리콘 배선(55A, 55B, 55C)을 3개 인접해서 배치하여, 다결정 실리콘 배선의 MOS용량과 프린징 용량을 얻음으로써, 전원 노이즈를 흡수할 수 있다. 다음에, 본 발명의 제3 실시예에 관해서 설명한다.
도 7은 본 발명의 제3 실시예를 나타내는 반주문형 LSI의 칩의 개략평면도, 도 8은 그 반주문형 LSI 칩의 코너부(A부)의 확대개략평면도이다.
반주문형 LSI의 개략구성, 또한, 그 반주문형 LSI의 칩의 코너부(A부)의 개략구성은 제2 실시예와 마찬가지이기 때문에, 동일부분에는 같은 부호를 부착하고 그 설명은 생략한다.
이와 같이 반주문형 LSI에 있어서, LSI 칩코너부에 다결정 실리콘 배선을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제할 수 있다.
이상의 구성에 의해 MOS 용량을 얻을 수 있다.
다음에 본 발명의 제4 실시예에 관해서 설명한다.
도 9는 본 발명의 제4 실시예를 나타내는 반주문형 LSI 칩의 개략평면도이고, 도 10은 그 반주문형 LSI 칩의 D부(전원링부)의 확대개략평면도이다.
도 9에 나타내는 반주문형 LSI의 개략구성은 제2 실시예와 마찬가지이다. 같은 부분에 관해서는 같은 부호를 부착하고 그 설명은 생략한다.
제2 실시예 및 제3 실시예와 마찬가지로 하여, 전원링(54)영역의 하층에 도 10에 나타나는 바와 같이, 액티브층(81)을 형성하고, 그 위를 다결정 실리콘층(82)으로 덮는 것에 의해 MOS 용량을 얻는다. 또 83은 VDD배선, 84는 GND 배선이다. 이와 같이, 반주문형 LSI에 있어서, LSI 칩의 코어부(51)를 일주하도록 전원링(54)을 배치하고, 이 전원링(54)영역을 사용하여 다결정 실리콘 배선을 배치하여, 디커플링 용량을 얻음으로써 전원 노이즈를 억제할 수 있다.
또한, 제2 실시예, 제3 실시예 및 제4 실시예와 마찬가지로 해서 I/O부(52)의 영역의 하층에 액티브층을 형성하고, 그 위에 다결정 실리콘층을 덮는 것에 의해 MOS용량을 얻도록 할 수가 있다.
다음에, 본 발명의 제5 실시예에 대해서 설명한다.
도 11은 본 발명의 제5 실시예를 나타내는 반주문형 LSI 칩의 개략평면도이고, 도 12는 그 반주문형 LSI 칩의 코너부의 확대개략평면도이다.
도 12에 나타내는 반주문형 LSI의 개략구성은 제2 실시예와 마찬가지이고, 같은 부분에는 같은 부호를 부착하고 그 설명은 생략한다.
이 실시예에서는, 반주문형 LSI에서 LSI 칩의 패드(91) 영역부에 다결정 실리콘층 및 액티브 영역(92)을 배치하여, 디커플링 용량을 얻음으로써 전원 노이즈를 억제할 수 있다.
이와 같이, 기존 반주문형 LSI에서 사용하지 않았던 빈 영역을 사용함으로써, 큰 디커플링 용량을 얻을 수 있다.
또, 본 발명은 상기 실시예에 한정되는 것이 아니고, 본 발명의 취지에 기초를 두고 여러 가지의 변형이 가능하며, 그것을 본 발명의 범위에서 배제하는 것은 아니다.
이상, 상세하게 설명한 바와 같이, 본 발명에 의하면 이하와 같은 효과를 얻을 수가 있다.
(1) 청구항 1 기재의 발명에 의하면, 기존의 반주문형 LSI의 하지층인 다결정 실리콘층을 변경할 뿐이고 배선층에 완전히 영향을 주지 않으며, 또한, 지금까지 사용하지 않고 있던 빈 영역을 사용함으로써, 기존의 반주문형 LSI에 특별히 결점으로 작용하지 않으면서 큰 디커플링 용량을 얻을 수 있어, 전원 노이즈를 억제할 수 있다.
(2) 청구항 2 기재의 발명에 의하면, 제2 다결정 실리콘 배선의 MOS용량과, 제2 다결정 실리콘 배선과 제1 다결정 실리콘 배선 사이, 제2 다결정 실리콘 배선과 제3 다결정 실리콘 배선 사이의 프린징(인접) 총량에 의해서, 큰 디커플링 용량을 얻을 수 있어, 전원 노이즈를 억제할 수 있다.
(3) 청구항 3 기재의 발명에 의하면, LSI 칩코너부에 다결정 실리콘 배선을 배치함으로써 디커플링 용량을 얻을 수 있어, 전원 노이즈를 억제할 수 있다.
(4) 청구항 4 기재의 발명에 의하면, 반주문형 LSI으로부터 LSI 칩의 코어부를 일주하도록 전원링을 배치하고, 이 전원링영역을 사용하여 다결정 실리콘 배선을 배치하여, 디커플링 용량을 얻음으로써 전원 노이즈를 억제할 수 있다.
(5) 청구항 5 기재의 발명에 의하면, 반주문형 LSI에서 LSI칩의 패드영역부에 액티브 영역 및 다결정 실리콘층을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제할 수 있다.

Claims (5)

  1. 반주문형 LSI의 유니트 셀에 있어서, 전원/GND 전용의 P+액티브 영역에 위치하도록 다결정 실리콘층을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 반주문형 LSI에 있어서, 패드와 그 외측의 빈 영역을 사용하여 LSI칩 전체를 일주하도록 다결정 실리콘 배선을 3개 인접해서 배치하여 다결정 실리콘 배선의 MOS 용량과 프린징 용량을 얻음으로써, 전원 노이즈를 흡수하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 반주문형 LSI에 있어서, LSI 칩코너부에 다결정 실리콘 배선을 배치하여 디커플링 용량을 얻음으로써, 전원 노이즈를 억제하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 반주문형 LSI에 있어서, LSI칩의 코어부를 일주하도록 전원링을 배치하고, 해당 전원링 영역을 이용해서 다결정 실리콘 배선을 배치하여, 디커플링 용량을 얻음으로써 전원 노이즈를 억제하는 것을 특징으로 하는 반도체 집적회로장치.
  5. 반주문형 LSI에 있어서, LSI칩의 패드 영역부에 다결정 실리콘 배선을 배치하여, 디커플링 용량을 얻음으로써 전원 노이즈를 억제하는 것을 특징으로 하는 반도체 집적회로장치.
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