JPH04196583A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04196583A JPH04196583A JP32812690A JP32812690A JPH04196583A JP H04196583 A JPH04196583 A JP H04196583A JP 32812690 A JP32812690 A JP 32812690A JP 32812690 A JP32812690 A JP 32812690A JP H04196583 A JPH04196583 A JP H04196583A
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- capacitor
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- capacitors
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置におけるコンデンサの構造に関す
る。
る。
［従来の技術］
従来の半導体装置のコンデンサの構造は、同一ノードに
２つのコンデンサを接続する場合、第２図に示すとおり
、コンデンサを水平方向に並べる構造となっていた。２
０は配線用ＡＬ、２１は上側電極用のＰＯＬＹ Ｓｉ
、２２は容量の誘電体、２３は第２フイールド、２４は
酸化層、２５はＮ゛イオン打込み領域、２６は下側電極
としてのＰ゛のイオン打ち込み領域、そのとき２７の基
板はＮ５ｕｂである。また２７の基板がＰｓｕｂのとき
は、２５はＰ°イオン打ち込み領Ｌ ２６はＮｏのイ
オン打ち込み領域となる。
２つのコンデンサを接続する場合、第２図に示すとおり
、コンデンサを水平方向に並べる構造となっていた。２
０は配線用ＡＬ、２１は上側電極用のＰＯＬＹ Ｓｉ
、２２は容量の誘電体、２３は第２フイールド、２４は
酸化層、２５はＮ゛イオン打込み領域、２６は下側電極
としてのＰ゛のイオン打ち込み領域、そのとき２７の基
板はＮ５ｕｂである。また２７の基板がＰｓｕｂのとき
は、２５はＰ°イオン打ち込み領Ｌ ２６はＮｏのイ
オン打ち込み領域となる。
［発明が解決しようとする課題］
しかし、前述の従来技術では、コンデンサを水平方向に
並べることにより、容量面積を多量に占有する事になり
、チップ面積が大きくなるという問題点を有する。
並べることにより、容量面積を多量に占有する事になり
、チップ面積が大きくなるという問題点を有する。
そこで本発明は、この様な問題点を解決するもので、そ
の目的とするところは、チップ面積を小さくするところ
にある。
の目的とするところは、チップ面積を小さくするところ
にある。
［＋ＥＩＩ題を解決するための手段］
本発明の半導体装置におけるコンデンサの構造は、同一
ノードに２つのコンデンサを接続する場合、第１図のよ
うに同一ノードを中心電極とし、その上下に誘電体を配
し、その誘電体を他の電極ではさみ、垂直方向にコンデ
ンサを重ねることにより、２つ分の容量面積を、１つ分
の容量面積で実現することを特徴とする。
ノードに２つのコンデンサを接続する場合、第１図のよ
うに同一ノードを中心電極とし、その上下に誘電体を配
し、その誘電体を他の電極ではさみ、垂直方向にコンデ
ンサを重ねることにより、２つ分の容量面積を、１つ分
の容量面積で実現することを特徴とする。
［実施例］
以下に本発明による一実施例を、図面に基ずいて説明す
る。第１図（Ａ）は、半導体装置を上からみた図、第１
図（Ｅ）は、断面構造を示す。ｌＯは配線用のＡＬ、１
１は第１を極用のＰＯＬＹＳｉ、１２は容量の誘電体で
、この実施例では５ｉ０２とする。１３は第２電極用の
ＰＯＬＹ ５ｉ（２層ＰＯＬＹプロセスのＵＮＤＥＲ
ＰＯＬＹ）、１４は２つ目の容量の誘電体の５ｉ０２．
１５は層間膜、１６は酸化膜で５ｉ０２である。この実
施例において１７はＮ゛イオン打込み領ｔ６，１８はＮ
５ｕｂの基板とする。又、１８の基板がＰｓｕｂＯ時は
、１７はＰ゛イオン打込み領域となる。１７のイオン打
ち込み領域を第３電極とする。
る。第１図（Ａ）は、半導体装置を上からみた図、第１
図（Ｅ）は、断面構造を示す。ｌＯは配線用のＡＬ、１
１は第１を極用のＰＯＬＹＳｉ、１２は容量の誘電体で
、この実施例では５ｉ０２とする。１３は第２電極用の
ＰＯＬＹ ５ｉ（２層ＰＯＬＹプロセスのＵＮＤＥＲ
ＰＯＬＹ）、１４は２つ目の容量の誘電体の５ｉ０２．
１５は層間膜、１６は酸化膜で５ｉ０２である。この実
施例において１７はＮ゛イオン打込み領ｔ６，１８はＮ
５ｕｂの基板とする。又、１８の基板がＰｓｕｂＯ時は
、１７はＰ゛イオン打込み領域となる。１７のイオン打
ち込み領域を第３電極とする。
第２電極を同一ノードとし、第１、第２電極間で第１の
コンデンサを構成する。そして、第２、第３電極間で第
２のコンデンサを構成する。第３１！極をＧＲＯＵＮＤ
接続しない場合の、コンデンサの構造を第４図に示す。
コンデンサを構成する。そして、第２、第３電極間で第
２のコンデンサを構成する。第３１！極をＧＲＯＵＮＤ
接続しない場合の、コンデンサの構造を第４図に示す。
Ｎ−基板の場合、第１区の１７のＮ゛イオン打込み領域
に相当する領域を第４図の１９のＰ゛のイオン打ち込み
領域に（Ｐ−基板の場合、第１図の１７のＰ゛イオン打
込み領域に相当する領域を第４図の１９のＮ゛のイオン
打ち込み領域に）変え、配線用ＡＬとコンタクトで接続
することにより、他のノードに接続することが出来る。
に相当する領域を第４図の１９のＰ゛のイオン打ち込み
領域に（Ｐ−基板の場合、第１図の１７のＰ゛イオン打
込み領域に相当する領域を第４図の１９のＮ゛のイオン
打ち込み領域に）変え、配線用ＡＬとコンタクトで接続
することにより、他のノードに接続することが出来る。
第３図は、第１図の構造を持つ回路である。同一ノード
に２つのコンデンサが接続されている、クロック信号出
力回路の例である。３０はインバータ、３１は第１のコ
ンデンサ、３２は第２のコンデンサ、３３は出力端子で
ある。電磁波雑音（Ｅｌｅｃｔｒｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ、 ■ｎｔｅｒｆｅｒｅｎｃｅ）を遮断す
るための対策と直流をカットするための回路である。
に２つのコンデンサが接続されている、クロック信号出
力回路の例である。３０はインバータ、３１は第１のコ
ンデンサ、３２は第２のコンデンサ、３３は出力端子で
ある。電磁波雑音（Ｅｌｅｃｔｒｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ、 ■ｎｔｅｒｆｅｒｅｎｃｅ）を遮断す
るための対策と直流をカットするための回路である。
第５図に示すように、同一ノードを有する容量を持つキ
ャパシタ加算器にも、使用が可能である。
ャパシタ加算器にも、使用が可能である。
３４はオペアンプ、３５は第１のコンデンサ、３６は第
２のコンデンサ、３７は第３のコンデンサとなる。この
回路の入出力関係式は以下のとうりとなる。入力電圧を
■１、Ｖ２、出力電圧をＶ＠、３５のコンデンサをＣ１
３６のコンデンサを０１．３７のコンデンサを０２とす
る。
２のコンデンサ、３７は第３のコンデンサとなる。この
回路の入出力関係式は以下のとうりとなる。入力電圧を
■１、Ｖ２、出力電圧をＶ＠、３５のコンデンサをＣ１
３６のコンデンサを０１．３７のコンデンサを０２とす
る。
Ｖ ＠＝−Ｋ ＩＶ ＋ −Ｋ ２ Ｖ ２に＋＝Ｃ＋
／（：、 Ｋ２＝Ｃ２／Ｃ上述のように、この回路
は２人力位相反転形計数乗算・加算器である。
／（：、 Ｋ２＝Ｃ２／Ｃ上述のように、この回路
は２人力位相反転形計数乗算・加算器である。
第１のコンデンサの容量の大きさを変える場合、電極の
ＰＯＬＹの面積を変えるだけで可能となり、第２のコン
デンサの容量の大きさを変える場合はアクティブエリア
と共通電極の面積を変えることで可能となる。いずれに
しても共通電極の面積を広くしておけば第１のコンデン
サも第２のコンデンサも独立して容量の値は可変できる
。また、第１、第２の電極をＰＯＬＹ Ｓｉとしたが
これは、ＡＬとしてもよく、また第３電極はアクティブ
領域としたがこれはＰＯＬＹ Ｓｉ、ＡＬとして更に
下にコンデンサを積層することも可能である。
ＰＯＬＹの面積を変えるだけで可能となり、第２のコン
デンサの容量の大きさを変える場合はアクティブエリア
と共通電極の面積を変えることで可能となる。いずれに
しても共通電極の面積を広くしておけば第１のコンデン
サも第２のコンデンサも独立して容量の値は可変できる
。また、第１、第２の電極をＰＯＬＹ Ｓｉとしたが
これは、ＡＬとしてもよく、また第３電極はアクティブ
領域としたがこれはＰＯＬＹ Ｓｉ、ＡＬとして更に
下にコンデンサを積層することも可能である。
電極間の誘電体は、５ｉ０２としたが５ｉ３Ｎ４（窒化
膜）に変えることにより容量の大きさを変えることが可
能になる。またこれらのコンデンサは、一定の厚さの誘
電体を製造することができ、−様な容量を得ることが出
来る。今まではコンデンサ２個について述べてきたが、
ＰＯＬＹ多層プロセスを利用すれば３個以上のコンデン
サを製造することもできる。
膜）に変えることにより容量の大きさを変えることが可
能になる。またこれらのコンデンサは、一定の厚さの誘
電体を製造することができ、−様な容量を得ることが出
来る。今まではコンデンサ２個について述べてきたが、
ＰＯＬＹ多層プロセスを利用すれば３個以上のコンデン
サを製造することもできる。
［発明の効果］
以上述べたように本発明によれば、コンデンサの構造を
垂直方向に重ねることにより、２つ以上のコンデンサの
構造を、１つの容量面積に納めることが出来る。また、
コンデンサを作り込む場合、ＰＯＬＹ Ｓｉ ２層
が標準工程であるので新たに特殊なプロセス工程をつけ
加える事なく、チップ面積を小さくすることが出来る。
垂直方向に重ねることにより、２つ以上のコンデンサの
構造を、１つの容量面積に納めることが出来る。また、
コンデンサを作り込む場合、ＰＯＬＹ Ｓｉ ２層
が標準工程であるので新たに特殊なプロセス工程をつけ
加える事なく、チップ面積を小さくすることが出来る。
【図面の簡単な説明】
第１図（Ａ）は本発明の平面図。
第１図（Ｂ）は本発明の断面図。
第２図は従来例を示す図。
第３図は本発明の実施例を示す図。
第４図は本発明の断面図。
第５図は本発明の実施例を示す！。
１０．２０ は配線用ＡＬ
１１．１３．２１ は電極用ＰＯＬＹ ５ｉ１２．１
４．２２ は容量の誘電体 １５．２３ は第２フイールド １６．２４ は酸化膜 １７．２５ はイオン打ち込み層 １８．２７ は基盤 １９．２６ はフィールド ３０ はインバータ ３１．３２．３５．３６．３７ はコンデンサ３３ は
出力端子 ３４ はオペアンプ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部（他１名）第１図（Ａ） 第１図（Ｂ） 第２図 第３図 第５図
４．２２ は容量の誘電体 １５．２３ は第２フイールド １６．２４ は酸化膜 １７．２５ はイオン打ち込み層 １８．２７ は基盤 １９．２６ はフィールド ３０ はインバータ ３１．３２．３５．３６．３７ はコンデンサ３３ は
出力端子 ３４ はオペアンプ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部（他１名）第１図（Ａ） 第１図（Ｂ） 第２図 第３図 第５図
Claims (1)
- 少なくとも２個以上のコンデンサを垂直方向に配置し、
それぞれの上部コンデンサの下側電極と下部コンデンサ
の上側電極の電極を共有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32812690A JPH04196583A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32812690A JPH04196583A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196583A true JPH04196583A (ja) | 1992-07-16 |
Family
ID=18206780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32812690A Pending JPH04196583A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196583A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316415A (ja) * | 1995-05-24 | 1996-11-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5773872A (en) * | 1995-10-25 | 1998-06-30 | Nec Corporation | Semiconductor device having an integrated differential circuit with an improved common-mode rejection ratio (CMRR) |
| US6064108A (en) * | 1997-09-02 | 2000-05-16 | Hughes Electronics Corporation | Integrated interdigitated capacitor |
| US6121645A (en) * | 1996-06-26 | 2000-09-19 | Oki Electric Ind Co Ltd | Noise-reducing circuit |
| US6265755B1 (en) * | 1994-11-14 | 2001-07-24 | Sony Corporation | Semiconductor integrated circuit comprising MIS capacitors |
| JP2002368111A (ja) * | 2001-06-08 | 2002-12-20 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及び半導体装置 |
-
1990
- 1990-11-28 JP JP32812690A patent/JPH04196583A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265755B1 (en) * | 1994-11-14 | 2001-07-24 | Sony Corporation | Semiconductor integrated circuit comprising MIS capacitors |
| JPH08316415A (ja) * | 1995-05-24 | 1996-11-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5773872A (en) * | 1995-10-25 | 1998-06-30 | Nec Corporation | Semiconductor device having an integrated differential circuit with an improved common-mode rejection ratio (CMRR) |
| US6121645A (en) * | 1996-06-26 | 2000-09-19 | Oki Electric Ind Co Ltd | Noise-reducing circuit |
| US6064108A (en) * | 1997-09-02 | 2000-05-16 | Hughes Electronics Corporation | Integrated interdigitated capacitor |
| JP2002368111A (ja) * | 2001-06-08 | 2002-12-20 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及び半導体装置 |
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