JP2002368111A - Ｄ／ａ変換回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 高いビット数のデジタル信号に対応し、線形
性が良く、占有面積の小さいＤ／Ａ変換回路を提供す
る。 【解決手段】 複数の容量を有するＤ／Ａ変換回路であ
って、複数の容量は、第１電極と、第１電極に接してい
る第１誘電体と、第１誘電体に接している第２電極と、
第２電極に接している第２誘電体と、第２誘電体に接し
ている第３電極とをそれぞれ有しており、第２電極は、
第１電極及び第３電極と重なっており、第２電極は、第
１電極及び第３電極と重なっている部分において開口部
を有しており、第２電極が有する開口部において、第１
誘電体及び第２誘電体にコンタクトホールが形成されて
おり、コンタクトホールを介して第１電極と第３電極が
接続されていることを特徴とするＤ／Ａ変換回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体を用いて形
成される容量に関する。また該容量を用いたＤ／Ａ変換
（デジタル／アナログ変換）回路（ＤＡＣ）に関する。
また、このＤＡＣを用いた半導体装置に関する。

【０００２】

【従来の技術】近年、ガラス基板上に形成された多結晶
シリコン膜を活性層に用いた、薄膜トランジスタ（ＴＦ
Ｔ）の研究開発が活発に行われている。多結晶シリコン
膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴ
と比べて移動度が２桁以上高いため、ＴＦＴのゲート幅
を小さく微細化しても回路の動作に必要な電流値を十分
確保できる。よって、マトリクス型のフラットパネルデ
ィスプレイの画素部とその駆動回路を同一基板上に一体
形成した、システム・オン・パネルの実現が可能であ
る。

【０００３】システム・オン・パネルの実現は、ディス
プレイの組立工程や検査工程の削減によるコストダウン
を可能にし、また、フラットパネルディスプレイの小型
化、高精細化をも可能にする。

【０００４】

【発明が解決しようとする課題】フラットパネルディス
プレイの更なる小型化、高精細化を進める上で課題とな
るのは、高速動作が可能で、かつ基板上の占有面積の小
さいＤＡＣの実現である。

【０００５】ＤＡＣには様々な種類のものが存在する
が、代表的なものとして容量分割型と、抵抗分割型とが
挙げられる。容量分割型のＤＡＣは、抵抗分割型に比べ
て比較的少ない面積での高速動作が可能である。

【０００６】図１６に、一般的な容量分割型のＤＡＣの
一例を、回路図で示す。図１６に示す容量分割型のＤＡ
Ｃは、ｎビットのデジタル信号Ｄ₀〜Ｄ_n-1の各ビットが
制御するｎ個のスイッチＳＷ₀〜ＳＷ_n-1と、各スイッチ
に接続されたｎ個の容量Ｃ、２Ｃ、…、２^n-1Ｃ（Ｃは
定数）と、リセット用スイッチＳＷ_Rとを有している。

【０００７】また、この図１６に示したＤＡＣには、電
源Ａ（電圧Ｖ_A）、電源Ｂ（電圧Ｖ_B）から電圧が与えら
れている。電源Ａと電源Ｂは異なる電圧に保たれてい
る。なお本明細書において電圧とは、特に断りがない限
り、グラウンドの電位との電位差を意味している。ＤＡ
Ｃから出力されるアナログ信号の電圧Ｖ_OUTは、出力線
に与えられる。

【０００８】なお、容量Ｃ_Lは出力Ｖ_OUTに接続された信
号線の負荷容量である。

【０００９】スイッチＳＷ₀〜ＳＷ_n-1のそれぞれに、対
応するビットのデジタル信号が入力される。そして入力
されたデジタル信号の有する０または１の情報によっ
て、各容量の一方の電極（第１電極）に、電源Ａから電
圧が与えられるか、電源Ｂから電圧が与えられるかが選
択される。

【００１０】この図１６示したＤＡＣの動作を、順を追
って説明する。図１６示したＤＡＣの動作は、リセット
期間Ｔ_Rと書き込み期間Ｔ_Aとに分けて説明される。図１
７を用いて、図１６に示したＤＡＣの、各期間における
動作を示す。

【００１１】まず、リセット期間Ｔ_R中、リセット用ス
イッチＳＷ_Rによって、電源Ｂの電圧Ｖ_Bが、全ての容量
の一方の電極（第２電極）に与えられる。また、デジタ
ル信号によってスイッチＳＷ₀〜ＳＷ_n-1が制御され、全
ての容量のもう一方の電極（第１電極）に、同じ電源か
ら電圧が与えられる。ここでは仮に、電源Ｂから電圧Ｖ
_Bが与えられたとする。このリセット期間終了直前にお
ける、ＤＡＣの等価回路図を、図１２（Ａ）に示す。な
おＣ_Tは全ての容量の合成容量を意味する。

【００１２】リセット期間Ｔ_R終了後、書き込み期間Ｔ_A
が開始される。書き込み期間Ｔ_Aでは、各ビットのデジ
タル信号が有する情報にしたがって、スイッチＳＷ₀〜
ＳＷ_{n -1}が制御され、各容量の第１電極に、電源Ａまた
は電源Ｂから電圧Ｖ_Aまたは電圧Ｖ_Bが与えられる。そし
て、電荷がｎ個の容量へ充電され、その後定常状態にな
る。この時の等価回路図を図１２（Ｂ）に示す。なおＣ
_Aは電圧Ｖ_Aが与えられた容量の合成容量を意味し、Ｃ_B
は電圧Ｖ_Bが与えられた容量の合成容量を意味する。

【００１３】上述したリセット期間Ｔ_Rと書き込み期間
Ｔ_Aの動作を繰り返すことで、デジタル信号をアナログ
信号に変換することが可能である。

【００１４】しかし、フラットパネルディスプレイをよ
り高精細化するために、扱うデジタル信号のビット数を
増やすと、容量分割型のＤＡＣの場合でも、基板の占有
面積を抑えることが難しくなる。

【００１５】占有面積を抑えるために、容量分割型のＤ
ＡＣの容量を単純に縮小して設計すると、最下位ビット
に対応する容量の面積及び容量値が小さくなる。容量
は、形成する際のマスク等のずれ、パターニングのなま
り、予測しなかった寄生容量等によって、容量値に多少
のずれが生じる。そのため、容量を縮小して設計する
と、最下位ビットに対応する容量の容量値に占めるずれ
の割合が大きくなり、線形性の良い容量分割型のＤＡＣ
を形成するのが難しくなる。

【００１６】また、抵抗分割型のＤＡＣは、対応するデ
ジタル信号のビット数が増加すると、面積が抑えられな
いばかりではなく、出力抵抗が高くなって高速動作が難
しくなる。

【００１７】上述した問題に鑑み、フラットパネルディ
スプレイの更なる小型化、高精細化を進めるために、デ
ジタル信号のビット数が増加しても面積を抑えることが
可能で、なおかつ高速動作が可能な線形性の良いＤＡＣ
の作製を課題とする。

【００１８】

【課題を解決するための手段】本発明者は、間に誘電体
となる絶縁膜を挟んで積層された、第１電極、第２電極
及び第３電極の３つの電極を有する容量を形成し、該容
量をＤＡＣに用いた。

【００１９】具体的には、Ｄ／Ａ変換回路が有する複数
の容量は、第１電極と、前記第１電極に接している第１
誘電体と、前記第１誘電体に接している第２電極と、前
記第２電極に接している第２誘電体と、前記第２誘電体
に接している第３電極とをそれぞれ有している。そし
て、前記第２電極は、前記第１電極及び前記第３電極と
重なっており、前記第２電極は、前記第１電極及び前記
第３電極と重なっている部分において開口部を有してお
り、前記第２電極が有する開口部において、前記第１誘
電体及び前記第２誘電体にコンタクトホールが形成され
ており、前記コンタクトホールを介して前記第１電極と
前記第３電極が接続されている。

【００２０】上記構成により、容量の基板に占める面積
を抑えつつ、容量値を増加させることができる。そのた
め、容量全体に占める、パターニングのなまり、予測し
なかった寄生容量等によって生じる容量値のずれの割合
が小さくなり、容量分割型のＤＡＣの線形性を良好に保
つことができる。

【００２１】また、第１電極と第３電極を電気的に接続
し、第２電極をＤＡＣの出力側に接続する。上記構成に
より、第１電極と第３電極の間に第２電極が挟まれるの
で、出力線に接続された第２電極が寄生容量の影響を受
けにくくなり、ＤＡＣの線形性を良好に保つことができ
る。

【００２２】本発明は上記構成により、高速駆動が可能
で、かつ基板上の占有面積が比較的抑えられ、また、線
形性を崩さず高いビット数のデジタル信号に対応するＤ
ＡＣを形成することができる。

【００２３】また上記構成を有する容量（単位セル）を
複数形成し、該複数の単位セルの第１電極もしくは第３
電極を互いに電気的に接続し、かつ第２電極を互いに電
気的に接続することで、所望の容量値を有する１つの容
量を、容易に形成することができる。そのため、本発明
の容量を有するＤＡＣは、設計が比較的容易である。

【００２４】以下に、本発明の構成を示す。

【００２５】

【発明の実施の形態】図１に本発明の単位セルの構成を
示す。図１（Ａ）は単位セルの上面図であり、図１
（Ｂ）は図１（Ａ）のＡ−Ａ’における断面図、図１
（Ｃ）は図１（Ａ）のＢ−Ｂ’における断面図を示して
いる。

【００２６】本発明の容量は、導電性を有する第１電極
１０１に接して第１誘電体１０２が形成されており、第
１誘電体１０２に接して導電性を有する第２電極１０３
が形成されている。そして、第２電極１０３に接して第
２誘電体１０４が形成されており、第２誘電体１０４に
接して導電性を有する第３電極１０５が形成されてい
る。

【００２７】第２電極１０３には開口部１０６が形成さ
れており、該開口部１０６において、第１誘電体１０２
及び第２誘電体１０４に形成されたコンタクトホールを
介して、第１電極１０１と第３電極１０５が接続されて
いる。このとき、第１電極１０１及び第３電極１０５
は、第２電極１０３とは接触せず、互いに電気的に分離
している。

【００２８】第１誘電体１０２と第２誘電体１０５は絶
縁材料で形成されている。また第１電極１０１、第２電
極１０３及び第３電極１０５は導電性を有する材料で形
成されている。

【００２９】なお、本発明の容量は、第１電極１０１
と、第１誘電体１０２と、第２電極１０３とが重なり合
うことで形成される容量と、第２電極１０３と、第２誘
電体１０５と及び第３電極１０５が重なり合うことで形
成される容量とを併せて用いることができる。

【００３０】上記構成により、容量の基板に占める面積
を抑えつつ容量値を増加させることができる。また、第
１電極と第３電極を電気的に接続し、第１電極及び第３
電極を信号の入力側に、第２電極を出力側に接続するこ
とで、第１電極と第３電極の間に第２電極が挟まれるの
で、出力側に接続された第２電極が、他の配線または回
路素子との間の寄生容量の影響を受けにくくなる。

【００３１】次に、図２を用いて、本発明の単位セルを
複数用いて形成される容量について説明する。図２
（Ａ）は複数の単位セルで形成される容量の上面図であ
り、図２（Ｂ）は図２（Ａ）のＣ−Ｃ’における断面
図、図２（Ｃ）は図２（Ａ）のＤ−Ｄ’における断面図
を示している。

【００３２】図２に示す容量が有する単位セルの構造
は、図１に示したものと同じであり、導電性を有する第
１電極２０１に接して第１誘電体２０２が形成されてい
る。そして、第１誘電体２０２に接して第２電極２０３
が形成されている。また、第２電極２０３に接して第２
誘電体２０４が形成されており、第２誘電体２０４に接
して導電性を有する第３電極２０５が形成されている。

【００３３】第２電極２０３には開口部２０６が形成さ
れており、該開口部２０６において第１誘電体２０２と
第２誘電体２０４とに形成されたコンタクトホールを介
して、第１電極２０１と第３電極２０５が接続されてい
る。なお、第１電極２０１及び第３電極２０５は、第２
電極２０３とは接触せず、互いに電気的に分離してい
る。

【００３４】第１誘電体２０２と第２誘電体２０５は絶
縁材料で形成されている。また第１電極２０１、第２電
極２０３及び第３電極２０５は導電性を有する材料で形
成されている。

【００３５】そして、各単位容量が有する第２電極２０
３は、互いに電気的に接続されている。具体的には、各
単位容量が有する第２電極２０３は、全て１つの導電膜
に含まれており、電気的に等価である。

【００３６】そして、図２においては、複数の単位セル
がそれぞれ有する第３電極２０５が、ノード２０７にお
いて互いに電気的に接続され、１つの容量を形成してい
る。

【００３７】なお、ノード２０７と、第２誘電体２０４
と、第２電極２０３を含む膜とで容量が形成されること
が予想されるが、この容量値を計算に入れて、容量を設
計するようにしても良い。

【００３８】図１及び図２に示した容量を有するＤＡＣ
は、容量の基板に占める面積を抑えつつ容量値を増加さ
せることができるため、容量全体に占める、パターニン
グのなまり、予測しなかった寄生容量等によって生じる
容量値のずれの割合が小さくなり、線形性を良好に保つ
ことができる。

【００３９】また、第１電極と第３電極を電気的に接続
し、第１電極及び第３電極を信号の入力側に、第２電極
をＤＡＣの出力側に接続しているので、第１電極と第３
電極の間に第２電極が挟まれるので、出力線に接続され
た第２電極が寄生容量の影響を受けにくくなり、ＤＡＣ
の線形性を良好に保つことができる。

【００４０】本発明は上記構成により、高速駆動が可能
で、かつ基板上の占有面積が比較的抑えられ、また、線
形性を崩さず高いビット数のデジタル信号に対応するＤ
ＡＣを形成することができる。

【００４１】また上記構成を有する容量（単位セル）を
複数形成し、該複数の単位セルの第１電極もしくは第３
電極を互いに電気的に接続し、かつ第２電極を互いに電
気的に接続することで、所望の容量値を有する１つの容
量を、容易に形成することができる。そのため、本発明
の容量を有するＤＡＣは、設計が比較的容易である。

【００４２】

【実施例】以下に、本発明の実施例について説明する。

【００４３】（実施例１）本実施例では、本発明の容量
を用いて形成されるＤＡＣの構成について説明する。

【００４４】図３に本実施例のＤＡＣの回路図を示す。
本実施例のＤＡＣは８ビットのデジタル信号をアナログ
信号に変換することが可能である。

【００４５】図３に示す容量分割型のＤＡＣは、８ビッ
トのデジタル信号の各ビットＤ₀〜Ｄ₇によって動作が制
御される８個のスイッチＳＷ₀〜ＳＷ₇と、各スイッチに
よって与えられる電圧が制御されている８個の容量
Ｃ₀、Ｃ₁、…、Ｃ₇と、リセット用スイッチＳＷ_Rとを有
している。また、この図３に示したＤＡＣは、電源Ａ、
電源Ｂ、電源Ｒによって、それぞれ電圧Ｖ_A、電圧Ｖ_B、
電圧Ｖ_Rが与えられている。電圧Ｖ_Aと電圧Ｖ_Bの値は異
なっている。また、ＤＡＣから出力されるアナログ信号
の電圧Ｖ_OUTは出力線に与えられる。

【００４６】容量Ｃ₀、Ｃ₁、…、Ｃ₇の容量値はそれぞ
れ、Ｃ₀＝Ｃ、Ｃ₁＝２Ｃ、…、Ｃ₇＝２⁷Ｃで表される。

【００４７】スイッチＳＷ₀〜ＳＷ₇のそれぞれに、対応
するビットのデジタル信号が入力される。そして入力さ
れたデジタル信号の有する０または１の情報によって、
各容量の電極に、電源Ａによって電圧Ｖ_Aが与えられる
か、電源Ｂによって電圧Ｖ_Bが与えられるかが選択され
る。

【００４８】図４に、図３の回路図で示したＤＡＣを、
本発明の単位セルを用いて形成した場合の、８個の容量
Ｃ₀、Ｃ₁、…、Ｃ₇の上面図を示す。なお図４では、第
２電極が設けられている位置を明らかにするために、敢
えて第１誘電体３０２及び第２誘電体３０４を示さなか
った。

【００４９】容量Ｃ₂、…、Ｃ₇は、それぞれ単位セルを
１、２、…、２⁵個づつ有している。そして容量Ｃ₂、
…、Ｃ₇のそれぞれにおいて、各単位セルの第３電極
は、互いにノードを介して接続されている。

【００５０】容量Ｃ₀は、単位セルの１／４の容量値を
有しており、容量Ｃ₁は、単位セルの１／２の容量値を
有している。容量Ｃ₀と容量Ｃ₁の拡大図を、図５に示
す。

【００５１】図５（Ａ）は、容量Ｃ₀及びＣ₁の上面図で
あり、図５（Ｂ）は図５（Ａ）のＥ−Ｅ’における断面
図であり、図５（Ｃ）は図５（Ａ）のＦ−Ｆ’における
断面図である。

【００５２】図５に示す容量Ｃ₀及びＣ₁は、導電性を有
する第１電極３０１に接して第１誘電体３０２が形成さ
れている。そして、第１誘電体３０２に接して第２電極
３０３が形成されている。また、第２電極３０３に接し
て第２誘電体３０４が形成されており、第２誘電体３０
４に接して導電性を有する第３電極３０５が形成されて
いる。

【００５３】第１電極３０１と第３電極３０５は、コン
タクトホール３０８において接続されている。なお、図
５において、第１電極と第３電極とが重なる面積は、容
量Ｃ ₀の場合単位セルの１／４、容量Ｃ₁の場合単位セル
の１／２になっている。

【００５４】第１誘電体３０２と第２誘電体３０５は絶
縁材料で形成されている。また第１電極３０１、第２電
極３０３及び第３電極３０５は導電性を有する材料で形
成されている。

【００５５】図６に、図３に示した本実施例のＤＡＣ
の、スイッチの上面図を示す。なお、図６では図４と同
様に、配線の配置及びＴＦＴの位置を明らかにするため
に、第１誘電体３０２及び第２誘電体３０４は示さなか
った。

【００５６】本実施例では、図６に示すように、スイッ
チＳＷ₄〜スイッチＳＷ₇は、ｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴを有するトランスミッションゲートを用
いている。

【００５７】さらに本実施例では、図６に示すように、
スイッチＳＷ₄〜スイッチＳＷ₇が有するＴＦＴのチャネ
ル幅を、スイッチＳＷ₀〜スイッチＳＷ₃が有するＴＦＴ
のチャネル幅よりも大きくしている。そして、スイッチ
ＳＷ₄〜スイッチＳＷ₇は、対応する容量の容量値が大き
ければ大きいほど、チャネル幅が大きくなっている。チ
ャネル幅を大きくすることによりＴＦＴの電流能力が大
きくなり、電荷のチャージのスピードが高くなる。容量
値の大きい容量ほど、チャージする電荷の量が大きくな
るので、電荷のチャージのスピードが高い方が好まし
い。

【００５８】なお、本実施例では、８ビットのデジタル
信号をアナログ信号に変換するＤＡＣについて説明した
が、本発明はこれに限定されず、ビット数は任意に設定
することができる。

【００５９】（実施例２）本実施例では、本発明のＤＡ
Ｃに用いられる容量及びＴＦＴと、液晶ディスプレイの
画素部のＴＦＴ及び保持容量とを、同一基板上に形成す
る場合の作成工程の一例について説明する。なお図７〜
図１０には、ＤＡＣのリセット用スイッチが有するｐチ
ャネル型ＴＦＴとｎチャネル型ＴＦＴを作成する工程に
ついてのみ示したが、本発明で用いられる全てのトラン
ジスタは図７〜図１０に示した工程に基づいて作成する
ことが可能である。

【００６０】図７（Ａ）において、基板９０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。また、石英基板を用いても良い。ガラス基板を用い
る場合には、ガラス歪み点よりも１０〜２０℃程度低い
温度であらかじめ熱処理しておくとその後の工程で基板
が変形することを防ぐことができる。

【００６１】基板９０１のＴＦＴを形成する表面に、基
板９０１からの不純物拡散を防ぐために、酸化シリコン
膜、窒化シリコン膜または酸化窒化シリコン膜などの絶
縁膜から成る下地膜９０２を１０〜２００ｎｍの厚さで
形成する。下地膜は前記絶縁膜の一層で形成しても良い
し、複数の層で形成しても良い。

【００６２】半導体層９０３〜９０６は、非晶質構造を
有する半導体膜をレーザーアニール法や熱アニール法、
またはラピットサーマルアニール法（ＲＴＡ法）などで
結晶化させた結晶性を有する半導体膜から形成する。ま
た、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで
形成した結晶性を有する半導体膜から形成しても良い。
或いは特開平７−１３０６５２号公報で開示された技術
に従って、触媒元素を用いる結晶化法で結晶性を有する
半導体層９０３〜９０６を形成することもできる。結晶
化の工程ではまず、非晶質の半導体膜が含有する水素を
放出させておくことが好ましく、４００〜５００℃で１
時間程度の熱処理を行い含有する水素量を５ａｔｏｍ％
以下にしてから結晶化させると膜表面の荒れを防ぐこと
ができる。いずれにしても、このように形成した結晶性
を有する半導体膜を選択的にエッチングして所定の場所
に結晶性を有する半導体層９０３〜９０６を形成する。
（図７（Ａ））

【００６３】または、基板９０１上に単結晶シリコン層
を形成したＳＯＩ（Silicon On Insulators）基板とし
ても良い。ＳＯＩ基板にはその構造や作製方法によって
いくつかの種類が知られているが、代表的には、ＳＩＭ
ＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡ
Ｎ（Epitaxial Layer Transfer：キャノン社の登録商
標）基板、Smart-Cut（SOITEC社の登録商標）などを使
用することができる。勿論、その他のＳＯＩ基板を使用
することも可能である。

【００６４】次いで、ＤＡＣの容量及び画素の保持容量
を形成するため、マスク９０７を形成して、半導体層９
０３と、半導体層９０６の一部（保持容量とする領域）
にリンをドーピングし、不純物領域９０８、９０９を形
成する（図７（Ｂ））。この不純物領域９０８、９０９
のリンの濃度は、１×１０¹³〜１×１０¹⁵ａｔｏｍｓ／
ｃｍ³（代表的には５×１０¹³〜５×１０¹⁴ａｔｏｍｓ
／ｃｍ³）となるように調整する。

【００６５】次いで、マスク９０７を除去し、半導体層
を覆う絶縁膜９１０を形成した後、パターニングにより
画素の保持容量とする領域９０９上に位置する絶縁膜９
１０の一部を除去する。（図７（Ｃ））

【００６６】次いで、熱酸化を行ってゲート絶縁膜９１
１を形成する。この熱酸化によって最終的なゲート絶縁
膜の膜厚は８０ｎｍとなった。なお、ゲート絶縁膜９１
１の、保持容量とする不純物領域９０９上に位置する部
分は、他の領域より膜厚が薄く形成される。（図７
（Ｄ））

【００６７】次いで、ＴＦＴのチャネル領域となる領域
にｐ型またはｎ型の不純物元素を低濃度に添加するチャ
ネルドープ工程を全面または選択的に行った。このチャ
ネルドープ工程は、ＴＦＴしきい値電圧を制御するため
の工程である。なお、ここではジボラン（Ｂ₂Ｈ₆）を質
量分離しないでプラズマ励起したイオンドープ法でボロ
ンを添加した。もちろん、質量分離を行うイオンインプ
ランテーション法を用いてもよい。

【００６８】次いで、導電膜を形成し、パターニングを
行ってゲート電極９１２〜９１４および容量配線９１
５、９１６を形成する（図８（Ａ））。ここでは、リン
がドープされたシリコン膜（膜厚１５０ｎｍ）とタング
ステンシリサイド（膜厚１５０ｎｍ）との積層構造を用
いた。

【００６９】なお、ゲート電極９１２〜９１４及び容量
配線９１５、９１６は、単層で形成しても良いし、必要
に応じて二層以上の複数の層から成る積層構造としても
良い。例えば、タングステン（Ｗ）、タンタル（Ｔ
ａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれ
た元素、または前記元素を成分とする合金か、前記元素
を組み合わせた合金膜で形成する。また、これらの元素
の窒化物である窒化タングステン（ＷＮ）、窒化タンタ
ル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン
（ＭｏＮ）やシリサイド化物であるタングステンシリサ
イド、タンタルシリサイド、チタンシリサイド、モリブ
デンシリサイドなどとの積層構造を形成しても良い。

【００７０】次いで、ゲート電極９１２〜９１４をマス
クとして、半導体層９０４〜９０６に自己整合的にリン
を低濃度に添加する（図８（Ｂ））。この低濃度に添加
された領域のリンの濃度が、１×１０¹⁶〜５×１０¹⁸ａ
ｔｏｍｓ／ｃｍ³、代表的には３×１０¹⁷〜３×１０¹⁸
ａｔｏｍｓ／ｃｍ³となるように調整する。なお、この
工程において、先の図７（Ｂ）の工程でリンを添加した
不純物領域９０８、９０９の一部にもリンが添加され
る。上記工程によって、不純物領域９２１〜９２７が形
成される。

【００７１】次いで、マスク９３１を形成してリンを高
濃度に添加し、高濃度不純物領域９３４〜９３９を形成
する（図８（Ｃ））。この高濃度不純物領域のリンの濃
度が１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³（代表
的には２×１０²⁰〜５×１０^{2 0}ａｔｏｍｓ／ｃｍ³）の
範囲内に納まるように調整する。なお、不純物領域９３
８と９３９は、先の図７（Ａ）及び図８（Ｂ）の工程に
よって、不純物濃度が均一ではないが、図８（Ｃ）の工
程において添加される不純物の濃度が図７（Ａ）及び図
８（Ｂ）の工程によって添加される不純物の濃度よりも
高いので、最終的な不純物濃度は上記範囲内に納まる。
なお、不純物領域９２１〜９２７のうち、マスク９３１
で覆われた領域は不純物濃度が低く、ＬＤＤ領域として
機能する。そして、不純物元素の添加後、マスク９３１
を除去する。

【００７２】次に、半導体層９０３、９０４、９０６を
覆ってマスク９４３を形成し、半導体層９０５にゲート
電極９１３をマスクとしてボロンを高濃度に添加する
（図９（Ａ））。ここで形成される不純物領域９４４、
９４５はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で
形成する。不純物領域９４４、９４５のｐ型を付与する
不純物元素の濃度は、２×１０²⁰〜２×１０²¹ａｔｏｍ
ｓ／ｃｍ³となるようにする。

【００７３】しかしながら、この不純物領域９４４、９
４５は、詳細にはｎ型を付与する不純物元素を含有して
いる。しかし、これらの不純物領域９４４、９４５にお
けるｐ型を付与する不純物元素の濃度を、ｎ型を付与す
る不純物元素の濃度の１．５から３倍となるようにする
ことにより、ｐチャネル型ＴＦＴのソース領域およびド
レイン領域として機能するために何ら問題は生じない。

【００７４】次いで、マスク９４３を除去した後、ゲー
ト電極９１２〜９１４および容量配線９１５、９１６を
覆うパッシベーション膜９４６を形成する。ここでは、
酸化シリコン膜を７０ｎｍの膜厚で形成した。次いで、
半導体層にそれぞれの濃度で添加されたｎ型またはｐ型
不純物元素を活性化するための熱処理工程を行う。ここ
では８５０℃、３０分の加熱処理を行った。

【００７５】次いで、有機樹脂材料からなる第１層間絶
縁膜９４７を形成する。ここでは膜厚４００ｎｍのアク
リル樹脂膜を用いた（図９（Ｂ））。次いで、半導体層
に達するコンタクトホールを形成した後、容量電極９５
０、接続配線９５１、ソース配線９５２〜９５４及びド
レイン配線９５５、９５６を形成する。本実施例では容
量電極９５０、接続配線９５１、ソース配線９５２〜９
５４及びドレイン配線９５５、９５６を、Ｔｉ膜を１０
０ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ
膜１５０ｎｍをスパッタ法で連続して形成した３層構造
の積層膜とした（図９（Ｃ））。

【００７６】次いで、水素化処理をおこなった後、アク
リルからなる第２層間絶縁膜９５７を形成する。そし
て、第２層間絶縁膜９５７に、容量電極９５０、接続配
線９５１、ドレイン配線９５５に達するようにコンタク
トホールを形成し、第２層間絶縁膜９５７を覆うよう
に、遮光性を有する導電膜を１００ｎｍの厚さで成膜す
る。そしてパターニングにより、容量電極９５０に接続
されるリセット用配線９５８と、接続配線９５１とドレ
イン配線９５５とを電気的に接続する接続配線９５９
と、画素部のＴＦＴのチャネル形成領域に重なる遮光層
９６０を形成する（図１０（Ａ））。

【００７７】次いで、第３層間絶縁膜９６１を形成す
る。そして、第２層間絶縁膜９５７及び第３層間絶縁膜
９６１に、ドレイン配線９５６に達するコンタクトホー
ルを形成する。次いで、１００ｎｍの透明導電膜（ここ
では酸化インジウム・スズ（ＩＴＯ）膜）を形成した
後、パターニングして、ドレイン配線９５６に接する画
素電極９６２を形成する（図１０（Ｂ））。

【００７８】以上の工程の後、配向膜、カラーフィルタ
ー等を形成し、対向基板との間に液晶を封じることで、
液晶ディスプレイが完成する。

【００７９】なお、本実施例は一例であって本実施例の
工程に限定されないことはいうまでもない。例えば、各
絶縁膜として、酸化シリコン膜や窒化シリコン膜や酸化
窒化シリコン膜や有機樹脂材料（ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等）膜を用いることができる。

【００８０】なお図１０（Ｂ）において、９７１は本発
明のＤＡＣの容量、９７２はリセット用スイッチ、９７
３が画素部のＴＦＴ（画素ＴＦＴ）、９７４は画素部の
保持容量である。容量９７１において、不純物領域９０
８及び高濃度不純物領域９３４を含む半導体層９０３が
第１電極、ゲート絶縁膜９１１が第１誘電体、容量配線
９１５が第２電極、パッシベーション膜９４６及び第１
層間絶縁膜９４７が第２誘電体、容量電極９５０が第３
電極に相当する。

【００８１】リセット用スイッチ９７２はｎチャネル型
ＴＦＴ９７５とｐチャネル型ＴＦＴ９７６とを有してい
る。ｎチャネル型ＴＦＴ９７５は活性層９０４と、ゲー
ト絶縁膜９１１と、ゲート電極９１２とを有している。
活性層９０４はソース領域９７７と、ドレイン領域９７
８と、ＬＤＤ領域９７９、９８０と、チャネル形成領域
９８１とを有している。ｐチャネル型ＴＦＴ９７６は活
性層９０５と、ゲート絶縁膜９１１と、ゲート電極９１
３とを有している。活性層９０５はソース領域９８２
と、ドレイン領域９８３と、チャネル形成領域９８４と
を有している。

【００８２】画素ＴＦＴ９７３は活性層９０６と、ゲー
ト絶縁膜９１１と、ゲート電極９１４とを有している。
活性層９０６はソース領域９８５と、ドレイン領域９８
６と、ＬＤＤ領域９８７、９８８と、チャネル形成領域
９８９とを有している。

【００８３】なお、画素の保持容量９７４は、ゲート絶
縁膜９１１の厚さが他の部分に比べて薄い部分を誘電体
とし、容量配線９１６と半導体層９０６の一部である不
純物領域９０９とで構成されている。

【００８４】なお、本発明の容量は、本実施例に示した
構成に限定されない。また本発明の容量は液晶ディスプ
レイにのみ用いられるわけではなく、あらゆる種類の半
導体装置に用いることが可能である。

【００８５】本実施例は、実施例１と自由に組み合わせ
て実施することが可能である。

【００８６】（実施例３）本実施例では、本発明の容量
を用いて形成されるＤＡＣの一例について、回路図を用
いて説明する。

【００８７】図１１に示すＤＡＣは、ｎビット（Ｄ₀〜
Ｄ_n-1）のデジタル信号を扱うことができる。なお、Ｄ₀
をＬＳＢとし、Ｄ_n-1をＭＳＢとする。また、ｎビット
のデジタル信号を、下位ｍビット（Ｄ₀〜Ｄ_m-1）と上位
（ｎ−ｍ）ビット（Ｄ_m〜Ｄ_n-1）とに分割して考える。

【００８８】図１１に示す様に本発明のＤＡＣは、ｎビ
ットのデジタル信号（Ｄ₀〜Ｄ_n-1）の各ビットが制御す
るｎ個のスイッチ（ＳＷ₀〜ＳＷ_n-1）と、各スイッチ
（ＳＷ ₀〜ＳＷ_n-1）に接続された容量（Ｃ、２Ｃ、…、
２^m-1Ｃ、Ｃ、２Ｃ、…、２^{n-m -1}Ｃ）と、２つのリセッ
トスイッチ（ＳＷ_R1およびＳＷ_R２）とを有している。
これらの容量は単位容量Ｃの整数倍となっている。

【００８９】また、本発明のＤＡＣは、上記容量の他
に、もう１つ容量（Ｃ）を有している。もう１つの容量
（Ｃ）は、下位ｍビットに対応する各容量の一方の電極
と電気的に等価である電極と、上位（ｎ−ｍ）ビットに
対応する各容量の一方の電極と電気的に等価である電極
を用いて形成される。

【００９０】なお、容量Ｃ_Lは出力Ｖ_OUTに接続された信
号線の負荷容量である。また、グランド電源をＶ_Gとす
る。ただし、Ｖ_Gは任意の定電源でもよい。

【００９１】図１１のＤＡＣには、電源Ｈ（電圧
Ｖ_H）、電源Ｌ（電圧Ｖ_L）、オフセット電源（電圧
Ｖ_B）、電源Ａ（電圧Ｖ_A）が接続されている。なお、Ｖ
_H＞Ｖ_Lの場合と、Ｖ_H＜Ｖ_Lの場合とでは、出力Ｖ_OUTに
は逆相のアナログ信号が出力される。なお、ここでは、
Ｖ_H＞Ｖ_Lの場合の出力を正相とし、Ｖ_H＜Ｖ_Lの場合の出
力を反転相とする。

【００９２】スイッチ（ＳＷ₀〜ＳＷ_n-1）は、それぞ
れ、入力されるデジタル信号（Ｄ₀〜Ｄ_n-1）が０（Ｌ
ｏ）の時、電源Ｌに接続され、入力デジタル信号が１
（Ｈｉ）の時、電源Ｈに接続されるようになっている。
リセットスイッチＳＷ_R1は、上位（ｎ−ｍ）ビットに対
応する容量（Ｃ、２Ｃ、…、２^n-m-1Ｃ）へのＶ_Bからの
電荷の充電を制御している。また、リセットスイッチＳ
Ｗ_R２は、下位ｍビットに対応する容量（Ｃ、２Ｃ、
…、２^m-1Ｃ）へのＶ_Aからの電荷の充電を制御してい
る。

【００９３】なお、リセットスイッチＳＷ_R２の一端を
電源Ｌに接続し、電源Ａからの電圧の供給を行わないよ
うにしても良い。

【００９４】次に、図１１とは異なる構成を有するＤＡ
Ｃの回路図を、図１２に示す。図１２の従来のＤＡＣ
は、ｎビットのデジタル信号（Ｄ₀〜Ｄ_n-1）の各ビット
が制御するｎ個のスイッチ（ＳＷ₀〜ＳＷ_n-1）と、各ス
イッチ（ＳＷ₀〜ＳＷ_n-1）に接続された容量（Ｃ、２
Ｃ、…、２^m-1Ｃ、Ｃ、２Ｃ、…、２^n-m-1Ｃ）と、２つ
のリセットスイッチ（ＳＷ_R１およびＳＷ_R２）とを有し
ている。また、図１２のＤＡＣには下位ビット側の回路
に容量Ｃが接続されている点と、下位ビットに対応する
回路と上位ビットに対応する回路とを接続する容量の容
量値が異なる点とが、図１１のＤＡＣとは異なってい
る。

【００９５】図１２のＤＡＣにおいても、スイッチ（Ｓ
Ｗ₀〜ＳＷ_n-1）は、それぞれ、入力されるデジタル信号
（Ｄ₀〜Ｄ_n-1）が０（Ｌｏ）の時、電源Ｌに接続され、
入力デジタル信号が１（Ｈｉ）の時、電源Ｈに接続され
るようになっている。

【００９６】本実施例は、実施例１または実施例２と自
由に組み合わせて実施することが可能である。

【００９７】（実施例４）次に、本発明のＤＡＣを用い
た液晶ディスプレイの構造について、図１３及び図１４
を用いて説明する。

【００９８】図１３に、液晶ディスプレイの構成をブロ
ック図で示す。図１３に示した液晶ディスプレイは、画
素部９００３と、ソース信号線駆動回路９００１と、ゲ
ート信号線駆動回路９００２とを有している。

【００９９】画素部９００３は、複数の画素９００４を
有している。ソース信号線駆動回路９００１は、シフト
レジスタ回路９００１−１、ラッチ回路Ａ９００１−
２、ラッチ回路Ｂ９００１−３、Ｄ／Ａ変換回路９００
１−４を有している。またゲート信号線駆動回路９００
２は、シフトレジスタ回路９００２−１、バッファ回路
９００２−１を有している。

【０１００】本発明の容量は、Ｄ／Ａ変換回路９００１
−４に用いることが可能である。

【０１０１】図１４に画素９００４の回路図を示す。画
素９００４は、ソース信号線９００５の１つと、ゲート
信号線９００６の１つとを有している。また画素９００
４は画素ＴＦＴ９００７と、対向電極と画素電極の間に
液晶を挟んだ液晶セル９００８と、コンデンサ９００９
とが設けられている。

【０１０２】画素ＴＦＴ９００４のゲート電極は、ゲー
ト信号線９００６に接続されている。また、画素ＴＦＴ
９００４のソース領域とドレイン領域は、一方はソース
信号線９００５に、もう一方は液晶セル９００８が有す
る画素電極及びコンデンサ９００９に接続されている。

【０１０３】コンデンサ９００９は画素ＴＦＴ９００７
が非選択状態（オフ状態）にある時、画素電極の電位を
保持するために設けられている。

【０１０４】液晶セル９００８の対向電極には対向電位
が与えられている。

【０１０５】ソース信号線駆動回路９００１が有するシ
フトレジスタ回路９００１−１にクロック信号（Ｃ
Ｋ）、スタートパルス（ＳＰ）が入力される。シフトレ
ジスタ回路９００１−１は、これらのクロック信号（Ｃ
Ｋ）およびスタートパルス（ＳＰ）に基づきタイミング
信号を順に発生させ、ラッチ回路Ａ９００１−２へタイ
ミング信号を順次供給する。

【０１０６】ラッチ回路Ａ９００１−２は、デジタル信
号を記憶する複数のラッチを有している。ラッチ回路Ａ
９００１−２は、前記タイミング信号が入力されると、
デジタル信号を各ラッチに順次取り込み、保持する。

【０１０７】ラッチ回路Ａ９００１−２の全てのラッチ
にデジタル信号の書き込みが一通り終了するまでの時間
は、ライン期間と呼ばれる。実際には、上記ライン期間
に水平帰線期間が加えられた期間をライン期間と呼ぶこ
ともある。

【０１０８】１ライン期間の終了後、ラッチ回路Ｂ９０
０１−３にラッチシグナル（LatchSignal）が供給され
る。この瞬間、ラッチ回路Ａ９００１−２に書き込まれ
保持されているデジタル信号は、ラッチ回路Ｂ９００１
−３に一斉に送出され、ラッチ回路Ｂ９００１−３の全
てのラッチに書き込まれ、保持される。

【０１０９】デジタル信号をラッチ回路Ｂ９００１−３
に送出し終えたラッチ回路Ａ９００１−２に、シフトレ
ジスタ回路９００１−１からのタイミング信号に基づ
き、再びデジタル信号が順次書き込まれる。

【０１１０】この２順目の１ライン期間中には、ラッチ
回路Ｂ９００１−３に書き込まれ、保持されているデジ
タル信号が、順次Ｄ／Ａ変換回路９００１−４に入力さ
れる。

【０１１１】Ｄ／Ａ変換回路９００１−４においてデジ
タル信号がアナログのビデオ信号（アナログ信号）に変
換され、ソース信号線９００５に供給される。

【０１１２】一方ゲート信号線駆動回路９００２内のシ
フトレジスタ回路９００２−１にクロック信号（ＣＬ
Ｋ）、スタートパルス信号（ＳＰ）が入力されると、画
素ＴＦＴ９００７のスイッチングを制御する選択信号が
生成される。選択信号はバッファ回路９００２−２にお
いて緩衝増幅され、ゲート信号線９００６に入力され
る。

【０１１３】ゲート信号線９００６に入力された選択信
号によって、画素ＴＦＴ９００４がオンの状態になり、
ソース信号線に入力されたアナログ信号が画素ＴＦＴを
介して液晶セル９００８が有する画素電極に入力され
る。

【０１１４】画素電極に入力されたアナログ信号の電位
により液晶が駆動し、透過光量が制御されて、画素に画
像の一部（該画素に相当する画像）が表示される。

【０１１５】全ての画素において画像の一部が表示され
ると、画素部９００３に１つの画像が表示される。

【０１１６】各画素において上記動作が行われることで
１つの画像が表示される。

【０１１７】本実施例は、実施例１〜３と自由に組み合
わせて実施することが可能である。

【０１１８】（実施例５）本発明のＤＡＣを有する半導
体装置は、様々な電子機器に用いることができる。

【０１１９】本発明のＤＡＣを用いた電子機器として、
ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレ
イ（ヘッドマウントディスプレイ）、ナビゲーションシ
ステム、音響再生装置（カーオーディオ、オーディオコ
ンポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはDigital Versatile Disc（Ｄ
ＶＤ）等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを備えた装置）などが挙げられる。それら電
子機器の具体例を図１５に示す。

【０１２０】図１５（Ａ）は表示装置であり、筐体２０
０１、支持台２００２、表示部２００３、スピーカー部
２００４、ビデオ入力端子２００５等を含む。本発明の
ＤＡＣは表示部２００３またはその他制御回路に用いる
ことができる。なお、表示装置は、パソコン用、ＴＶ放
送受信用、広告表示用などの全ての情報表示用表示装置
が含まれる。

【０１２１】図１５（Ｂ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明のＤＡＣは表示部２１０２
またはその他制御回路に用いることができる。

【０１２２】図１５（Ｃ）はノート型パーソナルコンピ
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
ＤＡＣは表示部２２０３またはその他制御回路に用いる
ことができる。

【０１２３】図１５（Ｄ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明のＤＡＣは表示部２３０２またはその他制御
回路に用いることができる。

【０１２４】図１５（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示するが、本発
明のＤＡＣはこれら表示部Ａ、Ｂ２４０３、２４０４ま
たはその他制御回路に用いることができる。なお、記録
媒体を備えた画像再生装置には家庭用ゲーム機器なども
含まれる。

【０１２５】図１５（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
のＤＡＣは表示部２５０２またはその他制御回路に用い
ることができる。

【０１２６】図１５（Ｇ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明のＤＡＣは表示部２６０２
またはその他制御回路に用いることができる。

【０１２７】ここで図１５（Ｈ）は携帯電話であり、本
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
本発明のＤＡＣは表示部２７０３またはその他制御回路
に用いることができる。

【０１２８】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画を
表示する機会が増してきている。本発明のＤＡＣは、高
速動作が可能で、かつ高いビット数のデジタル信号をア
ナログ信号に変換することが可能であり、出力するアナ
ログ信号の線形性も確保することができるので、有用で
ある。

【０１２９】以上の様に、本発明のＤＡＣの適用範囲は
極めて広く、あらゆる分野の電子機器に用いることが可
能である。また、本実施例の電子機器は実施例１〜４に
示したいずれの構成のＤＡＣを用いても良い。

【０１３０】

【発明の効果】本発明は上記構成により、高速駆動が可
能で、かつ基板上の占有面積が比較的抑えられ、また、
線形性を崩さず高いビット数のデジタル信号に対応する
ＤＡＣを形成することができる。

【０１３１】また上記構成を有する容量（単位セル）を
複数形成し、該複数の単位セルの第１電極もしくは第３
電極を互いに電気的に接続し、かつ第２電極を互いに電
気的に接続することで、所望の容量値を有する１つの容
量を、容易に形成することができる。そのため、本発明
の容量を有するＤＡＣは、設計が比較的容易である。

【図面の簡単な説明】

【図１】 本発明の容量の上面図及び断面図。

【図２】 本発明の容量の上面図及び断面図。

【図３】 本発明の容量を用いたＤＡＣの回路図。

【図４】 本発明のＤＡＣが有する容量の上図面。

【図５】 本発明のＤＡＣが有する容量の上図面。

【図６】 本発明のＤＡＣが有するスイッチの上図面。

【図７】 本発明の容量と、ＴＦＴの作成工程を示す
図。

【図８】 本発明の容量と、ＴＦＴの作成工程を示す
図。

【図９】 本発明の容量と、ＴＦＴの作成工程を示す
図。

【図１０】 本発明の容量と、ＴＦＴの作成工程を示す
図。

【図１１】 本発明の容量を用いたＤＡＣの回路図。

【図１２】 本発明の容量を用いたＤＡＣの回路図。

【図１３】 本発明のＤＡＣを用いた液晶ディスプレイ
の構造を示すブロック図。

【図１４】 液晶ディスプレイの画素の回路図。

【図１５】 本発明のＤＡＣを用いた半導体装置の図。

【図１６】 一般的な容量分割型のＤＡＣの回路図。

【図１７】 一般的な容量分割型のＤＡＣの動作を示す
図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１４ Ｆターム(参考） 5F038 AC04 AC05 AC15 AC18 AV06 DF03 EZ06 EZ20 5F048 AB10 AC04 BA16 BB09 BB12 BC06 BD04 BF16 5F110 AA04 BB02 BB04 BB20 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 DD24 EE01 EE04 EE05 EE06 EE08 EE14 FF02 FF23 GG02 GG12 GG13 GG32 GG43 GG44 GG45 GG51 GG52 HJ01 HJ04 HJ12 HJ23 HL04 HL06 HL12 HL23 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN72 NN73 PP01 PP02 PP03 PP34 PP35 QQ11 QQ21 5J022 AB07 BA05 BA06 BA07 CF07 CG01

Claims (14)

【特許請求の範囲】
1. 【請求項１】複数の容量を有するＤ／Ａ変換回路であっ
   て、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と、前記第
   ２誘電体に接している第３電極とをそれぞれ有してお
   り、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されていることを特徴とするＤ／Ａ変換回
   路。
2. 【請求項２】複数の容量を有するＤ／Ａ変換回路であっ
   て、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と 、前記第２誘電体に接している第３電極とをそれぞれ有
   しており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されており、 前記複数の容量がそれぞれ有する前記第２電極は、全て
   電気的に接続されていることを特徴とするＤ／Ａ変換回
   路。
3. 【請求項３】複数の容量を有するＤ／Ａ変換回路であっ
   て、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と、前記第
   ２誘電体に接している第３電極とをそれぞれ有してお
   り、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されており、 前記複数の容量の各容量値が等しいことを特徴とするＤ
   ／Ａ変換回路。
4. 【請求項４】複数の容量を有するＤ／Ａ変換回路であっ
   て、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と、前記第
   ２誘電体に接している第３電極とをそれぞれ有してお
   り、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されており、 前記複数の容量がそれぞれ有する前記第２電極は、全て
   電気的に接続されており、前記複数の容量の幾つかは、
   前記第１電極及び前記第３電極が電気的に接続されてい
   ることを特徴とするＤ／Ａ変換回路。
5. 【請求項５】複数の容量を有するＤ／Ａ変換回路であっ
   て、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と、前記第
   ２誘電体に接している第３電極とをそれぞれ有してお
   り、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されており、 前記複数の容量のうち、前記第１電極及び前記第３電極
   が他の容量と互いに電気的に分離している容量の各容量
   値と、前記複数の容量のうち、前記第１電極及び前記第
   ３電極が電気的に接続されている容量の、容量値の和の
   比は、２⁰：２¹：２²：…：２^n-2：２^n-1で表されるこ
   とを特徴とするＤ／Ａ変換回路。
6. 【請求項６】複数の容量を有するＤ／Ａ変換回路であっ
   て、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と、前記第
   ２誘電体に接している第３電極とをそれぞれ有してお
   り、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されており、 前記複数の容量がそれぞれ有する前記第２電極は、全て
   電気的に接続されており、 前記複数の容量のうち、前記第１電極及び前記第３電極
   が他の容量と互いに電気的に分離している容量の各容量
   値と、前記複数の容量のうち、前記第１電極及び前記第
   ３電極が電気的に接続されている容量の、容量値の和の
   比は、２⁰：２¹：２²：…：２^n-2：２^n-1で表されるこ
   とを特徴とするＤ／Ａ変換回路。
7. 【請求項７】請求項１乃至請求項７のいずれか１項に記
   載の、前記Ｄ／Ａ変換回路を用いることを特徴とする半
   導体装置。
8. 【請求項８】Ｄ／Ａ変換回路を有する半導体装置であっ
   て、 前記Ｄ／Ａ変換回路は複数の容量を有しており、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と、前記第
   ２誘電体に接している第３電極とをそれぞれ有してお
   り、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されており、 前記第２電極の電圧が、前記Ｄ／Ａ変換回路の後段の回
   路に与えられることを特徴とする半導体装置。
9. 【請求項９】Ｄ／Ａ変換回路を有する半導体装置であっ
   て、 前記Ｄ／Ａ変換回路は複数の容量を有しており、 前記複数の容量は、第１電極と、前記第１電極に接して
   いる第１誘電体と、前記第１誘電体に接している第２電
   極と、前記第２電極に接している第２誘電体と、前記第
   ２誘電体に接している第３電極とをそれぞれ有してお
   り、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
   っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
   及び前記第２誘電体にコンタクトホールが形成されてお
   り、 前記コンタクトホールを介して前記第１電極と前記第３
   電極が接続されており、 前記複数の容量がそれぞれ有する前記第２電極は、全て
   電気的に接続されており、 前記第２電極の電圧が、前記Ｄ／Ａ変換回路の後段の回
   路に与えられることを特徴とする半導体装置。
10. 【請求項１０】Ｄ／Ａ変換回路を有する半導体装置であ
    って、 前記Ｄ／Ａ変換回路は複数の容量を有しており、 前記複数の容量は、第１電極と、前記第１電極に接して
    いる第１誘電体と、前記第１誘電体に接している第２電
    極と、前記第２電極に接している第２誘電体と、前記第
    ２誘電体に接している第３電極とをそれぞれ有してお
    り、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
    及び前記第２誘電体にコンタクトホールが形成されてお
    り、 前記コンタクトホールを介して前記第１電極と前記第３
    電極が接続されており、 前記第２電極の電圧が、前記Ｄ／Ａ変換回路の後段の回
    路に与えられており、 前記複数の容量の各容量値が等しいことを特徴とする半
    導体装置。
11. 【請求項１１】Ｄ／Ａ変換回路を有する半導体装置であ
    って、 前記Ｄ／Ａ変換回路は複数の容量を有しており、 前記複数の容量は、第１電極と、前記第１電極に接して
    いる第１誘電体と、前記第１誘電体に接している第２電
    極と、前記第２電極に接している第２誘電体と、前記第
    ２誘電体に接している第３電極とをそれぞれ有してお
    り、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
    及び前記第２誘電体にコンタクトホールが形成されてお
    り、 前記コンタクトホールを介して前記第１電極と前記第３
    電極が接続されており、 前記複数の容量がそれぞれ有する前記第２電極は、全て
    電気的に接続されており、前記複数の容量の幾つかは、
    前記第１電極及び前記第３電極が電気的に接続されてお
    り、 前記第２電極の電圧が、前記Ｄ／Ａ変換回路の後段の回
    路に与えられることを特徴とする半導体装置。
12. 【請求項１２】Ｄ／Ａ変換回路を有する半導体装置であ
    って、 前記Ｄ／Ａ変換回路は複数の容量を有しており、 前記複数の容量は、第１電極と、前記第１電極に接して
    いる第１誘電体と、前記第１誘電体に接している第２電
    極と、前記第２電極に接している第２誘電体と、前記第
    ２誘電体に接している第３電極とをそれぞれ有してお
    り、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
    及び前記第２誘電体にコンタクトホールが形成されてお
    り、 前記コンタクトホールを介して前記第１電極と前記第３
    電極が接続されており、 前記第２電極の電圧が、前記Ｄ／Ａ変換回路の後段の回
    路に与えられ、 前記複数の容量のうち、前記第１電極及び前記第３電極
    が他の容量と互いに電気的に分離している容量の各容量
    値と、前記複数の容量のうち、前記第１電極及び前記第
    ３電極が電気的に接続されている容量の、容量値の和の
    比は、２⁰：２¹：２²：…：２^n-2：２^n-1で表されるこ
    とを特徴とする半導体装置。
13. 【請求項１３】Ｄ／Ａ変換回路を有する半導体装置であ
    って、 前記Ｄ／Ａ変換回路は複数の容量を有しており、 前記複数の容量は、第１電極と、前記第１電極に接して
    いる第１誘電体と、前記第１誘電体に接している第２電
    極と、前記第２電極に接している第２誘電体と、前記第
    ２誘電体に接している第３電極とをそれぞれ有してお
    り、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っており、 前記第２電極は、前記第１電極及び前記第３電極と重な
    っている部分において開口部を有しており、 前記第２電極が有する開口部において、前記第１誘電体
    及び前記第２誘電体にコンタクトホールが形成されてお
    り、 前記コンタクトホールを介して前記第１電極と前記第３
    電極が接続されており、 前記複数の容量がそれぞれ有する前記第２電極は、全て
    電気的に接続されており、 前記第２電極の電圧が、前記Ｄ／Ａ変換回路の後段の回
    路に与えられ、 前記複数の容量のうち、前記第１電極及び前記第３電極
    が他の容量と互いに電気的に分離している容量の各容量
    値と、前記複数の容量のうち、前記第１電極及び前記第
    ３電極が電気的に接続されている容量の、容量値の和の
    比は、２⁰：２¹：２²：…：２^n-2：２^n-1で表されるこ
    とを特徴とする半導体装置。
14. 【請求項１４】請求項８において、表示装置、デジタル
    スチルカメラ、ノートブック型パーソナルコンピュー
    タ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッド
    マウントディスプレイ、ビデオカメラまたは携帯電話あ
    ることを特徴とする半導体装置。