JP3871948B2 - D/a変換回路、並びにd/a変換回路を有する半導体装置、表示装置及び電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、D/A変換(デジタル/アナログ変換)回路(DAC)に関する。特に、半導体装置の駆動回路に用いられるDACに関する。また、このDACを用いた半導体装置に関する。
【0002】
【従来の技術】
近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ(TFT)の研究開発が活発に行われている。多結晶シリコン膜を用いたTFTは、非晶質シリコン膜を用いたTFTと比べて移動度が2桁以上高いため、TFTのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【0003】
システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【0004】
【発明が解決しようとする課題】
フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいDACの実現である。
【0005】
DACには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。容量分割型のDACは、抵抗分割型に比べて比較的少ない面積で高速に動作することが可能である。
【0006】
図11に、従来の容量分割型のDACの一例を示す。図11に示す従来の容量分割型のDACは、nビットのデジタル信号D1〜Dnの各ビットが制御するn個のスイッチSW[1]〜SW[n]と、各スイッチに接続されたn個の容量C、2C、…、2n-1Cと、リセット用スイッチSWRとを有している。また、この従来のDACには、電源A(電圧VA)、電源B(電圧VB)が接続されている。電源Aと電源Bは異なる電圧に保たれている。また、DACから出力されるアナログ信号の電圧は出力線に与えられる。
【0007】
なお、本明細書において電圧とは、グランドの電位との電位差に相当する。
【0008】
スイッチSW[1]〜SW[n]のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する0または1の情報によって、各容量が電源Aに接続されるか、電源Bに接続されるかが選択される。
【0009】
この従来のDACの動作を順を追って説明する。この従来のDACの動作は、リセット期間TRと書き込み期間TAとに分けて説明される。
【0010】
まず、リセット期間TR中、リセット用スイッチSWRが閉じる。また、デジタル信号もリセットされ、全てのスイッチSW[1]〜SW[n]が同じ電源に接続される。ここでは仮に、電源Bに接続されたとする。このリセット期間終了直前における従来のDACの等価回路図を図12(A)に示す。なおCTは全ての容量の合成容量を意味する。
【0011】
リセット期間TR終了後、書き込み期間TAが開始され、リセット用スイッチSWRが開く。続いて、0または1の任意の情報を有する各ビットのデジタル信号が、スイッチSW[1]〜SW[n]を制御する。そして、各ビットの情報に応じて各容量は電源Aまたは電源Bに接続されることで、電荷がn個の容量へ充電され、その後定常状態になる。このときの等価回路図を図12(B)に示す。なおCAは電源Aに接続された容量の合成容量を意味し、CBは電源Bに接続された容量の合成容量を意味する。
【0012】
上述したリセット期間TRと書き込み期間TAの一連の動作により、デジタル信号をアナログ信号に変換することが可能である。
【0013】
容量分割型のDACは、上述したように抵抗分割型のDACに比べて比較的少ない面積で高速に動作するため、フラットパネルディスプレイの小型化を進める上で有望視されている。しかしフラットパネルディスプレイを高精細化するためにデジタル信号のビット数が増えると、容量分割型のDACの場合でも、その基板上における占有面積を抑えることが難しくなってくる。
【0014】
占有面積を抑えるために、容量分割型のDACの容量を縮小して設計したとすると、最下位ビットに対応する容量の面積及び容量値が小さくなる。容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のDACを形成するのが難しくなる。
【0015】
また、抵抗分割型のDACは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。
【0016】
上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速駆動が可能な線形性の良いDACの作製を課題とする。
【0017】
【課題を解決するための手段】
本発明者は、容量分割型のDACにおいて、各ビットに対応する容量を1つづつ設けるのではなく、下位ビットのデジタル信号の各ビットに対応する容量を1つづつ設けるだけにした。そして、リセット期間に、上位ビットのデジタル信号に対応する高さの電圧を、該容量の一方の電極(第1電極)に与えることで該容量を充電し、書き込み期間に、下位ビットのデジタル信号に対応する高さの電圧を、該容量のもう一方の電極(第2電極)に与えることで該容量を充電することを考えた。以下、本発明においてリセット期間をプリチャージ期間と呼ぶ。
【0018】
具体的には、プリチャージ期間における各容量への電荷の充電は、上位ビットのデジタル信号によって抵抗分割型のDACもしくはセレクタ回路の動作を制御することで行う。
【0019】
本発明の、例えばnビットのデジタル信号D1〜Dnに対応するDACの場合、Dm+1〜Dnの上位n−mビット(m<n)のデジタル信号に対応する抵抗分割型のDAC(R−DAC)またはセレクタ回路と、D1〜Dmの下位mビットに対応するm個の容量とが設けられている。以下、下位mビットに対応するm個の容量を、単に容量(CU)と呼ぶ。
【0020】
m個の容量の容量値は、下位のデジタル信号に対応する容量から順に、それぞれCU[1]=C、CU[2]=2C、CU[3]=22C、…、CU[m−1]=2m-2C、CU[m]=2m-1C(Cは単位容量)で表される。
【0021】
本発明のDACは、電源A(電圧VA)、電源B(電圧VB)、電源C(電圧VC)、電源D(電圧VD)に接続されている。書き込み期間TAに、電源Cと電源Dによって、m個の容量CUの第1電極に電圧が与えられ、電荷が充電される。
【0022】
また、本発明のDACが有する上位n−mビットに対応する抵抗分割型のDACまたはセレクタ回路は、電源Aと電源Bに接続されている。そしてプリチャージ期間TPに、抵抗分割型のDACまたはセレクタ回路において、上位n−mビットのデジタル信号がアナログに変換される。本明細書では該アナログの信号をプリチャージ用アナログ信号(電圧VP)と呼ぶ。そして、抵抗分割型のDACまたはセレクタ回路から出力されたプリチャージ用アナログ信号の電圧は、m個の容量CUの第2電極に与えられ、容量が充電される。
【0023】
全ての容量CUの第2電極は、1つの出力線に接続されている。したがって、書き込み期間及びプリチャージ期間において充電された電荷によって、出力線の電圧、言いかえるとDACから出力されるアナログ信号の電圧が定まる。
【0024】
上記構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するDACを形成することができる。
【0025】
【発明の実施の形態】
(実施の形態1)
図1に本発明のDACの構成を示す。図1に示すDACは、抵抗分割回路(R−DAC)101において、上位n−mビットのデジタル信号を、プリチャージ用アナログ信号に変換している。
【0026】
また、下位mビットに対応するm個の容量CU[1]、CU[2]、CU[3]、…、CU[m−1]、CU[m]を有している。
【0027】
なお、容量CUの容量値は、下位のビットに対応する容量から順に、CU[1]=C、CU[2]=2C、CU[3]=22C、…、CU[m−1]=2m-2C、CU[m]=2m-1C(Cは定数)で表される。
【0028】
抵抗分割回路(R−DAC)101の出力は、プリチャージ用スイッチSWPを介してm個の容量CUの第2電極に与えられるように接続されている。つまり、プリチャージ用スイッチSWPがオフのとき、R−DAC101の出力はm個の容量CUの第2電極に与えられず、プリチャージ用スイッチSWPがオンのとき、R−DAC101の出力はm個の容量CUの第2電極に与えられる。
【0029】
なおプリチャージ用スイッチSWPのスイッチングは、プリチャージ信号(Pre)によって制御される。
【0030】
そして、m個の容量CUの第2電極は、全て出力線102(電圧VOUT)に接続されている。
【0031】
R−DAC101は、2n-m個の抵抗RL[1]、RL[2]、RL[3]、…、RL[2n-m]と、2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]とを有する。
【0032】
なお本明細書において抵抗とは、少なくとも2つの端子を有する。上記端子は、抵抗に入力、及び抵抗から出力させるための入出力端子と、それ以外に抵抗の入出力に共通な共通端子とがある。以下本願発明においては、抵抗の2つの入出力端子を抵抗の端子と称する。
【0033】
2n-m個の抵抗の抵抗値は全て同じであり、RL[1]=RL[2]=RL[3]=…=RL[2n-m]=R(Rは定数)で表される。また、2n-m個の抵抗RL[1]、RL[2]、RL[3]、…、RL[2n-m]は全て直列に接続されており、接続の両端に位置する抵抗RL[1]とRL[2n-m]は電源Bと電源Aにそれぞれ接続されている。
【0034】
また、直列に接続されている各抵抗間の電圧と、電源Aの電圧とが、2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]のそれぞれを介して、R−DAC101から出力されるように接続されている。つまり、SWa[t](t=1〜n−m−1)がオンのとき、RL[t]とRL[t+1]の間の電圧と、R−DAC101の出力の電圧とが等しくなる。そしてSWa[n−m]がオンのとき、R−DAC101の出力は電源Aの電圧VAと等しくなるように接続されている。
【0035】
そして該出力は、プリチャージ用スイッチSWPを介して、m個の容量CUの第2電極に与えられる。
【0036】
なお図1とは異なり、直列に接続されている各抵抗間の電圧と、電源Bの電圧とが、2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]のそれぞれを介してR−DAC101から出力されるように接続されていても良い。
【0037】
容量CUがそれぞれ有する第1電極は、下位のビットに対応する容量から順に、それぞれm個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]を介して、電源Cまたは電源Dに接続されている。
【0038】
m個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]には、それぞれ、下位mビットの各ビットが入力されている。そして、書き込み期間に、下位mビットの各ビットが有する1または0の情報に従い、m個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]のスイッチングが制御される。
【0039】
なお出力線102は配線容量(CW)を有しており、VGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線102との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【0040】
次に図1に示した本発明のDACの動作について、順を追って説明する。本発明のDACの動作は、プリチャージ期間TPと書き込み期間TAとに分けて説明される。図2に、本発明のDACが有する各スイッチの、プリチャージ期間TPと書き込み期間TAとにおける動作を示す。
【0041】
まず、プリチャージ期間TP中、プリチャージ信号(Pre)によってプリチャージ用スイッチSWPがオン(ON)になる。
【0042】
そして、上位n−mビットに対応する2n-m個のスイッチSWa[1]、SWa[2]、…、SWa[2n-m−1]、SWa[2n-m]は、上位n−mビットのデジタル信号Dm+1、Dm+2、…、Dn-1、Dnによって、その動作が制御される。
【0043】
具体的に説明すると、上位n−mビットのデジタル信号Dm+1〜Dnは、それぞれ1または0の情報を有している。この上位n−mビットのデジタル信号が有する情報の1または0の組み合わせは、2n-m組存在する。その2n-m組の情報の組み合わせによって、2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]のいずれか1つのみが選択され、オンになる。
【0044】
例えばスイッチSWa[x](1≦x≦2n-m)が選択されてオンになった場合、プリチャージ用アナログ信号の電圧VLは、以下の式2で表される。
【0045】
【式2】
【0046】
2n-m個の抵抗RL[1]、RL[2]、RL[3]、…、RL[2n-m]の抵抗値は全て同じであるので、式2から以下の式3が導き出せる。
【0047】
【式3】
【0048】
式3においてxにより定まる値の電圧(VL)が、プリチャージ用アナログ信号としてR−DAC101から出力される。
【0049】
プリチャージ用アナログ信号の電圧VLは、プリチャージ用スイッチSWPを介して、容量CUの第2電極及び出力線102に与えられる。
【0050】
さらに、下位mビットのデジタル信号によって、下位mビットに対応するm個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]が、全て電源Cに接続される。
【0051】
このプリチャージ期間TP終了直前における、本発明のDACの等価回路図を、図3(A)に示す。容量CTは、全ての容量CU[1]、CU[2]、…、CU[m]の合成容量に相当する。
【0052】
プリチャージ期間TPにおいて配線容量(CW)と容量CTに蓄えられる全電荷QWPは、以下の式4で表される。
【0053】
【式4】
【0054】
プリチャージ期間TP終了後、プリチャージ用スイッチSWPはオフになる。そして書き込み期間TAが開始される。
【0055】
下位mビットに対応するm個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]は、下位mビットのデジタル信号D1、D2、…、Dm-1、Dmに1対1で対応しており、書き込み期間TAに、各ビットが有する0または1の情報によって各スイッチの動作が制御される。
【0056】
具体的には、m個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]を介して、容量CU[1]、CU[2]、…、CU[m]の第1電極と、電源Cまたは電源Dとが接続される。電源Cまたは電源Dのどちらと接続するかは、下位mビットのデジタル信号の各ビットが有する1または0の情報によって決められる。
【0057】
なお、書き込み期間において2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]は、オンとオフのどちらでも良い。
【0058】
この書き込み期間TA終了直前における、本発明のDACの等価回路図を、図3(B)に示す。容量CAは、全ての容量CUのうち、電源Cに接続されたものの合成容量である。また、容量CBは、全ての容量CUのうち、電源Dに接続されたものの合成容量である。よって以下の式5の関係が成り立っていると言える。
【0059】
【式5】
【0060】
また、CAとCBは、以下の式6の関係が成り立っている。
【0061】
【式6】
【0062】
書き込み期間TAにおいて容量CW、CA及びCBに蓄積される電荷QWAは、以下の式7で表される。
【0063】
【式7】
【0064】
ここで電荷保存の法則より、電荷QWPと電荷QWAは等しくなる。よって、式4及び式6より以下の式8が導き出される。
【0065】
【式8】
【0066】
式8と式5より、以下の式9が導き出される。
【0067】
【式9】
【0068】
式3、式5、式6、式9より、以下の式10が導き出される。
【0069】
【式10】
【0070】
xの値が固定のときに1階調分VOUTを変化させるには、CBが単位容量C分だけ変化する。よって式10から、xの値が固定のときの1階調分のVOUTの差Δ1は、以下の式11で表される。
【0071】
【式11】
【0072】
またxの値を変化させて1階調分VOUTを変化させる場合について考察する。スイッチSWa[x]は上位ビットにより制御されているので、例えばxが1つ大きくなる直前の階調において、下位ビットは全ての容量が電源Dに接続されるような情報を有しており、CB=CTとなる。そして、xが1つ大きくなったときの階調において、下位ビットは全ての容量が電源Cに接続されるような情報を有しており、CB=0となる。
【0073】
よって式10から、xの値が可変のときの1階調分のVOUTの差Δ2は、以下の式12で表される。
【0074】
【式12】
【0075】
アナログ信号の電圧VOUTが線形であるためには、Δ1とΔ2が等しくなる必要がある。よって、式11と式12から、以下の式13が導き出される。
【0076】
【式13】
【0077】
式13を満たすとき、式10において示したnビットのデジタル信号に対する、アナログ信号の電圧VOUTを、図4にグラフにして示す。図4に示したとおり、アナログ信号の電圧VOUTは入力したnビットのデジタル信号に対して、VAからVMの間において線形性を有している。なおVMは、以下の式14で表される。
【0078】
【式14】
【0079】
上述したプリチャージ期間TPと書き込み期間TAの一連の動作により、nビットのデジタル信号をアナログ信号に変換することが可能である。
【0080】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するDACを形成することができる。
【0081】
(実施の形態2)
本実施の形態では、本発明のDACにおいて、R−DACの代わりにセレクタ回路を用いる構成について説明する。
【0082】
図5にセレクタ回路を用いた本発明のDACの構成を示す。図5に示すDACは、上位n−mビットのデジタル信号を、セレクタ回路201においてプリチャージ用アナログ信号に変換している。
【0083】
また、下位mビットに対応するm個の容量CU[1]、CU[2]、CU[3]、…、CU[m−1]、CU[m]を有している。
【0084】
容量CUの容量値は、下位のビットに対応する容量から順にCU[1]=C、CU[2]=2C、CU[3]=22C、…、CU[m−1]=2m-2C、CU[m]=2m-1Cで表される。
【0085】
セレクタ回路201は、2n-m本の階調電圧線204と、2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]とを有する。
【0086】
2n-m本の階調電圧線204の電圧は、それぞれ、VA、VB+(VA−VB)/2n-m、VB+2(VA−VB)/2n-m、VB+3(VA−VB)/2n-m、…、VB+(2n-m−1)(VA−VB)/2n-mで表される。
【0087】
また、各階調電圧線204の電圧が、2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]のそれぞれを介してセレクタ回路201から出力されるように、2n-m個のスイッチSWa[1]、SWa[2]、SWa[3]、…、SWa[2n-m]と各階調電圧線204がそれぞれ接続されている。
【0088】
セレクタ回路201から出力された電圧は、プリチャージ用スイッチSWPを介して、容量CUの第2電極及び出力線202に与えられる。
【0089】
容量CUの第1電極は、下位のビットに対応する容量から順に、それぞれm個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]を介して、電源Cまたは電源Dに接続されるようになっている。
【0090】
第2電極が電源Cと電源Dのどちらに接続されるかは、m個のスイッチSWb[1]、SWb[2]、…、SWb[m−1]、SWb[m]にそれぞれ入力される、下位mビットの各ビットが有する情報によって決まる。
【0091】
またプリチャージ用スイッチSWPは、プリチャージ信号(Pre)によってそのスイッチングが制御されている。
【0092】
なお出力線202は配線容量(CW)を有しており、VGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線202との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【0093】
次に図5に示した本発明のDACの動作はについては、プリチャージ期間TPと書き込み期間TAとに分けて説明される。各スイッチの動作は実施の形態1で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電圧が、デジタル信号のビットに対して線形性を有する。
【0094】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するDACを形成することができる。
【0095】
【実施例】
以下に、本発明の実施例について説明する。
【0096】
(実施例1)
本実施例では、図1に示した本発明のDACにおいて、m=n−2の場合ついて説明する。
【0097】
図6に本実施例のDACの構成を示す。図6に示すDACは、上位2ビットのデジタル信号を、抵抗分割回路301においてプリチャージ用アナログ信号に変換している。
【0098】
また、下位n−2ビットに対応するn−2個の容量CU[1]、CU[2]、CU[3]、…、CU[n−3]、CU[n−2]を有している。
【0099】
容量CUの容量値は、下位のビットに対応する容量から順にCU[1]=C、CU[2]=2C、CU[3]=22C、…、CU[n−3]=2n-4C、CU[n−2]=2n-3Cで表される。
【0100】
抵抗分割回路(R−DAC)301の出力は、プリチャージ用スイッチSWPを介して、容量CUの第2電極及び出力線VOUTに接続されている。なおプリチャージ用スイッチSWPのスイッチングは、プリチャージ信号(Pre)によって制御される。
【0101】
R−DAC301は、4個の抵抗RL[1]、RL[2]、RL[3]、RL[4]と、4個のスイッチSWa[1]、SWa[2]、SWa[3]、SWa[4]とを有する。
【0102】
4個の抵抗の抵抗値は全て同じであり、RL[1]=RL[2]=RL[3]=RL[4]=R(Rは定数)で表される。
【0103】
また、4個の抵抗RL[1]、RL[2]、RL[3]、RL[4]は全て直列に接続されており、接続の両端に位置する抵抗RL[1]とRL[4]は電源Bと電源Aにそれぞれ接続されている。
【0104】
また、直列に接続されている各抵抗間の電圧と、電源Aの電圧とが、4個のスイッチSWa[1]、SWa[2]、SWa[3]、SWa[4]のそれぞれを介してR−DAC301から出力されるように、4個の抵抗RL[1]、RL[2]、RL[3]、RL[4]と、4個のスイッチSWa[1]、SWa[2]、SWa[3]、SWa[4]とが接続されている。
【0105】
容量CUが有する第1電極は、下位のビットに対応する容量から順に、それぞれn−2個のスイッチSWb[1]、SWb[2]、…、SWb[n−3]、SWb[n−2]を介して、電源Cまたは電源Dに接続されている。
【0106】
書き込み期間において、容量の一方の電極が電源Cと電源Dのどちらに接続されるかは、n−2個のスイッチSWb[1]、SWb[2]、…、SWb[n−3]、SWb[n−2]にそれぞれ入力される、下位n−2ビットの各ビットが有する情報によって決まる。
【0107】
なお出力線302は配線容量(CW)を有しており、VGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線302との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【0108】
次に図6に示した本発明のDACの動作はについては、プリチャージ期間TPと書き込み期間TAとに分けて説明される。各スイッチの動作は実施の形態1で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電圧が、デジタル信号のビットに対して線形性を有する。
【0109】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するDACを形成することができる。
【0110】
なお本実施例ではm=n−2の場合について述べたが、本発明はこれに限定されない。mの値は、設計者が適宜選択することが可能である。
【0111】
(実施例2)
本実施例では、図5に示した本発明のDACにおいて、m=n−2の場合ついて説明する。
【0112】
図7に本実施例のDACの構成を示す。図7に示すDACは、上位2ビットのデジタル信号を、セレクタ回路401においてプリチャージ用アナログ信号に変換することで、nビットのデジタル信号をアナログ信号に変換している。
【0113】
また、下位n−2ビットに対応するn−2個の容量CU[1]、CU[2]、CU[3]、…、CU[n−3]、CU[n−2]を有している。
【0114】
容量CUの容量値は、下位のビットに対応する容量から順にCU[1]=C、CU[2]=2C、CU[3]=22C、…、CU[n−3]=2n-4C、CU[n−2]=2n-3Cで表される。
【0115】
セレクタ回路401は、4本の階調電圧線404と、4個のスイッチSWa[1]、SWa[2]、SWa[3]、SWa[4]とを有する。
【0116】
4本の階調電圧線404の電圧は、それぞれ、VA、VA+(VB−VA)/4、VA+2(VB−VA)/4、VA+3(VB−VA)/4で表される。
【0117】
また、各階調電圧線404の電圧が、4個のスイッチSWa[1]、SWa[2]、SWa[3]、SWa[4]のそれぞれを介してセレクタ回路401から出力されるように、各階調電圧線404と4個のスイッチSWa[1]、SWa[2]、SWa[3]、SWa[4]のそれぞれが接続されている。
【0118】
セレクタ回路401から出力された電圧は、プリチャージ用スイッチSWPを介して、容量CUの第2電極及び出力線402に与えられる。
【0119】
容量CUがそれぞれ有する第1電極は、下位のビットに対応する容量から順に、それぞれn−2個のスイッチSWb[1]、SWb[2]、…、SWb[n−3]、SWb[n−2]を介して、電源Cまたは電源Dに接続されるようになっている。
【0120】
容量CUの第1電極が電源Cと電源Dのどちらに接続されるかは、n−2個のスイッチSWb[1]、SWb[2]、…、SWb[n−3]、SWb[n−2]にそれぞれ入力される、下位n−2ビットの各ビットが有する情報によって決まる。
【0121】
またプリチャージ用スイッチSWPは、プリチャージ信号(Pre)によってそのスイッチングが制御されている。
【0122】
なお出力線402は配線容量(CW)を有しており、VGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線402との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【0123】
次に図7に示した本発明のDACの動作はについては、プリチャージ期間TPと書き込み期間TAとに分けて説明される。各スイッチの動作は実施の形態1で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電圧が、デジタル信号のビットに対して線形性を有する。
【0124】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するDACを形成することができる。
【0125】
(実施例3)
本実施例では、本発明のDACに用いられる上位ビットに対応するスイッチの一例を示す。
【0126】
図8に、本実施例のスイッチは、nチャネル型TFTとpチャネル型TFTとを有するトランスミッションゲートである。デジタル信号と、デジタル信号の極性が反転した信号(反転デジタル信号)とが、それぞれINとINbとに入力される。
【0127】
INとINbとに入力されるデジタル信号と反転デジタル信号とによって、入力端子に与えられた電圧が、サンプリングされて出力端子に与えられる。
【0128】
なお、下位ビットに対応するスイッチは、図8に示したトランスミッションゲートを2つ有している。そして2つのトランスミッションゲートは、INとINbに入力される信号が互いに入れ替わっている。
【0129】
なお、本発明のDACに用いられるスイッチは、図8に示した構成に限定されない。
【0130】
また本実施例の構成は、実施例1または2と自由に組み合わせて実施することが可能である。
【0131】
(実施例4)
本実施例では、本発明のDACに用いられるTFTの作製工程の一例について説明する。なお図9にはpチャネル型TFTとnチャネル型TFTを1つづつ作製する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図9に示した工程に基づいて作製することが可能である。
【0132】
図9(A)において、基板1001にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)など光学的異方性を有しないプラスチック基板を用いることができる。また、石英基板を用いても良い。ガラス基板を用いる場合には、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。
【0133】
基板1001のTFTを形成する表面に、基板1001からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜1002を10〜200nmの厚さで形成する。下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。
【0134】
島状半導体層1003、1004は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法(RTA法)などで結晶化させた結晶質半導体膜から形成する。また、スパッタ法、プラズマCVD法、熱CVD法などで形成した結晶質半導体膜から形成しても良い。或いは特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層1003、1004を形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、400〜500℃で1時間程度の熱処理を行い含有する水素量を5atom%以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。いずれにしても、このように形成した結晶質半導体膜を選択的にエッチングして所定の場所に島状半導体層1003、1004を形成する。
【0135】
または、基板1001上に単結晶シリコン層を形成したSOI(Silicon On Insulators)基板としても良い。SOI基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、SIMOX(Separation by Implanted Oxygen)、ELTRAN(Epitaxial Layer Transfer:キャノン社の登録商標)基板、Smart-Cut(SOITEC社の登録商標)などを使用することができる。勿論、その他のSOI基板を使用することも可能である。
【0136】
ゲート絶縁膜はプラズマCVD法、スパッタ法、減圧CVD法などにより、膜厚を40〜150nmとしてシリコンを含む絶縁膜で形成する。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などから形成する。これを第1の形状のゲート絶縁膜1005とする。そして、第1の形状のゲート絶縁膜1005上にゲート電極を形成するための導電層1006を形成する。この導電層1006は耐熱性を有する導電性材料から形成することが望ましく、単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、タングステン(W)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン(WN)、窒化タンタル(TaN)、窒化チタン(TiN)、窒化モリブデン(MoN)やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。そして、第1の形状のマスク1007を形成する。第1の形状のマスク1007はフォトリソグラフィーの技術を用いてレジスト材料で形成する。
【0137】
そして図9(B)で示すように、導電層1006をエッチング処理する。エッチング処理はドライエッチング法を用い、好ましくはICPエッチング装置を用いて行う。エッチングガスにはCF4とCl2の混合ガスを用い、基板にバイアス電圧を印加して行い、少なくとも島状半導体層1003、1004上に第1のテーパー形状を有する導電層1008、1009を形成する。テーパー部の形状は、上記エッチングガスの混合比、エッチング時の圧力、基板側に印加するバイアス電圧によって変化させることができる。最もテーパー形状を制御できるのは基板側に印加するバイアス電圧である。
【0138】
ドライエッチングでは、フッ素(F)や塩素(Cl)などの元素または該元素を含む分子の中性種やイオン種により行われる。通常、中性種によるエッチングが支配的であると等方性にエッチングが進み、テーパー形状は形成されにくくなる。基板側に正または負のバイアス電圧を印加することにより異方性のエッチングが成される。テーパー形状を形成するためのエッチングは、基板側にバイアス電圧を印加すると同時に、被膜とレジストとのエッチング速度の差(選択比とも呼び、被加工物のエッチング速度/レジストのエッチング速度で表す)をある一定の範囲の値として、レジストを同時にエッチングしながら行う。最初に形成するレジストの形状を適したものとすることにより、レジストの端部から徐々にエッチングされ、下地にある被膜にテーパー形状を形成することができる。第1の形状のマスク1007の形状も変化し、第2の形状のマスク1010が形成される。また、エッチングが進むと導電層1006の下層にあるゲート絶縁膜1005の表面が露呈され、ゲート絶縁膜も表面からある程度エッチングされて第2の形状のゲート絶縁膜1011が形成される。
【0139】
そして、レジスト1010をマスクとして、第1のドーピング処理を行い、島状半導体層1003、1004にn型を付与するの不純物元素を添加する。ドーピング処理は不純物元素をイオン化し電界で加速して半導体層に注入するイオンドープ法やイオン注入法で行う。n型を付与する不純物元素はゲート絶縁膜を通してその下の半導体層1003、1004に添加する。一部のn型の不純物元素はテーパー形状が形成された第1の形状のゲート電極1008、1009の端部及びその近傍を通してその下の半導体層に添加することができる。
【0140】
第1の不純物領域1012、1013には一導電型の不純物元素の濃度が1×1020〜1×1021atoms/cm3の濃度で含まれるようにする。また、第2の不純物領域1014、1015は第1の不純物領域1012、1013に比較して第2の形状のゲート絶縁膜1011の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第2の不純物領域1014、1015内で必ずしも均一な濃度分布を取り得ないが、1×1017〜1×1020atoms/cm3の濃度範囲で不純物元素が添加されるようにする。
【0141】
第2の不純物領域1014、1015はゲート絶縁膜1011と導電層1008、1009のテーパー部の下に形成される。第2の不純物領域1014、1015における不純物元素の濃度分布は、第1の不純物領域1012、1013から遠ざかるにつれ減少する。この減少の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部の角度や第1の形状のゲート電極1008、1009の厚さにより異なってくる。
【0142】
次に、図9(C)に示すように第2のエッチング処理を行う。第2のエッチング処理は第1の形状を有するゲート電極1008、1009のチャネル長方向の幅を短くするようにエッチングする。エッチングの方法は、第1のエッチング処理と同じでありICPエッチング装置を用いる。エッチングガスには同様にCF4とCl2の混合ガスを用い、基板側にバイアス電圧を印加して行い、第2の形状のゲート電極1016、1017を形成する。第2のエッチング処理においても下地であるゲート絶縁膜1011の一部が表面からエッチングされることにより第2の形状のゲート絶縁膜1018が形成される。図9(C)において、第2のテーパー形状を有する導電層1016、1017の端部にもテーパー部が形成される。
【0143】
そして、レジスト1021をマスクとして、第2のドーピング処理を行い、島状半導体層1003、1004にn型の不純物元素を添加する。この場合、一部の不純物元素は第2の形状のゲート電極1016、1017の端部及びその近傍を通してその下の半導体層に添加することができる。
【0144】
第2のドーピング処理では、半導体層に1×1016〜5×1018atoms/cm3の濃度で一導電型の不純物元素が含まれるようにする。この処理では第1のドーピング処理で形成された第1の不純物領域1012、1013と第2の不純物領域1014、1015にも重ねて一導電型の不純物元素が添加されるが、添加量が低いためその影響を無視することができる。新に形成される第3の不純物領域1019、1020にはn型の不純物元素の濃度が1×1016〜5×1018atoms/cm3の濃度で含まれるようにする。第3の不純物領域1019、1020は第2の形状のゲート電極1016、1017の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第3の不純物領域1019、1020内で必ずしも均一な濃度分布を取り得ないが上記濃度範囲で不純物元素が含まれるようにする。
【0145】
第3の不純物領域1019、1020は第2の形状のゲート絶縁膜1018と第2の形状のゲート電極1016、1017のテーパー部の下に形成される。第3の不純物領域1019、1020の濃度分布は、第1の不純物領域1012、1013から遠ざかるにつれ減少する。第2の形状のゲート電極1016、1017はゲート電極として用いる。このように、ゲート電極の端部をテーパー形状として、テーパー部を通して不純物元素をドーピングすることにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。本発明はこのような不純物領域を積極的に活用する。このような不純物領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、TFTの劣化を防止することができる。
【0146】
次に図9(D)に示すように島状半導体層1003をレジストマスク1022で覆い、島状半導体層1004にp型を付与する不純物元素を添加する。この場合も第2の形状のゲート電極1017をマスクとしてp型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。ここで形成される不純物領域1023はジボラン(B2H6)を用いたイオンドープ法で形成する。不純物領域1023のp型を付与する不純物元素の濃度は、2×1020〜2×1021atoms/cm3となるようにする。
【0147】
しかしながら、この不純物領域1023は詳細にはn型を付与する不純物元素を含有する3つの領域に分けて見ることができる。第4の不純物領域1023aは1×1020〜1×1021atoms/cm3の濃度でn型を付与する不純物元素を含み、第5の不純物領域1023bは1×1017〜1×1020atoms/cm36の濃度でn型を付与する不純物元素を含み、第5の不純物領域1023cは1×1016〜5×1018atoms/cm3の濃度でn型を付与する不純物元素を含んでいる。しかし、これらの不純物領域1023b、1023cのp型を付与する不純物元素の濃度を1×1019atoms/cm3以上となるようにし、第4の不純物領域1023aにおいては、p型を付与する不純物元素の濃度をn型を付与する不純物元素の濃度の1.5から3倍となるようにすることにより、第4の不純物領域でpチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第6の不純物領域1023cは一部が第2の形状のゲート電極1017と一部が重なって形成される。
【0148】
以上のようにして、島状半導体層1003にソース領域またはドレイン領域となる第1の不純物領域1024、ゲート電極と重ならないLDD領域を形成する第2の不純物領域1025、ゲート電極と一部が重なるLDD領域を形成する第3の不純物領域1026及びチャネル形成領域1027が形成される。また、島状半導体層1004にソース領域またはドレイン領域となる第1の不純物領域1028、ゲート電極と重ならないLDD領域を形成する第2の不純物領域1029、ゲート電極と一部が重なるLDD領域を形成する第3の不純物領域1030及びチャネル形成領域1031が形成される。
【0149】
その後、図9(E)に示すように、必要に応じて層間絶縁膜1032を形成しソース領域またはドレイン領域とコンタクトを形成する配線1034を形成しても良い。
【0150】
本実施例は、実施例1〜実施例3と自由に組み合わせて実施することが可能である。
【0151】
(実施例5)
本発明のDACを有する半導体装置は、様々な電子機器に用いることができる。
【0152】
本発明のDACを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはデジタルビデオディスク(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図10に示す。
【0153】
図10(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明のDACは表示部2003またはその他制御回路に用いることができる。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0154】
図10(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明のDACは表示部2102またはその他制御回路に用いることができる。
【0155】
図10(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明のDACは表示部2203またはその他制御回路に用いることができる。
【0156】
図10(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明のDACは表示部2302またはその他制御回路に用いることができる。
【0157】
図10(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明のDACはこれら表示部A、B2403、2404またはその他制御回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【0158】
図10(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明のDACは表示部2502またはその他制御回路に用いることができる。
【0159】
図10(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明のDACは表示部2602またはその他制御回路に用いることができる。
【0160】
ここで図10(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明のDACは表示部2703またはその他制御回路に用いることができる。
【0161】
また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。本発明のDACは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。
【0162】
以上の様に、本発明のDACの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1〜4に示したいずれの構成のDACを用いても良い。
【0163】
【発明の効果】
本発明は構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するDACを形成することができる。
【図面の簡単な説明】
【図1】 本発明の構成を有するDACの構成を示す図。
【図2】 本発明のDACが有するスイッチの動作を説明する図。
【図3】 本発明のDACの等価回路図。
【図4】 本発明のDACにおいて、デジタル信号のビット数と出力されるアナログ信号の電圧の関係を示す図。
【図5】 本発明の構成を有するDACの構成を示す図。
【図6】 本発明の構成を有するDACの構成を示す図。
【図7】 本発明の構成を有するDACの構成を示す図。
【図8】 本発明のDACに用いられるスイッチの回路図
【図9】 TFTの作製工程を示す図。
【図10】 本発明のDACを用いた電子機器の図。
【図11】 従来の容量分割型のDACの構成を示す図。
【図12】 従来の容量分割型のDACの等価回路図。
Claims (13)
- nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
第1電極と第2電極を有するm個(mはnより小さい自然数)の容量と、
第1端子と第2端子を有する2n−m個の抵抗と、
2n−m個の第1スイッチと、
m個の第2スイッチと、
1つの第3のスイッチと、
アナログ信号が出力される出力線と、
を有し、
前記m個の容量の第1電極は、それぞれ、互いに異なる前記第2スイッチを介して、第1の電源又は第2の電源のいずれか一方に選択的に接続され、
前記m個の容量の第2電極は、それぞれ、前記第3のスイッチの一方の端子、及び前記出力線に接続され、
前記2n−m個の抵抗は、前記第1端子が他の抵抗の前記第2端子に接続されることで、直列に接続され、
前記2n−m個の抵抗のうち、前記第1端子が他の抵抗の前記第2端子に接続されていない抵抗は、前記第1端子が第3の電源に接続され、
前記2n−m個の抵抗のうち、前記第2端子が他の抵抗の前記第1端子に接続されていない抵抗は、前記第2端子が第4の電源に接続され、
前記2n−m個の抵抗の第2端子は、それぞれ、互いに異なる前記第1スイッチの一方の端子に接続され、
前記2n−m個の第1スイッチの他方の端子は、それぞれ、前記第3のスイッチの他方の端子に接続され、
プリチャージ期間において、nビットのデジタル信号のうち上位n−mビットのデジタル信号によって、前記2n−m個の第1スイッチのいずれか1つがオンになり、前記m個の第2のスイッチにより、前記m個の容量の第1電極は全て前記第1の電源に接続され、前記第3のスイッチがオンになり、
書き込み期間において、nビットのデジタル信号のうち下位mビットのデジタル信号によって、前記m個の第2スイッチが制御され、前記m個の容量の第1電極は、それぞれ、前記第1の電源又は前記第2の電源のいずれか一方に接続され、前記第3のスイッチがオフになり、
前記m個の容量の第2電極における電圧がアナログ信号として前記出力線から出力されることを特徴とするD/A変換回路。 - 請求項1において、
前記2n−m個の抵抗の抵抗値は同じであることを特徴とするD/A変換回路。 - 請求項1又は請求項2において、
前記m個の容量は、それぞれ、容量値がC、2C、22C、…、2m−1Cで表されることを特徴とするD/A変換回路。 - nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
第1電極と第2電極を有するm個(mはnより小さい自然数)の容量と、
互いに電圧の値が異なる2n−m本の階調電圧線と、
2n−m個の第1スイッチと、
m個の第2スイッチと、
1つの第3のスイッチと、
アナログ信号が出力される出力線と、
を有し、
前記m個の容量の記第1電極は、それぞれ、互いに異なる前記第2スイッチを介して、第1の電源と第2の電源のいずれか一方に接続され、
前記m個の容量の第2電極は、それぞれ、前記第3のスイッチの一方の端子、及び前記出力線に接続され、
前記2n−m本の階調電圧線は、それぞれ、互いに異なる前記第1スイッチを介して、前記第3のスイッチの他方の端子に接続され、
プリチャージ期間において、nビットのデジタル信号のうち、上位n−mビットのデジタル信号によって2n−m個の第1スイッチのいずれか1つがオンになり、前記m個の容量の第1電極は全て前記第1の電源に接続され、前記第3のスイッチがオンになり、
書き込み期間において、nビットのデジタル信号のうち、下位mビットのデジタル信号によって前記m個の第2スイッチが制御され、前記m個の容量の第1電極は、それぞれ、前記第1の電源と第2の電源のいずれか一方に接続され、前記第3のスイッチがオフにな前記m個の容量が有する第2電極における電圧がアナログ信号として前記出力線から出力されることを特徴とするD/A変換回路。 - 請求項5において、
VA、VBは一定の電圧を表し、
前記2n−m本の階調電圧線の電圧は、それぞれ、VB+(VA−VB)/2n−m、VB+2(VA−VB)/2n−m、・・・、VB+(2n−m−1)(VA−VB)/2n−m、VBに保たれていることを特徴とするD/A変換回路。 - 請求項5において、
VA、VBは一定の電圧を表し、
前記2n−m本の階調電圧線の電圧は、それぞれ、VA+(VB−VA)/2n−m、VA+2(VB−VA)/2n−m、・・・、VA+(2n−m−1)(VB−VA)/2n−m、VAに保たれていることを特徴とするD/A変換回路。 - 請求項5乃至請求項7のいずれか1項において、
前記m個の容量は、それぞれ、その容量値がそれぞれC、2C、22C、・・・、2m−1Cで表されることを特徴とするD/A変換回路。 - 請求項1乃至請求項9のいずれか1項に記載のD/A変換回路を有する半導体装置。
- 請求項1乃至請求項9のいずれか1項に記載のD/A変換回路を用いた表示装置。
- 請求項1乃至請求項9のいずれか1項に記載のD/A変換回路が表示部又は制御回路に用いられた電子機器。
- 請求項12に記載の電子機器は、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末、画像再生装置のいずれかの機器である。
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JP2002077624A JP3871948B2 (ja) | 2001-03-26 | 2002-03-20 | D/a変換回路、並びにd/a変換回路を有する半導体装置、表示装置及び電子機器 |
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