JP2002359559A - Ｄ／ａ変換回路、半導体装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 高いビット数のデジタル信号に対応し、線形
性が良く、占有面積の小さいＤ／Ａ変換回路を提供す
る。 【解決手段】 容量分割型のＤＡＣにおいて、各ビット
に対応する容量を１つづつ設けるのではなく、下位ビッ
トのデジタル信号の各ビットに対応する容量を１つづつ
設けるだけにした。そして、リセット期間に、上位ビッ
トのデジタル信号に対応する高さの電圧を、該容量の一
方の電極（第１電極）に与えることで該容量を充電し、
書き込み期間に、下位ビットのデジタル信号に対応する
高さの電圧を、該容量のもう一方の電極（第２電極）に
与えることで該容量を充電することを考えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａ変換（デジ
タル／アナログ変換）回路（ＤＡＣ）に関する。特に、
半導体装置の駆動回路に用いられるＤＡＣに関する。ま
た、このＤＡＣを用いた半導体装置に関する。

【０００２】

【従来の技術】近年、ガラス基板上に形成された多結晶
シリコン膜を活性層に用いた、薄膜トランジスタ（ＴＦ
Ｔ）の研究開発が活発に行われている。多結晶シリコン
膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴ
と比べて移動度が２桁以上高いため、ＴＦＴのゲート幅
を小さく微細化しても回路の動作に必要な電流値を十分
確保できる。よって、マトリクス型のフラットパネルデ
ィスプレイの画素部とその駆動回路を同一基板上に一体
形成した、システム・オン・パネルの実現が可能であ
る。

【０００３】システム・オン・パネルの実現は、ディス
プレイの組立工程や検査工程の削減によるコストダウン
を可能にし、また、フラットパネルディスプレイの小型
化、高精細化をも可能にする。

【０００４】

【発明が解決しようとする課題】フラットパネルディス
プレイの更なる小型化、高精細化を進める上で課題とな
るのは、高速動作が可能で、かつ基板上の占有面積の小
さいＤＡＣの実現である。

【０００５】ＤＡＣには様々な種類のものが存在する
が、代表的なものとして容量分割型と、抵抗分割型とが
挙げられる。容量分割型のＤＡＣは、抵抗分割型に比べ
て比較的少ない面積で高速に動作することが可能であ
る。

【０００６】図１１に、従来の容量分割型のＤＡＣの一
例を示す。図１１に示す従来の容量分割型のＤＡＣは、
ｎビットのデジタル信号Ｄ₁〜Ｄ_nの各ビットが制御する
ｎ個のスイッチＳＷ［１］〜ＳＷ［ｎ］と、各スイッチ
に接続されたｎ個の容量Ｃ、２Ｃ、…、２^n-1Ｃと、リ
セット用スイッチＳＷ_Rとを有している。また、この従
来のＤＡＣには、電源Ａ（電圧Ｖ_A）、電源Ｂ（電圧
Ｖ_B）が接続されている。電源Ａと電源Ｂは異なる電圧
に保たれている。また、ＤＡＣから出力されるアナログ
信号の電圧は出力線に与えられる。

【０００７】なお、本明細書において電圧とは、グラン
ドの電位との電位差に相当する。

【０００８】スイッチＳＷ［１］〜ＳＷ［ｎ］のそれぞ
れに、対応するビットのデジタル信号が入力される。そ
して入力されたデジタル信号の有する０または１の情報
によって、各容量が電源Ａに接続されるか、電源Ｂに接
続されるかが選択される。

【０００９】この従来のＤＡＣの動作を順を追って説明
する。この従来のＤＡＣの動作は、リセット期間Ｔ_Rと
書き込み期間Ｔ_Aとに分けて説明される。

【００１０】まず、リセット期間Ｔ_R中、リセット用ス
イッチＳＷ_Rが閉じる。また、デジタル信号もリセット
され、全てのスイッチＳＷ［１］〜ＳＷ［ｎ］が同じ電
源に接続される。ここでは仮に、電源Ｂに接続されたと
する。このリセット期間終了直前における従来のＤＡＣ
の等価回路図を図１２（Ａ）に示す。なおＣ_Tは全ての
容量の合成容量を意味する。

【００１１】リセット期間Ｔ_R終了後、書き込み期間Ｔ_A
が開始され、リセット用スイッチＳＷ_Rが開く。続い
て、０または１の任意の情報を有する各ビットのデジタ
ル信号が、スイッチＳＷ［１］〜ＳＷ［ｎ］を制御す
る。そして、各ビットの情報に応じて各容量は電源Ａま
たは電源Ｂに接続されることで、電荷がｎ個の容量へ充
電され、その後定常状態になる。このときの等価回路図
を図１２（Ｂ）に示す。なおＣ_Aは電源Ａに接続された
容量の合成容量を意味し、Ｃ_Bは電源Ｂに接続された容
量の合成容量を意味する。

【００１２】上述したリセット期間Ｔ_Rと書き込み期間
Ｔ_Aの一連の動作により、デジタル信号をアナログ信号
に変換することが可能である。

【００１３】容量分割型のＤＡＣは、上述したように抵
抗分割型のＤＡＣに比べて比較的少ない面積で高速に動
作するため、フラットパネルディスプレイの小型化を進
める上で有望視されている。しかしフラットパネルディ
スプレイを高精細化するためにデジタル信号のビット数
が増えると、容量分割型のＤＡＣの場合でも、その基板
上における占有面積を抑えることが難しくなってくる。

【００１４】占有面積を抑えるために、容量分割型のＤ
ＡＣの容量を縮小して設計したとすると、最下位ビット
に対応する容量の面積及び容量値が小さくなる。容量
は、形成する際のマスク等のずれ、パターニングのなま
り、予測しなかった寄生容量等によって、容量値に多少
のずれが生じる。そのため、容量を縮小して設計する
と、最下位ビットに対応する容量の容量値に占めるずれ
の割合が大きくなり、線形性の良い容量分割型のＤＡＣ
を形成するのが難しくなる。

【００１５】また、抵抗分割型のＤＡＣは、対応するデ
ジタル信号のビット数が増加すると、面積が抑えられな
いばかりではなく、出力抵抗が高くなって高速動作が難
しくなる。

【００１６】上述した問題に鑑み、フラットパネルディ
スプレイの更なる小型化、高精細化を進めるために、デ
ジタル信号のビット数が増加しても面積を抑えることが
可能で、なおかつ高速駆動が可能な線形性の良いＤＡＣ
の作製を課題とする。

【００１７】

【課題を解決するための手段】本発明者は、容量分割型
のＤＡＣにおいて、各ビットに対応する容量を１つづつ
設けるのではなく、下位ビットのデジタル信号の各ビッ
トに対応する容量を１つづつ設けるだけにした。そし
て、リセット期間に、上位ビットのデジタル信号に対応
する高さの電圧を、該容量の一方の電極（第１電極）に
与えることで該容量を充電し、書き込み期間に、下位ビ
ットのデジタル信号に対応する高さの電圧を、該容量の
もう一方の電極（第２電極）に与えることで該容量を充
電することを考えた。以下、本発明においてリセット期
間をプリチャージ期間と呼ぶ。

【００１８】具体的には、プリチャージ期間における各
容量への電荷の充電は、上位ビットのデジタル信号によ
って抵抗分割型のＤＡＣもしくはセレクタ回路の動作を
制御することで行う。

【００１９】本発明の、例えばｎビットのデジタル信号
Ｄ₁〜Ｄ_nに対応するＤＡＣの場合、Ｄ_m+1〜Ｄ_nの上位ｎ
−ｍビット（ｍ＜ｎ）のデジタル信号に対応する抵抗分
割型のＤＡＣ（Ｒ−ＤＡＣ）またはセレクタ回路と、Ｄ
₁〜Ｄ_mの下位ｍビットに対応するｍ個の容量とが設けら
れている。以下、下位ｍビットに対応するｍ個の容量
を、単に容量（Ｃ_U）と呼ぶ。

【００２０】ｍ個の容量の容量値は、下位のデジタル信
号に対応する容量から順に、それぞれＣ_U［１］＝Ｃ、
Ｃ_U［２］＝２Ｃ、Ｃ_U［３］＝２²Ｃ、…、Ｃ_U［ｍ−
１］＝２^m-2Ｃ、Ｃ_U［ｍ］＝２^m-1Ｃ（Ｃは単位容量）
で表される。

【００２１】本発明のＤＡＣは、電源Ａ（電圧Ｖ_A）、
電源Ｂ（電圧Ｖ_B）、電源Ｃ（電圧Ｖ _C）、電源Ｄ（電圧
Ｖ_D）に接続されている。書き込み期間Ｔ_Aに、電源Ｃと
電源Ｄによって、ｍ個の容量Ｃ_Uの第１電極に電圧が与
えられ、電荷が充電される。

【００２２】また、本発明のＤＡＣが有する上位ｎ−ｍ
ビットに対応する抵抗分割型のＤＡＣまたはセレクタ回
路は、電源Ａと電源Ｂに接続されている。そしてプリチ
ャージ期間Ｔ_Pに、抵抗分割型のＤＡＣまたはセレクタ
回路において、上位ｎ−ｍビットのデジタル信号がアナ
ログに変換される。本明細書では該アナログの信号をプ
リチャージ用アナログ信号（電圧Ｖ_P）と呼ぶ。そし
て、抵抗分割型のＤＡＣまたはセレクタ回路から出力さ
れたプリチャージ用アナログ信号の電圧は、ｍ個の容量
Ｃ_Uの第２電極に与えられ、容量が充電される。

【００２３】全ての容量Ｃ_Uの第２電極は、１つの出力
線に接続されている。したがって、書き込み期間及びプ
リチャージ期間において充電された電荷によって、出力
線の電圧、言いかえるとＤＡＣから出力されるアナログ
信号の電圧が定まる。

【００２４】上記構成により、高速駆動が可能で、かつ
面積を比較的抑えることができるという容量分割型の利
点を生かしつつ、線形性を崩さないで高いビット数のデ
ジタル信号に対応するＤＡＣを形成することができる。

【００２５】

【発明の実施の形態】（実施の形態１）図１に本発明の
ＤＡＣの構成を示す。図１に示すＤＡＣは、抵抗分割回
路（Ｒ−ＤＡＣ）１０１において、上位ｎ−ｍビットの
デジタル信号を、プリチャージ用アナログ信号に変換し
ている。

【００２６】また、下位ｍビットに対応するｍ個の容量
Ｃ_U［１］、Ｃ_U［２］、Ｃ_U［３］、…、Ｃ_U［ｍ−
１］、Ｃ_U［ｍ］を有している。

【００２７】なお、容量Ｃ_Uの容量値は、下位のビット
に対応する容量から順に、Ｃ_U［１］＝Ｃ、Ｃ_U［２］＝
２Ｃ、Ｃ_U［３］＝２²Ｃ、…、Ｃ_U［ｍ−１］＝２
^m-2Ｃ、Ｃ_U［ｍ］＝２^m-1Ｃ（Ｃは定数）で表される。

【００２８】抵抗分割回路（Ｒ−ＤＡＣ）１０１の出力
は、プリチャージ用スイッチＳＷ_Pを介してｍ個の容量
Ｃ_Uの第２電極に与えられるように接続されている。つ
まり、プリチャージ用スイッチＳＷ_Pがオフのとき、Ｒ
−ＤＡＣ１０１の出力はｍ個の容量Ｃ_Uの第２電極に与
えられず、プリチャージ用スイッチＳＷ_Pがオンのと
き、Ｒ−ＤＡＣ１０１の出力はｍ個の容量Ｃ_Uの第２電
極に与えられる。

【００２９】なおプリチャージ用スイッチＳＷ_Pのスイ
ッチングは、プリチャージ信号（Ｐｒｅ）によって制御
される。

【００３０】そして、ｍ個の容量Ｃ_Uの第２電極は、全
て出力線１０２（電圧Ｖ_OUT）に接続されている。

【００３１】Ｒ−ＤＡＣ１０１は、２^n-m個の抵抗Ｒ
_L［１］、Ｒ_L［２］、Ｒ_L［３］、…、Ｒ_L［２^n-m］
と、２^n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、
ＳＷａ［３］、…、ＳＷａ［２^n-m］とを有する。

【００３２】なお本明細書において抵抗とは、少なくと
も２つの端子を有する。上記端子は、抵抗に入力、及び
抵抗から出力させるための入出力端子と、それ以外に抵
抗の入出力に共通な共通端子とがある。以下本願発明に
おいては、抵抗の２つの入出力端子を抵抗の端子と称す
る。

【００３３】２^n-m個の抵抗の抵抗値は全て同じであ
り、Ｒ_L［１］＝Ｒ_L［２］＝Ｒ_L［３］＝…＝Ｒ_L［２
^n-m］＝Ｒ（Ｒは定数）で表される。また、２^n-m個の抵
抗Ｒ_L［１］、Ｒ_L［２］、Ｒ_L［３］、…、Ｒ
_L［２^n-m］は全て直列に接続されており、接続の両端に
位置する抵抗Ｒ_L［１］とＲ_L［２^n-m］は電源Ｂと電源
Ａにそれぞれ接続されている。

【００３４】また、直列に接続されている各抵抗間の電
圧と、電源Ａの電圧とが、２^n-m個のスイッチＳＷａ
［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２
^n-m］のそれぞれを介して、Ｒ−ＤＡＣ１０１から出力
されるように接続されている。つまり、ＳＷａ［ｔ］
（ｔ＝１〜ｎ−ｍ−１）がオンのとき、Ｒ_L［ｔ］とＲ_L
［ｔ＋１］の間の電圧と、Ｒ−ＤＡＣ１０１の出力の電
圧とが等しくなる。そしてＳＷａ［ｎ−ｍ］がオンのと
き、Ｒ−ＤＡＣ１０１の出力は電源Ａの電圧Ｖ_Aと等し
くなるように接続されている。

【００３５】そして該出力は、プリチャージ用スイッチ
ＳＷ_Pを介して、ｍ個の容量Ｃ_Uの第２電極に与えられ
る。

【００３６】なお図１とは異なり、直列に接続されてい
る各抵抗間の電圧と、電源Ｂの電圧とが、２^n-m個のス
イッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、
…、ＳＷａ［２^n-m］のそれぞれを介してＲ−ＤＡＣ１
０１から出力されるように接続されていても良い。

【００３７】容量Ｃ_Uがそれぞれ有する第１電極は、下
位のビットに対応する容量から順に、それぞれｍ個のス
イッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−
１］、ＳＷｂ［ｍ］を介して、電源Ｃまたは電源Ｄに接
続されている。

【００３８】ｍ個のスイッチＳＷｂ［１］、ＳＷｂ
［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］には、そ
れぞれ、下位ｍビットの各ビットが入力されている。そ
して、書き込み期間に、下位ｍビットの各ビットが有す
る１または０の情報に従い、ｍ個のスイッチＳＷｂ
［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ
［ｍ］のスイッチングが制御される。

【００３９】なお出力線１０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電圧を意味する。ただし配
線容量は必ずしもグランドと出力線１０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【００４０】次に図１に示した本発明のＤＡＣの動作に
ついて、順を追って説明する。本発明のＤＡＣの動作
は、プリチャージ期間Ｔ_Pと書き込み期間Ｔ_Aとに分けて
説明される。図２に、本発明のＤＡＣが有する各スイッ
チの、プリチャージ期間Ｔ_Pと書き込み期間Ｔ_Aとにおけ
る動作を示す。

【００４１】まず、プリチャージ期間Ｔ_P中、プリチャ
ージ信号（Ｐｒｅ）によってプリチャージ用スイッチＳ
Ｗ_Pがオン（ＯＮ）になる。

【００４２】そして、上位ｎ−ｍビットに対応する２
^n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、…、Ｓ
Ｗａ［２^n-m−１］、ＳＷａ［２^n-m］は、上位ｎ−ｍビ
ットのデジタル信号Ｄ_m+1、Ｄ_m+2、…、Ｄ_n-1、Ｄ_nによ
って、その動作が制御される。

【００４３】具体的に説明すると、上位ｎ−ｍビットの
デジタル信号Ｄ_m+1〜Ｄ_nは、それぞれ１または０の情報
を有している。この上位ｎ−ｍビットのデジタル信号が
有する情報の１または０の組み合わせは、２^n-m組存在
する。その２^n-m組の情報の組み合わせによって、２^n-m
個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ
［３］、…、ＳＷａ［２^n-m］のいずれか１つのみが選
択され、オンになる。

【００４４】例えばスイッチＳＷａ［ｘ］（１≦ｘ≦２
^n-m）が選択されてオンになった場合、プリチャージ用
アナログ信号の電圧Ｖ_Lは、以下の式２で表される。

【００４５】

【式２】

【００４６】２^n-m個の抵抗Ｒ_L［１］、Ｒ_L［２］、Ｒ_L
［３］、…、Ｒ_L［２^n-m］の抵抗値は全て同じであるの
で、式２から以下の式３が導き出せる。

【００４７】

【式３】

【００４８】式３においてｘにより定まる値の電圧（Ｖ
_L）が、プリチャージ用アナログ信号としてＲ−ＤＡＣ
１０１から出力される。

【００４９】プリチャージ用アナログ信号の電圧Ｖ
_Lは、プリチャージ用スイッチＳＷ_Pを介して、容量Ｃ_U
の第２電極及び出力線１０２に与えられる。

【００５０】さらに、下位ｍビットのデジタル信号によ
って、下位ｍビットに対応するｍ個のスイッチＳＷｂ
［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ
［ｍ］が、全て電源Ｃに接続される。

【００５１】このプリチャージ期間Ｔ_P終了直前におけ
る、本発明のＤＡＣの等価回路図を、図３（Ａ）に示
す。容量Ｃ_Tは、全ての容量Ｃ_U［１］、Ｃ_U［２］、
…、Ｃ_U［ｍ］の合成容量に相当する。

【００５２】プリチャージ期間Ｔ_Pにおいて配線容量
（Ｃ_W）と容量Ｃ_Tに蓄えられる全電荷Ｑ_WPは、以下の式
４で表される。

【００５３】

【式４】

【００５４】プリチャージ期間Ｔ_P終了後、プリチャー
ジ用スイッチＳＷ_Pはオフになる。そして書き込み期間
Ｔ_Aが開始される。

【００５５】下位ｍビットに対応するｍ個のスイッチＳ
Ｗｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、Ｓ
Ｗｂ［ｍ］は、下位ｍビットのデジタル信号Ｄ₁、Ｄ₂、
…、Ｄ_m-1、Ｄ_mに１対１で対応しており、書き込み期間
Ｔ_Aに、各ビットが有する０または１の情報によって各
スイッチの動作が制御される。

【００５６】具体的には、ｍ個のスイッチＳＷｂ
［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ
［ｍ］を介して、容量Ｃ_U［１］、Ｃ_U［２］、…、Ｃ_U
［ｍ］の第１電極と、電源Ｃまたは電源Ｄとが接続され
る。電源Ｃまたは電源Ｄのどちらと接続するかは、下位
ｍビットのデジタル信号の各ビットが有する１または０
の情報によって決められる。

【００５７】なお、書き込み期間において２^n-m個のス
イッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、
…、ＳＷａ［２^n-m］は、オンとオフのどちらでも良
い。

【００５８】この書き込み期間Ｔ_A終了直前における、
本発明のＤＡＣの等価回路図を、図３（Ｂ）に示す。容
量Ｃ_Aは、全ての容量Ｃ_Uのうち、電源Ｃに接続されたも
のの合成容量である。また、容量Ｃ_Bは、全ての容量Ｃ_U
のうち、電源Ｄに接続されたものの合成容量である。よ
って以下の式５の関係が成り立っていると言える。

【００５９】

【式５】

【００６０】また、Ｃ_AとＣ_Bは、以下の式６の関係が成
り立っている。

【００６１】

【式６】

【００６２】書き込み期間Ｔ_Aにおいて容量Ｃ_W、Ｃ_A及
びＣ_Bに蓄積される電荷Ｑ_WAは、以下の式７で表され
る。

【００６３】

【式７】

【００６４】ここで電荷保存の法則より、電荷Ｑ_WPと電
荷Ｑ_WAは等しくなる。よって、式４及び式６より以下の
式８が導き出される。

【００６５】

【式８】

【００６６】式８と式５より、以下の式９が導き出され
る。

【００６７】

【式９】

【００６８】式３、式５、式６、式９より、以下の式１
０が導き出される。

【００６９】

【式１０】

【００７０】ｘの値が固定のときに１階調分Ｖ_OUTを変
化させるには、Ｃ_Bが単位容量Ｃ分だけ変化する。よっ
て式１０から、ｘの値が固定のときの１階調分のＶ_OUT
の差Δ₁は、以下の式１１で表される。

【００７１】

【式１１】

【００７２】またｘの値を変化させて１階調分Ｖ_OUTを
変化させる場合について考察する。スイッチＳＷａ
［ｘ］は上位ビットにより制御されているので、例えば
ｘが１つ大きくなる直前の階調において、下位ビットは
全ての容量が電源Ｄに接続されるような情報を有してお
り、Ｃ_B＝Ｃ_Tとなる。そして、ｘが１つ大きくなったと
きの階調において、下位ビットは全ての容量が電源Ｃに
接続されるような情報を有しており、Ｃ_B＝０となる。

【００７３】よって式１０から、ｘの値が可変のときの
１階調分のＶ_OUTの差Δ₂は、以下の式１２で表される。

【００７４】

【式１２】

【００７５】アナログ信号の電圧Ｖ_OUTが線形であるた
めには、Δ₁とΔ₂が等しくなる必要がある。よって、式
１１と式１２から、以下の式１３が導き出される。

【００７６】

【式１３】

【００７７】式１３を満たすとき、式１０において示し
たｎビットのデジタル信号に対する、アナログ信号の電
圧Ｖ_OUTを、図４にグラフにして示す。図４に示したと
おり、アナログ信号の電圧Ｖ_OUTは入力したｎビットの
デジタル信号に対して、Ｖ_AからＶ_Mの間において線形性
を有している。なおＶ_Mは、以下の式１４で表される。

【００７８】

【式１４】

【００７９】上述したプリチャージ期間Ｔ_Pと書き込み
期間Ｔ_Aの一連の動作により、ｎビットのデジタル信号
をアナログ信号に変換することが可能である。

【００８０】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【００８１】（実施の形態２）本実施の形態では、本発
明のＤＡＣにおいて、Ｒ−ＤＡＣの代わりにセレクタ回
路を用いる構成について説明する。

【００８２】図５にセレクタ回路を用いた本発明のＤＡ
Ｃの構成を示す。図５に示すＤＡＣは、上位ｎ−ｍビッ
トのデジタル信号を、セレクタ回路２０１においてプリ
チャージ用アナログ信号に変換している。

【００８３】また、下位ｍビットに対応するｍ個の容量
Ｃ_U［１］、Ｃ_U［２］、Ｃ_U［３］、…、Ｃ_U［ｍ−
１］、Ｃ_U［ｍ］を有している。

【００８４】容量Ｃ_Uの容量値は、下位のビットに対応
する容量から順にＣ_U［１］＝Ｃ、Ｃ _U［２］＝２Ｃ、Ｃ
_U［３］＝２²Ｃ、…、Ｃ_U［ｍ−１］＝２^m-2Ｃ、Ｃ
_U［ｍ］＝２^m-1Ｃで表される。

【００８５】セレクタ回路２０１は、２^n-m本の階調電
圧線２０４と、２^n-m個のスイッチＳＷａ［１］、ＳＷ
ａ［２］、ＳＷａ［３］、…、ＳＷａ［２^n-m］とを有
する。

【００８６】２^n-m本の階調電圧線２０４の電圧は、そ
れぞれ、Ｖ_A、Ｖ_B＋（Ｖ_A−Ｖ_B）／２^n-m、Ｖ_B＋２（Ｖ
_A−Ｖ_B）／２^n-m、Ｖ_B＋３（Ｖ_A−Ｖ_B）／２^n-m、…、
Ｖ_B＋（２^n-m−１）（Ｖ_A−Ｖ_B）／２^n-mで表される。

【００８７】また、各階調電圧線２０４の電圧が、２
^n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ
［３］、…、ＳＷａ［２^n-m］のそれぞれを介してセレ
クタ回路２０１から出力されるように、２^n-m個のスイ
ッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、
ＳＷａ［２^n-m］と各階調電圧線２０４がそれぞれ接続
されている。

【００８８】セレクタ回路２０１から出力された電圧
は、プリチャージ用スイッチＳＷ_Pを介して、容量Ｃ_Uの
第２電極及び出力線２０２に与えられる。

【００８９】容量Ｃ_Uの第１電極は、下位のビットに対
応する容量から順に、それぞれｍ個のスイッチＳＷｂ
［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ
［ｍ］を介して、電源Ｃまたは電源Ｄに接続されるよう
になっている。

【００９０】第２電極が電源Ｃと電源Ｄのどちらに接続
されるかは、ｍ個のスイッチＳＷｂ［１］、ＳＷｂ
［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］にそれぞ
れ入力される、下位ｍビットの各ビットが有する情報に
よって決まる。

【００９１】またプリチャージ用スイッチＳＷ_Pは、プ
リチャージ信号（Ｐｒｅ）によってそのスイッチングが
制御されている。

【００９２】なお出力線２０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電圧を意味する。ただし配
線容量は必ずしもグランドと出力線２０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【００９３】次に図５に示した本発明のＤＡＣの動作は
については、プリチャージ期間Ｔ_Pと書き込み期間Ｔ_Aと
に分けて説明される。各スイッチの動作は実施の形態１
で示した場合と同じであるので、ここでは説明を省略す
る。デジタル信号が各スイッチの動作を制御すること
で、出力線に入力されるアナログ信号の電圧が、デジタ
ル信号のビットに対して線形性を有する。

【００９４】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【００９５】

【実施例】以下に、本発明の実施例について説明する。

【００９６】（実施例１）本実施例では、図１に示した
本発明のＤＡＣにおいて、ｍ＝ｎ−２の場合ついて説明
する。

【００９７】図６に本実施例のＤＡＣの構成を示す。図
６に示すＤＡＣは、上位２ビットのデジタル信号を、抵
抗分割回路３０１においてプリチャージ用アナログ信号
に変換している。

【００９８】また、下位ｎ−２ビットに対応するｎ−２
個の容量Ｃ_U［１］、Ｃ_U［２］、Ｃ _U［３］、…、Ｃ
_U［ｎ−３］、Ｃ_U［ｎ−２］を有している。

【００９９】容量Ｃ_Uの容量値は、下位のビットに対応
する容量から順にＣ_U［１］＝Ｃ、Ｃ _U［２］＝２Ｃ、Ｃ
_U［３］＝２²Ｃ、…、Ｃ_U［ｎ−３］＝２^n-4Ｃ、Ｃ
_U［ｎ−２］＝２^n-3Ｃで表される。

【０１００】抵抗分割回路（Ｒ−ＤＡＣ）３０１の出力
は、プリチャージ用スイッチＳＷ_Pを介して、容量Ｃ_Uの
第２電極及び出力線Ｖ_OUTに接続されている。なおプリ
チャージ用スイッチＳＷ_Pのスイッチングは、プリチャ
ージ信号（Ｐｒｅ）によって制御される。

【０１０１】Ｒ−ＤＡＣ３０１は、４個の抵抗Ｒ
_L［１］、Ｒ_L［２］、Ｒ_L［３］、Ｒ_L［４］と、４個の
スイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、
ＳＷａ［４］とを有する。

【０１０２】４個の抵抗の抵抗値は全て同じであり、Ｒ
_L［１］＝Ｒ_L［２］＝Ｒ_L［３］＝Ｒ_L［４］＝Ｒ（Ｒは
定数）で表される。

【０１０３】また、４個の抵抗Ｒ_L［１］、Ｒ_L［２］、
Ｒ_L［３］、Ｒ_L［４］は全て直列に接続されており、接
続の両端に位置する抵抗Ｒ_L［１］とＲ_L［４］は電源Ｂ
と電源Ａにそれぞれ接続されている。

【０１０４】また、直列に接続されている各抵抗間の電
圧と、電源Ａの電圧とが、４個のスイッチＳＷａ
［１］、ＳＷａ［２］、ＳＷａ［３］、ＳＷａ［４］の
それぞれを介してＲ−ＤＡＣ３０１から出力されるよう
に、４個の抵抗Ｒ_L［１］、Ｒ_L［２］、Ｒ_L［３］、Ｒ_L
［４］と、４個のスイッチＳＷａ［１］、ＳＷａ
［２］、ＳＷａ［３］、ＳＷａ［４］とが接続されてい
る。

【０１０５】容量Ｃ_Uが有する第１電極は、下位のビッ
トに対応する容量から順に、それぞれｎ−２個のスイッ
チＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｎ−
３］、ＳＷｂ［ｎ−２］を介して、電源Ｃまたは電源Ｄ
に接続されている。

【０１０６】書き込み期間において、容量の一方の電極
が電源Ｃと電源Ｄのどちらに接続されるかは、ｎ−２個
のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ
［ｎ−３］、ＳＷｂ［ｎ−２］にそれぞれ入力される、
下位ｎ−２ビットの各ビットが有する情報によって決ま
る。

【０１０７】なお出力線３０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電圧を意味する。ただし配
線容量は必ずしもグランドと出力線３０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【０１０８】次に図６に示した本発明のＤＡＣの動作は
については、プリチャージ期間Ｔ_Pと書き込み期間Ｔ_Aと
に分けて説明される。各スイッチの動作は実施の形態１
で示した場合と同じであるので、ここでは説明を省略す
る。デジタル信号が各スイッチの動作を制御すること
で、出力線に入力されるアナログ信号の電圧が、デジタ
ル信号のビットに対して線形性を有する。

【０１０９】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【０１１０】なお本実施例ではｍ＝ｎ−２の場合につい
て述べたが、本発明はこれに限定されない。ｍの値は、
設計者が適宜選択することが可能である。

【０１１１】（実施例２）本実施例では、図５に示した
本発明のＤＡＣにおいて、ｍ＝ｎ−２の場合ついて説明
する。

【０１１２】図７に本実施例のＤＡＣの構成を示す。図
７に示すＤＡＣは、上位２ビットのデジタル信号を、セ
レクタ回路４０１においてプリチャージ用アナログ信号
に変換することで、ｎビットのデジタル信号をアナログ
信号に変換している。

【０１１３】また、下位ｎ−２ビットに対応するｎ−２
個の容量Ｃ_U［１］、Ｃ_U［２］、Ｃ _U［３］、…、Ｃ
_U［ｎ−３］、Ｃ_U［ｎ−２］を有している。

【０１１４】容量Ｃ_Uの容量値は、下位のビットに対応
する容量から順にＣ_U［１］＝Ｃ、Ｃ _U［２］＝２Ｃ、Ｃ
_U［３］＝２²Ｃ、…、Ｃ_U［ｎ−３］＝２^n-4Ｃ、Ｃ
_U［ｎ−２］＝２^n-3Ｃで表される。

【０１１５】セレクタ回路４０１は、４本の階調電圧線
４０４と、４個のスイッチＳＷａ［１］、ＳＷａ
［２］、ＳＷａ［３］、ＳＷａ［４］とを有する。

【０１１６】４本の階調電圧線４０４の電圧は、それぞ
れ、Ｖ_A、Ｖ_A＋（Ｖ_B−Ｖ_A）／４、Ｖ_A＋２（Ｖ_B−
Ｖ_A）／４、Ｖ_A＋３（Ｖ_B−Ｖ_A）／４で表される。

【０１１７】また、各階調電圧線４０４の電圧が、４個
のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ
［３］、ＳＷａ［４］のそれぞれを介してセレクタ回路
４０１から出力されるように、各階調電圧線４０４と４
個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ
［３］、ＳＷａ［４］のそれぞれが接続されている。

【０１１８】セレクタ回路４０１から出力された電圧
は、プリチャージ用スイッチＳＷ_Pを介して、容量Ｃ_Uの
第２電極及び出力線４０２に与えられる。

【０１１９】容量Ｃ_Uがそれぞれ有する第１電極は、下
位のビットに対応する容量から順に、それぞれｎ−２個
のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ
［ｎ−３］、ＳＷｂ［ｎ−２］を介して、電源Ｃまたは
電源Ｄに接続されるようになっている。

【０１２０】容量Ｃ_Uの第１電極が電源Ｃと電源Ｄのど
ちらに接続されるかは、ｎ−２個のスイッチＳＷｂ
［１］、ＳＷｂ［２］、…、ＳＷｂ［ｎ−３］、ＳＷｂ
［ｎ−２］にそれぞれ入力される、下位ｎ−２ビットの
各ビットが有する情報によって決まる。

【０１２１】またプリチャージ用スイッチＳＷ_Pは、プ
リチャージ信号（Ｐｒｅ）によってそのスイッチングが
制御されている。

【０１２２】なお出力線４０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電圧を意味する。ただし配
線容量は必ずしもグランドと出力線４０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【０１２３】次に図７に示した本発明のＤＡＣの動作は
については、プリチャージ期間Ｔ_Pと書き込み期間Ｔ_Aと
に分けて説明される。各スイッチの動作は実施の形態１
で示した場合と同じであるので、ここでは説明を省略す
る。デジタル信号が各スイッチの動作を制御すること
で、出力線に入力されるアナログ信号の電圧が、デジタ
ル信号のビットに対して線形性を有する。

【０１２４】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【０１２５】（実施例３）本実施例では、本発明のＤＡ
Ｃに用いられる上位ビットに対応するスイッチの一例を
示す。

【０１２６】図８に、本実施例のスイッチは、ｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴとを有するトランスミ
ッションゲートである。デジタル信号と、デジタル信号
の極性が反転した信号（反転デジタル信号）とが、それ
ぞれＩＮとＩＮｂとに入力される。

【０１２７】ＩＮとＩＮｂとに入力されるデジタル信号
と反転デジタル信号とによって、入力端子に与えられた
電圧が、サンプリングされて出力端子に与えられる。

【０１２８】なお、下位ビットに対応するスイッチは、
図８に示したトランスミッションゲートを２つ有してい
る。そして２つのトランスミッションゲートは、ＩＮと
ＩＮｂに入力される信号が互いに入れ替わっている。

【０１２９】なお、本発明のＤＡＣに用いられるスイッ
チは、図８に示した構成に限定されない。

【０１３０】また本実施例の構成は、実施例１または２
と自由に組み合わせて実施することが可能である。

【０１３１】（実施例４）本実施例では、本発明のＤＡ
Ｃに用いられるＴＦＴの作製工程の一例について説明す
る。なお図９にはｐチャネル型ＴＦＴとｎチャネル型Ｔ
ＦＴを１つづつ作製する工程についてのみ示したが、本
発明で用いられる全てのトランジスタは図９に示した工
程に基づいて作製することが可能である。

【０１３２】図９（Ａ）において、基板１００１にはコ
ーニング社の＃７０５９ガラスや＃１７３７ガラスなど
に代表されるバリウムホウケイ酸ガラスやアルミノホウ
ケイ酸ガラスなどのガラス基板の他に、ポリエチレンテ
レフタレート（ＰＥＴ）、ポリエチレンナフタレート
（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光
学的異方性を有しないプラスチック基板を用いることが
できる。また、石英基板を用いても良い。ガラス基板を
用いる場合には、ガラス歪み点よりも１０〜２０℃程度
低い温度であらかじめ熱処理しておくとその後の工程で
基板が変形することを防ぐことができる。

【０１３３】基板１００１のＴＦＴを形成する表面に、
基板１００１からの不純物拡散を防ぐために、酸化シリ
コン膜、窒化シリコン膜または酸化窒化シリコン膜など
の絶縁膜から成る下地膜１００２を１０〜２００nmの厚
さで形成する。下地膜は前記絶縁膜の一層で形成しても
良いし、複数の層で形成しても良い。

【０１３４】島状半導体層１００３、１００４は、非晶
質構造を有する半導体膜をレーザーアニール法や熱アニ
ール法、またはラピットサーマルアニール法（ＲＴＡ
法）などで結晶化させた結晶質半導体膜から形成する。
また、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法など
で形成した結晶質半導体膜から形成しても良い。或いは
特開平７−１３０６５２号公報で開示された技術に従っ
て、触媒元素を用いる結晶化法で結晶質半導体層１００
３、１００４を形成することもできる。結晶化の工程で
はまず、非晶質半導体層が含有する水素を放出させてお
くことが好ましく、４００〜５００℃で１時間程度の熱
処理を行い含有する水素量を５atom％以下にしてから結
晶化させると膜表面の荒れを防ぐことができるので良
い。いずれにしても、このように形成した結晶質半導体
膜を選択的にエッチングして所定の場所に島状半導体層
１００３、１００４を形成する。

【０１３５】または、基板１００１上に単結晶シリコン
層を形成したＳＯＩ（Silicon On Insulators）基板と
しても良い。ＳＯＩ基板にはその構造や作製方法によっ
ていくつかの種類が知られているが、代表的には、ＳＩ
ＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲ
ＡＮ（Epitaxial Layer Transfer：キャノン社の登録商
標）基板、Smart-Cut（SOITEC社の登録商標）などを使
用することができる。勿論、その他のＳＯＩ基板を使用
することも可能である。

【０１３６】ゲート絶縁膜はプラズマＣＶＤ法、スパッ
タ法、減圧ＣＶＤ法などにより、膜厚を４０〜１５０nm
としてシリコンを含む絶縁膜で形成する。例えば、酸化
シリコン膜、窒化シリコン膜、酸化窒化シリコン膜など
から形成する。これを第１の形状のゲート絶縁膜１００
５とする。そして、第１の形状のゲート絶縁膜１００５
上にゲート電極を形成するための導電層１００６を形成
する。この導電層１００６は耐熱性を有する導電性材料
から形成することが望ましく、単層で形成しても良い
が、必要に応じて二層あるいは三層といった複数の層か
ら成る積層構造としても良い。例えば、タングステン
（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）から選ばれた元素、または前記元素を成分と
する合金か、前記元素を組み合わせた合金膜で形成す
る。また、これらの元素の窒化物である窒化タングステ
ン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（Ｔ
ｉＮ）、窒化モリブデン（ＭｏＮ）やシリサイド化物で
あるタングステンシリサイド、タンタルシリサイド、チ
タンシリサイド、モリブデンシリサイドなどとの積層構
造を形成しても良い。そして、第１の形状のマスク１０
０７を形成する。第１の形状のマスク１００７はフォト
リソグラフィーの技術を用いてレジスト材料で形成す
る。

【０１３７】そして図９（Ｂ）で示すように、導電層１
００６をエッチング処理する。エッチング処理はドライ
エッチング法を用い、好ましくはＩＣＰエッチング装置
を用いて行う。エッチングガスにはＣＦ₄とＣｌ₂の混合
ガスを用い、基板にバイアス電圧を印加して行い、少な
くとも島状半導体層１００３、１００４上に第1のテー
パー形状を有する導電層１００８、１００９を形成す
る。テーパー部の形状は、上記エッチングガスの混合
比、エッチング時の圧力、基板側に印加するバイアス電
圧によって変化させることができる。最もテーパー形状
を制御できるのは基板側に印加するバイアス電圧であ
る。

【０１３８】ドライエッチングでは、フッ素（Ｆ）や塩
素（Ｃｌ）などの元素または該元素を含む分子の中性種
やイオン種により行われる。通常、中性種によるエッチ
ングが支配的であると等方性にエッチングが進み、テー
パー形状は形成されにくくなる。基板側に正または負の
バイアス電圧を印加することにより異方性のエッチング
が成される。テーパー形状を形成するためのエッチング
は、基板側にバイアス電圧を印加すると同時に、被膜と
レジストとのエッチング速度の差（選択比とも呼び、被
加工物のエッチング速度／レジストのエッチング速度で
表す）をある一定の範囲の値として、レジストを同時に
エッチングしながら行う。最初に形成するレジストの形
状を適したものとすることにより、レジストの端部から
徐々にエッチングされ、下地にある被膜にテーパー形状
を形成することができる。第１の形状のマスク１００７
の形状も変化し、第２の形状のマスク１０１０が形成さ
れる。また、エッチングが進むと導電層１００６の下層
にあるゲート絶縁膜１００５の表面が露呈され、ゲート
絶縁膜も表面からある程度エッチングされて第２の形状
のゲート絶縁膜１０１１が形成される。

【０１３９】そして、レジスト１０１０をマスクとし
て、第1のドーピング処理を行い、島状半導体層１００
３、１００４にｎ型を付与するの不純物元素を添加す
る。ドーピング処理は不純物元素をイオン化し電界で加
速して半導体層に注入するイオンドープ法やイオン注入
法で行う。ｎ型を付与する不純物元素はゲート絶縁膜を
通してその下の半導体層１００３、１００４に添加す
る。一部のｎ型の不純物元素はテーパー形状が形成され
た第１の形状のゲート電極１００８、１００９の端部及
びその近傍を通してその下の半導体層に添加することが
できる。

【０１４０】第１の不純物領域１０１２、１０１３には
一導電型の不純物元素の濃度が１×１０²⁰〜１×１０²¹
atoms/cm³の濃度で含まれるようにする。また、第２の
不純物領域１０１４、１０１５は第１の不純物領域１０
１２、１０１３に比較して第２の形状のゲート絶縁膜１
０１１の厚さが増加する分半導体層に添加される不純物
元素の濃度が低下し、第２の不純物領域１０１４、１０
１５内で必ずしも均一な濃度分布を取り得ないが、１×
１０¹⁷〜１×１０²⁰atoms／cm³の濃度範囲で不純物元素
が添加されるようにする。

【０１４１】第２の不純物領域１０１４、１０１５はゲ
ート絶縁膜１０１１と導電層１００８、１００９のテー
パー部の下に形成される。第２の不純物領域１０１４、
１０１５における不純物元素の濃度分布は、第１の不純
物領域１０１２、１０１３から遠ざかるにつれ減少す
る。この減少の割合は、イオンドープにおける加速電圧
やドーズ量などの条件、テーパー部の角度や第１の形状
のゲート電極１００８、１００９の厚さにより異なって
くる。

【０１４２】次に、図９（Ｃ）に示すように第２のエッ
チング処理を行う。第２のエッチング処理は第１の形状
を有するゲート電極１００８、１００９のチャネル長方
向の幅を短くするようにエッチングする。エッチングの
方法は、第１のエッチング処理と同じでありＩＣＰエッ
チング装置を用いる。エッチングガスには同様にＣＦ ₄
とＣｌ₂の混合ガスを用い、基板側にバイアス電圧を印
加して行い、第２の形状のゲート電極１０１６、１０１
７を形成する。第２のエッチング処理においても下地で
あるゲート絶縁膜１０１１の一部が表面からエッチング
されることにより第２の形状のゲート絶縁膜１０１８が
形成される。図９（Ｃ）において、第２のテーパー形状
を有する導電層１０１６、１０１７の端部にもテーパー
部が形成される。

【０１４３】そして、レジスト１０２１をマスクとし
て、第２のドーピング処理を行い、島状半導体層１００
３、１００４にｎ型の不純物元素を添加する。この場
合、一部の不純物元素は第２の形状のゲート電極１０１
６、１０１７の端部及びその近傍を通してその下の半導
体層に添加することができる。

【０１４４】第２のドーピング処理では、半導体層に１
×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度で一導電型の不
純物元素が含まれるようにする。この処理では第１のド
ーピング処理で形成された第１の不純物領域１０１２、
１０１３と第２の不純物領域１０１４、１０１５にも重
ねて一導電型の不純物元素が添加されるが、添加量が低
いためその影響を無視することができる。新に形成され
る第３の不純物領域１０１９、１０２０にはｎ型の不純
物元素の濃度が１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃
度で含まれるようにする。第３の不純物領域１０１９、
１０２０は第２の形状のゲート電極１０１６、１０１７
の厚さが増加する分半導体層に添加される不純物元素の
濃度が低下し、第３の不純物領域１０１９、１０２０内
で必ずしも均一な濃度分布を取り得ないが上記濃度範囲
で不純物元素が含まれるようにする。

【０１４５】第３の不純物領域１０１９、１０２０は第
２の形状のゲート絶縁膜１０１８と第２の形状のゲート
電極１０１６、１０１７のテーパー部の下に形成され
る。第３の不純物領域１０１９、１０２０の濃度分布
は、第１の不純物領域１０１２、１０１３から遠ざかる
につれ減少する。第２の形状のゲート電極１０１６、１
０１７はゲート電極として用いる。このように、ゲート
電極の端部をテーパー形状として、テーパー部を通して
不純物元素をドーピングすることにより、テーパー部の
下に存在する半導体層中に、徐々に前記不純物元素の濃
度が変化するような不純物領域を形成することができ
る。本発明はこのような不純物領域を積極的に活用す
る。このような不純物領域を形成することにより、ドレ
イン領域近傍に発生する高電界を緩和して、ホットキャ
リアの発生を防ぎ、ＴＦＴの劣化を防止することができ
る。

【０１４６】次に図９（Ｄ）に示すように島状半導体層
１００３をレジストマスク１０２２で覆い、島状半導体
層１００４にｐ型を付与する不純物元素を添加する。こ
の場合も第２の形状のゲート電極１０１７をマスクとし
てｐ型を付与する不純物元素を添加し、自己整合的に不
純物領域を形成する。ここで形成される不純物領域１０
２３はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形
成する。不純物領域１０２３のｐ型を付与する不純物元
素の濃度は、２×１０²⁰〜２×１０²¹atoms/cm ³となる
ようにする。

【０１４７】しかしながら、この不純物領域１０２３は
詳細にはｎ型を付与する不純物元素を含有する３つの領
域に分けて見ることができる。第４の不純物領域１０２
３ａは１×１０²⁰〜１×１０²¹atoms/cm³の濃度でｎ型
を付与する不純物元素を含み、第５の不純物領域１０２
３ｂは１×１０¹⁷〜１×１０²⁰atoms／cm³⁶の濃度でｎ
型を付与する不純物元素を含み、第５の不純物領域１０
２３ｃは１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でｎ
型を付与する不純物元素を含んでいる。しかし、これら
の不純物領域１０２３ｂ、１０２３ｃのｐ型を付与する
不純物元素の濃度を１×１０¹⁹atoms／cm³以上となるよ
うにし、第４の不純物領域１０２３ａにおいては、ｐ型
を付与する不純物元素の濃度をｎ型を付与する不純物元
素の濃度の１．５から３倍となるようにすることによ
り、第４の不純物領域でｐチャネル型ＴＦＴのソース領
域およびドレイン領域として機能するために何ら問題は
生じない。また、第６の不純物領域１０２３ｃは一部が
第２の形状のゲート電極１０１７と一部が重なって形成
される。

【０１４８】以上のようにして、島状半導体層１００３
にソース領域またはドレイン領域となる第１の不純物領
域１０２４、ゲート電極と重ならないＬＤＤ領域を形成
する第２の不純物領域１０２５、ゲート電極と一部が重
なるＬＤＤ領域を形成する第３の不純物領域１０２６及
びチャネル形成領域１０２７が形成される。また、島状
半導体層１００４にソース領域またはドレイン領域とな
る第１の不純物領域１０２８、ゲート電極と重ならない
ＬＤＤ領域を形成する第２の不純物領域１０２９、ゲー
ト電極と一部が重なるＬＤＤ領域を形成する第３の不純
物領域１０３０及びチャネル形成領域１０３１が形成さ
れる。

【０１４９】その後、図９（Ｅ）に示すように、必要に
応じて層間絶縁膜１０３２を形成しソース領域またはド
レイン領域とコンタクトを形成する配線１０３４を形成
しても良い。

【０１５０】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０１５１】（実施例５）本発明のＤＡＣを有する半導
体装置は、様々な電子機器に用いることができる。

【０１５２】本発明のＤＡＣを用いた電子機器として、
ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレ
イ（ヘッドマウントディスプレイ）、ナビゲーションシ
ステム、音響再生装置（カーオーディオ、オーディオコ
ンポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはデジタルビデオディスク（Ｄ
ＶＤ）等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを備えた装置）などが挙げられる。それら電
子機器の具体例を図１０に示す。

【０１５３】図１０（Ａ）は表示装置であり、筐体２０
０１、支持台２００２、表示部２００３、スピーカー部
２００４、ビデオ入力端子２００５等を含む。本発明の
ＤＡＣは表示部２００３またはその他制御回路に用いる
ことができる。なお、表示装置は、パソコン用、ＴＶ放
送受信用、広告表示用などの全ての情報表示用表示装置
が含まれる。

【０１５４】図１０（Ｂ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明のＤＡＣは表示部２１０２
またはその他制御回路に用いることができる。

【０１５５】図１０（Ｃ）はノート型パーソナルコンピ
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
ＤＡＣは表示部２２０３またはその他制御回路に用いる
ことができる。

【０１５６】図１０（Ｄ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明のＤＡＣは表示部２３０２またはその他制御
回路に用いることができる。

【０１５７】図１０（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示するが、本発
明のＤＡＣはこれら表示部Ａ、Ｂ２４０３、２４０４ま
たはその他制御回路に用いることができる。なお、記録
媒体を備えた画像再生装置には家庭用ゲーム機器なども
含まれる。

【０１５８】図１０（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
のＤＡＣは表示部２５０２またはその他制御回路に用い
ることができる。

【０１５９】図１０（Ｇ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明のＤＡＣは表示部２６０２
またはその他制御回路に用いることができる。

【０１６０】ここで図１０（Ｈ）は携帯電話であり、本
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
本発明のＤＡＣは表示部２７０３またはその他制御回路
に用いることができる。

【０１６１】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画を
表示する機会が増してきている。本発明のＤＡＣは、高
速動作が可能で、かつ高いビット数のデジタル信号をア
ナログ信号に変換することが可能であり、出力するアナ
ログ信号の線形性も確保することができるので、有用で
ある。

【０１６２】以上の様に、本発明のＤＡＣの適用範囲は
極めて広く、あらゆる分野の電子機器に用いることが可
能である。また、本実施例の電子機器は実施例１〜４に
示したいずれの構成のＤＡＣを用いても良い。

【０１６３】

【発明の効果】本発明は構成により、高速駆動が可能
で、かつ面積を比較的抑えることができるという容量分
割型の利点を生かしつつ、線形性を崩さないで高いビッ
ト数のデジタル信号に対応するＤＡＣを形成することが
できる。

【図面の簡単な説明】

【図１】 本発明の構成を有するＤＡＣの構成を示す
図。

【図２】 本発明のＤＡＣが有するスイッチの動作を説
明する図。

【図３】 本発明のＤＡＣの等価回路図。

【図４】 本発明のＤＡＣにおいて、デジタル信号のビ
ット数と出力されるアナログ信号の電圧の関係を示す
図。

【図５】 本発明の構成を有するＤＡＣの構成を示す
図。

【図６】 本発明の構成を有するＤＡＣの構成を示す
図。

【図７】 本発明の構成を有するＤＡＣの構成を示す
図。

【図８】 本発明のＤＡＣに用いられるスイッチの回路
図

【図９】 ＴＦＴの作製工程を示す図。

【図１０】 本発明のＤＡＣを用いた電子機器の図。

【図１１】 従来の容量分割型のＤＡＣの構成を示す
図。

【図１２】 従来の容量分割型のＤＡＣの等価回路図。

Claims (21)

【特許請求の範囲】
1. 【請求項１】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｍ個（ｍはｎより小さい自然数）
   の容量を有しており、 プリチャージ期間において、前記ｎビットのデジタル信
   号のうち、上位ｎ−ｍビットのデジタル信号によって、
   前記ｍ個の容量における電荷の充電が制御され、 書き込み期間において、前記ｎビットのデジタル信号の
   うち、下位ｍビットのデジタル信号によって、前記ｍ個
   の容量における電荷の充電が制御されていることを特徴
   とするＤ／Ａ変換回路。
2. 【請求項２】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｍ個（ｍはｎより小さい自然数）
   の容量を有しており、 プリチャージ期間において、前記ｎビットのデジタル信
   号のうち、上位ｎ−ｍビットのデジタル信号によって、
   前記ｍ個の容量における電荷の充電が制御され、 書き込み期間において、前記ｎビットのデジタル信号の
   うち、下位ｍビットのデジタル信号によって、前記ｍ個
   の容量における電荷の充電が制御されており、 前記ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２
   ²Ｃ、…、２^m-1Ｃで表されることを特徴とするＤ／Ａ変
   換回路。
3. 【請求項３】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｍ個（ｍはｎより小さい自然数）
   の容量と、２^n-m個の抵抗とを有しており、 プリチャージ期間において、前記ｎビットのデジタル信
   号のうち、上位ｎ−ｍビットのデジタル信号と前記２
   ^n-m個の抵抗とによって定められた電荷が、前記ｍ個の
   容量へ充電され、 書き込み期間において、前記ｎビットのデジタル信号の
   うち、下位ｍビットのデジタル信号によって定められた
   電荷が、前記ｍ個の容量へ充電されていることを特徴と
   するＤ／Ａ変換回路。
4. 【請求項４】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｍ個（ｍはｎより小さい自然数）
   の容量と、２^n-m個の抵抗とを有しており、 プリチャージ期間において、前記ｎビットのデジタル信
   号のうち、上位ｎ−ｍビットのデジタル信号と前記２
   ^n-m個の抵抗とによって定められた電荷が、前記ｍ個の
   容量へ充電され、 前記２^n-m個の抵抗の抵抗値は全て同じであり、 書き込み期間において、前記ｎビットのデジタル信号の
   うち、下位ｍビットのデジタル信号によって定められた
   電荷が、前記ｍ個の容量へ充電されていることを特徴と
   するＤ／Ａ変換回路。
5. 【請求項５】請求項３または請求項４において、前記２
   ^n-m個の抵抗は直列に接続されていることを特徴とする
   Ｄ／Ａ変換回路。
6. 【請求項６】請求項３または請求項４において、前記２
   ^n-m個の抵抗のうち、一方の端子が他の抵抗に接続され
   ていない２つの抵抗は、該端子がそれぞれ低電圧側の電
   源と、高電圧側の電源に接続されていることを特徴とす
   るＤ／Ａ変換回路。
7. 【請求項７】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｍ個（ｍはｎより小さい自然数）
   の容量と、２^n-m本の階調電圧線とを有しており、 プリチャージ期間において、前記ｎビットのデジタル信
   号のうち、上位ｎ−ｍビットのデジタル信号によって、
   前記２^n-m本の階調電圧線のうちの１本が選択され、前
   記選択された階調電圧線の電圧によって前記ｍ個の容量
   へ電荷が充電され、 書き込み期間において、前記ｎビットのデジタル信号の
   うち、下位ｍビットのデジタル信号によって、前記ｍ個
   の容量における電荷の充電が制御されており、 前記ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２
   ²Ｃ、…、２^m-1Ｃで表されることを特徴とするＤ／Ａ変
   換回路。
8. 【請求項８】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路は、第１電極と第２電極をそれぞれ
   有するｍ個（ｍはｎより小さい自然数）の容量と、第１
   端子と第２端子をそれぞれ有する２^n-m個の抵抗と、２
   ^n-m個の第１スイッチと、ｍ個の第２スイッチと、第３
   のスイッチとを有しており、 全ての前記ｍ個の容量が有する前記第１電極は、それぞ
   れ前記ｍ個の第２スイッチを介して、第１の電源と第２
   の電源のいずれか一方に接続されており、 前記２^n-m個の抵抗の抵抗値は全て同じであり、 前記２^n-m個の抵抗は、前記第１端子が他の抵抗の前記
   第２端子に接続されることで、直列に接続されており、 前記２^n-m個の抵抗のうち、前記第１端子が他の抵抗の
   前記第２端子に接続されていない抵抗は、前記第１端子
   が第３の電源に接続されており、 前記２^n-m個の抵抗のうち、前記第２端子が他の抵抗の
   前記第１端子に接続されていない抵抗は、前記第２端子
   が第４の電源に接続されており、 前記２^n-m個の抵抗がそれぞれ有する前記第２端子は、
   前記２^n-m個の第１スイッチのそれぞれを介して、前記
   第３のスイッチの一方の端子に接続されており、 前記第３のスイッチのもう一方の端子は、全ての前記ｍ
   個の容量が有する前記第２電極に接続されており、 全ての前記ｍ個の容量が有する第２電極における電圧
   が、アナログ信号として出力されていることを特徴とす
   るＤ／Ａ変換回路。
9. 【請求項９】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路は、第１電極と第２電極をそれぞれ
   有するｍ個（ｍはｎより小さい自然数）の容量と、第１
   端子と第２端子をそれぞれ有する２^n-m個の抵抗と、２
   ^n-m個の第１スイッチと、ｍ個の第２スイッチと、第３
   のスイッチとを有しており、 前記２^n-m個の抵抗の抵抗値は全て同じであり、 前記２^n-m個の抵抗は、前記第１端子が他の抵抗の前記
   第２端子に接続されることで、直列に接続されており、 前記２^n-m個の抵抗のうち、前記第１端子が他の抵抗の
   前記第２端子に接続されていない抵抗は、前記第１端子
   が第３の電源に接続されており、 前記２^n-m個の抵抗のうち、前記第２端子が他の抵抗の
   前記第１端子に接続されていない抵抗は、前記第２端子
   が第４の電源に接続されており、 前記２^n-m個の抵抗がそれぞれ有する前記第２端子は、
   前記２^n-m個の第１スイッチのそれぞれを介して、前記
   第３のスイッチの一方の端子に接続されており、 前記第３のスイッチのもう一方の端子は、全ての前記ｍ
   個の容量が有する前記第２電極に接続されており、 プリチャージ期間において、ｎビットのデジタル信号の
   うち、上位ｎ−ｍビットのデジタル信号によって２^n-m
   個の第１スイッチのいずれか１つのみがオンになり、全
   ての前記ｍ個の容量が有する前記第１電極が前記第１の
   電源に接続され、前記第３のスイッチがオンになり、 書き込み期間において、ｎビットのデジタル信号のう
   ち、下位ｍビットのデジタル信号によって前記ｍ個の第
   ２スイッチが制御されることで、前記ｍ個の容量が有す
   る前記第１電極は、それぞれ前記第１の電源と第２の電
   源のいずれか一方に接続され、前記第３のスイッチがオ
   フになり、 全ての前記ｍ個の容量が有する第２電極における電圧
   が、アナログ信号として出力されていることを特徴とす
   るＤ／Ａ変換回路。
10. 【請求項１０】請求項８または請求項９において、前記
    ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２
    ²Ｃ、…、２^m-1Ｃで表されることを特徴とするＤ／Ａ変
    換回路。
11. 【請求項１１】ｎビットのデジタル信号（ｎは自然数）
    をアナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路は、第１電極と第２電極をそれぞれ
    有するｍ個（ｍはｎより小さい自然数）の容量と、互い
    に電圧の値が異なる２^n-m本の階調電圧線と、２^n-m個の
    第１スイッチと、ｍ個の第２スイッチと、第３のスイッ
    チとを有しており、 全ての前記ｍ個の容量が有する前記第１電極は、それぞ
    れ前記ｍ個の第２スイッチを介して、第１の電源と第２
    の電源のいずれか一方に接続されており、 前記２^n-m本の階調電圧線は、前記２^n-m個の第１スイッ
    チのそれぞれを介して、前記第３のスイッチの一方の端
    子に接続されており、 前記第３のスイッチのもう一方の端子は、全ての前記ｍ
    個の容量が有する前記第２電極に接続されており、 全ての前記ｍ個の容量が有する第２電極における電圧
    が、アナログ信号として出力されていることを特徴とす
    るＤ／Ａ変換回路。
12. 【請求項１２】ｎビットのデジタル信号（ｎは自然数）
    をアナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路は、第１電極と第２電極をそれぞれ
    有するｍ個（ｍはｎより小さい自然数）の容量と、互い
    に電圧の値が異なる２^n-m本の階調電圧線と、２^n-m個の
    第１スイッチと、ｍ個の第２スイッチと、第３のスイッ
    チとを有しており、 前記２^n-m本の階調電圧線は、前記２^n-m個の第１スイッ
    チのそれぞれを介して、前記第３のスイッチの一方の端
    子に接続されており、 前記第３のスイッチのもう一方の端子は、全ての前記ｍ
    個の容量が有する前記第２電極に接続されており、 プリチャージ期間において、ｎビットのデジタル信号の
    うち、上位ｎ−ｍビットのデジタル信号によって２^n-m
    個の第１スイッチのいずれか１つのみがオンになり、全
    ての前記ｍ個の容量が有する前記第１電極が前記第１の
    電源に接続され、前記第３のスイッチがオンになり、 書き込み期間において、ｎビットのデジタル信号のう
    ち、下位ｍビットのデジタル信号によって前記ｍ個の第
    ２スイッチが制御されることで、前記ｍ個の容量が有す
    る前記第１電極は、それぞれ前記第１の電源と第２の電
    源のいずれか一方に接続され、前記第３のスイッチがオ
    フになり、 全ての前記ｍ個の容量が有する第２電極における電圧
    が、アナログ信号として出力されていることを特徴とす
    るＤ／Ａ変換回路。
13. 【請求項１３】請求項１１または請求項１２において、
    前記ｍ個の容量は、その容量値がそれぞれＣ、２Ｃ、２
    ²Ｃ、…、２^m-1Ｃで表されることを特徴とするＤ／Ａ変
    換回路。
14. 【請求項１４】請求項１１乃至請求項１３のいずれか１
    項において、 前記２^n-m本の階調電圧線は、第３の電源または第４の
    電源によって、それぞれＶ_B＋（Ｖ_A−Ｖ_B）／２^n-m、Ｖ
    _B＋２（Ｖ_A−Ｖ_B）／２^n-m、…、Ｖ_B＋（２^n-m−１）
    （Ｖ_A−Ｖ_B）／２^n-m、Ｖ_Bに保たれていることを特徴と
    するＤ／Ａ変換回路。
15. 【請求項１５】請求項１１乃至請求項１３のいずれか１
    項において、 前記２^n-m本の階調電圧線は、第３の電源または第４の
    電源によって、それぞれＶ_A＋（Ｖ_B−Ｖ_A）／２^n-m、Ｖ
    _A＋２（Ｖ_B−Ｖ_A）／２^n-m、…、Ｖ_A＋（２^n-m−１）
    （Ｖ_B−Ｖ_A）／２^n-m、Ｖ_Aに保たれていることを特徴と
    するＤ／Ａ変換回路。
16. 【請求項１６】請求項１０、請求項１４または請求項１
    ５において、 前記第１の電源の電圧をＶ_C、前記第２の電源の電圧を
    Ｖ_D、前記第３の電源の電圧をＶ_A、前記第４の電源の電
    圧をＶ_B、前記アナログ信号が入力される配線によって
    形成される容量をＣ_Wとすると、以下の式１が満たされ
    ていることを特徴とするＤ／Ａ変換回路。 【式１】
17. 【請求項１７】請求項１乃至請求項１６のいずれか１項
    において、前記Ｄ／Ａ変換回路を有することを特徴とす
    る半導体装置。
18. 【請求項１８】ｎビットのデジタル信号（ｎは自然数）
    をアナログ信号に変換するＤ／Ａ変換回路を用いた半導
    体装置であって、 前記Ｄ／Ａ変換回路はｍ個（ｍはｎより小さい自然数）
    の容量と、２^n-m個の抵抗とを有しており、 プリチャージ期間において、前記ｎビットのデジタル信
    号のうち、上位ｎ−ｍビットのデジタル信号と前記２
    ^n-m個の抵抗とによって定められた電荷が、前記ｍ個の
    容量へ充電され、 書き込み期間において、前記ｎビットのデジタル信号の
    うち、下位ｍビットのデジタル信号によって定められた
    電荷が、前記ｍ個の容量へ充電されていることを特徴と
    する半導体装置。
19. 【請求項１９】ｎビットのデジタル信号（ｎは自然数）
    をアナログ信号に変換するＤ／Ａ変換回路を用いた半導
    体装置であって、 前記Ｄ／Ａ変換回路は、第１電極と第２電極をそれぞれ
    有するｍ個（ｍはｎより小さい自然数）の容量と、互い
    に電圧の値が異なる２^n-m本の階調電圧線と、２^n-m個の
    第１スイッチと、ｍ個の第２スイッチと、第３のスイッ
    チとを有しており、 全ての前記ｍ個の容量が有する前記第１電極は、それぞ
    れ前記ｍ個の第２スイッチを介して、第１の電源と第２
    の電源のいずれか一方に接続されており、 前記２^n-m本の階調電圧線は、前記２^n-m個の第１スイッ
    チのそれぞれを介して、前記第３のスイッチの一方の端
    子に接続されており、 前記第３のスイッチのもう一方の端子は、全ての前記ｍ
    個の容量が有する前記第２電極に接続されており、 全ての前記ｍ個の容量が有する第２電極における電圧
    が、アナログ信号として出力されていることを特徴とす
    る半導体装置。
20. 【請求項２０】請求項１乃至請求項１９のいずれか１つ
    に記載の、前記半導体装置を用いることを特徴とする電
    子機器。
21. 【請求項２１】請求項２０において、表示装置、デジタ
    ルスチルカメラ、ノートブック型パーソナルコンピュー
    タ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッド
    マウントディスプレイ、ビデオカメラまたは携帯電話で
    あることを特徴とする電子機器。