JP2002223166A - Ｄ／ａ変換回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 高いビット数のデジタル信号に対応し、線形
性が良く、占有面積の小さいＤ／Ａ変換回路を提供す
る。 【解決手段】 ｎ−ｍ＋１個（ｍはｎより小さい自然
数）の容量を有し、下位ｍビットのデジタルビデオ信号
によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量
への電荷の充放電が制御され、ｎビットのデジタルビデ
オ信号のうち、上位ｎ−ｍビットのデジタルビデオ信号
によって、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−
ｍ個の容量への電荷の充放電が制御されていることを特
徴とするＤ／Ａ変換回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａ変換（デジ
タル／アナログ変換）回路（ＤＡＣ）に関する。特に、
半導体装置の駆動回路に用いられるＤＡＣに関する。ま
た、このＤＡＣを用いた半導体装置に関する。

【０００２】

【従来の技術】近年、ガラス基板上に形成された多結晶
シリコン膜を活性層に用いた、薄膜トランジスタ（ＴＦ
Ｔ）の研究開発が活発に行われている。多結晶シリコン
膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴ
と比べて移動度が２桁以上高いため、ＴＦＴのゲート幅
を小さく微細化しても回路の動作に必要な電流値を十分
確保できる。よって、マトリクス型のフラットパネルデ
ィスプレイの画素部とその駆動回路を同一基板上に一体
形成した、システム・オン・パネルの実現が可能であ
る。

【０００３】システム・オン・パネルの実現は、ディス
プレイの組立工程や検査工程の削減によるコストダウン
を可能にし、また、フラットパネルディスプレイの小型
化、高精細化をも可能にする。

【０００４】

【発明が解決しようとする課題】フラットパネルディス
プレイの更なる小型化、高精細化を進める上で課題とな
るのは、高速動作が可能で、かつ基板上の占有面積の小
さいＤＡＣの実現である。

【０００５】ＤＡＣには様々な種類のものが存在する
が、代表的なものとして容量分割型と、抵抗分割型とが
挙げられる。容量分割型のＤＡＣは、抵抗分割型に比べ
て比較的少ない面積で高速に動作させることが可能であ
る。

【０００６】図１１に、従来の容量分割型のＤＡＣの一
例を示す。図１１に示す従来の容量分割型のＤＡＣは、
ｎビットのデジタル信号Ｄ₁〜Ｄ_nの各ビットが制御する
ｎ個のスイッチＳＷ［１］〜ＳＷ［ｎ］と、各スイッチ
に接続されたｎ個の容量Ｃ、２Ｃ、…、２^n-1Ｃと、リ
セットスイッチＳＷ_Rとを有している。また、この従来
のＤＡＣには、電源Ａ（電位Ｖ_A）、電源Ｂ（電位Ｖ_B）
が接続されている。電源Ａと電源Ｂは異なる電位に保た
れている。また、ＤＡＣから出力されるアナログ信号の
電位Ｖ_OUTは出力線に与えられる。

【０００７】スイッチＳＷ［１］〜ＳＷ［ｎ］のそれぞ
れに、対応するビットのデジタル信号が入力される。そ
して入力されたデジタル信号の有する０または１の情報
によって、各容量が電源Ａに接続されるか、電源Ｂに接
続されるかが選択される。

【０００８】この従来のＤＡＣの動作を順を追って説明
する。この従来のＤＡＣの動作は、リセット期間Ｔ_Rと
書き込み期間Ｔ_Aとに分けて説明することができる。

【０００９】まず、リセット期間Ｔ_R中、リセットスイ
ッチＳＷ_Rが閉じる。また、デジタル信号によって、全
てのスイッチＳＷ［１］〜ＳＷ［ｎ］が同じ電源に接続
される。ここでは仮に、電源Ａに接続されたとする。こ
のリセット期間終了直前における従来のＤＡＣの等価回
路図を図１２（Ａ）に示す。なおＣ_Tは全ての容量の合
成容量を意味する。

【００１０】リセット期間Ｔ_R終了後、書き込み期間Ｔ_A
が開始され、０または１の任意の情報を有する各ビット
のデジタル信号が、スイッチＳＷ［１］〜ＳＷ［ｎ］を
制御する。そして、各ビットの情報に応じて各容量は電
源Ａまたは電源Ｂに接続されることで、電荷がｎ個の容
量へ充電され、その後定常状態になる。この時の等価回
路図を図１２（Ｂ）に示す。なおＣ_Aは電源Ａに接続さ
れた容量の合成容量を意味し、Ｃ_Bは電源Ｂに接続され
た容量の合成容量を意味する。

【００１１】上述したリセット期間Ｔ_Rと書き込み期間
Ｔ_Aの動作を繰り返すことで、デジタル信号をアナログ
信号に変換することが可能である。

【００１２】容量分割型のＤＡＣは、上述したように抵
抗分割型のＤＡＣに比べて比較的少ない面積で高速に動
作するため、フラットパネルディスプレイの小型化を進
める上で有望視されている。しかしフラットパネルディ
スプレイを高精細化するためにデジタル信号のビット数
が増えると、容量分割型のＤＡＣの場合でも、その基板
上における占有面積を抑えることが難しくなってくる。

【００１３】占有面積を抑えるために、容量分割型のＤ
ＡＣの各容量を縮小して設計したとすると、最下位ビッ
トに対応する容量の面積及び容量値が小さくなる。容量
は、形成する際のマスク等のずれ、パターニングのなま
り、予測しなかった寄生容量等によって、容量値に多少
のずれが生じる。そのため、容量を縮小して設計する
と、最下位ビットに対応する容量の容量値に占めるずれ
の割合が大きくなり、線形性の良い容量分割型のＤＡＣ
を形成するのが難しくなる。

【００１４】また、抵抗分割型のＤＡＣは、対応するデ
ジタル信号のビット数が増加すると、面積が抑えられな
いばかりではなく、出力抵抗が高くなって高速動作が難
しくなる。

【００１５】上述した問題に鑑み、フラットパネルディ
スプレイの更なる小型化、高精細化を進めるために、デ
ジタル信号のビット数が増加しても面積を抑えることが
可能で、なおかつ高速駆動が可能な線形性の良いＤＡＣ
の作製を課題とする。

【００１６】

【課題を解決するための手段】本発明者は、容量分割型
のＤＡＣの線形性の良し悪しを左右する、下位ビットに
対応する容量の代わりに、抵抗分割型のＤＡＣもしくは
セレクタ回路を用いることを考えた。

【００１７】本発明では、例えばｎビットのデジタル信
号Ｄ₁〜Ｄ_nに対応するＤＡＣには、下位ｍビット（ｍ＜
ｎ）のデジタル信号に対応する１個の容量と、上位ｎ−
ｍビットに対応するｎ−ｍ個の容量とが設けられてい
る。以下、下位ｍビットのデジタル信号に対応する１個
の容量を下位ビット対応容量（Ｃ_L）と呼ぶ。また以
下、上位ｎ−ｍビットに対応するｎ−ｍ個の容量を上位
ビット対応容量（Ｃ_U）と呼ぶ。

【００１８】下位ビット対応容量の容量値はＣ（Ｃは定
数）で表され、ｎ−ｍ個の上位ビット対応容量の容量値
は、上位ビットのうち下位の方に対応する容量から順
に、それぞれＣ_U［１］＝Ｃ、Ｃ_U［２］＝２Ｃ、Ｃ
_U［３］＝２²Ｃ、…、Ｃ_U［ｎ−ｍ−１］＝２^n-m-2Ｃ、
Ｃ_U［ｎ−ｍ］＝２^n-m-1Ｃで表される。

【００１９】本発明のＤＡＣは、電位の異なる電源Ａ
（電位Ｖ_A）と電源Ｂ（電位Ｖ_B）に接続されている。そ
して、該２つの電源によるｎ−ｍ個の上位ビット対応容
量の充電は、上位ｎ−ｍビットのデジタル信号の各ビッ
トによって制御されている。

【００２０】また、本発明のＤＡＣが有する下位ｍビッ
トに対応する抵抗分割型のＤＡＣまたはセレクタ回路に
おいて、下位ｍビットのデジタル信号がアナログに変換
され、下位ビット対応アナログ信号（電位Ｖ_L）とし
て、下位ビット用出力線に入力される。下位ビット用出
力線に入力された下位ビット対応アナログ信号によっ
て、下位ビット対応容量が充電される。

【００２１】本発明のＤＡＣが有する容量は、全て１つ
の出力線に接続されており、デジタル信号の各ビットが
有する１または０の情報により、各容量に充電される電
荷の量によって、出力線の電位、言いかえるとアナログ
信号の電位が定まる。

【００２２】上記構成により、高速駆動が可能で、かつ
面積を比較的抑えることができるという容量分割型の利
点を生かしつつ、線形性を崩さないで高いビット数のデ
ジタル信号に対応するＤＡＣを形成することができる。

【００２３】以下に、本発明の構成を示す。

【００２４】本発明によって、ｎビットのデジタル信号
（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回
路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍは
ｎより小さい自然数）の容量を有しており、前記ｎビッ
トのデジタル信号のうち、下位ｍビットのデジタル信号
によって、前記ｎ−ｍ＋１個の容量のうちの１個の容量
への電荷の充電が制御され、前記ｎビットのデジタル信
号のうち、上位ｎ−ｍビットのデジタル信号によって、
前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量
への電荷の充電が制御されていることを特徴とするＤ／
Ａ変換回路が提供される。

【００２５】本発明によって、ｎビットのデジタル信号
（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回
路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍは
ｎより小さい自然数）の容量を有しており、前記ｎビッ
トのデジタル信号のうち、下位ｍビットのデジタル信号
によって、前記ｎ−ｍ＋１個の容量のうちの、容量値が
Ｃ（Ｃは定数）である１個の容量への電荷の充電が制御
され、前記ｎビットのデジタル信号のうち、上位ｎ−ｍ
ビットのデジタル信号によって、前記ｎ−ｍ＋１個の容
量のうちの残りのｎ−ｍ個の容量への電荷の充電が制御
されており、前記残りのｎ−ｍ個の容量は、その容量値
がそれぞれＣ、２Ｃ、２²Ｃ、…、２^n-m-1で表されるこ
とを特徴とするＤ／Ａ変換回路が提供される。

【００２６】本発明によって、ｎビットのデジタル信号
（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回
路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍは
ｎより小さい自然数）の容量と、２ ^m個の抵抗とを有し
ており、前記ｎビットのデジタル信号のうち、下位ｍビ
ットのデジタル信号と前記２^m個の抵抗とによって定め
られた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の
容量へ充電され、前記ｎビットのデジタル信号のうち、
上位ｎ−ｍビットのデジタル信号によって定められた電
荷が、前記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個
の容量へ充電されていることを特徴とするＤ／Ａ変換回
路が提供される。

【００２７】本発明によって、ｎビットのデジタル信号
（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回
路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍは
ｎより小さい自然数）の容量と、２ ^m個の抵抗とを有し
ており、前記ｎビットのデジタル信号のうち、下位ｍビ
ットのデジタル信号と前記２^m個の抵抗とによって定め
られた電荷が、前記ｎ−ｍ＋１個の容量のうちの１個の
容量へ充電され、前記２^m個の抵抗の抵抗値は全て同じ
であり、前記ｎビットのデジタル信号のうち、上位ｎ−
ｍビットのデジタル信号によって定められた電荷が、前
記ｎ−ｍ＋１個の容量のうちの残りのｎ−ｍ個の容量へ
充電されていることを特徴とするＤ／Ａ変換回路が提供
される。

【００２８】本発明によって、ｎビットのデジタル信号
（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回
路であって、前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍは
ｎより小さい自然数）の容量と、２ ^m本の階調電圧線と
を有しており、前記ｎビットのデジタル信号のうち、下
位ｍビットのデジタル信号によって、前記２^m本の階調
電圧線のうちの１本が選択され、前期選択された階調電
圧線の電位によって前記ｎ−ｍ＋１個の容量のうちの容
量値がＣ（Ｃは定数）である１個の容量へ電荷が充電さ
れ、前記ｎビットのデジタル信号のうち、上位ｎ−ｍビ
ットのデジタル信号によって、前記ｎ−ｍ＋１個の容量
のうちの残りのｎ−ｍ個の容量への電荷の充電が制御さ
れており、前記残りのｎ−ｍ個の容量は、その容量値が
それぞれＣ、２Ｃ、２²Ｃ、…、２^n-m-1で表されること
を特徴とするＤ／Ａ変換回路が提供される。

【００２９】本発明は、前記２^m個の抵抗が直列に接続
されていることを特徴としていても良い。

【００３０】本発明は、前記２^m個の抵抗のうち、一方
の端子が他の抵抗に接続されていない２つの抵抗は、該
端子がそれぞれ低電圧側の電源と、高電圧側の電源に接
続されていることを特徴としていても良い。

【００３１】本発明は、リセット期間において前記ｎ−
ｍ＋１個の容量へ充電される電荷の量が、常に特定の値
に保たれることを特徴としていても良い。

【００３２】本発明は、前記Ｄ／Ａ変換回路を有するこ
とを特徴としていても良い。

【００３３】本発明は、表示装置、デジタルスチルカメ
ラ、ノートブック型パーソナルコンピュータ、モバイル
コンピュータ、ＤＶＤプレーヤー、ヘッドマウントディ
スプレイ、ビデオカメラまたは携帯電話であることを特
徴としていても良い。

【００３４】

【発明の実施の形態】（実施の形態１）図１に本発明の
ＤＡＣの構成を示す。

【００３５】図１に示すＤＡＣは、下位ｍビットのデジ
タル信号を、下位ビット対応抵抗分割型ＤＡＣ（Ｒ−Ｄ
ＡＣ）１０１において下位ビット対応アナログ信号に変
換することで、ｎビットのデジタル信号をアナログ信号
に変換している。

【００３６】また、下位ｍビットに対応する１個の下位
ビット対応容量（Ｃ_L）と、上位ｎ−ｍビットに対応す
るｎ−ｍ個の上位ビット対応容量（Ｃ_U［１］、Ｃ
_U［２］、Ｃ_U［３］、…、Ｃ_U［ｎ−ｍ−１］、Ｃ_U［ｎ
−ｍ］）とを有している。

【００３７】下位ビット対応容量Ｃ_Lの容量値はＣ_L＝Ｃ
（Ｃは定数）で表され、上位ビット対応容量Ｃ_Uの容量
値は、上位ビットのうち、下位の方に対応する容量から
順にＣ_U［１］＝Ｃ、Ｃ_U［２］＝２Ｃ、Ｃ_U［３］＝２²
Ｃ、…、Ｃ_U［ｎ−ｍ−１］＝２^n-m-2Ｃ、Ｃ_U［ｎ−
ｍ］＝２^n-m-1Ｃで表される。

【００３８】下位ビット対応容量Ｃ_Lが有する２つの電
極は、一方は出力線１０２に接続されており、もう一方
は下位ｍビットのデジタル信号に対応している抵抗分割
型のＤＡＣ（下位ビット対応抵抗分割型ＤＡＣ（Ｒ−Ｄ
ＡＣ））１０１の下位ビット用出力線１０３に接続され
ている。

【００３９】Ｒ−ＤＡＣ１０１は、２^m個の抵抗Ｒ
_L［１］、Ｒ_L［２］、Ｒ_L［３］、…、Ｒ _L［２^m］と、
２^m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ
［３］、…、ＳＷ［２^m］とを有する。

【００４０】２^m個の抵抗の抵抗値は全て同じであり、
Ｒ_L［１］＝Ｒ_L［２］＝Ｒ_L［３］＝…＝Ｒ_L［２^m］＝
Ｒ（Ｒは定数）で表される。

【００４１】また、２^m個の抵抗Ｒ_L［１］、Ｒ
_L［２］、Ｒ_L［３］、…、Ｒ_L［２^m］は全て直列に接続
されており、接続の両端に位置する抵抗Ｒ_L［１］とＲ_L
［２^m］は電源Ａと電源Ｂにそれぞれ接続されている。

【００４２】また、電源Ａの電位と、直列に接続されて
いる各抵抗間の電位とが、２^m個のスイッチＳＷ
［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２^m］の
それぞれを介して下位ビット用出力線１０３に与えられ
るように、配線が接続されている。なお図１とは異な
り、電源Ｂの電位と、直列に接続されている各抵抗間の
電位とが、２^m個のスイッチＳＷ［１］、ＳＷ［２］、
ＳＷ［３］、…、ＳＷ［２^m］のそれぞれを介して下位
ビット用出力線１０３に与えられるように、配線が接続
されていても良い。

【００４３】上位ビット対応容量がそれぞれ有する２つ
の電極のうち、一方の電極は、上位ｎ−ｍビットのうち
下位に対応する容量から順に、それぞれｎ−ｍ個のスイ
ッチＳＷ［２^m＋１］、ＳＷ［２^m＋２］、…、ＳＷ［２
^m＋ｎ−ｍ−１］、ＳＷ［２^m＋ｎ−ｍ］を介して、電源
Ａまたは電源Ｂに接続されるようになっている。またも
う一方の電極は、全て出力線１０２に接続されている。

【００４４】書き込み期間において、上位ビット対応容
量の一方の電極が電源Ａと電源Ｂのどちらに接続される
かは、ｎ−ｍ個のスイッチＳＷ［２^m＋１］、ＳＷ［２^m
＋２］、…、ＳＷ［２^m＋ｎ−ｍ−１］、ＳＷ［２^m＋ｎ
−ｍ］にそれぞれ入力される、上位ｎ−ｍビットの各ビ
ットが有する情報によって決まる。

【００４５】また出力線１０２はリセット用スイッチＳ
Ｗ_Rを介して、リセット用電源に接続されている。な
お、リセット用電源の電位Ｖ_Rと電源Ａの電位Ｖ_Aは、同
じであっても良いし、異なっていても良い。また、リセ
ット用電源の電位Ｖ_Rと電源Ｂの電位Ｖ_Bは、同じであっ
ても良いし異なっていても良い。リセット用スイッチＳ
Ｗ_Rは、リセット信号（Ｒｅｓ）によってそのスイッチ
ングが制御されている。

【００４６】なお出力線１０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電位を意味する。ただし配
線容量は必ずしもグランドと出力線１０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【００４７】次に図１に示した本発明のＤＡＣの動作に
ついて、順を追って説明する。本発明のＤＡＣの動作
は、リセット期間Ｔ_Rと書き込み期間Ｔ_Aとに分けて説明
することができる。図２に、本発明のＤＡＣが有する各
スイッチの、リセット期間Ｔ_Rと書き込み期間Ｔ_Aとにお
ける動作について示す。

【００４８】まず、リセット期間Ｔ_R中、リセット信号
（Ｒｅｓ）によってリセットスイッチＳＷ_Rがオンにな
る。

【００４９】また、下位ｍビットのデジタル信号によっ
て、Ｒ−ＤＡＣ１０１が有する２^m個のスイッチＳＷ
［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２^m］
は、スイッチＳＷ［１］のみがオンとなり、残りは全て
オフになる。

【００５０】さらに、上位ｎ−ｍビットのデジタル信号
によって、上位ｎ−ｍビットに対応するｎ−ｍ個のスイ
ッチＳＷ［２^m＋１］、ＳＷ［２^m＋２］、…、ＳＷ［２
^m＋ｎ−ｍ−１］、ＳＷ［２^m＋ｎ−ｍ］が、全て電源Ａ
に接続される。

【００５１】このリセット期間Ｔ_R終了直前における、
本発明のＤＡＣの等価回路図を、図３（Ａ）に示す。容
量Ｃ_Tは、下位ビット対応容量Ｃ_Lと、全ての上位ビット
対応容量Ｃ_U［１］、Ｃ_U［２］、…、Ｃ_U［ｎ−ｍ］の
合成容量に相当する。容量Ｃ_Tは、式１に示すように表
される。

【００５２】

【式１】

【００５３】この合成容量Ｃ_Tに蓄えられる電荷Ｑ
_T0は、以下の式２で表される。

【００５４】

【式２】

【００５５】リセット期間Ｔ_Rにおいて配線容量（Ｃ_W）
に蓄えられる電荷Ｑ_W0は、以下の式３で表される。

【００５６】

【式３】

【００５７】リセット期間Ｔ_R終了後、書き込み期間Ｔ_A
が開始され、デジタル信号によってスイッチＳＷ［１］
〜ＳＷ［２^m＋ｎ−ｍ］の動作が制御される。

【００５８】まず、下位ｍビットに対応するｍ個のスイ
ッチＳＷ［１］、ＳＷ［２］、…、ＳＷ［２^m−１］、
ＳＷ［２^m］は、下位ｍビットのデジタル信号Ｄ₁、
Ｄ₂、…、Ｄ_m-1、Ｄ_mによって、その動作が制御され
る。

【００５９】具体的には、下位ｍビットのデジタル信号
Ｄ₁〜Ｄ_mはそれぞれ１または０の情報を有しており、下
位ｍビットのデジタル信号が有する情報の１または０の
ｍ個の組み合わせは２^m組存在する。その下位ｍビット
のデジタル信号が有する情報の２^m組の組み合わせによ
って、２^m個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ
［３］、…、ＳＷ［２^m］のいずれか１つのみが選択さ
れ、オンになる。

【００６０】デジタル信号Ｄ₁〜Ｄ_mが与えられれば、ス
イッチＳＷ［ｔ］（１≦ｔ≦２^m）が選択されてオンに
なる。ここで、Ｄ１〜Ｄｍには、次の式４の関係が成り
立つ。

【００６１】

【式４】

【００６２】スイッチＳＷ［ｔ］（１≦ｔ≦２^m）が選
択されてオンになった場合、下位ビット用出力線１０３
の電位Ｖ_LOUTは、以下の式５で表される。ただし、Ｒ_L
［０］＝０と定義した。

【００６３】

【式５】

【００６４】２^m個の抵抗Ｒ_L［１］、Ｒ_L［２］、Ｒ
_L［３］、…、Ｒ_L［２^m］の抵抗値は全て同じであるの
で、式５から以下の式６が導き出せる。

【００６５】

【式６】

【００６６】式６に式４を代入すれば、下位ｍビットＤ
₁〜Ｄ_mにより定まる次の式７で与えられる電位Ｖ
_LOUTが、下位ビット用出力線１０３に与えられる。

【００６７】

【式７】

【００６８】一方、上位ｎ−ｍビットに対応するｎ−ｍ
個のスイッチＳＷ［２^m＋１］、ＳＷ［２^m＋２］、…、
ＳＷ［２^m＋ｎ−ｍ−１］、ＳＷ［２^m＋ｎ−ｍ］は、上
位ｎ−ｍビットのデジタル信号Ｄ_m+1、Ｄ_m+2、…、Ｄ
_n-1、Ｄ_nに１対１で対応しており、各ビットが有する０
または１の情報によって、その動作が制御される。

【００６９】具体的には、ｎ−ｍ個のスイッチＳＷ［２
^m＋１］、ＳＷ［２^m＋２］、…、ＳＷ［２^m＋ｎ−ｍ−
１］、ＳＷ［２^m＋ｎ−ｍ］を介して、上位ビット対応
容量Ｃ _U［１］、Ｃ_U［２］、…、Ｃ_U［ｎ−ｍ］のそれ
ぞれの一方の電極と、電源Ａまたは電源Ｂとが接続され
る。各ビットが有する情報が０のとき、電源Ａと接続さ
れ、１のときは電源Ｂと接続される。

【００７０】この書き込み期間Ｔ_A終了直前における、
本発明のＤＡＣの等価回路図を、図３（Ｂ）に示す。容
量Ｃ_Aは上位ビット対応容量のうち電源Ａに接続された
ものの合成容量であり、容量Ｃ_Bは上位ビット対応容量
のうち電源Ｂに接続されたものの合成容量である。合成
容量Ｃ_A、Ｃ_Bは次の式８、式９で表される。

【００７１】

【式８】

【００７２】

【式９】

【００７３】書き込み期間Ｔ_Aにおいて容量Ｃ_Aに蓄積さ
れる電荷Ｑ_Aは、以下の式１０で表される。

【００７４】

【式１０】

【００７５】書き込み期間Ｔ_Aにおいて容量Ｃ_Bに蓄積さ
れる電荷Ｑ_Bは、以下の式１１で表される。

【００７６】

【式１１】

【００７７】書き込み期間Ｔ_Aにおいて配線容量Ｃ_Wに蓄
えられる電荷Ｑ_Wは、以下の式１２で表される。

【００７８】

【式１２】

【００７９】また、書き込み期間Ｔ_Aにおいて下位ビッ
ト対応容量Ｃ_Lに蓄えられる電荷Ｑ_Lは、以下の式１３で
表される。

【００８０】

【式１３】

【００８１】また、Ｃ_AとＣ_Bは、以下の式１４の関係が
成り立っている。

【００８２】

【式１４】

【００８３】ここで電荷保存の法則より、以下の式１５
が成り立つ。

【００８４】

【式１５】

【００８５】式１〜式１５より、以下の式１６が導き出
される。

【００８６】

【式１６】

【００８７】式１６より、ｎビットのデジタル信号に対
する、アナログ信号の電位を、図４にグラフにして示
す。図４に示したとおり、入力したｎビットのデジタル
信号に対して、線形性を有するアナログ信号の電位Ｖ
_OUTが出力線に与えられる。

【００８８】上述したリセット期間Ｔ_Rと書き込み期間
Ｔ_Aの動作を連続して行うことで、ｎビットのデジタル
信号をアナログ信号に変換することが可能である。

【００８９】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【００９０】なお図１とは異なり、電源Ｂの電位と、直
列に接続されている各抵抗間の電位とが、２^m個のスイ
ッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ
［２^m］のそれぞれを介して下位ビット用出力線１０３
に与えられるように配線が接続されている場合、Ｖ_OUT
は以下の式１７で表される。

【００９１】

【式１７】

【００９２】配線の接続によって、式１６または式１７
を適宜選択する。

【００９３】（実施の形態２）本実施の形態では、本発
明のＤＡＣにおいて、Ｒ−ＤＡＣの代わりにセレクタ回
路を用いる構成について説明する。

【００９４】図５にセレクタ回路を用いた本発明のＤＡ
Ｃの構成を示す。図５に示すＤＡＣは、下位ｍビットの
デジタル信号を、下位ｍビットに対応するセレクタ回路
（下位ビット対応セレクタ回路）２０１において下位ビ
ット対応アナログ信号に変換することで、ｎビットのデ
ジタル信号をアナログ信号に変換している。

【００９５】また、下位ｍビットに対応する１個の下位
ビット対応容量（Ｃ_L）と、上位ｎ−ｍビットに対応す
るｎ−ｍ個の上位ビット対応容量容量（Ｃ_U［１］、Ｃ_U
［２］、Ｃ_U［３］、…、Ｃ_U［ｎ−ｍ−１］、Ｃ_U［ｎ
−ｍ］）とを有している。

【００９６】下位ビット対応容量Ｃ_Lの容量値はＣ_L＝Ｃ
（Ｃは定数）で表され、上位ビット対応容量Ｃ_Uの容量
値は、上位ビットのうち、下位の方に対応する容量から
順にＣ_U［１］＝Ｃ、Ｃ_U［２］＝２Ｃ、Ｃ_U［３］＝２²
Ｃ、…、Ｃ_U［ｎ−ｍ−１］＝２^n-m-2Ｃ、Ｃ_U［ｎ−
ｍ］＝２^n-m-1Ｃで表される。

【００９７】下位ビット対応容量Ｃ_Lが有する２つの電
極は、一方は出力線２０２に接続されており、もう一方
は下位ビット対応セレクタ回路２０１の下位ビット用出
力線２０３に接続されている。

【００９８】下位ビット対応セレクタ回路２０１は、２
^m本の階調電圧線２０５と、２^m個のスイッチＳＷ
［１］、ＳＷ［２］、ＳＷ［３］、…、ＳＷ［２^m］と
を有する。

【００９９】２^m本の階調電圧線２０５の電位は、それ
ぞれ、Ｖ_A＋（Ｖ_B−Ｖ_A）／２^m、Ｖ_A＋２（Ｖ_B−Ｖ_A）
／２^m、Ｖ_A＋３（Ｖ_B−Ｖ_A）／２^m、…、Ｖ_A＋（２^m−
１）（Ｖ_B−Ｖ_A）／２^m、Ｖ_Bで表される。

【０１００】また、各階調電圧線２０５の電位が、２^m
個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、
…、ＳＷ［２^m］のそれぞれを介して下位ビット用出力
線２０３に与えられるように、配線が接続されている。

【０１０１】上位ビット対応容量がそれぞれ有する２つ
の電極のうち、一方の電極は、上位ｎ−ｍビットのうち
下位に対応する容量から順に、それぞれｎ−ｍ個のスイ
ッチＳＷ［２^m＋１］、ＳＷ［２^m＋２］、…、ＳＷ［２
^m＋ｎ−ｍ−１］、ＳＷ［２^m＋ｎ−ｍ］を介して、電源
Ａまたは電源Ｂに接続されるようになっている。またも
う一方の電極は、全て出力線２０２に接続されている。

【０１０２】上位ビット対応容量の一方の電極が電源Ａ
と電源Ｂのどちらに接続されるかは、ｎ−ｍ個のスイッ
チＳＷ［２^m＋１］、ＳＷ［２^m＋２］、…、ＳＷ［２^m
＋ｎ−ｍ−１］、ＳＷ［２^m＋ｎ−ｍ］にそれぞれ入力
される、上位ｎ−ｍビットの各ビットが有する情報によ
って決まる。

【０１０３】また出力線２０２はリセット用スイッチＳ
Ｗ_Rを介して、リセット用電源に接続されている。な
お、リセット用電源の電位Ｖ_Rと電源Ａの電位Ｖ_Aは、同
じであっても良いし、異なっていても良い。また、リセ
ット用電源の電位Ｖ_Rと電源Ｂの電位Ｖ_Bは、同じであっ
ても良いし異なっていても良い。リセット用スイッチＳ
Ｗ_Rは、リセット信号（Ｒｅｓ）によってそのスイッチ
ングが制御されている。

【０１０４】なお出力線２０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電位を意味する。ただし配
線容量は必ずしもグランドと出力線２０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【０１０５】次に図５に示した本発明のＤＡＣの動作に
ついては、リセット期間Ｔ_Rと書き込み期間Ｔ_Aとに分け
て説明することができる。各スイッチの動作は実施の形
態１で示した場合と同じであるので、ここでは説明を省
略する。デジタル信号が各スイッチの動作を制御するこ
とで、出力線に入力されるアナログ信号の電位が、デジ
タル信号のビットに対して線形性を有する。

【０１０６】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【０１０７】

【実施例】 以下に、本発明の実施例について説明す
る。

【０１０８】（実施例１）本実施例では、図１に示した
本発明のＤＡＣにおいて、ｍ＝２の場合ついて説明す
る。

【０１０９】図６に本実施例のＤＡＣの構成を示す。図
６に示すＤＡＣは、下位２ビットのデジタル信号を、下
位ビット対応抵抗分割型ＤＡＣ３０１において下位ビッ
ト対応アナログ信号に変換することで、ｎビットのデジ
タル信号をアナログ信号に変換している。

【０１１０】下位２ビットに対応する１個の下位ビット
対応容量（Ｃ_L）と、上位ｎ−２ビットに対応するｎ−
２個の上位ビット対応容量（Ｃ_U［１］、Ｃ_U［２］、Ｃ
_U［３］、…、Ｃ_U［ｎ−３］、Ｃ_U［ｎ−２］）とを有
している。

【０１１１】下位ビット対応容量Ｃ_Lの容量値はＣ_L＝Ｃ
（Ｃは定数）で表され、上位ビット対応容量Ｃ_Uの容量
値は、上位ビットのうち、下位の方に対応する容量から
順にＣ_U［１］＝Ｃ、Ｃ_U［２］＝２Ｃ、Ｃ_U［３］＝２²
Ｃ、…、Ｃ_U［ｎ−３］＝２^{n -4}Ｃ、Ｃ_U［ｎ−２］＝２
^n-3Ｃで表される。

【０１１２】下位ビット対応容量Ｃ_Lが有する２つの電
極は、一方は出力線３０２に接続されており、もう一方
は下位２ビットのデジタル信号に対応している抵抗分割
型のＤＡＣ（下位ビット対応抵抗分割型ＤＡＣ（Ｒ−Ｄ
ＡＣ））３０１の下位ビット用出力線３０３に接続され
ている。

【０１１３】Ｒ−ＤＡＣ３０１は、４個の抵抗Ｒ
_L［１］、Ｒ_L［２］、Ｒ_L［３］、Ｒ_L［４］と、４個の
スイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ
［４］とを有する。

【０１１４】４個の抵抗の抵抗値は全て同じであり、Ｒ
_L［１］＝Ｒ_L［２］＝Ｒ_L［３］＝Ｒ_L［４］＝Ｒ（Ｒは
定数）で表される。

【０１１５】また、４個の抵抗Ｒ_L［１］、Ｒ_L［２］、
Ｒ_L［３］、Ｒ_L［４］は全て直列に接続されており、接
続の両端に位置する抵抗Ｒ_L［１］とＲ_L［４］は電源Ａ
と電源Ｂにそれぞれ接続されている。

【０１１６】また、電源Ａの電位と、直列に接続されて
いる各抵抗間の電位とが、２²個のスイッチＳＷ
［１］、ＳＷ［２］、ＳＷ［３］、ＳＷ［４］のそれぞ
れを介して下位ビット用出力線３０３に与えられるよう
に、配線が接続されている。なお図６とは異なり、電源
Ｂの電位と、直列に接続されている各抵抗間の電位と
が、４個のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ
［３］、ＳＷ［４］のそれぞれを介して下位ビット用出
力線３０３に与えられるように、配線が接続されていて
も良い。

【０１１７】上位ビット対応容量がそれぞれ有する２つ
の電極のうち、一方の電極は、上位ｎ−２ビットのうち
下位に対応する容量から順に、それぞれｎ−２個のスイ
ッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、Ｓ
Ｗ［ｎ＋２］を介して、電源Ａまたは電源Ｂに接続され
るようになっている。またもう一方の電極は、全て出力
線３０２に接続されている。

【０１１８】上位ビット対応容量の一方の電極が電源Ａ
と電源Ｂのどちらに接続されるかは、ｎ−２個のスイッ
チＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ
［ｎ＋２］にそれぞれ入力される、上位ｎ−２ビットの
各ビットが有する情報によって決まる。

【０１１９】また出力線３０２はリセット用スイッチＳ
Ｗ_Rを介して、リセット用電源に接続されている。な
お、リセット用電源の電位Ｖ_Rと電源Ａの電位Ｖ_Aは、同
じであっても良いし、異なっていても良い。また、リセ
ット用電源の電位Ｖ_Rと電源Ｂの電位Ｖ_Bは、同じであっ
ても良いし異なっていても良い。リセット用スイッチＳ
Ｗ_Rは、リセット信号（Ｒｅｓ）によってそのスイッチ
ングが制御されている。

【０１２０】なお出力線３０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電位を意味する。ただし配
線容量は必ずしもグランドと出力線３０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【０１２１】次に図６に示した本発明のＤＡＣの動作に
ついては、リセット期間Ｔ_Rと書き込み期間Ｔ_Aとに分け
て説明することができる。各スイッチの動作は実施の形
態１で示した場合と同じであるので、ここでは説明を省
略する。デジタル信号が各スイッチの動作を制御するこ
とで、出力線に入力されるアナログ信号の電位が、デジ
タル信号のビットに対して線形性を有する。

【０１２２】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【０１２３】なお本実施例ではｍ＝２の場合について述
べたが、本発明はこれに限定されない。ｍの値は、設計
者が適宜選択することが可能である。

【０１２４】（実施例２）本実施例では、図５に示した
本発明のＤＡＣにおいて、ｍ＝２の場合ついて説明す
る。

【０１２５】図７に本実施例のＤＡＣの構成を示す。図
７に示すＤＡＣは、下位２ビットのデジタル信号を、下
位ビット対応セレクタ回路４０１において下位ビット対
応アナログ信号に変換することで、ｎビットのデジタル
信号をアナログ信号に変換している。

【０１２６】また、下位２ビットに対応する１個の下位
ビット対応容量（Ｃ_L）と、上位ｎ−２ビットに対応す
るｎ−２個の上位ビット（対応容量容量Ｃ_U［１］、Ｃ_U
［２］、Ｃ_U［３］、…、Ｃ_U［ｎ−３］、Ｃ_U［ｎ−
２］）とを有している。

【０１２７】下位ビット対応容量Ｃ_Lの容量値はＣ_L＝Ｃ
（Ｃは定数）で表され、上位ビット対応容量Ｃ_Uの容量
値は、上位ビットのうち、下位の方に対応する容量から
順にＣ_U［１］＝Ｃ、Ｃ_U［２］＝２Ｃ、Ｃ_U［３］＝２²
Ｃ、…、Ｃ_U［ｎ−３］＝２^{n -4}Ｃ、Ｃ_U［ｎ−２］＝２
^n-3Ｃで表される。

【０１２８】下位ビット対応容量Ｃ_Lが有する２つの電
極は、一方は出力線４０２に接続されており、もう一方
は下位ビット対応セレクタ回路４０１の下位ビット用出
力線４０３に接続されている。

【０１２９】下位ビット対応セレクタ回路４０１は、４
本の階調電圧線４０５と、４個のスイッチＳＷ［１］、
ＳＷ［２］、ＳＷ［３］、ＳＷ［４］とを有する。

【０１３０】４本の階調電圧線４０５の電位は、それぞ
れ、Ｖ_A＋（Ｖ_B−Ｖ_A）／４、Ｖ_A＋２（Ｖ_B−Ｖ_A）／
４、Ｖ_A＋３（Ｖ_B−Ｖ_A）／４、Ｖ_Bで表される。

【０１３１】また、各階調電圧線４０５の電位が、４個
のスイッチＳＷ［１］、ＳＷ［２］、ＳＷ［３］、…、
ＳＷ［４］のそれぞれを介して下位ビット用出力線４０
３に与えられるように、配線が接続されている。

【０１３２】上位ビット対応容量がそれぞれ有する２つ
の電極のうち、一方の電極は、上位ｎ−２ビットのうち
下位に対応する容量から順に、それぞれｎ−２個のスイ
ッチＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、Ｓ
Ｗ［ｎ＋２］を介して、電源Ａまたは電源Ｂに接続され
るようになっている。またもう一方の電極は、全て出力
線４０２に接続されている。

【０１３３】上位ビット対応容量の一方の電極が電源Ａ
と電源Ｂのどちらに接続されるかは、ｎ−２個のスイッ
チＳＷ［５］、ＳＷ［６］、…、ＳＷ［ｎ＋１］、ＳＷ
［ｎ＋２］にそれぞれ入力される、上位ｎ−２ビットの
各ビットが有する情報によって決まる。

【０１３４】また出力線４０２はリセット用スイッチＳ
Ｗ_Rを介して、リセット用電源に接続されている。な
お、リセット用電源の電位Ｖ_Rと電源Ａの電位Ｖ_Aは、同
じであっても良いし、異なっていても良い。また、リセ
ット用電源の電位Ｖ_Rと電源Ｂの電位Ｖ_Bは、同じであっ
ても良いし異なっていても良い。リセット用スイッチＳ
Ｗ_Rは、リセット信号（Ｒｅｓ）によってそのスイッチ
ングが制御されている。

【０１３５】なお出力線４０２は配線容量（Ｃ_W）を有
しており、Ｖ_Gはグランドの電位を意味する。ただし配
線容量は必ずしもグランドと出力線４０２との間に形成
されていなくとも良く、グランド以外の電源と出力線と
の間に形成されていても良い。

【０１３６】図７に示した本発明のＤＡＣの動作につい
ては、リセット期間Ｔ_Rと書き込み期間Ｔ_Aとに分けて説
明することができる。各スイッチの動作は実施の形態１
で示した場合と同じであるので、ここでは説明を省略す
る。デジタル信号が各スイッチの動作を制御すること
で、出力線に入力されるアナログ信号の電位が、デジタ
ル信号のビットに対して線形性を有する。

【０１３７】本発明は上記構成によって、高速駆動が可
能で、かつ面積を比較的抑えることができるという容量
分割型の利点を生かしつつ、線形性を崩さないで高いビ
ット数のデジタル信号に対応するＤＡＣを形成すること
ができる。

【０１３８】（実施例３）本実施例では、本発明のＤＡ
Ｃに用いられるスイッチの一例を示す。

【０１３９】図８に示すように、本実施例のスイッチ
は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有し
ている。デジタル信号と、デジタル信号の極性が反転し
た信号（反転デジタル信号）とが、それぞれＩＮとＩＮ
ｂとに入力される。

【０１４０】ＩＮとＩＮｂとに入力されるデジタル信号
と反転デジタル信号とによって、入力端子に与えられた
電位が、サンプリングされて出力端子に与えられる。

【０１４１】なお、本発明のＤＡＣに用いられるスイッ
チは、図８に示した構成に限定されない。

【０１４２】また本実施例の構成は、実施例１または２
と自由に組み合わせて実施することが可能である。

【０１４３】（実施例４）本実施例では、本発明のＤＡ
Ｃに用いられるＴＦＴの作成工程の一例について説明す
る。なお図９にはｐチャネル型ＴＦＴとｎチャネル型Ｔ
ＦＴを１つづつ作成する工程についてのみ示したが、本
発明で用いられる全てのトランジスタは図９に示した工
程に基づいて作成することが可能である。

【０１４４】図９（Ａ）において、基板１００１にはコ
ーニング社の＃７０５９ガラスや＃１７３７ガラスなど
に代表されるバリウムホウケイ酸ガラスやアルミノホウ
ケイ酸ガラスなどのガラス基板の他に、ポリエチレンテ
レフタレート（ＰＥＴ）、ポリエチレンナフタレート
（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光
学的異方性を有しないプラスチック基板を用いることが
できる。また、石英基板を用いても良い。ガラス基板を
用いる場合には、ガラス歪み点よりも１０〜２０℃程度
低い温度であらかじめ熱処理しておくとその後の工程で
基板が変形することを防ぐことができる。

【０１４５】基板１００１のＴＦＴを形成する表面に、
基板１００１からの不純物拡散を防ぐために、酸化シリ
コン膜、窒化シリコン膜または酸化窒化シリコン膜など
の絶縁膜から成る下地膜１００２を１０〜２００nmの厚
さで形成する。下地膜は前記絶縁膜の一層で形成しても
良いし、複数の層で形成しても良い。

【０１４６】島状半導体層１００３、１００４は、非晶
質構造を有する半導体膜をレーザーアニール法や熱アニ
ール法、またはラピットサーマルアニール法（ＲＴＡ
法）などで結晶化させた結晶質半導体膜から形成する。
また、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法など
で形成した結晶質半導体膜から形成しても良い。或いは
特開平７−１３０６５２号公報で開示された技術に従っ
て、触媒元素を用いる結晶化法で結晶質半導体層１００
３、１００４を形成することもできる。結晶化の工程で
はまず、非晶質半導体層が含有する水素を放出させてお
くことが好ましく、４００〜５００℃で１時間程度の熱
処理を行い含有する水素量を５atom％以下にしてから結
晶化させると膜表面の荒れを防ぐことができるので良
い。いずれにしても、このように形成した結晶質半導体
膜を選択的にエッチングして所定の場所に島状半導体層
１００３、１００４を形成する。

【０１４７】または、基板１００１上に単結晶シリコン
層を形成したＳＯＩ（Silicon On Insulators）基板と
しても良い。ＳＯＩ基板にはその構造や作製方法によっ
ていくつかの種類が知られているが、代表的には、ＳＩ
ＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲ
ＡＮ（Epitaxial Layer Transfer：キャノン社の登録商
標）基板、Smart-Cut（SOITEC社の登録商標）などを使
用することができる。勿論、その他のＳＯＩ基板を使用
することも可能である。

【０１４８】ゲート絶縁膜はプラズマＣＶＤ法、スパッ
タ法、減圧ＣＶＤ法などにより、膜厚を４０〜１５０nm
としてシリコンを含む絶縁膜で形成する。例えば、酸化
シリコン膜、窒化シリコン膜、酸化窒化シリコン膜など
から形成する。これを第１の形状のゲート絶縁膜１００
５とする。そして、第１の形状のゲート絶縁膜１００５
上にゲート電極を形成するための導電層１００６を形成
する。この導電層１００６は耐熱性を有する導電性材料
から形成することが望ましく、単層で形成しても良い
が、必要に応じて二層あるいは三層といった複数の層か
ら成る積層構造としても良い。例えば、タングステン
（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）から選ばれた元素、または前記元素を成分と
する合金か、前記元素を組み合わせた合金膜で形成す
る。また、これらの元素の窒化物である窒化タングステ
ン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（Ｔ
ｉＮ）、窒化モリブデン（ＭｏＮ）やシリサイド化物で
あるタングステンシリサイド、タンタルシリサイド、チ
タンシリサイド、モリブデンシリサイドなどとの積層構
造を形成しても良い。そして、第１の形状のマスク１０
０７を形成する。第１の形状のマスク１００７はフォト
リソグラフィーの技術を用いてレジスト材料で形成す
る。

【０１４９】そして図９（Ｂ）で示すように、導電層１
００６をエッチング処理する。エッチング処理はドライ
エッチング法を用い、好ましくはＩＣＰエッチング装置
を用いて行う。エッチングガスにはＣＦ₄とＣｌ₂の混合
ガスを用い、基板にバイアス電圧を印加して行い、少な
くとも島状半導体層１００３、１００４上に第1のテー
パー形状を有する導電層１００８、１００９を形成す
る。テーパー部の形状は、上記エッチングガスの混合
比、エッチング時の圧力、基板側に印加するバイアス電
圧によって変化させることができる。最もテーパー形状
を制御できるのは基板側に印加するバイアス電圧であ
る。

【０１５０】ドライエッチングでは、フッ素（Ｆ）や塩
素（Ｃｌ）などの元素または該元素を含む分子の中性種
やイオン種により行われる。通常、中性種によるエッチ
ングが支配的であると等方性にエッチングが進み、テー
パー形状は形成されにくくなる。基板側に正または負の
バイアス電圧を印加することにより異方性のエッチング
が成される。テーパー形状を形成するためのエッチング
は、基板側にバイアス電圧を印加すると同時に、被膜と
レジストとのエッチング速度の差（選択比とも呼び、被
加工物のエッチング速度／レジストのエッチング速度で
表す）をある一定の範囲の値として、レジストを同時に
エッチングしながら行う。最初に形成するレジストの形
状を適したものとすることにより、レジストの端部から
徐々にエッチングされ、下地にある被膜にテーパー形状
を形成することができる。第１の形状のマスク１００７
の形状も変化し、第２の形状のマスク１０１０が形成さ
れる。また、エッチングが進むと導電層１００６の下層
にあるゲート絶縁膜１００５の表面が露呈され、ゲート
絶縁膜も表面からある程度エッチングされて第２の形状
のゲート絶縁膜１０１１が形成される。

【０１５１】そして、レジスト１０１０をマスクとし
て、第1のドーピング処理を行い、島状半導体層１００
３、１００４にｎ型を付与するの不純物元素を添加す
る。ドーピング処理は不純物元素をイオン化し電界で加
速して半導体層に注入するイオンドープ法やイオン注入
法で行う。ｎ型を付与する不純物元素はゲート絶縁膜を
通してその下の半導体層１００３、１００４に添加す
る。一部のｎ型の不純物元素はテーパー形状が形成され
た第１の形状のゲート電極１００８、１００９の端部及
びその近傍を通してその下の半導体層に添加することが
できる。

【０１５２】第１の不純物領域１０１２、１０１３には
一導電型の不純物元素の濃度が１×１０²⁰〜１×１０²¹
atoms/cm³の濃度で含まれるようにする。また、第２の
不純物領域１０１４、１０１５は第１の不純物領域１０
１２、１０１３に比較して第２の形状のゲート絶縁膜１
０１１の厚さが増加する分半導体層に添加される不純物
元素の濃度が低下し、第２の不純物領域１０１４、１０
１５内で必ずしも均一な濃度分布を取り得ないが、１×
１０¹⁷〜１×１０²⁰atoms／cm³の濃度範囲で不純物元素
が添加されるようにする。

【０１５３】第２の不純物領域１０１４、１０１５はゲ
ート絶縁膜１０１１と導電層１００８、１００９のテー
パー部の下に形成される。第２の不純物領域１０１４、
１０１５における不純物元素の濃度分布は、第１の不純
物領域１０１２、１０１３から遠ざかるにつれ減少す
る。この減少の割合は、イオンドープにおける加速電圧
やドーズ量などの条件、テーパー部の角度や第１の形状
のゲート電極１００８、１００９の厚さにより異なって
くる。

【０１５４】次に、図９（Ｃ）に示すように第２のエッ
チング処理を行う。第２のエッチング処理は第１の形状
を有するゲート電極１００８、１００９のチャネル長方
向の幅を短くするようにエッチングする。エッチングの
方法は、第１のエッチング処理と同じでありＩＣＰエッ
チング装置を用いる。エッチングガスには同様にＣＦ ₄
とＣｌ₂の混合ガスを用い、基板側にバイアス電圧を印
加して行い、第２の形状のゲート電極１０１６、１０１
７を形成する。第２のエッチング処理においても下地で
あるゲート絶縁膜１０１１の一部が表面からエッチング
されることにより第２の形状のゲート絶縁膜１０１８が
形成される。図９（Ｃ）において、第２のテーパー形状
を有する導電層１０１６、１０１７の端部にもテーパー
部が形成される。

【０１５５】そして、レジスト１０２１をマスクとし
て、第２のドーピング処理を行い、島状半導体層１００
３、１００４にｎ型の不純物元素を添加する。この場
合、一部の不純物元素は第２の形状のゲート電極１０１
６、１０１７の端部及びその近傍を通してその下の半導
体層に添加することができる。

【０１５６】第２のドーピング処理では、半導体層に１
×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度で一導電型の不
純物元素が含まれるようにする。この処理では第１のド
ーピング処理で形成された第１の不純物領域１０１２、
１０１３と第２の不純物領域１０１４、１０１５にも重
ねて一導電型の不純物元素が添加されるが、添加量が低
いためその影響を無視することができる。新に形成され
る第３の不純物領域１０１９、１０２０にはｎ型の不純
物元素の濃度が１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃
度で含まれるようにする。第３の不純物領域１０１９、
１０２０は第２の形状のゲート電極１０１６、１０１７
の厚さが増加する分半導体層に添加される不純物元素の
濃度が低下し、第３の不純物領域１０１９、１０２０内
で必ずしも均一な濃度分布を取り得ないが上記濃度範囲
で不純物元素が含まれるようにする。

【０１５７】第３の不純物領域１０１９、１０２０は第
２の形状のゲート絶縁膜１０１８と第２の形状のゲート
電極１０１６、１０１７のテーパー部の下に形成され
る。第３の不純物領域１０１９、１０２０の濃度分布
は、第１の不純物領域１０１２、１０１３から遠ざかる
につれ減少する。第２の形状のゲート電極１０１６、１
０１７はゲート電極として用いる。このように、ゲート
電極の端部をテーパー形状として、テーパー部を通して
不純物元素をドーピングすることにより、テーパー部の
下に存在する半導体層中に、徐々に前記不純物元素の濃
度が変化するような不純物領域を形成することができ
る。本発明はこのような不純物領域を積極的に活用す
る。このような不純物領域を形成することにより、ドレ
イン領域近傍に発生する高電界を緩和して、ホットキャ
リアの発生を防ぎ、ＴＦＴの劣化を防止することができ
る。

【０１５８】次に図９（Ｄ）に示すように島状半導体層
１００３をレジストマスク１０２２で覆い、島状半導体
層１００４にｐ型を付与する不純物元素を添加する。こ
の場合も第２の形状のゲート電極１０１７をマスクとし
てｐ型を付与する不純物元素を添加し、自己整合的に不
純物領域を形成する。ここで形成される不純物領域１０
２３はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形
成する。不純物領域１０２３のｐ型を付与する不純物元
素の濃度は、２×１０²⁰〜２×１０²¹atoms/cm ³となる
ようにする。

【０１５９】しかしながら、この不純物領域１０２３は
詳細にはｎ型を付与する不純物元素を含有する３つの領
域に分けて見ることができる。第４の不純物領域１０２
３ａは１×１０²⁰〜１×１０²¹atoms/cm³の濃度でｎ型
を付与する不純物元素を含み、第５の不純物領域１０２
３ｂは１×１０¹⁷〜１×１０²⁰atoms／cm³の濃度でｎ型
を付与する不純物元素を含み、第５の不純物領域１０２
３ｃは１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でｎ型
を付与する不純物元素を含んでいる。しかし、これらの
不純物領域１０２３ｂ、１０２３ｃのｐ型を付与する不
純物元素の濃度を１×１０¹⁹atoms／cm³以上となるよう
にし、第４の不純物領域１０２３ａにおいては、ｐ型を
付与する不純物元素の濃度をｎ型を付与する不純物元素
の濃度の１．５から３倍となるようにすることにより、
第４の不純物領域１０２３ａでｐチャネル型ＴＦＴのソ
ース領域およびドレイン領域として機能するために何ら
問題は生じない。また、第６の不純物領域１０２３ｃは
一部が第２の形状のゲート電極１０１７と重なって形成
される。

【０１６０】以上のようにして、島状半導体層１００３
にソース領域またはドレイン領域となる第１の不純物領
域１０２４、ゲート電極と重ならないＬＤＤ領域を形成
する第２の不純物領域１０２５、ゲート電極と一部が重
なるＬＤＤ領域を形成する第３の不純物領域１０２６及
びチャネル形成領域１０２７が形成される。また、島状
半導体層１００４にソース領域またはドレイン領域とな
る第１の不純物領域１０２８、ゲート電極と重ならない
ＬＤＤ領域を形成する第２の不純物領域１０２９、ゲー
ト電極と一部が重なるＬＤＤ領域を形成する第３の不純
物領域１０３０及びチャネル形成領域１０３１が形成さ
れる。

【０１６１】その後、図９（Ｅ）に示すように、必要に
応じて層間絶縁膜１０３２を形成しソース領域またはド
レイン領域とコンタクトを形成する配線１０３４を形成
しても良い。

【０１６２】なお、本発明のＤＡＣにおいて用いられる
トランジスタは、単結晶シリコンを用いて形成されたト
ランジスタであっても良いし、ポリシリコンやアモルフ
ァスシリコンを用いた薄膜トランジスタであっても良
い。

【０１６３】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０１６４】

【０１６５】（実施例５）本発明のＤＡＣを有する半導
体装置は、様々な電子機器に用いることができる。

【０１６６】本発明のＤＡＣを用いた電子機器として、
ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレ
イ（ヘッドマウントディスプレイ）、ナビゲーションシ
ステム、音響再生装置（カーオーディオ、オーディオコ
ンポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはデジタルビデオディスク（Ｄ
ＶＤ）等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを備えた装置）などが挙げられる。それら電
子機器の具体例を図１０に示す。

【０１６７】図１０（Ａ）は表示装置であり、筐体２０
０１、支持台２００２、表示部２００３、スピーカー部
２００４、ビデオ入力端子２００５等を含む。本発明の
ＤＡＣは表示部２００３またはその他制御回路に用いる
ことができる。なお、表示装置は、パソコン用、ＴＶ放
送受信用、広告表示用などの全ての情報表示用表示装置
が含まれる。

【０１６８】図１０（Ｂ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明のＤＡＣは表示部２１０２
またはその他制御回路に用いることができる。

【０１６９】図１０（Ｃ）はノート型パーソナルコンピ
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
ＤＡＣは表示部２２０３またはその他制御回路に用いる
ことができる。

【０１７０】図１０（Ｄ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明のＤＡＣは表示部２３０２またはその他制御
回路に用いることができる。

【０１７１】図１０（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示するが、本発
明のＤＡＣはこれら表示部Ａ、Ｂ２４０３、２４０４ま
たはその他制御回路に用いることができる。なお、記録
媒体を備えた画像再生装置には家庭用ゲーム機器なども
含まれる。

【０１７２】図１０（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
のＤＡＣは表示部２５０２またはその他制御回路に用い
ることができる。

【０１７３】図１０（Ｇ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９、接眼部２６１０等を含む。本発明のＤＡＣ
は表示部２６０２またはその他制御回路に用いることが
できる。

【０１７４】ここで図１０（Ｈ）は携帯電話であり、本
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
本発明のＤＡＣは表示部２７０３またはその他制御回路
に用いることができる。

【０１７５】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画を
表示する機会が増してきている。本発明のＤＡＣは、高
速動作が可能で、かつ高いビット数のデジタル信号をア
ナログ信号に変換することが可能であり、出力するアナ
ログ信号の線形性も確保することができるので、有用で
ある。

【０１７６】以上の様に、本発明のＤＡＣの適用範囲は
極めて広く、あらゆる分野の電子機器に用いることが可
能である。また、本実施例の電子機器は実施例１〜４に
示したいずれの構成のＤＡＣを用いても良い。

【０１７７】

【発明の効果】本発明は構成により、高速駆動が可能
で、かつ面積を比較的抑えることができるという容量分
割型の利点を生かしつつ、線形性を崩さないで高いビッ
ト数のデジタル信号に対応するＤＡＣを形成することが
できる。

【図面の簡単な説明】

【図１】 本発明の構成を有するＤＡＣの構成を示す
図。

【図２】 本発明のＤＡＣが有するスイッチの動作を
説明する図。

【図３】 本発明のＤＡＣの等価回路図。

【図４】 本発明のＤＡＣにおいて、デジタル信号の
ビット数と出力されるアナログ信号の電位の関係を示す
図。

【図５】 本発明の構成を有するＤＡＣの構成を示す
図。

【図６】 本発明の構成を有するＤＡＣの構成を示す
図。

【図７】 本発明の構成を有するＤＡＣの構成を示す
図。

【図８】 本発明のＤＡＣに用いられるスイッチの回
路図

【図９】 ＴＦＴの作製工程を示す図。

【図１０】 本発明のＤＡＣを用いた電子機器の図。

【図１１】 従来の容量分割型のＤＡＣの構成を示す
図。

【図１２】 従来の容量分割型のＤＡＣの等価回路図。

Claims (10)

【特許請求の範囲】
1. 【請求項１】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい
   自然数）の容量を有しており、 前記ｎビットのデジタル信号のうち、下位ｍビットのデ
   ジタル信号によって、前記ｎ−ｍ＋１個の容量のうちの
   １個の容量への電荷の充電が制御され、 前記ｎビットのデジタル信号のうち、上位ｎ−ｍビット
   のデジタル信号によって、前記ｎ−ｍ＋１個の容量のう
   ちの残りのｎ−ｍ個の容量への電荷の充電が制御されて
   いることを特徴とするＤ／Ａ変換回路。
2. 【請求項２】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい
   自然数）の容量を有しており、 前記ｎビットのデジタル信号のうち、下位ｍビットのデ
   ジタル信号によって、前記ｎ−ｍ＋１個の容量のうち
   の、容量値がＣ（Ｃは定数）である１個の容量への電荷
   の充電が制御され、 前記ｎビットのデジタル信号のうち、上位ｎ−ｍビット
   のデジタル信号によって、前記ｎ−ｍ＋１個の容量のう
   ちの残りのｎ−ｍ個の容量への電荷の充電が制御されて
   おり、 前記残りのｎ−ｍ個の容量は、その容量値がそれぞれ
   Ｃ、２Ｃ、２²Ｃ、…、２^n-m-1で表されることを特徴と
   するＤ／Ａ変換回路。
3. 【請求項３】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい
   自然数）の容量と、２ ^m個の抵抗とを有しており、 前記ｎビットのデジタル信号のうち、下位ｍビットのデ
   ジタル信号と前記２^m個の抵抗とによって定められた電
   荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充
   電され、 前記ｎビットのデジタル信号のうち、上位ｎ−ｍビット
   のデジタル信号によって定められた電荷が、前記ｎ−ｍ
   ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電され
   ていることを特徴とするＤ／Ａ変換回路。
4. 【請求項４】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい
   自然数）の容量と、２ ^m個の抵抗とを有しており、 前記ｎビットのデジタル信号のうち、下位ｍビットのデ
   ジタル信号と前記２^m個の抵抗とによって定められた電
   荷が、前記ｎ−ｍ＋１個の容量のうちの１個の容量へ充
   電され、 前記２^m個の抵抗の抵抗値は全て同じであり、 前記ｎビットのデジタル信号のうち、上位ｎ−ｍビット
   のデジタル信号によって定められた電荷が、前記ｎ−ｍ
   ＋１個の容量のうちの残りのｎ−ｍ個の容量へ充電され
   ていることを特徴とするＤ／Ａ変換回路。
5. 【請求項５】請求項３または請求項４において、前記２
   ^m個の抵抗は直列に接続されていることを特徴とするＤ
   ／Ａ変換回路。
6. 【請求項６】請求項５において、前記２^m個の抵抗のう
   ち、一方の端子が他の抵抗に接続されていない２つの抵
   抗は、該端子がそれぞれ低電圧側の電源と、高電圧側の
   電源に接続されていることを特徴とするＤ／Ａ変換回
   路。
7. 【請求項７】ｎビットのデジタル信号（ｎは自然数）を
   アナログ信号に変換するＤ／Ａ変換回路であって、 前記Ｄ／Ａ変換回路はｎ−ｍ＋１個（ｍはｎより小さい
   自然数）の容量と、２ ^m本の階調電圧線とを有してお
   り、 前記ｎビットのデジタル信号のうち、下位ｍビットのデ
   ジタル信号によって、前記２^m本の階調電圧線のうちの
   １本が選択され、前期選択された階調電圧線の電位によ
   って前記ｎ−ｍ＋１個の容量のうちの容量値がＣ（Ｃは
   定数）である１個の容量へ電荷が充電され、 前記ｎビットのデジタル信号のうち、上位ｎ−ｍビット
   のデジタル信号によって、前記ｎ−ｍ＋１個の容量のう
   ちの残りのｎ−ｍ個の容量への電荷の充電が制御されて
   おり、 前記残りのｎ−ｍ個の容量は、その容量値がそれぞれ
   Ｃ、２Ｃ、２²Ｃ、…、２^n-m-1で表されることを特徴と
   するＤ／Ａ変換回路。
8. 【請求項８】請求項１乃至請求項７のいずれか１項にお
   いて、リセット期間において前記ｎ−ｍ＋１個の容量へ
   充電される電荷の量は、常に特定の値に保たれることを
   特徴とするＤ／Ａ変換回路。
9. 【請求項９】請求項１乃至請求項８のいずれか１項にお
   いて、前記Ｄ／Ａ変換回路を有することを特徴とする半
   導体装置。
10. 【請求項１０】請求項９において、表示装置、デジタル
    スチルカメラ、ノートブック型パーソナルコンピュー
    タ、モバイルコンピュータ、ＤＶＤプレーヤー、ヘッド
    マウントディスプレイ、ビデオカメラまたは携帯電話で
    あることを特徴とする半導体装置。