JPH10254373A

JPH10254373A - 液晶表示装置

Info

Publication number: JPH10254373A
Application number: JP5748297A
Authority: JP
Inventors: Naomi Kaneko; 尚美金子; Yutaka Minamino; 裕南野; Mika Nakamura; 美香中村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-03-12
Filing date: 1997-03-12
Publication date: 1998-09-25

Abstract

(57)【要約】【課題】マトリクスアレイに内蔵する駆動回路の小型化
を実現する。【解決手段】駆動回路を構成する容量素子１_1〜6を、導
電体層１４、誘電体層１３、および半導体層１２を順次
積層してなる構造にして、単位面積当たりの容量を向上
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマトリクスアレイに
駆動回路を内蔵させた液晶表示装置に関するものであ
る。

【０００２】

【従来の技術】アモルファスシリコン薄膜トランジスタ
（以下ａ−ＳｉＴＦＴと略す）をスイッチング素子とす
るマトリクスアレイを備えた液晶表示装置は、駆動回路
を液晶表示部に内蔵する（同一の透明基板上に形成す
る）ことはできず、単結晶Ｓ₂等から形成された駆動回
路を外付けにして液晶表示部を駆動しなければならず、
小型化が困難であるという不都合がある。

【０００３】これに対して、ポリシリコン薄膜トランジ
スタ（以下、ｐ−ＳｉＴＦＴと略す）をスイッチング素
子とするマトリクスアレイを備えた液晶表示装置は、ｐ
−ＳｉＴＦＴがａ−ＳｉＴＦＴの移動度に対して２ケタ
以上高い移動度を有するために、図７に示すように、液
晶表示部３０に駆動回路３２を内蔵する、すなわち、ｐ
−ＳｉＴＦＴのマトリクスアレイを備えた液晶表示部３
１と駆動回路３２とを単一の透明基板３０に形成するこ
とができ、装置の小型化が図れるという特徴がある。

【０００４】このようなｐ−ＳｉＴＦＴマトリクスアレ
イの液晶表示部を備えた液晶表示装置の駆動は、一般
に、特公平４−３５５２号にその一例が示されているよ
うに、時間的に連続して送られてくる映像信号を順次各
画素列の信号線に取り込む点順次駆動で行われている。

【０００５】一般にＡＶ機器、ＯＡ機器の別を問わずビ
デオ信号はシリアルデータとして液晶パネルに送信され
る。点順次駆動ではそのシリアルデータを改ページ信
号、改行信号、ドットタイミング信号と共に駆動回路に
送り、１ドットずつリアルタイムでソースラインに書き
込んでいく。そのため、点順次駆動では、１本のビデオ
信号ラインに各画素トランジスタのソースラインがスイ
ッチを介して接続しており、スイッチオン信号をドット
タイミング信号によって各ソースラインのスイッチの順
にシフトしていくことで各ソースラインにデータを書き
込むようになっている。

【０００６】このようにして行われる点順次駆動方式で
は、各ソースラインに接続するアナログスイッチと、こ
のアナログスイッチをオンにするパルスをドットタイミ
ング信号で順番に送るシフトレジスタがあれば良いた
め、回路構成は簡単となる。しかしながら、画面の解像
度が上がると、１フレーム周期は一定であるためドット
タイミング信号の周波数も上がり、アナログ信号をオン
にする時間も短くなり、液晶への書き込みが不十分にな
るという不都合が生じる。

【０００７】上記のような不都合をなくすため、このよ
うな高い駆動周波数（ドットタイミング信号）を必要と
するパネルに対しては、一般にシフトレジスタを並列動
作させて駆動周波数を下げる方法がとられている。

【０００８】しかしながら、大画面化、高精細化に伴っ
てシフトレジスタのビデオ信号の分割数が増えて外部回
路の負担が大きくなるため、回路規模においてもコスト
においても、上記したシフトレジスタの並列動作方式は
不利になる。

【０００９】そこで、ｐーＳｉＴＦＴマトリクスアレイ
を備えた液晶表示装置では、点順次駆動に代わって線順
次駆動が注目されている。

【００１０】デジタルデータを用いる液晶表示装置にお
いて線順次駆動を行う場合には、デジタルデータでラッ
チを行い、ソースラインへの出力時にＤ／Ａ変換を行う
構成が考えられる。このような用途に用いられるＤ／Ａ
変換回路を比較的単純な回路要素で実現したものととし
て、SID 96DIGEST 21／（セイコーエプソンの発表）に
示される容量分割方式のＤ／Ａ変換回路がある。

【００１１】現在要求されている階調数は標準的に６４
階調、将来的には２５６階調が必要となる。容量分割方
式のＤ／Ａ変換回路では、各容量素子にかかる電圧の組
み合わせによりデジタルデータからアナログデータへの
変換を行っており、６４階調を実現しようとすると、そ
れぞれ重みを持った容量素子が６ビット必要であり、２
５６階調であると８ビット必要となる。

【００１２】容量分割方式のＤ／Ａ変換回路の例を、図
８に示す６ビットデジタルデータドライバのＤ／Ａ変換
回路において説明する。このＤ／Ａ変換回路はビット毎
に並列配置された容量素子６０_1〜6と、容量素子６０
_1〜6それぞれに対して並列に接続されたＴＦＴトランジ
スタスイッチ６１_1〜6と、容量素子６０_1〜6それぞれに
対して直列に接続されたＴＦＴトランジスタスイッチ６
２_1〜6と、Ｄ／Ａ変換回路に対してリセット電圧Ｖcの
入切制御を行うＴＦＴトランジスタスイッチ６３と、Ｄ
／Ａ変換回路の出力に対して直列に接続されたソースラ
イン容量６４と、ソースライン容量６４に対して並列に
接続された補償容量６５とを備えている。

【００１３】なお、図中、Ｖ0はＤ／Ａ変換回路の入力
電圧、Ｖcomは対向電圧、Ｖslはソース電圧である。ま
た、容量素子６０₁の容量をＣ［ｐＦ］すると、容量素
子６０₂の容量は２×Ｃ＝２Ｃ［ｐＦ］，容量素子６０₃
の容量は２²×Ｃ＝４Ｃ［ｐＦ］，容量素子６０₄の容量
は２³×Ｃ＝８Ｃ［ｐＦ］，容量素子６０₅の容量は２⁴
×Ｃ＝１６Ｃ［ｐＦ］、容量素子６０₆の容量は２⁵×Ｃ
＝３２Ｃ［ｐＦ］にそれぞれ設定されている。

【００１４】

【発明が解決しようとする課題】上述した従来の線順次
駆動を行う液晶表示装置においては、駆動回路を構成す
る容量素子６０_1〜6の占有面積が増大するために、駆動
回路を液晶表示部に内蔵した（両者を同一の透明基板に
形成した）にもかかわらず、十分小型化が図れないとい
う課題があった。以下、その理由を説明する。

【００１５】従来では、駆動回路を構成する容量素子６
０_1〜6は、透明基板上に形成されたＳiＯ₂からなる層間
絶縁膜を誘電体膜として用い、この層間絶縁膜を挟んで
電極膜を形成して構成されている。

【００１６】容量素子の容量Ｃ［ｐＦ］の近似値は、次
の（１）式で求められる。

【００１７】Ｃ＝（Ｋ・εo・Ｗ・Ｌ）／τox…（１）Ｋ：誘電体膜の比誘電率 τox：誘電体膜の膜厚 ε_o：真空誘電率（８．８６×１０^-14[Ｆ／ｃｍ]）Ｗ：電極幅Ｌ：電極長上記の（１）式により、容量素子６０_1〜6の占有面積
（＝Ｗ・Ｌ）を増加させることなく容量の大きさを大き
くするためには、誘電体膜の膜厚を薄くすることが考え
られる。しかしながら、従来において、誘電体膜として
用いている層間絶縁膜は、ＴＦＴのゲート・ソース間の
短絡を防ぐ為、その膜厚が４０００Å以上必要となると
いう条件がある。そのため、このような条件の元で、例
えば、１０．４インチ相当の液晶パネルを備えた液晶表
示装置において、デジタルデータを用いて６４階調（６
ビット）を実現するには次のようになる。すなわち、ソ
ース容量Ｃs＝３０［ｐＦ］、ＳiＯ₂からなる層間絶縁
膜の比誘電率Ｋ＝３．９、層間絶縁膜の膜厚τox＝４０
００Åとすると、図３のＤ／Ａ変換回路を構成する各容
量素子６０_1〜6の電極面積は順に、１０８４４μｍ²、２
１６８８μｍ²、４３３７５μｍ²、８６７５０μｍ²、１
７３５００μｍ²、３４７０００μm²となり、電極面積
が大きくならざるを得なかった。なお、最大素子容量
（６ビットの場合はコンデンサ６０₆の容量）の計算は
ソースライン容量６４に近い値であるものとして計算を
行っている。

【００１８】以上のような理由により、従来では、駆動
回路を構成する容量素子６０_1〜6の占有面積が大きくな
って液晶表示装置の小型化の妨げになっていた。

【００１９】容量素子６０_1〜6の占有面積が大きくなる
ことは、１枚の透明基板上から取れる液晶表示部（駆動
回路を含む）のパネル枚数が少なくなって、製造コスト
増大の要因にもなるうえ、液晶表示装置の大きさ等から
割り出された一定面積の透明基板内に液晶表示部と駆動
回路とを組み込むことを考えた場合には、液晶表示部を
形成する面積が小さくなって、有効表示面積が減少する
ので、液晶表示装置の製法上、非常に都合の悪いものと
なっていた。

【００２０】

【課題を解決するための手段】本発明は、ポリシリコン
薄膜トランジスタのマトリクスアレイを備えた液晶表示
部に、駆動回路を内蔵してなる液晶表示装置において、
前記駆動回路部を構成する容量素子は、導電体層、誘電
体層、および半導体層を順次積層してなる構造を有して
おり、これにより上記課題を解決している。

【００２１】

【発明の実施の形態】本発明の請求項１に記載の発明
は、ポリシリコン薄膜トランジスタのマトリクスアレイ
を備えた液晶表示部に、駆動回路を内蔵してなる液晶表
示装置であって、前記駆動回路を構成する容量素子は、
導電体層、誘電体層、および半導体層を順次積層してな
る構造を有しており、これにより次のような作用を有す
る。すなわち、図５に示すように、導電体層５０、誘電
体層５１、および半導体層５２を順次積層してなる構造
は、その両側からキャリア（電子または正孔）を供給す
れば、容量として機能する。以下、説明する。なお、以
下の説明は、半導体層５２としてＰ型半導体を用いた場
合の説明であるが、半導体層５２としてＮ型半導体を用
いる場合には、ゲート電圧ＶＧの極性が反転するだけで
同様の説明となる。

【００２２】導電体層５０、誘電体層５１、および半導
体層５２を順次積層してなる構造において、導電体層５
０と半導体層５２との間に電圧（以下、ゲート電圧ＶＧ
という）を印加すると、印加するゲート電圧ＶＧの大き
さにより、蓄積状態（ＶＧ＜０）、空乏状態（ＶＧ＞
０）、反転状態（ＶＧ>>０）という、３つの状態が発生
する。このことを示したのが、図６の容量素子の容量−
電圧特性図である。

【００２３】この図からわかるように、蓄積状態、すな
わち、ゲート電圧（ＶＧ＜０）の状態では、全ての電圧
が誘電体膜５１の膜厚の間に印加されると見なせる。そ
のため、発生する容量Ｃは、次の式（２）によって求め
られる。

【００２４】Ｃ＝Ｃox …（２）Ｃox：誘電体膜５１の容量であって、前述した（１）式
と同様にして求められる空乏状態、すなわち、ゲート電圧ＶＧをゼロを越えて徐
々に増加させていくと、容量Ｃの値は所定の値まで下降
していく。

【００２５】反転状態、すなわち、ゲート電圧ＶＧをし
きい値Ｖthを越えてさらに上昇させると、半導体層５２
中に存在する少数キャリア（Ｐ形の半導体層５２では正
孔、Ｎ形半導体層５２では電子）が誘電体層５１側の表
面に引き寄せられ、半導体層５１の誘電体層５１側表面
には半導体層５２とは導電形の反転した非常に薄い電荷
層、すなわち、反転層５３が形成され、反転層５３の下
には、イオン化した不純物による空乏層５４が形成され
る。このようにして形成された反転層５３の上に位置す
る誘電体層５１に容量Ｃoxが形成され、反転層５３の下
に形成された空乏層５４に容量ＣBが形成される。ま
た、このようにして形成された容量Ｃox，ＣBを合算し
てなる容量素子全体の容量Ｃは、次の式（３）に示され
るように、容量Ｃoxと容量ＣBとが直列に接続された容
量と見なすことができる。

【００２６】１／Ｃ＝（１／Ｃox）＋（１／ＣB）…（３）Ｃox：誘電体膜５１の容量ＣB：空乏層５４の容量以上のように、反転状態になる、すなわち、ゲート電圧
ＶＧをしきい値Ｖth以上に上昇させると、反転層５３が
形成され、反転層５３の形成とともに、容量Ｃは上昇す
る。

【００２７】ゲート電圧ＶＧをしきい値Ｖth以上に更に
上昇させると（半導体５２としてＮ型半導体を用いる場
合はしきい値Ｖth以下に下降させると）、上記した反転
がさらに進んで強反転層が形成される。すると空乏層５
４の延びはとまり、容量−電圧特性において、容量はゲ
ート電圧ＶＧに対して一定になる。この領域において
は、容量素子の容量ＣはＣ＝＜Ｃoxとなる。

【００２８】このような構造では、誘電体膜５１の膜厚
τoxは従来の層間絶縁膜のように信頼性に起因した薄膜
化の限界がなく、現状においては、１０００Å以下まで
薄膜化することができる。そのため、上述した（１）の
式から分かるように、占有面積を増加させることなく、
所定の容量を得ることができる。

【００２９】本発明の請求項２に記載の発明は、請求項
１に係る液晶表示装置において、前記ポリシリコン薄膜
トランジスタの配線層を隔離する絶縁膜をさらに備えて
おり、前記絶縁膜を誘電体にして容量を発生させた場合
の単位面積当たりの容量値Ｃ_Aと前記容量素子の単位面
積当たりの容量値Ｃox_Aとの間には、Ｃ_A＜Ｃox_Aが成立
しており、これにより次のような作用を有する。すなわ
ち、配線層を隔離する絶縁膜を誘電体にして、各容量素
子を構成する場合に比べて、容量素子の占有面積を小さ
くすることができる。

【００３０】本発明の請求項３に記載の発明は、請求項
１または２に係る液晶表示装置において、前記誘電体層
が酸化膜から構成されており、これにより次のような作
用を有する。すなわち、容量素子をＭＯＳトランジスタ
構造という、マスリクスアレイの構成と同様の構造が構
成することができようになる。そのため、容量素子を、
マトリクスアレイ製造時に同時に作成することができ
る。

【００３１】本発明の請求項４に記載の発明は、請求項
３に係る液晶表示装置において、前記容量素子は、前記
導電体層に対するしきい値電圧以下の電圧印加により前
記半導体層にＰチャンネルが形成されるＭＯＳトランジ
スタ構造を有していることに特徴を有しており、これに
より次のような作用を有する。すなわち、容量素子を、
マトリクスアレイ製造時に同時に作成することができ
る。

【００３２】本発明の請求項５に記載の発明は、請求項
３に係る液晶表示装置において、前記容量素子は、前記
導電体層に対するしきい値電圧以上の電圧印加により前
記半導体層にＮチャンネルが形成されるＭＯＳトランジ
スタ構造を有していることに特徴を有しており、これに
より次のような作用を有する。すなわち、容量素子を、
マトリクスアレイ製造時に同時に作成することができ
る。

【００３３】以下、本発明の一実施の形態を説明する。
本実施の形態の液晶表示装置の全体構成は、図７に示す
ものと同様であり、全体構成については説明を省略す
る。本実施の形態の液晶表示装置は、液晶表示部３０に
一体に設けられた駆動回路３２を構成する６ビットデジ
タルデータドライバのＤ／Ａ変換回路に特徴があり、そ
のため、以下、６ビットデジタルデータドライバのＤ／
Ａ変換回路の構成について説明する。

【００３４】このＤ／Ａ変換回路は、図１に示すよう
に、ＭＯＳトランジスタ構造を有してビット毎に並列配
置された容量素子１_1〜6と、容量素子１_1〜6それぞれに
対して並列に接続されたＴＦＴトランジスタスイッチ２
_1〜6と、容量素子１_1〜6それぞれに対して直列に接続さ
れたＴＦＴトランジスタスイッチ３_1〜6と、Ｄ／Ａ変換
回路に対してリセット電圧Ｖcの入切制御を行うＴＦＴ
トランジスタスイッチ４と、Ｄ／Ａ変換回路の出力に対
して直列に接続されたソースライン容量５と、ソースラ
イン容量５に対して並列に接続された補償容量６とを備
えている。

【００３５】なお、図中、Ｖ0はＤ／Ａ変換回路の入力
電圧であり、Ｖcomは対向電圧であり、Ｖslはソース電
圧であり、Ｖ0はＤＡ変換回路の入力電圧であり、Ｖcは
リセット電圧であり、Ｖcomは対向電圧であり、Ｖslは
ソース電圧であり、Ｃsはソースライン容量５の容量値
であり、Ｃ0は補償容量６の容量値であり、Ｃ_1〜6は各
容量素子１_1〜6の容量値であり、Ｖccは電源である。

【００３６】図２（ａ）は容量素子がリセット状態であ
る場合の回路図である。この場合、容量素子１_1〜6全体
の容量Ｃの電荷Ｑc＝０、ソースライン容量５の電荷Ｑs
＝Ｃs（Ｖc−Ｖcom）、補償容量６の電荷Ｑ0＝Ｃ0（Ｖc
−Ｖcom）となる。なお、図２（ａ）では、容量素子１₁
およびその周辺回路のみを示しているが、他の容量素子
１_2〜6も同様にリセット状態となっている。

【００３７】図２（ｂ）は容量素子１₁がＯＮ状態であ
る場合の回路図である。この場合、容量素子１₁の容量
Ｃ₁の電荷Ｑ₁＝Ｃ₁（ＶslーＶ0）、ソースライン容量５
の電荷Ｑs＝Ｃs（Ｖsl−Ｖcom）、補償容量６の電荷Ｑ0
＝Ｃ0（ＶslーＶcom）となる。なお、図２（ｂ）では容
量素子１₁のみがＯＮである状態を例として挙げている
が、他の容量素子１_2〜6がＯＮ状態である場合も同様で
ある。

【００３８】図３は本実施の形態の６ビットデジタルデ
ータドライバのＤ／ＡＣ変換器を構成する容量素子１
_1〜6の断面図である。

【００３９】容量素子１_1〜6は、ガラス基板１０を備え
ており、このガラス基板１０に、ＳiＯ₂といった材料か
らなる下地絶縁膜１１が堆積されている。下地絶縁膜１
１上には、Ｐ−Ｓi等の材料からなり、所定の膜厚（た
とえば５００Å）を有する半導体層１２が所定の形状に
パターニングされている。半導体層１２はチャンネル領
域１２ａを挟んでその両側にソース領域１２ｂ及びドレ
イン領域１２ｃが形成されている。半導体層１２中に
は、イオンドーピング法により注入されたリン、ボロン
などの不純物イオンが含まれている。

【００４０】半導体層１２上には、ＳiＯ₂といった材料
からなり、後述する層間絶縁膜１５より薄い膜厚（この
例では１０００Å）を有するゲート酸化膜１３が堆積さ
れている。ゲート酸化膜１３の上には、ゲート電極１４
が所定の形状にパターニングされている。ゲート電極１
４はアルミニウム（Ａl）等の導電体材料からなり、所
定の膜厚（例えば３０００Å）に形成されている。ゲー
ト電極１４上には、ＳiＯ₂からなり、ゲート電極１４と
他の配線との間の短絡を確実に防ぐことができる膜厚
（例えば４０００Å）を有する層間絶縁膜１５が堆積さ
れている。ゲート電極１４はこの層間絶縁膜１５により
被覆されている。

【００４１】ゲート酸化膜１３および層間絶縁膜１５に
は、ソース領域１２ｂおよびドレイン領域１２ｃに達す
るコンタクトホール１６が形成されている。層間絶縁膜
１５上には、所定の膜厚（例えば１０００Å）のチタン
（Ｔi）膜と、所定の膜厚（例えば７０００Å）のアル
ミニウム（Ａl）膜を順次積層してなるソース・ドレイ
ン電極１７が形成されている。コンタクトホール１６は
このソース・ドレイン電極１７によって充填されてお
り、ソース領域１２ｂ及びドレイン領域１２ｃはソース
・ドレイン電極１７と電気的コンタクトを取っている。

【００４２】なお、本実施の形態では、ゲート電極１４
から導電体層が構成され、ゲート酸化膜１３から誘電体
層が構成され、半導体層１２から半導体層が構成され、
層間絶縁膜１５から、ポリシリコン薄膜トランジスタの
配線層を隔離する絶縁膜が構成されている。

【００４３】ところで、このようにして構成された容量
素子１_1〜6は、ゲート電極１４、ゲート酸化膜１３，お
よび半導体層１２が重なっている部分の面積Ｓ＝Ｗ×Ｌ
（Ｗ：重なり部分の幅，Ｌ：重なり部分の長さ）に比例
して容量が決まる。ゲート酸化膜１３を誘電体層として
容量を形成した場合の単位面積当たりの容量Ｃox_Aは次
の（４）で求められる。同様に、層間絶縁膜１５を誘電
体層間として容量を形成した場合の単位面積当たりの容
量Ｃ_Aは次の（５）式により求められる。Ｃox_A＝Ｋ₁₃・ε₀／τ₁₃ …（４）Ｃ_A＝Ｋ₁₅・ε₀／τ₁₅ …（５）Ｋ₁₃：ゲート酸化膜１３の比誘電率 ε₀：真空誘電率（８．８６×１０^-14[Ｆ／ｃｍ]） τ₁₃：ゲート酸化膜１３の膜厚Ｋ₁₅：層間絶縁膜１５の比誘電率 τ₁₅：層間絶縁膜１５の膜厚ここで、ゲート酸化膜１３と層間絶縁膜１５とは、とも
にＳiＯ₂から構成されており比誘電率は同じである（Ｋ
₁₃＝Ｋ₁₅）。そのため、単位面積当たりの容量Ｃox_A，
Ｃ_Aは膜厚τ₁₃，τ₁₅により決まる。ところが、層間絶
縁膜１５には、信頼性の問題に起因する薄膜化の限界
（４０００Å）があるものの、ゲート酸化膜１３の膜厚
にはそのような薄膜化の限界がなく、現状では１０００
Å以下まで薄膜化することが可能である。そのため、Ｃ
_A＜Ｃox_Aとなり、層間絶縁膜１５を誘電体膜にして容量
を形成するより、ゲート酸化膜１３を誘電体膜として容
量を形成する方が、占有面積を増加させることなく所要
の容量を得ることができる。

【００４４】なお、上述の説明では、半導体層１２内の
空乏層に容量ＣBが発生しないものとみなして計算して
いたが、容量ＣBが発生する場合も同様であるのはいう
までもない。

【００４５】次に、この容量素子１_1〜6の製造方法の一
例を図４を用いて説明する。図４は容量素子１_1〜6の製
造工程の各段階における断面図である。

【００４６】まず、例えば歪み点６７０℃の透光性ガラ
スからなるガラス基板１０上に、例えばＳiＯ₂といった
材料からなる下地絶縁膜１１を、４５０℃の温度条件で
の常圧ＣＶＤ法といった手法にて成膜する。下地絶縁膜
１１の膜厚は例えば２０００Åとする。

【００４７】下地絶縁膜１１を成膜したのち、ａ−Ｓ
ｉ：Ｈ（アモルファスシリコンと水素との混合物）とい
った半導体材料膜１２’をプラズマＣＶＤ法といった手
法にて所定の膜厚（例えば５００Å）となるように成膜
し、さらに、リソグラフィ工程にて所定の形状にパター
ニングする。パターニングした半導体材料膜１２’に対
して所定の条件（例えば処理温度４５０℃、処理時間６
０分）で脱水素処理を行う。この工程は、結晶化を行う
際に水素の脱離による半導体材料膜１２’のアブレーシ
ョンの発生を防ぐことを目的としている。

【００４８】脱水素後、波長３０８ｎｍのＸeＣlエキシ
マレーザーの照射といった手法により、半導体材料膜１
２’の結晶化を行い、半導体材料膜１２’をＰーＳiの
半導体層１２にする。（図４（ａ）参照）。

【００４９】次に、半導体層１２上に例えばＳiＯ₂から
なるゲート酸化膜１３を、４５０℃の温度条件での常圧
ＣＶＤ法といった手法により、例えば１０００Åといっ
た極薄い膜厚に成膜する。ゲート酸化膜１３の成膜後、
Ａｌ等からなる導電体膜１４’を所定の膜厚（例えば３
０００Å）となるようにスパッタリング等の手法により
形成する。そして、導電体膜１４’をＡlエッチング液
を用いたリソグラフィ工程にて、所定の形状にパターン
ニングし、これにより、導電体膜１４をゲート電極１４
にする。（図４（ｂ）参照）。

【００５０】次に、ゲート電極１４をマスクとして半導
体層１２の両側部位に、イオンドーピング法等の手法を
用いてリン、ボロンなどの不純物をイオン注入する。こ
れにより、半導体層１２には、中央部にチャンネル領域
１２ａが、チャンネル領域１２ａの両側にソース領域１
２ｂおよびドレイン領域１２ｃがそれぞれ形成される。
（図４（ｃ）参照）。

【００５１】次に、ゲート酸化膜１３上に、ＳiＯ₂等か
らなる層間絶縁膜１５を所定の膜厚（例えば４０００
Å）に形成し、形成した層間絶縁膜１５によってゲート
電極１４を被覆する。層間絶縁膜１５は、例えば、４５
０℃の温度条件での常圧ＣＶＤ法にて成膜する（図４
（ｄ）参照）。

【００５２】次に、層間絶縁膜１５とゲート酸化膜１３
とに、リソグラフィ工程を用いて、ソース領域１２ｂ，
ドレイン領域１２ｃに達するコンタクトホール１６を形
成する。コンタクトホール１６を形成したのち、層間絶
縁膜１５上に、Ｔi膜，Ａl膜等の２種類の導電体の積層
体からな導電膜１７’を形成する。導電膜１７’は、例
えば、スパッタリングにより形成する。また、Ｔi膜の
膜厚は例えば１０００Åが適当であり、Ａl膜の膜厚は
例えば７０００Åが適当である。このようにして形成し
た導電膜１７’によりコンタクトホール１６を完全に充
填する。

【００５３】さらに、導電膜１７’をＢＣl₃Ｃl₂系ガス
を用いたリソグラフィ工程にて所定の形状にパターニン
グすることで、ソース・ドレイン電極１７を形成する
（図４（ｅ）参照）。

【００５４】次に、保護膜となるパッシベイション膜１
８を成膜する。続いて、処理温度３５０℃、重水素ガス
流量３００sccm、ＲＦパワー８００Ｗの条件下で、２時
間のプラズマ水素化処理を行う。最後に、リソグラフィ
工程にて、パッシベイション膜１８を所定の形状にパタ
ーンニングすることで、図３に示す容量素子１_1〜6が完
成する。（図４（ｆ）参照）。

【００５５】以上のような構成の容量素子１_1〜6を用い
た６ビットデジタルデータドライバのＤ／ＡＣ変換器
で、１０．４インチ相当のパネルで６ビット、６４階調
を実現した場合における容量素子１_1〜6の占有面積を説
明する。なお、ここでは、次のような場合を説明する。
すなわち、ソースライン容量Ｃs＝３０ｐＦ、ゲート酸
化膜（ＳiＯ₂）１３の比誘電率Ｋ＝３．９、ゲート酸化
膜１３の膜厚τox＝１０００Åであり、さらには、半導
体層１２において強反転層を生じさせるゲート電圧ＶＧ
をゲート電極１４に印加している場合である。なお、本
実施の形態の構造では、強反転層を生じさせるゲート電
圧ＶＧとは、ソース・ドレイ領域１２ｂ，１２ｃがＮ型
で、全体として、Ｎチャンネルトランジスタを構成して
いる場合はＶＧ＝５Ｖとなり、ソース・ドレイン領域１
２ｂ，１２ｃがＰ型で、全体としてＰチャンネルトラン
ジスタを構成している場合はＶＧ＝−７Ｖとなる。

【００５６】前述した式（３）より図１における各容量
素子１_1〜6の面積は、容量素子１₁＝２７１１μｍ²、容
量素子１₂＝５４２２μｍ²、容量素子１₃＝１０８４４
μｍ²、容量素子１₄＝２１６８８μｍ²、容量素子１₅＝
４３３７５μｍ²、容量素子１₆＝８６７５０μｍ²とい
うようになる。このように、本実施の形態の構造の容量
素子１_1〜6は、層間絶縁膜を誘電体層として用いた容量
素子と比較して、ガラス基板上において、容量素子が占
有する面積はおよそ１／４となり、大幅な小型化が実現
できる。ただし、以上の計算では、図１における補償容
量ＣOは、なくてもよいものとして計算した。

【００５７】上述した実施の形態では、容量素子１_1〜6
をＮ型のＴＦＴトランジスタ構造から構成した例を説明
したが、容量素子１_1〜6をＰ型のＴＦＴトランジスタ構
造から構成しても同様の効果が得られるのはいうまでも
ない。

【００５８】なお、上述した実施の形態では、ゲート酸
化膜１３の膜厚を１０００Åにした場合を説明したが、
ゲート酸化膜１３の膜厚を１０００Å以下にできれば、
容量素子１_1〜6をさらに小型化することができるのはい
うまでもない。

【００５９】また、ゲート酸化膜１３と層間絶縁膜１５
とを、ともにＳiＯ₂から構成した場合には、ゲート酸化
膜１３の膜厚は、層間絶縁膜１５の限界膜厚４０００Å
より薄くすればよい。そうすれば、容量素子１_1〜6を従
来より小型化することができる。

【００６０】さらには、上述した実施の形態では、コプ
ラナー型のＴＦＴトランジスタ構造から容量素子１_1〜6
を構成していたが、本発明は、このほか、順スタガー型
のＴＦＴトランジスタ構造から容量素子１_1〜6を構成し
てもよく、逆スタガー型のＴＦＴトランジスタ構造から
容量素子１_1〜6を構成してもよく、ボトムゲート型のＴ
ＦＴトランジスタ構造から容量素子１_1〜6を構成しても
よい。

【００６１】また、上述した実施の形態では、ＳiＯ₂か
らなるゲート酸化膜１３で誘電体層を構成していたが、
ＴaＯ_X，ＳiＮ_Xといった他の誘電体から誘電体層を構成
しても同様の効果を得ることができる。この場合、他の
誘電体で誘電体層を構成した場合の単位面積当たりの容
量Ｃox_A’と、層間絶縁膜１５からなる誘電体で容量を
構成した場合の単位面積当たりの容量Ｃ_Aとの間に、少
なくとも、Ｃ_A＜Ｃox_A’の条件が満たされる材料を誘電
体層に選択すればよい。

【００６２】また、上述した実施の形態では、導電体層
を、Ａlからなるゲート電極１４で構成していたが、Ａl
合金、Ｔa（タンタル）といった他の導電体で導電体層
を構成しても、また、Ａl（上層）／Ｍo（下層）や、Ａ
l（上層）／Ｔi（下層）といった二層構造の導電体で誘
電体層を構成しても同様の効果を得ることができる。

【００６３】

【発明の効果】以上のように、本発明によれば、小型の
容量素子で大きな容量を得ることができるので、その
分、容量素子の占有面積を小さくすることができる。こ
れにより、液晶表示部に内蔵する駆動回路を小型化する
ことができ、１枚の透明基板上から取れる液晶表示部
（駆動回路を含む）の個数を増加させて、製造コストの
削減を図ることができる。

【００６４】また、液晶表示装置の大きさ等から割り出
された一定面積の透明基板内に液晶表示部と駆動回路と
を組み込むことを考えた場合には、液晶表示部の占有面
積を大きくでき、その分、有効表示面積が増大し、表示
画面の明るさが向上する。

【００６５】さらには、容量素子を、マトリクスアレイ
製造時に同時に作成することができるので、容量素子の
構造の改良に伴って製造が煩雑になり、そのためにコス
トアップが生じるといった不都合は起きない。

【図面の簡単な説明】

【図１】本発明の一実施の形態の容量分割方式による６
ビットデジタルデータドライバのＤ／Ａ変換部の回路図
である。

【図２】実施の形態のＤ／Ａ変換部容量素子がリセット
状態もしくは、ＯＮ状態である状態の回路図である。

【図３】実施の形態の容量分割方式による６ビットデジ
タルデータドライバのＤ／Ａ変換部を構成する容量素子
の構成を示す断面図である。

【図４】実施の形態の容量素子の製造工程をそれぞれ示
す断面図である。

【図５】反転領域におけるチャンネル内の概念図であ
る。

【図６】本発明の容量素子の容量−電圧特性を示す線図
である。

【図７】本発明の液晶表示装置の全体構成を示す平面図
である。

【図８】従来の容量分割方式による６ビットデジタルデ
ータドライバのＤ／Ａ変換部回路図である。１_1〜6 容量素子１０ガラス基板１２半導体層１２ａチャンネル領
域１２ｂソース領域１２ｃドレイン領域１３ゲート酸化膜１４ゲート電極１５層間絶縁膜１７ソース・ドレ
イン電極

Claims

【特許請求の範囲】

【請求項１】ポリシリコン薄膜トランジスタのマトリ
クスアレイを備えた液晶表示部に、駆動回路を内蔵して
なる液晶表示装置であって、前記駆動回路を構成する容量素子は、導電体層、誘電体
層、および半導体層を順次積層してなる構造を有してい
ることを特徴とする液晶表示装置。
【請求項２】請求項１記載の液晶表示装置であって、前記ポリシリコン薄膜トランジスタの配線層を隔離する
絶縁膜をさらに備えており、前記絶縁膜を誘電体にして容量を発生させた場合の単位
面積当たりの容量値Ｃ_Aと前記容量素子の単位面積当た
りの容量値Ｃox_Aとの間には、Ｃ_A＜Ｃox_Aが成立するこ
とを特徴とする液晶表示装置。
【請求項３】請求項１または２記載の液晶表示装置で
あって、前記誘電体層が酸化膜から構成されていることを特徴と
する液晶表示装置。
【請求項４】請求項３記載の液晶表示装置であって、前記容量素子は、前記導電体層に対するしきい値電圧以
下の電圧印加により前記半導体層にＰチャンネルが形成
されるＭＯＳトランジスタ構造を有していることを特徴
とする液晶表示装置。
【請求項５】請求項３記載の液晶表示装置であって、前記容量素子は、前記導電体層に対するしきい値電圧以
上の電圧印加により前記半導体層にＮチャンネルが形成
されるＭＯＳトランジスタ構造を有していることを特徴
とする液晶表示装置。