JP2002164511A - ディジタル・アナログ変換回路および液晶表示装置 - Google Patents
ディジタル・アナログ変換回路および液晶表示装置Info
- Publication number
- JP2002164511A JP2002164511A JP2000361230A JP2000361230A JP2002164511A JP 2002164511 A JP2002164511 A JP 2002164511A JP 2000361230 A JP2000361230 A JP 2000361230A JP 2000361230 A JP2000361230 A JP 2000361230A JP 2002164511 A JP2002164511 A JP 2002164511A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- capacitance
- analog conversion
- elements
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Semiconductor Integrated Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 容量素子とスイッチ素子の制御信号配線との
間の寄生容量値を小さくして出力電圧精度を向上できる
ようにする。 【解決手段】 本発明のディジタル・アナログ変換回路
は、５個のスイッチ素子ＳＷ１〜ＳＷ５と２個の容量素
子Ｃ１，Ｃ２で構成される。各スイッチ素子ＳＷ１〜Ｓ
Ｗ５は、ＮチャネルおよびＰチャネルのポリシリコンＴ
ＦＴで形成され、容量素子Ｃ１，Ｃ２の一方の電極はア
ルミニウムで、他方の電極はポリシリコンＴＦＴのゲー
ト電極と同一材料のＭｏＷで形成され、電極間の絶縁膜
は層間絶縁膜で形成される。容量素子Ｃ１，Ｃ２の各一
方の電極と、これら電極に隣接するスイッチ素子ＳＷ
２，ＳＷ３の制御信号配線との間にグランド配線を設け
ている。これにより、容量素子Ｃ１，Ｃ２とスイッチ素
子ＳＷ２，ＳＷ３の制御信号配線との間の寄生容量を小
さくでき、出力電圧に及ぼす寄生容量の影響を低減でき
る。
間の寄生容量値を小さくして出力電圧精度を向上できる
ようにする。 【解決手段】 本発明のディジタル・アナログ変換回路
は、５個のスイッチ素子ＳＷ１〜ＳＷ５と２個の容量素
子Ｃ１，Ｃ２で構成される。各スイッチ素子ＳＷ１〜Ｓ
Ｗ５は、ＮチャネルおよびＰチャネルのポリシリコンＴ
ＦＴで形成され、容量素子Ｃ１，Ｃ２の一方の電極はア
ルミニウムで、他方の電極はポリシリコンＴＦＴのゲー
ト電極と同一材料のＭｏＷで形成され、電極間の絶縁膜
は層間絶縁膜で形成される。容量素子Ｃ１，Ｃ２の各一
方の電極と、これら電極に隣接するスイッチ素子ＳＷ
２，ＳＷ３の制御信号配線との間にグランド配線を設け
ている。これにより、容量素子Ｃ１，Ｃ２とスイッチ素
子ＳＷ２，ＳＷ３の制御信号配線との間の寄生容量を小
さくでき、出力電圧に及ぼす寄生容量の影響を低減でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁基板上に形成
されたディジタル・アナログ変換回路と、このディジタ
ル・アナログ変換回路を内蔵する液晶表示装置とに関す
る。
されたディジタル・アナログ変換回路と、このディジタ
ル・アナログ変換回路を内蔵する液晶表示装置とに関す
る。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
は、列設された信号線および走査線の各交点付近にＴＦ
Ｔ(Thin Film Transistor)を配置した画素アレイ部と、
信号線を駆動する信号線駆動回路と、走査線を駆動する
走査線駆動回路とを備えている。
は、列設された信号線および走査線の各交点付近にＴＦ
Ｔ(Thin Film Transistor)を配置した画素アレイ部と、
信号線を駆動する信号線駆動回路と、走査線を駆動する
走査線駆動回路とを備えている。
【０００３】画素アレイ部は通常ガラス基板上に形成さ
れるが、最近のプロセス技術の進歩により、信号線駆動
回路と走査線駆動回路を画素アレイ部と同一のガラス基
板上に形成する場合が多くなってきた。これにより、液
晶表示装置を小型化でき、コスト削減も図れる。
れるが、最近のプロセス技術の進歩により、信号線駆動
回路と走査線駆動回路を画素アレイ部と同一のガラス基
板上に形成する場合が多くなってきた。これにより、液
晶表示装置を小型化でき、コスト削減も図れる。
【０００４】信号線駆動回路の駆動方式の一つに、外部
から供給されたディジタル画素データをガラス基板上の
ディジタル・アナログ変換回路でアナログ画素電圧に変
換して信号線に供給する方式が知られている。
から供給されたディジタル画素データをガラス基板上の
ディジタル・アナログ変換回路でアナログ画素電圧に変
換して信号線に供給する方式が知られている。
【０００５】ガラス基板上に形成されるディジタル・ア
ナログ変換回路は、スイッチ素子と容量素子とで構成さ
れ、容量間の電荷の配分により出力電圧が決定される。
ナログ変換回路は、スイッチ素子と容量素子とで構成さ
れ、容量間の電荷の配分により出力電圧が決定される。
【０００６】図３は従来のディジタル・アナログ変換回
路の回路図、図４はそのパターンレイアウト図である。
図３のディジタル・アナログ変換回路は、基準電圧Ｖre
fと出力電圧Ｖoutとの間に直列接続されたスイッチ素子
ＳＷ１，ＳＷ２，ＳＷ３と、スイッチ素子ＳＷ１，ＳＷ
２の接続点と電圧Ｖ０との間に接続されたスイッチ素子
ＳＷ４と、スイッチ素子ＳＷ２，ＳＷ３の接続点と電圧
Ｖ０との間に接続されたコンデンサＣ１と、出力電圧Ｖ
outと電圧Ｖ０との間に並列接続されたコンデンサＣ２
およびスイッチ素子ＳＷ５とを有する。
路の回路図、図４はそのパターンレイアウト図である。
図３のディジタル・アナログ変換回路は、基準電圧Ｖre
fと出力電圧Ｖoutとの間に直列接続されたスイッチ素子
ＳＷ１，ＳＷ２，ＳＷ３と、スイッチ素子ＳＷ１，ＳＷ
２の接続点と電圧Ｖ０との間に接続されたスイッチ素子
ＳＷ４と、スイッチ素子ＳＷ２，ＳＷ３の接続点と電圧
Ｖ０との間に接続されたコンデンサＣ１と、出力電圧Ｖ
outと電圧Ｖ０との間に並列接続されたコンデンサＣ２
およびスイッチ素子ＳＷ５とを有する。
【０００７】図４に示すように、スイッチ素子ＳＷ１，
ＳＷ４は制御信号配線ｄａ，／ｄａによりオン・オフ制
御され、スイッチ素子ＳＷ２，ＳＷ３は制御信号配線Ｓ
１，／Ｓ１によりオン・オフ制御される。より詳細に
は、スイッチ素子ＳＷ１，ＳＷ４はオン・オフが互いに
逆になるように制御され、同様に、スイッチ素子ＳＷ
２，ＳＷ３はオン・オフが互いに逆になるように制御さ
れる。
ＳＷ４は制御信号配線ｄａ，／ｄａによりオン・オフ制
御され、スイッチ素子ＳＷ２，ＳＷ３は制御信号配線Ｓ
１，／Ｓ１によりオン・オフ制御される。より詳細に
は、スイッチ素子ＳＷ１，ＳＷ４はオン・オフが互いに
逆になるように制御され、同様に、スイッチ素子ＳＷ
２，ＳＷ３はオン・オフが互いに逆になるように制御さ
れる。
【０００８】図３の回路において、容量素子Ｃ１，Ｃ２
の容量比が設計通りにできあがれば、容量素子Ｃ１，Ｃ
２間の電荷配分も設計通りになり、所望の出力電圧が得
られる。
の容量比が設計通りにできあがれば、容量素子Ｃ１，Ｃ
２間の電荷配分も設計通りになり、所望の出力電圧が得
られる。
【０００９】
【発明が解決しようとする課題】しかしながら、実際に
は、図４に示すように、容量素子Ｃ１，Ｃ２の各電極に
隣接する位置にスイッチ素子ＳＷ２，ＳＷ３の制御信号
配線が配置されるため、容量素子Ｃ１，Ｃ２の各一方の
電極と制御信号配線との間に寄生容量が発生し、この寄
生容量にも電荷が配分されてしまう。したがって、容量
素子Ｃ１，Ｃ２の電荷配分が設計値通りにならなくな
り、所望の出力電圧が得られなくなる。
は、図４に示すように、容量素子Ｃ１，Ｃ２の各電極に
隣接する位置にスイッチ素子ＳＷ２，ＳＷ３の制御信号
配線が配置されるため、容量素子Ｃ１，Ｃ２の各一方の
電極と制御信号配線との間に寄生容量が発生し、この寄
生容量にも電荷が配分されてしまう。したがって、容量
素子Ｃ１，Ｃ２の電荷配分が設計値通りにならなくな
り、所望の出力電圧が得られなくなる。
【００１０】図５は図３の回路に寄生容量Ｃp1，Ｃp2，
Ｃp3，Ｃp4を付加した回路図である。寄生容量素子Ｃp
1，Ｃp2の容量値が互いに同じで、寄生容量素子Ｃp3，
Ｃp4の容量値が互いに同じであれば、出力電圧に対する
影響は少なくなる。しかしながら、パターンが非対称に
なり、寄生容量の値が異なると、容量素子Ｃ１，Ｃ２の
電荷配分が崩れ、出力電圧は所望の値からずれてしま
う。
Ｃp3，Ｃp4を付加した回路図である。寄生容量素子Ｃp
1，Ｃp2の容量値が互いに同じで、寄生容量素子Ｃp3，
Ｃp4の容量値が互いに同じであれば、出力電圧に対する
影響は少なくなる。しかしながら、パターンが非対称に
なり、寄生容量の値が異なると、容量素子Ｃ１，Ｃ２の
電荷配分が崩れ、出力電圧は所望の値からずれてしま
う。
【００１１】図４のパターンレイアウトでは、寄生容量
素子Ｃp1よりＣp2の方が大きく、また寄生容量素子Ｃp3
よりＣp4の方が大きい。このような場合、所望の出力電
圧からのずれが大きくなる。
素子Ｃp1よりＣp2の方が大きく、また寄生容量素子Ｃp3
よりＣp4の方が大きい。このような場合、所望の出力電
圧からのずれが大きくなる。
【００１２】このようなずれを回避するには、対称なパ
ターンになるようにパターンレイアウトを行う必要があ
るが、対称なパターンを形成することは現実には困難で
ある。
ターンになるようにパターンレイアウトを行う必要があ
るが、対称なパターンを形成することは現実には困難で
ある。
【００１３】上述したように、ガラス基板上に形成され
た従来のディジタル・アナログ変換回路は、容量素子と
スイッチ素子の制御信号配線との間の寄生容量の影響に
より、所望の出力電圧が得られなくなるという問題があ
った。
た従来のディジタル・アナログ変換回路は、容量素子と
スイッチ素子の制御信号配線との間の寄生容量の影響に
より、所望の出力電圧が得られなくなるという問題があ
った。
【００１４】本発明は、このような点に鑑みてなされた
ものであり、その目的は、容量素子とスイッチ素子の制
御信号配線との間の寄生容量値を小さくして出力電圧精
度を向上できるようにしたディジタル・アナログ変換回
路および液晶表示装置を提供することにある。
ものであり、その目的は、容量素子とスイッチ素子の制
御信号配線との間の寄生容量値を小さくして出力電圧精
度を向上できるようにしたディジタル・アナログ変換回
路および液晶表示装置を提供することにある。
【００１５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、スイッチ素子と少なくとも２個以上
の容量素子とを有するディジタル・アナログ変換回路に
おいて、前記スイッチ素子、前記容量素子、および前記
スイッチ素子のオン・オフを切り替える制御信号配線
は、絶縁基板上に形成され、前記容量素子の一方の電極
と前記制御信号配線との間の前記絶縁基板上に形成され
たグランドパターンを有する。
ために、本発明は、スイッチ素子と少なくとも２個以上
の容量素子とを有するディジタル・アナログ変換回路に
おいて、前記スイッチ素子、前記容量素子、および前記
スイッチ素子のオン・オフを切り替える制御信号配線
は、絶縁基板上に形成され、前記容量素子の一方の電極
と前記制御信号配線との間の前記絶縁基板上に形成され
たグランドパターンを有する。
【００１６】従来のディジタル・アナログ変換回路は、
容量素子とスイッチ素子の制御信号配線との間に寄生容
量が発生し、その影響により出力電圧の精度が悪くな
る。
容量素子とスイッチ素子の制御信号配線との間に寄生容
量が発生し、その影響により出力電圧の精度が悪くな
る。
【００１７】これに対して、本発明では、容量素子と容
量素子に接続されたスイッチ素子の制御信号配線との間
にグランドパターンを形成することにより、容量素子と
スイッチ素子の制御信号配線との間の寄生容量を減ら
し、出力電圧の精度を向上させることができる。
量素子に接続されたスイッチ素子の制御信号配線との間
にグランドパターンを形成することにより、容量素子と
スイッチ素子の制御信号配線との間の寄生容量を減ら
し、出力電圧の精度を向上させることができる。
【００１８】グランドパターンを形成することで、寄生
素子とグランド間、および制御信号配線とグランド間に
寄生容量が発生するが、この寄生容量が出力電圧に及ぼ
す影響は小さい。
素子とグランド間、および制御信号配線とグランド間に
寄生容量が発生するが、この寄生容量が出力電圧に及ぼ
す影響は小さい。
【００１９】
【発明の実施の形態】以下、本発明に係るディジタル・
アナログ変換回路および液晶表示装置について、図面を
参照しながら具体的に説明する。
アナログ変換回路および液晶表示装置について、図面を
参照しながら具体的に説明する。
【００２０】本実施形態のディジタル・アナログ変換回
路は、図３と同様の回路構成であり、ガラス基板上に形
成される。このガラス基板上には、液晶表示装置を構成
する他の構成部分、例えば、画素アレイ部、信号線駆動
回路および走査線駆動回路等が形成される。
路は、図３と同様の回路構成であり、ガラス基板上に形
成される。このガラス基板上には、液晶表示装置を構成
する他の構成部分、例えば、画素アレイ部、信号線駆動
回路および走査線駆動回路等が形成される。
【００２１】本実施形態のディジタル・アナログ変換回
路は、図１に示すように、５個のスイッチ素子ＳＷ１〜
ＳＷ５と２個の容量素子Ｃ１，Ｃ２で構成される。各ス
イッチ素子ＳＷ１〜ＳＷ５は、ＮチャネルおよびＰチャ
ネルのポリシリコンＴＦＴで形成され、容量素子Ｃ１，
Ｃ２の一方の電極はアルミニウムで、他方の電極はポリ
シリコンＴＦＴのゲート電極と同一材料のＭｏＷで形成
され、電極間の絶縁膜は層間絶縁膜で形成される。
路は、図１に示すように、５個のスイッチ素子ＳＷ１〜
ＳＷ５と２個の容量素子Ｃ１，Ｃ２で構成される。各ス
イッチ素子ＳＷ１〜ＳＷ５は、ＮチャネルおよびＰチャ
ネルのポリシリコンＴＦＴで形成され、容量素子Ｃ１，
Ｃ２の一方の電極はアルミニウムで、他方の電極はポリ
シリコンＴＦＴのゲート電極と同一材料のＭｏＷで形成
され、電極間の絶縁膜は層間絶縁膜で形成される。
【００２２】２個の容量素子Ｃ１，Ｃ２の周囲には、ア
ルミニウム・パターン（以下、Ａｌパターン）が形成さ
れている。このＡｌパターンは、後述するように、グラ
ンド配線として作用する。スイッチ素子ＳＷ２，ＳＷ
３，ＳＷ５と容量素子Ｃ１，Ｃ２の一方の電極とを接続
する配線もＡｌパターンで形成されるが、この配線と容
量素子Ｃ１，Ｃ２を取り囲むグランド配線とは導通しな
いようにしておく。
ルミニウム・パターン（以下、Ａｌパターン）が形成さ
れている。このＡｌパターンは、後述するように、グラ
ンド配線として作用する。スイッチ素子ＳＷ２，ＳＷ
３，ＳＷ５と容量素子Ｃ１，Ｃ２の一方の電極とを接続
する配線もＡｌパターンで形成されるが、この配線と容
量素子Ｃ１，Ｃ２を取り囲むグランド配線とは導通しな
いようにしておく。
【００２３】スイッチ素子ＳＷ１は制御信号配線ｄａに
供給されるデジタルデータによりオン・オフされ、この
デジタルデータの反転データによりスイッチ素子ＳＷ４
はオン・オフされる。これらスイッチ素子ＳＷ１，ＳＷ
４のオン・オフにより、容量素子Ｃ１は電圧Ｖrefまた
は電圧Ｖ０に充電される。
供給されるデジタルデータによりオン・オフされ、この
デジタルデータの反転データによりスイッチ素子ＳＷ４
はオン・オフされる。これらスイッチ素子ＳＷ１，ＳＷ
４のオン・オフにより、容量素子Ｃ１は電圧Ｖrefまた
は電圧Ｖ０に充電される。
【００２４】スイッチ素子ＳＷ５は、容量素子Ｃ２の初
期電圧を電圧Ｖ０に設定する。容量素子Ｃ１の充電後に
スイッチ素子ＳＷ２はオフになり、スイッチ素子ＳＷ３
がオンになって容量素子Ｃ１，Ｃ２の間で電荷が配分さ
れる。
期電圧を電圧Ｖ０に設定する。容量素子Ｃ１の充電後に
スイッチ素子ＳＷ２はオフになり、スイッチ素子ＳＷ３
がオンになって容量素子Ｃ１，Ｃ２の間で電荷が配分さ
れる。
【００２５】その後、スイッチ素子ＳＷ３がオフに、ス
イッチ素子ＳＷ２がオンになり、スイッチ素子ＳＷ１，
ＳＷ４のオン・オフによるデジタルデータに応じて容量
素子Ｃ１が充電される。そして、引き続いてスイッチ素
子ＳＷ２がオフに、スイッチ素子ＳＷ３がオンになり、
容量素子Ｃ１，Ｃ２の間で電荷が配分される。その後も
順次ディジタルデータに応じて容量素子Ｃ１，Ｃ２の間
で電荷の配分が行われ、最終的な出力電圧が決定され
る。
イッチ素子ＳＷ２がオンになり、スイッチ素子ＳＷ１，
ＳＷ４のオン・オフによるデジタルデータに応じて容量
素子Ｃ１が充電される。そして、引き続いてスイッチ素
子ＳＷ２がオフに、スイッチ素子ＳＷ３がオンになり、
容量素子Ｃ１，Ｃ２の間で電荷が配分される。その後も
順次ディジタルデータに応じて容量素子Ｃ１，Ｃ２の間
で電荷の配分が行われ、最終的な出力電圧が決定され
る。
【００２６】図１は本実施形態のディジタル・アナログ
変換回路のパターンレイアウト図である。図１のパター
ンレイアウト図は、容量素子Ｃ１，Ｃ２の各一方の電極
と、これら電極に隣接するスイッチ素子ＳＷ２，ＳＷ３
の制御信号配線との間にグランド配線を設けた点に特徴
がある。
変換回路のパターンレイアウト図である。図１のパター
ンレイアウト図は、容量素子Ｃ１，Ｃ２の各一方の電極
と、これら電極に隣接するスイッチ素子ＳＷ２，ＳＷ３
の制御信号配線との間にグランド配線を設けた点に特徴
がある。
【００２７】このようなグランド配線を設けることによ
り、容量素子Ｃ１，Ｃ２とスイッチ素子ＳＷ２，ＳＷ３
の制御信号配線との間の寄生容量を小さくでき、出力電
圧に及ぼす寄生容量の影響を低減できることから、出力
電圧の精度向上が図れる。
り、容量素子Ｃ１，Ｃ２とスイッチ素子ＳＷ２，ＳＷ３
の制御信号配線との間の寄生容量を小さくでき、出力電
圧に及ぼす寄生容量の影響を低減できることから、出力
電圧の精度向上が図れる。
【００２８】図２は図１のディジタル・アナログ変換回
路を内蔵する信号線駆動回路の概略構成を示すブロック
図である。この信号線駆動回路は、画素アレイ部ととも
にガラス基板上に形成される。
路を内蔵する信号線駆動回路の概略構成を示すブロック
図である。この信号線駆動回路は、画素アレイ部ととも
にガラス基板上に形成される。
【００２９】図２の信号線駆動回路は、スタートパルス
をクロック信号に応じて順次シフトさせてシフトクロッ
クを出力するシフトレジスタ１と、外部から供給された
デジタル画素データをシフトクロックに同期させてラッ
チするサンプリングラッチ回路２と、サンプリングラッ
チ回路２のラッチ出力を同タイミングでラッチするロー
ドラッチ回路３と、ロードラッチ回路３のラッチ出力を
アナログ画素電圧に変換する図１と同構成のディジタル
・アナログ変換回路４と、アナログ画素電圧をバッファ
リングして各信号線に供給するバッファアンプ５とを備
えている。
をクロック信号に応じて順次シフトさせてシフトクロッ
クを出力するシフトレジスタ１と、外部から供給された
デジタル画素データをシフトクロックに同期させてラッ
チするサンプリングラッチ回路２と、サンプリングラッ
チ回路２のラッチ出力を同タイミングでラッチするロー
ドラッチ回路３と、ロードラッチ回路３のラッチ出力を
アナログ画素電圧に変換する図１と同構成のディジタル
・アナログ変換回路４と、アナログ画素電圧をバッファ
リングして各信号線に供給するバッファアンプ５とを備
えている。
【００３０】上述した実施形態では、液晶表示装置の信
号線駆動回路に用いられるディジタル・アナログ変換回
路４について説明したが、本発明のディジタル・アナロ
グ変換回路４は、液晶表示装置以外にも適用可能であ
る。
号線駆動回路に用いられるディジタル・アナログ変換回
路４について説明したが、本発明のディジタル・アナロ
グ変換回路４は、液晶表示装置以外にも適用可能であ
る。
【００３１】また、ディジタル・アナログ変換回路の回
路構成は、必ずしも図１に示したものに限定されない。
容量素子を使用して電荷の配分により出力電圧が決定さ
れる方式のディジタル・アナログ変換回路であれば、上
述した実施形態と同様に、容量素子とスイッチ素子の制
御信号配線との間にグランド配線を設けることにより、
上述した実施形態と同様の効果が得られる。
路構成は、必ずしも図１に示したものに限定されない。
容量素子を使用して電荷の配分により出力電圧が決定さ
れる方式のディジタル・アナログ変換回路であれば、上
述した実施形態と同様に、容量素子とスイッチ素子の制
御信号配線との間にグランド配線を設けることにより、
上述した実施形態と同様の効果が得られる。
【００３２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、絶縁基板上に形成されたディジタル・アナログ変
換回路内の容量素子と容量素子に接続されたスイッチ素
子の制御信号配線との間にグランドパターンを形成する
ことにより、スイッチ素子の制御信号配線と容量素子間
の寄生容量を小さくでき、出力電圧に及ぼす影響を低減
できるとともに、出力電圧の精度向上が図れる。
れば、絶縁基板上に形成されたディジタル・アナログ変
換回路内の容量素子と容量素子に接続されたスイッチ素
子の制御信号配線との間にグランドパターンを形成する
ことにより、スイッチ素子の制御信号配線と容量素子間
の寄生容量を小さくでき、出力電圧に及ぼす影響を低減
できるとともに、出力電圧の精度向上が図れる。
【００３３】なお、グランドパターンを形成すること
で、容量素子とグランド間、および制御信号配線とグラ
ンド間に寄生容量が発生することになるが、この寄生容
量が出力電圧に及ぼす影響は小さいため、画質は劣化し
ない。
で、容量素子とグランド間、および制御信号配線とグラ
ンド間に寄生容量が発生することになるが、この寄生容
量が出力電圧に及ぼす影響は小さいため、画質は劣化し
ない。
【図１】本実施形態のディジタル・アナログ変換回路の
パターンレイアウト図。
パターンレイアウト図。
【図２】図１のディジタル・アナログ変換回路を内蔵す
る信号線駆動回路の概略構成を示すブロック図。
る信号線駆動回路の概略構成を示すブロック図。
【図３】従来のディジタル・アナログ変換回路の回路
図。
図。
【図４】図３のパターンレイアウト図。
【図５】図３の回路に寄生容量Ｃp1，Ｃp2，Ｃp3，Ｃp4
を付加した回路図。
を付加した回路図。
１ シフトレジスタ ２ サンプリングラッチ回路 ３ ロードラッチ回路 ４ ディジタル・アナログ変換回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｈ０１Ｌ 27/04 Ｈ // Ｇ０２Ｆ 1/133 ５０５ Ｆターム(参考） 2H093 NC21 ND36 5C006 AA01 AA16 AF83 BB11 BC12 BC20 BF03 BF04 BF11 BF34 BF37 EB05 FA26 FA37 FA56 5C080 AA10 BB05 DD03 DD25 EE19 EE29 GG07 GG08 JJ02 JJ03 JJ06 5F038 AC05 AV06 BH10 BH18 CA02 CD02 CD05 DF01 DF12 EZ11 EZ20
Claims (3)
- 【請求項１】スイッチ素子と少なくとも２個以上の容量
素子とを有するディジタル・アナログ変換回路におい
て、 前記スイッチ素子、前記容量素子、および前記スイッチ
素子のオン・オフを切り替える制御信号配線は、絶縁基
板上に形成され、 前記容量素子の一方の電極と前記制御信号配線との間の
前記絶縁基板上に形成されたグランドパターンを有する
ことを特徴とするディジタル・アナログ変換回路。 - 【請求項２】列設された複数の信号線および走査線と、 前記信号線および走査線の交点付近に形成された表示素
子と、 外部から供給されたデジタル画素データを所定のタイミ
ングで順次ラッチする第１のラッチ回路と、 前記第１のラッチ回路でラッチしたデータを同タイミン
グでラッチする第２のラッチ回路と、 前記第２のラッチ回路でラッチしたデータをアナログ画
素電圧に変換する請求項１に記載のディジタル・アナロ
グ変換回路と、を備え、 前記信号線のそれぞれには、前記ディジタル・アナログ
変換回路で変換されたアナログ画素電圧が供給されるこ
とを特徴とする液晶表示装置。 - 【請求項３】前記信号線および走査線と、前記表示素子
と、前記第１のラッチ回路と、前記第２のラッチ回路
と、前記ディジタル・アナログ変換回路とは、同一の絶
縁基板上に形成されることを特徴とする請求項２に記載
の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361230A JP2002164511A (ja) | 2000-11-28 | 2000-11-28 | ディジタル・アナログ変換回路および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361230A JP2002164511A (ja) | 2000-11-28 | 2000-11-28 | ディジタル・アナログ変換回路および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164511A true JP2002164511A (ja) | 2002-06-07 |
Family
ID=18832695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000361230A Withdrawn JP2002164511A (ja) | 2000-11-28 | 2000-11-28 | ディジタル・アナログ変換回路および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002164511A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008146423A1 (ja) * | 2007-05-25 | 2008-12-04 | Sharp Kabushiki Kaisha | 表示装置 |
-
2000
- 2000-11-28 JP JP2000361230A patent/JP2002164511A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008146423A1 (ja) * | 2007-05-25 | 2008-12-04 | Sharp Kabushiki Kaisha | 表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6504522B2 (en) | Active-matrix-type image display device | |
| KR100759974B1 (ko) | 액정 표시 장치 및 그의 구동 방법. | |
| JP3385301B2 (ja) | データ信号線駆動回路および画像表示装置 | |
| TWI386890B (zh) | 類比緩衝器，具有該類比緩衝器之顯示裝置及驅動該類比緩衝器之方法 | |
| JP2002229532A (ja) | 液晶表示装置及び液晶表示装置の駆動方法 | |
| JP4734514B2 (ja) | 駆動電圧をディスプレイパネルに提供するシステム | |
| JPH10153986A (ja) | 表示装置 | |
| KR20020013713A (ko) | 화상 표시 장치 및 그 구동 방법 | |
| JPH11259036A (ja) | マトリクスディスプレイ用デ―タラインドライバおよびマトリクスディスプレイ | |
| JP2004004243A (ja) | 表示装置および携帯端末 | |
| JP2006279452A (ja) | サンプルホールド回路および半導体装置 | |
| JP4161484B2 (ja) | 電気光学装置の駆動回路、電気光学装置および電子機器 | |
| JPH10253941A (ja) | マトリクス型画像表示装置 | |
| JP2004093887A (ja) | 表示装置 | |
| JPH11338431A (ja) | シフトレジスタ回路および画像表示装置 | |
| TW200306513A (en) | Planar display device | |
| JP2002164511A (ja) | ディジタル・アナログ変換回路および液晶表示装置 | |
| JP3968925B2 (ja) | 表示駆動装置 | |
| JP3201580B2 (ja) | アクティブマトリクス液晶表示装置およびその駆動方法 | |
| JP4692871B2 (ja) | 表示駆動装置及び表示装置 | |
| JP2005055616A (ja) | 表示装置及びその駆動制御方法 | |
| JP4047594B2 (ja) | 信号処理回路 | |
| JP4288849B2 (ja) | アクティブマトリクス型表示装置およびこれを用いた携帯端末 | |
| JP2004198672A (ja) | 表示装置および携帯端末 | |
| JP2004078184A (ja) | 液晶ディスプレー駆動装置と方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080205 |