JP4734514B2 - 駆動電圧をディスプレイパネルに提供するシステム - Google Patents

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Description

本発明は、ディスプレイパネルに関するものである。
液晶ディスプレイ（LCD）は、例えば、計算機、腕時計、カラーテレビ、コンピュータモニター、及び、その他の電子装置等、様々なアプリケーションに使用されている。最もよく見られるLCDはアクティブマトリクスLCDである。公知のアクティブマトリクスLCD中、各ピクチャエレメント（或いは、画素）は、薄膜トランジスタ（TFT）のマトリクス、及び、一つ、或いは、それ以上のキャパシタを用いて対応する。画素は、複数の行と列を有するアレイに配列、配線される。
特定の画素を操作する時、特定の行のスイッチングTFTが“オン”に切り換わり（電圧が充電される）、その後、対応する列上にデータ電圧を送出する。他の交差行はオフに切り換わるので、特定画素上のキャパシタだけが充電データを受信する。この印加電圧に対応するため、画素上の液晶セルはその極性を変化させ、よって、画素から反射する、或いは、画素を通過する光線量が変化する。画素の液晶セルにおいて、印加電圧の大きさが、画素からの反射光、或いは、通過光の量を決定する。
更に、システムオンガラス（System-on-glass）LCDは、様々なLCD駆動回路と機能を統合し、よって、外部の集積回路（IC）を必要とせず、低コスト、コンパクト、高信頼度のディスプレイを提供する。LCD等の集積駆動回路は、画素の行を選択する垂直駆動回路と、ディスプレイデータを選択した行の各画素に書き込む水平駆動回路と、からなる。
図１Aで示されるように、低温ポリシリコン（LTPS）工程の設計法則の制限により、各RGB画素のために、公知のダブルRGB画素ピッチ（double RGB pixel pitch）（２PP）は、各RGB画素中、一組のRGBアナログバッファとRGBデジタルーアナログコンバータ（DAC）を必要とする。例えば、サンプリングラッチは、水平シフトレジスタにより提供される制御信号に従って、デジタルデータバスDDBから、データ信号をサンプリングし、サンプリングラッチ（sampling latch）のサンプルデータは、イネーブル信号OEに従って、対応するホールドラッチ（holding latch）に出力される。ホールドラッチ中のデータ信号はRGBアナログ信号に転換されて、対応するRGBアナログバッファにより、対応する画素に出力される。よって、ディスプレイパネルは、図１Bで示されるように、フレーム領域の上下領域上に配置される二つの水平駆動回路を必要とする。
図２Aで示されるように、もう一つの水平駆動回路は小さい面積で、その操作タイミングチャートが図２Bで示される。図で示されるように、サンプリングラッチは、水平シフトレジスタにより提供される制御信号に従って、デジタルデータバスDDBから、RGBデータ信号をサンプリングし、サンプリングラッチ中のサンプリングデータは、イネーブル信号OEに従って、対応するホールドラッチに出力される。ホールドラッチ中のRデータ信号、Gデータ信号、及び、Bデータ信号は、データイネーブル信号DEとデマルチプレクサに従って、一つのDAコンバータにより順にRGBアナログ信号に転換され、一つのアナログバッファにより、対応するRGB画素に出力される。即ち、一つのDAコンバータと一アナログバッファがRGB画素に割り当てられ、これにより、水平駆動回路が占有する面積を減少させる。しかし、サンプリング、及び、ホールドラッチがRGB画素駆動回路の配置の幅を支配するので、この回路中、各RGB画素駆動回路は、ダブルRGB画素ピッチ（２PP）を必要とする。
上述の問題を解決するために、本発明は、駆動電圧をディスプレイパネルに提供するシステム、及び、方法を提供することを目的とする。
ディスプレイパネルの駆動電圧を提供するスステムが開示される。本システムの具体例は、第１のスイッチ信号、第２のスイッチ信号、及び第３のスイッチ信号を出力するタイミングコントローラと、各々が、データバスからのデータ信号に従って、アナログ電圧を生成して第１の画素及び第２の画素を駆動する複数の駆動ユニットと、第１の制御信号及び第２の制御信号を出力する水平シフトレジスタとを含む、映像を表示するシステムであって、前記複数の駆動ユニットの各々は、並列に設けられた複数の第１のサンプリングラッチと、並列に設けられた複数の第２のサンプリングラッチと、並列に設けられた複数の第１のホールドラッチと、並列に設けられた複数の第２のホールドラッチと、前記第１の制御信号に基づいて、前記データバスと前記複数の第１のサンプリングラッチの各々とをそれぞれ接続する複数の第１のスイッチ素子と、前記第２の制御信号又は前記第３のスイッチ信号に基づいて、前記複数の第１のサンプリングラッチの各々と前記複数の第１のサンプリングラッチの各々に対応する前記複数の第２のサンプリングラッチの各々とをそれぞれ接続する複数の第２のスイッチ素子と、前記第２のスイッチ信号に基づいて、前記第２のサンプリングラッチの各々と前記第２のサンプリングラッチの各々に対応する前記複数の第１のホールドラッチの各々とをそれぞれ接続する複数の第３のスイッチ素子と、前記第１のスイッチ信号に基づいて、前記第１のホールドラッチの各々と前記第１のホールドラッチの各々に対応する前記複数の第２のホールドラッチの各々とをそれぞれ接続する複数の第４のスイッチ素子と、を含む暫時記憶装置と、前記暫時記憶装置に結合され、前記第２のホールドラッチから出力されるデジタルデータを順にアナログ電圧に転換するデジタル−アナログ（DA）転換ユニットと、前記デジタル−アナログ（DA）転換ユニットからの前記アナログ電圧を一時的に蓄えるアナログバッファユニットと、イネーブル信号に従って、第１の画素又は第２の画素のいずれかに前記アナログ電圧を選択的に出力するデマルチプレクサとを含み、前記暫時記憶装置は、第１周期において、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第１のスイッチ素子及び前記第２のスイッチ素子をオンにすることで、前記複数の第２のサンプリングラッチに前記第１の画素のデータ信号をラッチし、その後に、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第２のスイッチ素子をオフにするとともに前記第１のスイッチ素子をオンに維持することで、前記複数の第１のサンプリングラッチに前記第２の画素のデータ信号をラッチし、第２周期において、前記第２のスイッチ信号及び前記第１のスイッチ信号によりそれぞれ前記第３のスイッチ素子及び前記第４のスイッチ素子を制御することで、前記第１の画素のデータ信号及び前記第２の画像のデータ信号をこの順に前記複数の第２のホールドラッチから前記デジタル−アナログ（DA）転換ユニットに出力する。
システムのもう一つの具体例は、第１のスイッチ信号、第２のスイッチ信号、及び第３のスイッチ信号を出力するタイミングコントローラと、データバスからのデータ信号に従って、アナログ電圧を生成して第１の画素及び第２の画素を駆動する少なくとも一つの駆動ユニットと、第１の制御信号及び第２の制御信号を出力する水平シフトレジスタとを含む、映像を表示するシステムであって、前記少なくとも一つの駆動ユニットは、並列に設けられた複数の第１のサンプリングラッチと、並列に設けられた複数の第２のサンプリングラッチと、並列に設けられた複数の第１のホールドラッチと、並列に設けられた複数の第２のホールドラッチと、前記第１の制御信号に基づいて、前記データバスと前記複数の第１のサンプリングラッチの各々とをそれぞれ接続する複数の第１のスイッチ素子と、前記第２の制御信号又は前記第３のスイッチ信号に基づいて、前記複数の第１のサンプリングラッチの各々と前記複数の第１のサンプリングラッチの各々に対応する前記複数の第２のサンプリングラッチの各々とをそれぞれ接続する複数の第２のスイッチ素子と、前記第２のスイッチ信号に基づいて、前記第２のサンプリングラッチの各々と前記第２のサンプリングラッチの各々に対応する前記複数の第１のホールドラッチの各々とをそれぞれ接続する複数の第３のスイッチ素子と、前記第１のスイッチ信号に基づいて、前記第１のホールドラッチの各々と前記第１のホールドラッチの各々に対応する前記複数の第２のホールドラッチの各々とをそれぞれ接続する複数の第４のスイッチ素子と、を含む暫時記憶装置と、前記暫時記憶装置に結合され、前記第２のホールドラッチから出力されるデータ信号を順にアナログ電圧に転換するデジタル−アナログ（DA）転換ユニットと、前記デジタル−アナログ（DA）転換ユニットからの前記アナログ電圧を一時的に蓄えるアナログバッファユニットと、イネーブル信号に従って、第１の画素又は第２の画素のいずれかに前記アナログ電圧を選択的に出力するデマルチプレクサとを含み、前記暫時記憶装置は、第１周期において、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第１のスイッチ素子及び前記第２のスイッチ素子をオンにすることで、前記複数の第２のサンプリングラッチに前記第１の画素のデータ信号をラッチして、その後に、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第２のスイッチ素子をオフにするとともに前記第１のスイッチ素子をオンに維持することで、前記複数の第１のサンプリングラッチに前記第２の画素のデータ信号をラッチし、第２周期において、前記第２のスイッチ信号及び前記第１のスイッチ信号によりそれぞれ前記第３のスイッチ素子及び前記第４のスイッチ素子を制御することで、前記第１の画素のデータ信号及び前記第２の画像のデータ信号をこの順に前記複数の第２のホールドラッチから前記デジタル−アナログ（DA）転換ユニットに出力する。
一駆動ユニットが、一組のDA転換ユニット、デジタルデータサンプリング、ホールドユニット、アナログバッファユニット、デマルチプレクサを共用することにより、二つの対応する画素を順に駆動するので、全ドライバのバッファとDAコンバータ総数が減少し、各駆動ユニットは、ダブルRGB画素ピッチ（２PP）の幅制限内で実行できる。よって、ディスプレイパネルの周辺領域の使用を減少させることができる。
ディスプレイパネルの駆動電圧を提供するシステムの具体例は図３Aと図３Bで示される。図３Aと図３Bで示されるように、データドライバ３００は、水平シフトレジスタ３１、ORゲートOR１〜ORN、及び、デジタルデータバスDDBに結合されるN駆動ユニット３０_１〜３０_N、からなる。データドライバ３００は、ホストシステムからのデジタルデータを受信し、対応するアナログ電圧をディスプレイの対応する画素P１〜P２Nに提供する。例えば、デジタルデータは１８ビット、或いは、２４ビットのデジタルデータであるが、これに制限されない。
水平シフトレジスタ３１は、二組の制御信号SR１_OUT１〜SR１_OUTN 、及び、 SR２_OUT１〜SR２_OUTNを生成し、N駆動ユニット３０_１〜３０_Nを制御する。例えば、図３Cで示される制御信号のタイミングチャートのように、水平シフトレジスタ３１は、制御信号SR１_OUT１~SR１_OUTN、制御信号SR２_OUT１~SR２_OUTNを順に生成する。スイッチ信号OE１〜OE３は、図５で示されるタイミングコントローラー５１０により提供される。本具体例において、スイッチ信号OE４は、スイッチ信号OE３と制御信号SR２_OUT１〜SR２_OUTNに従って、ORゲートOR１〜ORNにより生成される。
各駆動ユニット３０_１〜３０_Nは、ダブルRGB画素ピッチ（２PP）の幅の制限内で実行され、暫時記憶装置３２、デジタルーアナログ（DA）転換ユニット３４、アナログバッファユニット３６、デマルチプレクサ３８を含む。各駆動ユニットは、それぞれ、データバスDDBからのデジタルデータに従って、アナログ電圧を生成し、対応する画素P１〜P２Nを順に駆動する。
暫時記憶装置３２は、第一週期中、制御信号SR１_OUT１とSR２_OUT１に従って、デジタルデータ（図示しない）を順に保存し、第二周期中、スイッチ信号OE１〜OE３に従って、デジタルデータを出力する。暫時記憶装置３２は、直列された四組のラッチ、つまり、サンプリングラッチSL１１〜SL１m 、及び、 SL２１〜SL２m 、及び、ホールドラッチHL１１〜HL１m 、及び、 HL２１〜HL２m、及び、 四組のスイッチ素子SW1、SW2、SW3 、SW4を含む。
スイッチ素子SW１は、デジタルデータバスDDBとサンプリングラッチSL１１〜SL１m間に結合され、制御信号SR１_OUT１により制御される。スイッチ素子SW２は、サンプリングラッチSL１１〜SL１mとサンプリングラッチSL２１〜SL２m間に結合され、スイッチ信号OE４により制御される。スイッチ素子SW３は、サンプリングラッチSL２１〜SL２m とホールドラッチHL１１〜HL１m間に結合され、スイッチ信号OE２により制御される。スイッチ素子SW４は、ホールドラッチHL１１〜HL１mとホールドラッチHL２１〜HL２m間に結合され、スイッチ信号OE１により制御される。
デジタルーアナログ（DA）転換ユニット３４は、暫時記憶装置３２からのNデジタルデータを、Nアナログ電圧に順に転換する。例えば、DA転換ユニット３４は、暫時記憶装置３２からの１８ビット、或いは、２４ビットのデジタルデータを、RGBアナログ電圧、例えば、AV１、或いは、AV２に転換し、一度で対応する画素に提供する。つまり、DA転換ユニット３４は、暫時記録装置３２からのデジタルデータを、RGBアナログ電圧AV１とAV２に順に転換し、対応する画素に提供する。アナログバッファユニット３６は、DA転換ユニット３６からのNアナログ電圧、例えば、AV１とAV２を一時的に蓄える。デマルチプレクサ３８は、イネーブル信号DEに従って、Nアナログ電圧、例えば、AV１とAV２を選択的に対応する画素に出力する。例えば、デマルチプレクサ３８は、イネーブル信号に従って、アナログ電圧AV１を第一画素P１に、アナログ電圧AV２を第二画素P２に順に出力する。本具体例において、イネーブル信号は、図５で示されるタイミングコントローラー５１０により提供されるデータイネーブル信号である。
図３Aと図３Bを参照すると、時間周期ｔ０〜ｔ１時、制御信号SR２_OUT１が高くなるので、ORゲートOR１から出力されるスイッチ信号OE４も高くなる。制御信号 SR１_OUT１ とスイッチ信号OE４が高くなる時、駆動回路３０_１中、スイッチ素子SW１とSW２が共にオンになり、よって、データバスDDB上のホストシステム（図示しない）からの第一デジタルデータは、駆動ユニット３０_１中のラッチSL１１〜SL１m 、及び、 SL２１〜SL２mに保存される。
時間周期ｔ１〜ｔ２時、制御信号SR２_OUT１が低くなるので、ORゲートOR１から出力されるスイッチ信号OE４も低くなる。制御信号SR１_OUT１が高くなり、スイッチ信号OE４が低くなる時、駆動ユニット３０_１中、スイッチ素子SW１は導通を維持し、スイッチ素子SW２はオフになり、これにより、データバスDDB上のホストシステムからの第二デジタルデータは、ラッチSL１１〜SL１mに保存される。つまり、第一、及び、第二デジタルデータは、制御信号SR１_OUT１とSR２_OUT１に従って、駆動ユニット３０_１のラッチSL２１〜SL２mとSL１１〜SL１mに保存される。
時間周期ｔ２〜ｔ３の間、制御信号SR２_OUT２が高くなるので、ORゲートOR２から出力されるスイッチ信号OE４も高くなる。制御信号SR１_OUT１とスイッチ信号OE４が高くなる時、駆動ユニット３０_２中、スイッチ素子SW１とSW2は共にオンになり、これにより、データバスDDB上のホストシステムからの第三デジタルデータは、ラッチSL１１〜SL１mとSL２１〜SL２mに保存される。
時間周期ｔ３〜ｔ４の間、制御信号SR２_OUT２が低くなるので、ORゲートOR２から出力されるスイッチ信号OE４も低くなる。制御信号SR１_OUT２が高くなり、スイッチ信号OE４が低くなる時、駆動ユニット３０_２中、スイッチ素子SW１は導通を維持し、スイッチ素子SW2はオフになり、これにより、データバスDDB上のホストシステムからの第四デジタルデータは、ラッチSL１１〜SL１mとSL２１〜SL２mに保存される。つまり、第三、及び、第四デジタルデータは、制御信号SR１_OUT２とSR２_OUT２に従って、駆動ユニット３０_２のラッチSL２１〜SL２mとSL１１〜SL１mに保存される。
時間周期ｔ４〜ｔ５の間、データバスDDB上のホストシステムからの第五デジタルデータは、駆動ユニット３０_３中のラッチSL１１〜SL１mとSL２１〜SL２mに保存される。時間周期ｔ５〜ｔ６の間、データバスDDB上のホストシステムからの第六デジタルデータは、駆動ユニット３０_３中のラッチSL１１〜SL１mに保存される。つまり、第五、及び、第六デジタルデータは、制御信号SR１_OUT３とSR２_OUT３に従って、駆動ユニット３０_３のラッチSL２１〜SL２mとSL１１〜SL１mに順に保存され、以下同様である。時間周期ｔ７〜ｔ８の間、データバスDDB上のホストシステムからの第２N-1デジタルデータは、駆動ユニット３０_N中のラッチSL１１〜SL１mとSL２１〜SL２mに保存される。時間周期ｔ８〜ｔ９の間、データバスDDB上のホストシステムからの第２Nデジタルデータは、駆動ユニット３０_N中のラッチSL１１〜SL１mに保存される。つまり、第２N-1、及び、第２Nデジタルデータは、制御信号SR１_OUTNとSR２_OUTNに従って、駆動ユニット３０_NのラッチSL２１〜SL２mとSL１１〜SL１mに順に保存される。総合すると、第一デジタルデータから第２Nデジタルデータは、第一周期T１中、水平シフトレジスタ２０により提供される制御信号SR１_OUT１〜SR１_OUTN、及び、SR２_OUT１〜SR２_OUTNに従って、駆動ユニット３０_１〜３０_N中のラッチに順に保存される。
時間周期ｔ９〜ｔ１０の間、スイッチ信号OE１とOE２が共に高くなり、駆動ユニット３０_１〜３０_３N中のスイッチ素子SW３とSW４がオンになり、これにより、駆動ユニット３０_１〜３０_N中のラッチSL２１〜SL２mに保存されるデジタルデータは、ホールドラッチHL２１〜HL２mと対応するDA転換ユニット３４に出力される。例えば、駆動ユニット３０_１と３０_２中のラッチSL２１〜SL２m中に保存される第一、及び、第三デジタルデータは、ホールドラッチHL２１〜HL２m、及び、対応するDA転換ユニット３４に出力され、以下同様である。
よって、対応するDA転換ユニット３４は、受信したデジタルデータをアナログ電圧に転換し、対応するアナログバッファユニット３６に出力し、対応するアナログバッファユニット３６はアナログ電圧を一時的に蓄える。例えば、駆動ユニット３０_１と３０_２中のDA転換ユニット３４は、第一、及び、第三デジタルデータをアナログ電圧AV１、及び、AV３に転換し、アナログバッファユニット３６に出力し、アナログバッファユニット３６は、アナログ電圧AV１とAV３を一時的に蓄え、以下同様である。
時間ｔ１０において、スイッチ信号OE１が低くなり、スイッチ素子SW４がオフになり、スイッチ素子SW３が導通を維持する。時間周期ｔ１１〜ｔ１２の間、スイッチ信号OE３が高くなり、スイッチ信号OE４も高くなり、よって、スイッチ素子SW２がオンになる。スイッチ素子SW２がオンになり、スイッチ素子SW３が導通を維持する時、駆動ユニット３０_１〜３０_N中のラッチSL１１〜SL１mに保存されたデジタルデータは、ホールドラッチHL１１〜HL１mに出力される。例えば、駆動ユニット３０_１と３０_２中のラッチSL１１〜SL１mに保存された第二、及び、第四デジタルデータは、ホールドラッチHL１１〜HL１mに出力され、以下同様である。
時間ｔ１２において、スイッチ信号OE２とOE３が共に低くなるので、スイッチ素子SW２とSW３は共にオフになる。時間周期ｔ１２〜ｔ１４の間、データイネーブル信号DE[０]が高くなり、デマルチプレクサ３８はアナログバッファユニット３６中で一時的に蓄えられたアナログ電圧を対応する画素に出力する。例えば、デマルチプレクサ３８は、イネーブル信号に従って、アナログ電圧AV１を画素P１に、アナログ電圧AV３を画素P３に、アナログ電圧AV２N−３を画素P２N−３に、アナログ電圧AV２N−１を画素P２N−１に出力し、以下同様である。時間ｔ１４時、データイネーブル信号DE[０]が低くなり、デマルチプレクサ３８は、アナログバッファユニット３６中で一時的に蓄えられるアナログ電圧の出力を停止する。
時間周期ｔ１５〜ｔ１６の間、スイッチ信号OE１は高くなり、駆動ユニット３０_１〜３０_N中のスイッチ素子SW４はオンになり、これにより、駆動ユニット３０_１〜３０_N中のラッチHL１１〜HL１mに保存されたデジタルデータは、ホールドラッチHL２１〜HL２mと対応するDA転換ユニット３４に出力される。例えば、駆動ユニット３０_１〜３０_２中のラッチHL１１〜HL１mに保存された第二、及び、第四デジタルデータは、ホールドラッチHL２１〜HL２mと対応するDA転換ユニット３４に出力され、以下同様である。
よって、対応するDA転換ユニット３４は、受信したデジタルデータをアナログ電圧に転換し、対応するアナログバッファユニット３６に出力し、対応するアナログバッファユニット３６はアナログ電圧を一時的に蓄える。例えば、駆動ユニット３０_１と３０_２中のDA転換ユニット３４は、第二、第四デジタルデータをアナログ電圧AV２とAV４に転換し、アナログバッファユニット３６に出力し、アナログバッファユニット３６はアナログ電圧AV２とAV４を一時的に蓄え、以下同様である。
時間周期ｔ１７〜ｔ２０の間、データイネーブル信号DE[１]が高くなり、デマルチプレクサ３８は、アナログバッファユニット３６中に一時的に蓄えられたアナログ電圧を対応する画素に出力する。例えば、デマルチプレクサ３８は、イネーブル信号に従って、アナログ電圧AV２を対応する画素P２に、アナログ電圧AV４を対応する画素P４に、アナログ電圧AV２N−２を画素P２N−２に、アナログ電圧AV２Nを画素P２Nに出力し、以下同様である。ｔ２０において、データイネーブル信号DE[１]が低くなり、デマルチプレクサ３８は、アナログバッファユニット３６中で一時的に蓄えられたアナログ電圧の出力を停止する。
時間周期ｔ９〜ｔ２０中、駆動ユニット３０_１〜３０_２は、アナログ電圧を対応する画素に出力し、周期ｔ１３〜ｔ２１中、新しいデジタルデータをラッチSL１１〜SL１m及びＳＬ２１〜ＳＬ2mに保存する。操作は、周期T１と同様であり、詳述を省略する。即ち、周期T２中、駆動ユニット３０_１〜３０_Nは、２Nアナログ電圧を対応する画素P１〜P２Nに出力し、新しいデジタルデータを受信する。
本具体例において、一つの駆動ユニットが、一組のDA転換ユニット、デジタルデータサンプリング、ホールドユニット、アナログバッファユニット、デマルチプレクサを共用することにより、二つの対応する画素を順に駆動するので、全ドライバのバッファとDAコンバータ総数が減少し、各駆動ユニットは、ダブルRGB画素ピッチ（２PP）の幅制限内で実行できる。よって、ディスプレイパネルの周辺領域の使用を減少させることができる。
図４Aと図４Bは、駆動電圧をディスプレイパネルに提供するシステムの具体例を示す。図で示されるように、データドライバ４００は、水平シフトレジスタ４１、ORゲートOR１"〜OR２N"、デジタルデータバスDDBに結合されるN駆動ユニット４０_１〜４０_N、を含む。データドライバは、ホストシステムからのデジタルデータを受信し、対応するアナログ電圧を、ディスプレイパネルの対応する画素P１〜P３Nに提供する。
水平シフトレジスタ４１は、三組の制御信号SR１_OUT1〜SR１_OUTN、 SR２_OUT１〜SR２_OUTN 、及び、SR３_OUT１〜SR３_OUTNを生成し、N駆動ユニット４０_１〜４０_Nを制御する。例えば、水平シフトレジスタ４１は、制御信号SR１_OUT１〜SR1_OUTN、制御信号SR２_OUT１〜SR２_OUTN、及び、SR３_OUT１〜SR３_OUTNを順に生成し、制御信号のタイミングチャートが図４Bで示される。スイッチ信号OE１〜OE５は、図５で示されるタイミングコントローラー５１０により提供される。
各駆動ユニット４０_１〜４０_Nは、トリプルRGB画素ピッチ（３PP）の幅内で実行され、それぞれ、暫時記憶装置４２、デジタルーアナログ（DA）転換ユニット４４、アナログバッファユニット４６、デマルチプレクサ４８、からなり、データバスDDBからのデジタルデータに従って、アナログ電圧を生成し、対応する画素P１〜P３Nを順に駆動する。
暫時記憶装置４２は、第一週期中、制御信号SR１_OUT１、SR２_OUT１、及び、SR３_OUT１に従って、デジタルデータ（図示しない）を順に保存し、第二周期中、スイッチ信号OE１〜OE５に従って、デジタルデータを出力する。暫時記憶装置４２は、直列された六組のラッチを有し、サンプリングラッチSL１１〜SL１m 、SL２１〜SL２m 、SL３１〜SL３m 、及び、ホールドラッチHL１１〜HL１m 、HL２１〜HL２m、及び、HL３１〜HL３m、六組のスイッチ素子SW1〜SW６である。
スイッチ素子SW１は、デジタルデータバスDDBとサンプリングラッチSL１１〜SL１m間に結合され、制御信号SR１_OUT１により制御される。スイッチ素子SW２は、サンプリングラッチSL１１〜SL１mとサンプリングラッチSL２１〜SL２m間に結合され、スイッチ信号OE６により制御される。スイッチ素子SW３は、サンプリングラッチSL２１〜SL２m とサンプリングラッチSL３１〜SL３m間に結合され、スイッチ信号OE７により制御される。スイッチ素子SW４は、サンプリングラッチSL３１〜SL３mとホールドラッチHL１１〜HL１m間に結合され、スイッチ信号OE３により制御される。スイッチ素子SW５は、ホールドラッチHL１１〜HL１mとホールドラッチHL２１〜HL２m間に結合され、スイッチ信号OE２により制御される。スイッチ素子SW６は、ホールドラッチHL２１〜HL２mとホールドラッチHL３１〜HL３m間に結合され、スイッチ信号OE１により制御される。例えば、駆動ユニット４０_１において、スイッチ信号OE６は、制御信号SR２_OUT１とスイッチ信号OE５に従って、ORゲートOR２"により出力され、スイッチ信号OE７は、制御信号SR３_OUT１とスイッチ信号OE４に従って、ORゲートOR１"により出力される。駆動ユニット４０_２において、スイッチ信号OE６は、制御信号SR２_OUT２とスイッチ信号OE５に従って、ORゲートOR４により出力され、スイッチ信号OE７は、制御信号SR３_OUT２とスイッチ信号OE４に従って、ORゲートOR３"により出力され、以下同様である。
デジタルーアナログ（DA）転換ユニット４４は、暫時記憶装置４２からのNデジタルデータを、Nアナログ電圧に順に転換する。例えば、DA転換ユニット４４は、暫時記憶装置４２からの１８ビット、或いは、２４ビットのデジタルデータを、RGBアナログ電圧、例えば、AV１、AV２、或いは、AV３に転換し、一度で対応する画素に提供する。即ち、DA転換ユニット４４は、暫時記憶装置４２からのデジタルデータを、RGBアナログ電圧AV１、AV２、或いは、AV３に順に転換し、対応する画素P１〜P３に提供する。アナログ転換ユニット４６は、DA転換ユニット４４からの、例えば、AV１、AV２、及び、AV３のNアナログ電圧を一時的に蓄える。デマルチプレクサ４８は、イネーブル信号に従って、AV１、AV２、及び、AV３等のNアナログ電圧を選択的に対応する画素P１〜P３に提供する。例えば、デマルチプレクサ４８は、イネーブル信号に従って、アナログ電圧AV１を第一画素P１に、アナログ電圧AV２を第二画素P２に、及び、アナログ電圧AV３を第三画素P３に順に出力する。本具体例において、イネーブル信号は、図５で示されるタイミングコントローラー５１０により提供されるデータイネーブル信号である。
図４Cは、図４Aと図４Bで示されるデータドライバの制御タイミングチャートである。データドライバの操作は図３Aと図３Bで示されるドライバ３００と同様であり、詳述を省略する。簡単に言えば、第一デジタルデータから第三デジタルデータは、第一周期T１中、水平シフトレジスタ４１により提供される制御信号SR１_OUT１〜SR１_OUTN、 SR２_OUT１〜SR２_OUTN 、及び、 SR１_OUT１〜SR１_OUTNに従って、駆動ユニット４０_１〜４０_N中のラッチに順に保存される。駆動ユニット４０_１〜４０_Nは、第二周期T２中、３Nアナログ電圧を対応する画素P１〜P３Nに出力し、新しいデジタルデータを受信する。
本具体例において、一つの駆動ユニットが、一組のDA転換ユニット、デジタルデータサンプリング、ホールドユニット、アナログバッファユニット、デマルチプレクサを共用することにより、三つの対応する画素を順に駆動するので、全ドライバのバッファとDAコンバータ総数が減少し、各駆動ユニットは、トリプルRGB画素ピッチ（３PP）の幅制限内で実行できる。よって、ディスプレイパネルの周辺領域の使用を更に減少させることができる。
図５は、システムのもう一つの具体例、この場合、駆動電圧を供給するディスプレイを示す図である。図５で示されるように、ディスプレイパネル５００は、好ましくは、SOGにより一つの基板上に整合される上述のデータドライバ３００／４００、タイミングコントローラー５１０、画素アレイ５２０、スキャンドライバ５３０、シンクロナイザー５４０を含む。タイミングコントローラーは、スイッチ信号OE１〜OE５とイネーブル信号DEをデータドライバ３００／４００に提供し、クロック信号をシンクロナイザー５４０に提供する。画素アレイ５２０は、マトリクスに排列されるカラー画素、複数のデータライン、及び、複数のスキャンラインを含み、各画素はRGBサブピクセルを有する。データドライバ３００／４００は、アナログ駆動電圧を生成して画素アレイ５２０に提供し、ゲートドライバ５３０は、スキャン信号を画素アレイ５２０に提供し、スキャンラインが駆動されるか、或いは、中止される。画素アレイ５２０は、データドライバ３００／４００からのアナログ駆動電圧に従って、カラーイメージを生成する。シンクロナイザー５４０は、ホストシステムからのデジタルデータをクロック信号と同期化し、ディスプレイパネル５００は、有機発光パネル、エレクトロルミネセントパネル、或いは、液晶ディスプレイパネルで、様々な他の技術が他の具体例に用いられる。
ラッチ、アナログバッファ、及び、DA転換ユニットを共用することにより、本発明のデジタルデータドライバとLCDの具体例は、配置面積を減少させることができ、よって、効果的に配置とワイヤールーティングの困難度を排除する。ある具体例のデータドライバ中の各駆動ユニットは、ダブルRGB画素ピッチの幅制限に基づいて実行され、２つの対応する画素を駆動するか、或いは、トリプルRGB画素ピッチの幅制限に基づいて実行し、三つの対応する画素を駆動し、ディスプレイパネルは、図１Aで示される二つのデータドライバを使用するのではなく、単一データドライバを用い、N画素を駆動する。更に、ディスプレイパネルは単一データドライバだけを必要とするので、一つのシンクロナイザーだけで、ホストシステムからのデジタルデータをタイミングコントローラーからのクロック信号と同期化させ、よって、入力データを二つのデータドライバに分割するデータ処理回路は省略できる。
この他、ディスプレイパネルの解像度／或いは、画素アレイ密度が増加する時、小さい画素ピッチ幅により、ラッチ、アナログバッファ、及び、DA転換ユニットのワイヤルーティングのレイアウト困難度が増加する。ある具体例において、データドライバ３００の各駆動ユニットは、ダブルRGB画素ピッチの幅の制限内で、２つの対応する画素を駆動し、各データドライバ４００の駆動ユニットは、トリプルRGB画素ピッチの幅の制限内で、３つの対応する画素を駆動する。各データドライバ３４Aと３４Bが、ドライバ３００／４００等のデータドライバにより実行される時、同一の配置領域下で、更に多くの画素を駆動することができ、これにより、ディスプレイパネルの解像度／或いは、画素アレイ密度が増加する。
図６は、駆動電圧を提供する電子装置の具体例を示す図である。特に、電子装置６００は、図５で示される上述のディスプレイパネルを使用する。電子装置６００は、PDA、ノート型パソコン、タブレット型PC、携帯電話、デジタルカメラ、カーディスプレイ、或いは、ディスプレイモニター装置、等の装置である。
一般に、電子装置６００は、ハウジング６１０、ディスプレイパネル５００、DC／DCコンバータ６２０、からなるが、これに限定されない。操作上、DC／DCコンバータ６２０は、ディスプレイパネル５００に電力を供給し、ディスプレイパネル５００はカラーイメージを表示する。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
公知のデータドライバを示す図である。 図１で示される公知データを有する公知のディスプレイパネルを示す図である。 もう一つの公知のデータドライバを示す図である。 図２Aで示されるデータドライバのタイミング制御図である。 データドライバの具体例を示す図である。 データドライバの具体例を示す図である。 図３Aと図３Bで示されるデータドライバのタイミング制御図である。 データドライバのもう一つの具体例を示す図である。 データドライバのもう一つの具体例を示す図である。 図４Aと図４Bで示されるデータドライバのタイミング制御図である。 ディスプレイパネルのもう一つの具体例を示す図である。 電子装置の具体例を示す図である。
符号の説明
300、400：データドライバ；
31、41：水平シフトレジスタ；
32、42：暫時記憶装置；
34、44：デジタルーアナログ（DA）転換ユニット
36、46：アナログバッファユニット；
38、48：デマルチプレクサ；
500：ディスプレイパネル；
510：タイミングコントローラー；
520：画素アレイ；
530：スキャンドライバ；
540：シンクロナイザー；
600：電子装置；
610：ハウジング；
620：DC/DCコンバータ；
DDB：デジタルデータバス；
OE：イネーブル信号；
OR1~ORN、OR1"~OR2N"：ゲート；
30_1~30_N、40_1~40_N：駆動ユニット；
P1~P3N：画素；
SR1_OUT1~SR1_OUTN、SR2_OUT1~SR2_OUTN、SR3_OUT1~SR3_OUTN：制御信号；
OE1~OE7：スイッチ信号；
SL11~SL1m、SL21~SL2m、SL31~SL3m：サンプリングラッチ；
HL11~HL1m、HL21~HL2m、HL31~HL3m；ホールドラッチ；
SW1~SW6：スイッチ素子；
AV1~AV3N：アナログ電圧

Claims (13)

  1. 第１のスイッチ信号、第２のスイッチ信号、及び第３のスイッチ信号を出力するタイミングコントローラと、
    各々が、データバスからのデータ信号に従って、アナログ電圧を生成して第１の画素及び第２の画素を駆動する複数の駆動ユニットと、
    第１の制御信号及び第２の制御信号を出力する水平シフトレジスタと、
    を含む、映像を表示するシステムであって、
    前記複数の駆動ユニットの各々は、
    並列に設けられた複数の第１のサンプリングラッチと、
    並列に設けられた複数の第２のサンプリングラッチと、
    並列に設けられた複数の第１のホールドラッチと、
    並列に設けられた複数の第２のホールドラッチと、
    前記第１の制御信号に基づいて、前記データバスと前記複数の第１のサンプリングラッチの各々とをそれぞれ接続する複数の第１のスイッチ素子と、
    前記第２の制御信号又は前記第３のスイッチ信号に基づいて、前記複数の第１のサンプリングラッチの各々と前記複数の第１のサンプリングラッチの各々に対応する前記複数の第２のサンプリングラッチの各々とをそれぞれ接続する複数の第２のスイッチ素子と、
    前記第２のスイッチ信号に基づいて、前記第２のサンプリングラッチの各々と前記第２のサンプリングラッチの各々に対応する前記複数の第１のホールドラッチの各々とをそれぞれ接続する複数の第３のスイッチ素子と、
    前記第１のスイッチ信号に基づいて、前記第１のホールドラッチの各々と前記第１のホールドラッチの各々に対応する前記複数の第２のホールドラッチの各々とをそれぞれ接続する複数の第４のスイッチ素子と、
    を含む暫時記憶装置と、
    前記暫時記憶装置に結合され、前記第２のホールドラッチから出力されるデジタルデータを順にアナログ電圧に転換するデジタル−アナログ（DA）転換ユニットと、
    前記デジタル−アナログ（DA）転換ユニットからの前記アナログ電圧を一時的に蓄えるアナログバッファユニットと、
    イネーブル信号に従って、第１の画素又は第２の画素のいずれかに前記アナログ電圧を選択的に出力するデマルチプレクサとを含み、
    前記暫時記憶装置は、第１周期において、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第１のスイッチ素子及び前記第２のスイッチ素子をオンにすることで、前記複数の第２のサンプリングラッチに前記第１の画素のデータ信号をラッチし、その後に、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第２のスイッチ素子をオフにするとともに前記第１のスイッチ素子をオンに維持することで、前記複数の第１のサンプリングラッチに前記第２の画素のデータ信号をラッチし、第２周期において、前記第２のスイッチ信号及び前記第１のスイッチ信号によりそれぞれ前記第３のスイッチ素子及び前記第４のスイッチ素子を制御することで、前記第１の画素のデータ信号及び前記第２の画像のデータ信号をこの順に前記複数の第２のホールドラッチから前記デジタル−アナログ（DA）転換ユニットに出力する
    ことを特徴とするシステム。
  2. 更に、シンクロナイザーを含み、
    前記タイミングコントローラは、クロック信号を生成して前記シンクロナイザーに出力し、
    前記シンクロナイザーは、前記データ信号と前記クロック信号を同期させることを特徴とする請求項１に記載のシステム。
  3. 更に、ディスプレイパネルを含み、前記複数の駆動ユニットは、前記ディスプレイパネルの一部分であることを特徴とする請求項１に記載のシステム。
  4. 更に、電子装置を含み、前記電子装置は、
    前記ディスプレイパネルと、
    前記ディスプレイパネルに給電し、イメージを表示する電源と、
    からなることを特徴とする請求項３に記載のシステム。
  5. 前記システムは、PDA、ディスプレイモニター、ノート型パソコン、デジタルカメラ、カーディスプレイ、タブレット型PC、或いは、携帯電話等の装置であることを特徴とする請求項４に記載のシステム。
  6. 前記ディスプレイパネルは、有機発光パネル、エレクトロルミネセントパネル、或いは、LCDパネルであることを特徴とする請求項３に記載のシステム。
  7. 第１のスイッチ信号、第２のスイッチ信号、及び第３のスイッチ信号を出力するタイミングコントローラと、
    データバスからのデータ信号に従って、アナログ電圧を生成して第１の画素及び第２の画素を駆動する少なくとも一つの駆動ユニットと、
    第１の制御信号及び第２の制御信号を出力する水平シフトレジスタと、
    を含む、映像を表示するシステムであって、
    前記少なくとも一つの駆動ユニットは、
    並列に設けられた複数の第１のサンプリングラッチと、
    並列に設けられた複数の第２のサンプリングラッチと、
    並列に設けられた複数の第１のホールドラッチと、
    並列に設けられた複数の第２のホールドラッチと、
    前記第１の制御信号に基づいて、前記データバスと前記複数の第１のサンプリングラッチの各々とをそれぞれ接続する複数の第１のスイッチ素子と、
    前記第２の制御信号又は前記第３のスイッチ信号に基づいて、前記複数の第１のサンプリングラッチの各々と前記複数の第１のサンプリングラッチの各々に対応する前記複数の第２のサンプリングラッチの各々とをそれぞれ接続する複数の第２のスイッチ素子と、
    前記第２のスイッチ信号に基づいて、前記第２のサンプリングラッチの各々と前記第２のサンプリングラッチの各々に対応する前記複数の第１のホールドラッチの各々とをそれぞれ接続する複数の第３のスイッチ素子と、
    前記第１のスイッチ信号に基づいて、前記第１のホールドラッチの各々と前記第１のホールドラッチの各々に対応する前記複数の第２のホールドラッチの各々とをそれぞれ接続する複数の第４のスイッチ素子と、
    を含む暫時記憶装置と、
    前記暫時記憶装置に結合され、前記第２のホールドラッチから出力されるデータ信号を順にアナログ電圧に転換するデジタル−アナログ（DA）転換ユニットと、
    前記デジタル−アナログ（DA）転換ユニットからの前記アナログ電圧を一時的に蓄えるアナログバッファユニットと、
    イネーブル信号に従って、第１の画素又は第２の画素のいずれかに前記アナログ電圧を選択的に出力するデマルチプレクサとを含み、
    前記暫時記憶装置は、第１周期において、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第１のスイッチ素子及び前記第２のスイッチ素子をオンにすることで、前記複数の第２のサンプリングラッチに前記第１の画素のデータ信号をラッチし、その後に、前記第１の制御信号及び前記第２の制御信号に基づいて、それぞれ前記第２のスイッチ素子をオフにするとともに前記第１のスイッチ素子をオンに維持することで、前記複数の第１のサンプリングラッチに前記第２の画素のデータ信号をラッチし、第２周期において、前記第２のスイッチ信号及び前記第１のスイッチ信号によりそれぞれ前記第３のスイッチ素子及び前記第４のスイッチ素子を制御することで、前記第１の画素のデータ信号及び前記第２の画像のデータ信号をこの順に前記複数の第２のホールドラッチから前記デジタル−アナログ（DA）転換ユニットに出力する
    ことを特徴とするシステム。
  8. 前記暫時記憶装置は、前記第１周期に、前記第１の制御信号により前記第１のスイッチ素子を導通し、かつ前記第２の制御信号により前記第２のスイッチ素子を導通することで、前記複数の第２のサンプリングラッチに前記第１の画素のデータ信号をラッチし、その後、前記第１の制御信号により前記第１のスイッチ素子を導通し、かつ前記第２の制御信号により前記第２のスイッチ素子を不導通にすることで、前記第２の画素のデータ信号を前記第１のサンプリングラッチにラッチすることを特徴とする請求項７に記載のシステム。
  9. 前記暫時記憶装置は、前記第２周期に、前記第２のスイッチ信号により前記第３のスイッチ素子を導通し、かつ前記第１のスイッチ信号により前記第４のスイッチ素子を導通することで、前記複数の第２のホールドラッチに前記第１の画素のデータ信号をラッチするとともに、前記デジタル−アナログ（DA）転換ユニットに出力し、その後、前記第２のスイッチ信号により前記第３のスイッチ素子を導通し、かつ前記第３のスイッチ信号により前記第２のスイッチ素子を導通することで、前記第２の画素のデータ信号を前記第１のホールドラッチにラッチすることを特徴とする請求項８に記載のシステム。
  10. 前記暫時記憶装置は、前記第２周期に、前記第１のスイッチ信号により前記第４のスイッチ素子を導通し、前記第２の画素のデータ信号を前記第２のホールドラッチにラッチするとともに、前記デジタル−アナログ（DA）転換ユニットに出力することを特徴とする請求項９に記載のシステム。
  11. 前記第２周期に、前記駆動ユニットは、前記第１の画素のデータ信号に基づく前記アナログ電圧及び前記第２の画素のデータ信号に基づく前記アナログ電圧をそれぞれ対応する画素に順に出力し、ともに、前記駆動ユニットは、前記第１の画素の次のデータ信号と第２の画素の次のデータ信号を順に受信することを特徴とする請求項１０に記載のシステム。
  12. 前記駆動ユニットに必要な幅はダブルRGB画素ピッチ（２PP）より小さいことを特徴とする請求項７に記載のシステム。
  13. 前記第１の画素と前記第２の画素は、互いに近接して画素アレイ中に位置することを特徴とする請求項１１に記載のシステム。
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