JP2002333866A - 駆動回路および表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】素子数を削減することによって、低消費電流化
と装置コストの低減とレイアウト面積の低減とを達成す
ることが可能な駆動回路を提供する。 【解決手段】この駆動回路は、デジタルデータを取り込
むデータ取り込み部（１、２ａ〜２ｃ、３、４ａ〜４
ｃ、５ａ〜５ｃ、６、７ａ〜７ｃ）と、取り込んだデジ
タルデータをデジタル／アナログ変換してアナログデー
タを出力するデジタル／アナログ変換部（８、９）と、
デジタル／アナログ変換部から出力されるアナログデー
タをデータ線に書き込むためのデータ書き込み部（１
０、１１ａ〜１１ｃ）とを備えている。そして、デジタ
ル／アナログ変換部を構成するデコーダ＆データラッチ
回路８およびＤＡＣ回路９が、ＲＧＢデータに対して共
用化されている。
と装置コストの低減とレイアウト面積の低減とを達成す
ることが可能な駆動回路を提供する。 【解決手段】この駆動回路は、デジタルデータを取り込
むデータ取り込み部（１、２ａ〜２ｃ、３、４ａ〜４
ｃ、５ａ〜５ｃ、６、７ａ〜７ｃ）と、取り込んだデジ
タルデータをデジタル／アナログ変換してアナログデー
タを出力するデジタル／アナログ変換部（８、９）と、
デジタル／アナログ変換部から出力されるアナログデー
タをデータ線に書き込むためのデータ書き込み部（１
０、１１ａ〜１１ｃ）とを備えている。そして、デジタ
ル／アナログ変換部を構成するデコーダ＆データラッチ
回路８およびＤＡＣ回路９が、ＲＧＢデータに対して共
用化されている。
Description
【０００１】
【発明の属する技術分野】この発明は、駆動回路および
表示装置に関し、特に、デジタルデータをデジタル／ア
ナログ変換してアナログデータを出力するデジタル／ア
ナログ変換部を有する駆動回路および表示装置に関す
る。
表示装置に関し、特に、デジタルデータをデジタル／ア
ナログ変換してアナログデータを出力するデジタル／ア
ナログ変換部を有する駆動回路および表示装置に関す
る。
【０００２】
【従来の技術】従来、デジタルデータをデジタル／アナ
ログ変換してアナログデータを出力するデジタル／アナ
ログ変換部を備えた駆動回路が知られている。このよう
な駆動回路は、たとえば、デジタルビデオ信号をデジタ
ル／アナログ変換してデータ線にアナログビデオ信号を
書き込むために、液晶表示装置（ＬＣＤ（Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ））や有機ＥＬ（Ｅｌ
ｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置など
の表示装置に用いられる。本願明細書では、上記のよう
な駆動回路を含む表示装置として、ＬＣＤを例にとって
説明する。
ログ変換してアナログデータを出力するデジタル／アナ
ログ変換部を備えた駆動回路が知られている。このよう
な駆動回路は、たとえば、デジタルビデオ信号をデジタ
ル／アナログ変換してデータ線にアナログビデオ信号を
書き込むために、液晶表示装置（ＬＣＤ（Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ））や有機ＥＬ（Ｅｌ
ｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置など
の表示装置に用いられる。本願明細書では、上記のよう
な駆動回路を含む表示装置として、ＬＣＤを例にとって
説明する。
【０００３】近年、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの
需要が増大している。このため、ＬＣＤパネルおよび外
部制御ＩＣを含めた表示システムの低消費電力化と周辺
機器のデジタル化に対応するためのデジタルインターフ
ェース化の要求が高まっている。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの
需要が増大している。このため、ＬＣＤパネルおよび外
部制御ＩＣを含めた表示システムの低消費電力化と周辺
機器のデジタル化に対応するためのデジタルインターフ
ェース化の要求が高まっている。
【０００４】特に、ビデオ信号のデジタル化への要求が
高く、開発が急がれている状況である。ビデオ信号をデ
ジタル化するためには、表示パネルの内部にデジタルビ
デオ信号をアナログビデオ信号に変換するＤＡＣ（Ｄｉ
ｇｉｔａｌ ＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）を内蔵
する必要がある。
高く、開発が急がれている状況である。ビデオ信号をデ
ジタル化するためには、表示パネルの内部にデジタルビ
デオ信号をアナログビデオ信号に変換するＤＡＣ（Ｄｉ
ｇｉｔａｌ ＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）を内蔵
する必要がある。
【０００５】図２０は、従来の一例による液晶表示装置
（ＬＣＤ）の全体構成を示したブロック図である。図２
１は、図２０に示した従来の液晶表示装置の動作を説明
するための動作波形図である。
（ＬＣＤ）の全体構成を示したブロック図である。図２
１は、図２０に示した従来の液晶表示装置の動作を説明
するための動作波形図である。
【０００６】図２０を参照して、従来の液晶表示装置
は、画素部１５０と、水平方向駆動回路１５１と、垂直
方向駆動回路１５２とを備えている。画素部１５０の各
画素は、スイッチングトランジスタ１５０ａと、容量１
５０ｂと、液晶１５０ｃとを含んでいる。このような各
画素がマトリクス状に配置されている。
は、画素部１５０と、水平方向駆動回路１５１と、垂直
方向駆動回路１５２とを備えている。画素部１５０の各
画素は、スイッチングトランジスタ１５０ａと、容量１
５０ｂと、液晶１５０ｃとを含んでいる。このような各
画素がマトリクス状に配置されている。
【０００７】また、水平方向駆動回路１５１は、水平走
査回路１０１と、データ取り込み・ラッチ回路１０２
ａ、１０２ｂおよび１０２ｃと、データ転送スイッチ１
０４ａ、１０４ｂおよび１０４ｃと、デコーダ・ラッチ
回路１０５ａ、１０５ｂおよび１０５ｃと、ＤＡＣ回路
１０６ａ、１０６ｂおよび１０６ｃと、データ線駆動用
スイッチ１０８ａ、１０８ｂおよび１０８ｃとを含んで
いる。
査回路１０１と、データ取り込み・ラッチ回路１０２
ａ、１０２ｂおよび１０２ｃと、データ転送スイッチ１
０４ａ、１０４ｂおよび１０４ｃと、デコーダ・ラッチ
回路１０５ａ、１０５ｂおよび１０５ｃと、ＤＡＣ回路
１０６ａ、１０６ｂおよび１０６ｃと、データ線駆動用
スイッチ１０８ａ、１０８ｂおよび１０８ｃとを含んで
いる。
【０００８】また、垂直方向駆動回路１５２は、データ
転送スイッチ駆動回路１０３と、ＨＳＷ駆動回路１０７
と、垂直走査回路１０９とを含んでいる。
転送スイッチ駆動回路１０３と、ＨＳＷ駆動回路１０７
と、垂直走査回路１０９とを含んでいる。
【０００９】水平走査回路１０１は、デジタルビデオ信
号を取り込むためのビデオデータサンプリングパルス
（ＶＳＰ）を発生させる機能を有する。また、データ取
り込み・ラッチ回路１０２ａ〜１０２ｃは、それぞれ、
赤（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオデータをビデオ
データサンプリングパルス（ＶＳＰ）に同期して同時に
取り込むとともに、そのデータをラッチ（保持）する機
能を有する。また、データ転送スイッチ駆動回路１０３
は、データ転送スイッチ１０４ａ〜１０４ｃを駆動する
ためのデータ転送スイッチ駆動信号ＤＴを発生するため
のものである。また、デコーダ・ラッチ回路１０５ａ〜
１０５ｃは、データ取り込み・ラッチ回路１０２ａ〜１
０２ｃから出力されるデータをデコード（解読）すると
ともに保持する機能を有する。
号を取り込むためのビデオデータサンプリングパルス
（ＶＳＰ）を発生させる機能を有する。また、データ取
り込み・ラッチ回路１０２ａ〜１０２ｃは、それぞれ、
赤（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオデータをビデオ
データサンプリングパルス（ＶＳＰ）に同期して同時に
取り込むとともに、そのデータをラッチ（保持）する機
能を有する。また、データ転送スイッチ駆動回路１０３
は、データ転送スイッチ１０４ａ〜１０４ｃを駆動する
ためのデータ転送スイッチ駆動信号ＤＴを発生するため
のものである。また、デコーダ・ラッチ回路１０５ａ〜
１０５ｃは、データ取り込み・ラッチ回路１０２ａ〜１
０２ｃから出力されるデータをデコード（解読）すると
ともに保持する機能を有する。
【００１０】ＤＡＣ回路１０６ａ〜１０６ｃは、それぞ
れ、デコーダ・ラッチ回路１０５ａ〜１０５ｃから出力
されるデータをデジタル／アナログ変換してアナログビ
デオ信号を出力する機能を有する。ＨＳＷ駆動回路１０
７は、データ線駆動用スイッチ１０８ａ〜１０８ｃを駆
動するための水平スイッチ駆動回路信号ＨＳＷを発生す
る機能を有する。データ線駆動用スイッチ１０８ａ〜１
０８ｃは、それぞれ、ＤＡＣ回路１０６ａ〜１０６ｃか
ら出力されるデータを、データ線に転送する機能を有す
る。
れ、デコーダ・ラッチ回路１０５ａ〜１０５ｃから出力
されるデータをデジタル／アナログ変換してアナログビ
デオ信号を出力する機能を有する。ＨＳＷ駆動回路１０
７は、データ線駆動用スイッチ１０８ａ〜１０８ｃを駆
動するための水平スイッチ駆動回路信号ＨＳＷを発生す
る機能を有する。データ線駆動用スイッチ１０８ａ〜１
０８ｃは、それぞれ、ＤＡＣ回路１０６ａ〜１０６ｃか
ら出力されるデータを、データ線に転送する機能を有す
る。
【００１１】次に、図２０および図２１を参照して、従
来の液晶表示装置（ＬＣＤ）のデータ線駆動方法につい
て説明する。まず、ビデオデータの取り込みと表示開始
を許可する信号ＨＳＴＲＴがＨレベル（活性状態）にな
ることによって、プリチャージ状態（不活性）を示す信
号ＰＣＧがＬレベルになる。その後、水平方向走査開始
を意味する信号ＳＴＨが、Ｈパルスになり、水平方向の
走査が開始される。
来の液晶表示装置（ＬＣＤ）のデータ線駆動方法につい
て説明する。まず、ビデオデータの取り込みと表示開始
を許可する信号ＨＳＴＲＴがＨレベル（活性状態）にな
ることによって、プリチャージ状態（不活性）を示す信
号ＰＣＧがＬレベルになる。その後、水平方向走査開始
を意味する信号ＳＴＨが、Ｈパルスになり、水平方向の
走査が開始される。
【００１２】このＳＴＨ信号と水平方向の基本クロック
であるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路
１０１によって、ビデオデータサンプリングパルス（Ｖ
ＳＰ）を発生させる。このＶＳＰ信号に同期して、赤
（Ｒ）、緑（Ｇ）および青（Ｂ）のビデオデータを、そ
れぞれ、データ取り込み・ラッチ回路１０２ａ〜１０２
ｃを用いて同時に取り込んだ後ラッチする。この動作が
水平方向に順次行われ、１水平期間（活性期間）にすべ
ての３色のビデオデータがデータ取り込み・ラッチ回路
１０２ａ〜１０２ｃに保持される。
であるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路
１０１によって、ビデオデータサンプリングパルス（Ｖ
ＳＰ）を発生させる。このＶＳＰ信号に同期して、赤
（Ｒ）、緑（Ｇ）および青（Ｂ）のビデオデータを、そ
れぞれ、データ取り込み・ラッチ回路１０２ａ〜１０２
ｃを用いて同時に取り込んだ後ラッチする。この動作が
水平方向に順次行われ、１水平期間（活性期間）にすべ
ての３色のビデオデータがデータ取り込み・ラッチ回路
１０２ａ〜１０２ｃに保持される。
【００１３】最初の１水平期間の間に水平方向すべての
ビデオデータが取り込まれた後、不活性期間（Ｔｐｒ
ｅ）に、データ転送スイッチ駆動回路１０３による転送
信号ＤＴに同期して、データ転送スイッチ１０４ａ〜１
０４ｃがオンすることによって、ラッチされたビデオデ
ータが、デコーダ・ラッチ回路１０５ａ〜１０５ｃに同
時に転送される。デコーダ・ラッチ回路１０５ａ〜１０
５ｃに転送されたデータは、デコーダ・ラッチ回路１０
５ａ〜１０５ｃおよびＤＡＣ回路１０６ａ〜１０６ｃに
おいて、デコードされるとともにデジタル／アナログ変
換される。
ビデオデータが取り込まれた後、不活性期間（Ｔｐｒ
ｅ）に、データ転送スイッチ駆動回路１０３による転送
信号ＤＴに同期して、データ転送スイッチ１０４ａ〜１
０４ｃがオンすることによって、ラッチされたビデオデ
ータが、デコーダ・ラッチ回路１０５ａ〜１０５ｃに同
時に転送される。デコーダ・ラッチ回路１０５ａ〜１０
５ｃに転送されたデータは、デコーダ・ラッチ回路１０
５ａ〜１０５ｃおよびＤＡＣ回路１０６ａ〜１０６ｃに
おいて、デコードされるとともにデジタル／アナログ変
換される。
【００１４】その後、活性期間（１水平期間）になる
と、ＳＴＨ信号が再びＨパルスになることによって、ビ
デオデータサンプリングパルス（ＶＳＰ）が発生してビ
デオデータの取り込みが始まると同時に、ＨＳＷ駆動回
路１０７により水平スイッチ駆動回路信号ＨＳＷがＨレ
ベルになる。これにより、データ線駆動用スイッチ１０
８ａ〜１０８ｃが同時にオンする。その結果、ＤＡＣ回
路１０６ａ〜１０６ｃから出力されるアナログビデオデ
ータがすべてのデータ線に転送されて書き込まれる。
と、ＳＴＨ信号が再びＨパルスになることによって、ビ
デオデータサンプリングパルス（ＶＳＰ）が発生してビ
デオデータの取り込みが始まると同時に、ＨＳＷ駆動回
路１０７により水平スイッチ駆動回路信号ＨＳＷがＨレ
ベルになる。これにより、データ線駆動用スイッチ１０
８ａ〜１０８ｃが同時にオンする。その結果、ＤＡＣ回
路１０６ａ〜１０６ｃから出力されるアナログビデオデ
ータがすべてのデータ線に転送されて書き込まれる。
【００１５】このように、前活性期間に同時に取り込ま
れたＲＧＢ全ビデオデータが、次の活性期間にデータ線
に同時に書き込まれることによって、画素部１５０のス
イッチングトランジスタ１５０ａ、容量１５０ｂおよび
液晶１５０ｃを用いて、映像データの表示が行われる。
なお、図２１に示すＴｗｒｉｔｅ期間が、ＲＧＢデータ
の書き込みに使用される時間である。
れたＲＧＢ全ビデオデータが、次の活性期間にデータ線
に同時に書き込まれることによって、画素部１５０のス
イッチングトランジスタ１５０ａ、容量１５０ｂおよび
液晶１５０ｃを用いて、映像データの表示が行われる。
なお、図２１に示すＴｗｒｉｔｅ期間が、ＲＧＢデータ
の書き込みに使用される時間である。
【００１６】図２２は、従来の他の例による液晶表示装
置（ＬＣＤ）の全体構成を示したブロック図である。図
２２を参照して、この他の例では、水平スイッチ駆動回
路信号ＨＳＷがデコーダ・ラッチ回路１０５ａによって
駆動される。このように構成した場合には、図２０に示
した従来の一例による回路構成において、ＨＳＷ駆動回
路１０７を省略することができる。
置（ＬＣＤ）の全体構成を示したブロック図である。図
２２を参照して、この他の例では、水平スイッチ駆動回
路信号ＨＳＷがデコーダ・ラッチ回路１０５ａによって
駆動される。このように構成した場合には、図２０に示
した従来の一例による回路構成において、ＨＳＷ駆動回
路１０７を省略することができる。
【００１７】
【発明が解決しようとする課題】図２０および図２２に
示した従来の液晶表示装置（ＬＣＤ）では、ＲＧＢデー
タ線のそれぞれに対応して、データ取り込み・ラッチ回
路１０２ａ〜１０２ｃ、データ転送スイッチ１０４ａ〜
１０４ｃ、デコーダ・ラッチ回路１０５ａ〜１０５ｃ、
ＤＡＣ回路１０６ａ〜１０６ｃ、および、データ線駆動
用スイッチ１０８ａ〜１０８ｃが存在するので、回路を
構成する素子の数が増加するという不都合があった。
示した従来の液晶表示装置（ＬＣＤ）では、ＲＧＢデー
タ線のそれぞれに対応して、データ取り込み・ラッチ回
路１０２ａ〜１０２ｃ、データ転送スイッチ１０４ａ〜
１０４ｃ、デコーダ・ラッチ回路１０５ａ〜１０５ｃ、
ＤＡＣ回路１０６ａ〜１０６ｃ、および、データ線駆動
用スイッチ１０８ａ〜１０８ｃが存在するので、回路を
構成する素子の数が増加するという不都合があった。
【００１８】このように回路を構成する素子の数が増加
すると、レイアウト面積が大きくなるので、画素部（表
示部）１５０以外の額縁面積が広くなる。このように額
縁部分が広くなることは、小型表示装置にとっては致命
的な欠点となる。また、回路を構成する素子数が多くな
ることから、同時に多くの素子を動作させることにな
る。このため、消費電流が大きくなる。その結果、電池
駆動が主流の携帯電話などの小型携帯表示装置には不適
である。
すると、レイアウト面積が大きくなるので、画素部（表
示部）１５０以外の額縁面積が広くなる。このように額
縁部分が広くなることは、小型表示装置にとっては致命
的な欠点となる。また、回路を構成する素子数が多くな
ることから、同時に多くの素子を動作させることにな
る。このため、消費電流が大きくなる。その結果、電池
駆動が主流の携帯電話などの小型携帯表示装置には不適
である。
【００１９】さらに、回路素子数が多くなると、表示パ
ネルの面積が大きくなるので、特性バラツキの増加を助
長したり、歩留まりの低下を引き起こす。その結果、製
造コストが上昇するため、装置コストが上昇するという
問題点もあった。
ネルの面積が大きくなるので、特性バラツキの増加を助
長したり、歩留まりの低下を引き起こす。その結果、製
造コストが上昇するため、装置コストが上昇するという
問題点もあった。
【００２０】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
デジタル／アナログ変換部を含む駆動回路において、回
路素子数を低減することである。
ためになされたものであり、この発明の１つの目的は、
デジタル／アナログ変換部を含む駆動回路において、回
路素子数を低減することである。
【００２１】この発明のもう１つの目的は、上記の駆動
回路において、低消費電流化と装置コストの低減を図る
とともに、レイアウト面積を小さくすることである。
回路において、低消費電流化と装置コストの低減を図る
とともに、レイアウト面積を小さくすることである。
【００２２】この発明のさらにもう１つの目的は、低消
費電流化と装置コストの低減を図ることができ、かつ、
狭い額縁を有する表示装置を提供することである。
費電流化と装置コストの低減を図ることができ、かつ、
狭い額縁を有する表示装置を提供することである。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１における駆動回路は、デジタルデータを取
り込むデータ取り込み部と、取り込んだデジタルデータ
をデジタル／アナログ変換してアナログデータを出力す
るデジタル／アナログ変換部と、デジタル／アナログ変
換部から出力されるアナログデータをデータ線に書き込
むためのデータ書き込み部とを備えている。そして、デ
ータ取り込み部およびデジタル／アナログ変換部のうち
の少なくとも一部は、複数のデジタルデータに対して共
用化されている。
に、請求項１における駆動回路は、デジタルデータを取
り込むデータ取り込み部と、取り込んだデジタルデータ
をデジタル／アナログ変換してアナログデータを出力す
るデジタル／アナログ変換部と、デジタル／アナログ変
換部から出力されるアナログデータをデータ線に書き込
むためのデータ書き込み部とを備えている。そして、デ
ータ取り込み部およびデジタル／アナログ変換部のうち
の少なくとも一部は、複数のデジタルデータに対して共
用化されている。
【００２４】請求項１では、上記のように、データ取り
込み部およびデジタル／アナログ変換部のうちの少なく
とも一部を、複数のデジタルデータに対して共用化する
ことによって、共用化した部分の素子数を低減すること
ができる。これにより、低消費電流化を図ることができ
るとともに、装置コストを低減することができる。ま
た、請求項１の駆動回路を、たとえば、表示装置に適用
して、画素部以外の周辺部（額縁部分）に位置するデー
タ取り込み部およびデジタル／アナログ変換部のうちの
少なくとも一部を共用化すれば、その額縁部分の素子数
を低減することができる。その結果、狭い額縁の表示装
置を得ることができる。
込み部およびデジタル／アナログ変換部のうちの少なく
とも一部を、複数のデジタルデータに対して共用化する
ことによって、共用化した部分の素子数を低減すること
ができる。これにより、低消費電流化を図ることができ
るとともに、装置コストを低減することができる。ま
た、請求項１の駆動回路を、たとえば、表示装置に適用
して、画素部以外の周辺部（額縁部分）に位置するデー
タ取り込み部およびデジタル／アナログ変換部のうちの
少なくとも一部を共用化すれば、その額縁部分の素子数
を低減することができる。その結果、狭い額縁の表示装
置を得ることができる。
【００２５】請求項２における駆動回路は、請求項１の
構成において、データ取り込み部は、デジタルデータを
取り込むためのパルスを発生させる取り込みパルス発生
回路と、取り込みパルス発生回路により発生されたパル
スに同期して、デジタルデータを取り込むためのデータ
取り込み回路とを含み、デジタル／アナログ変換部は、
取り込んだデジタルデータを解読するためのデコーダ回
路と、デコーダ回路によって解読されたデータに相当す
るアナログデータを出力するデジタル／アナログ変換回
路とを含み、デコーダ回路およびデジタル／アナログ変
換回路は、複数種類のデジタルデータに対して共用化さ
れている。請求項２では、このように構成することによ
って、デコーダ回路およびデジタル／アナログ変換回路
を構成する素子の数を低減することができる。
構成において、データ取り込み部は、デジタルデータを
取り込むためのパルスを発生させる取り込みパルス発生
回路と、取り込みパルス発生回路により発生されたパル
スに同期して、デジタルデータを取り込むためのデータ
取り込み回路とを含み、デジタル／アナログ変換部は、
取り込んだデジタルデータを解読するためのデコーダ回
路と、デコーダ回路によって解読されたデータに相当す
るアナログデータを出力するデジタル／アナログ変換回
路とを含み、デコーダ回路およびデジタル／アナログ変
換回路は、複数種類のデジタルデータに対して共用化さ
れている。請求項２では、このように構成することによ
って、デコーダ回路およびデジタル／アナログ変換回路
を構成する素子の数を低減することができる。
【００２６】請求項３における駆動回路は、請求項２の
構成において、さらに、データ取り込み回路も複数種類
のデジタルデータに対して共用化されている。請求項３
では、このように構成することによって、さらに素子数
を低減することができる。
構成において、さらに、データ取り込み回路も複数種類
のデジタルデータに対して共用化されている。請求項３
では、このように構成することによって、さらに素子数
を低減することができる。
【００２７】請求項４における駆動回路は、請求項２ま
たは３の構成において、データ取り込み部は、さらに、
データ取り込み回路により取り込んだデジタルデータを
保持するための第１ラッチ回路と、第１ラッチ回路によ
り保持されたデジタルデータを転送するためのスイッチ
回路と、スイッチ回路から転送されたデジタルデータを
保持するための第２ラッチ回路と、第２ラッチ回路によ
り保持されたデジタルデータを、順次デコーダ回路に転
送するための第１スイッチ選択回路とを含み、データ書
き込み部は、デジタル／アナログ変換回路から出力され
るアナログデータを、順次データ線に転送するための第
２スイッチ選択回路を含み、第１スイッチ選択回路およ
び第２スイッチ選択回路においてデータを順次転送する
際に、各データの転送タイミングをずらして転送する。
請求項４では、このように構成することによって、デコ
ーダ回路およびデジタル／アナログ変換回路を共用化し
た場合にも、複数種類のデジタルデータに対して容易に
データの転送を行うことができる。また、各データの転
送期間に重なりを持たせるようにすれば、タイミング余
裕が大きくなるので、設計の自由度を大きくすることが
できる。
たは３の構成において、データ取り込み部は、さらに、
データ取り込み回路により取り込んだデジタルデータを
保持するための第１ラッチ回路と、第１ラッチ回路によ
り保持されたデジタルデータを転送するためのスイッチ
回路と、スイッチ回路から転送されたデジタルデータを
保持するための第２ラッチ回路と、第２ラッチ回路によ
り保持されたデジタルデータを、順次デコーダ回路に転
送するための第１スイッチ選択回路とを含み、データ書
き込み部は、デジタル／アナログ変換回路から出力され
るアナログデータを、順次データ線に転送するための第
２スイッチ選択回路を含み、第１スイッチ選択回路およ
び第２スイッチ選択回路においてデータを順次転送する
際に、各データの転送タイミングをずらして転送する。
請求項４では、このように構成することによって、デコ
ーダ回路およびデジタル／アナログ変換回路を共用化し
た場合にも、複数種類のデジタルデータに対して容易に
データの転送を行うことができる。また、各データの転
送期間に重なりを持たせるようにすれば、タイミング余
裕が大きくなるので、設計の自由度を大きくすることが
できる。
【００２８】請求項５における駆動回路は、請求項４の
構成において、第１スイッチ選択回路および第２スイッ
チ選択回路においてデータを順次転送する際に、各デー
タを時分割で転送する。請求項５では、このように時分
割で転送することによって、複数種類のデジタルデータ
に対して容易にデータの転送を行うことができる。
構成において、第１スイッチ選択回路および第２スイッ
チ選択回路においてデータを順次転送する際に、各デー
タを時分割で転送する。請求項５では、このように時分
割で転送することによって、複数種類のデジタルデータ
に対して容易にデータの転送を行うことができる。
【００２９】請求項６における駆動回路は、請求項２〜
５のいずれかの構成において、取り込みパルス発生回路
は、所定の振幅のクロック信号を所定の振幅とは異なる
振幅にレベル変換するための第１レベル変換回路を含
む。請求項６では、このように構成することによって、
第１レベル変換回路により低電圧クロック信号を高電圧
クロックにレベル変換することができる。
５のいずれかの構成において、取り込みパルス発生回路
は、所定の振幅のクロック信号を所定の振幅とは異なる
振幅にレベル変換するための第１レベル変換回路を含
む。請求項６では、このように構成することによって、
第１レベル変換回路により低電圧クロック信号を高電圧
クロックにレベル変換することができる。
【００３０】請求項７における駆動回路は、請求項２〜
６のいずれかの構成において、データ取り込み回路は、
所定の振幅のデジタルデータ信号を所定の振幅とは異な
る振幅にレベル変換するための第２レベル変換回路を含
む。請求項７では、このように構成することによって、
低電圧で駆動されるデジタルデータを第２レベル変換回
路により容易に高電圧で駆動されるデジタルデータに変
換することができる。これにより、駆動電圧として高電
圧が必要なポリシリコン薄膜トランジスタなどを容易に
用いることができる。
６のいずれかの構成において、データ取り込み回路は、
所定の振幅のデジタルデータ信号を所定の振幅とは異な
る振幅にレベル変換するための第２レベル変換回路を含
む。請求項７では、このように構成することによって、
低電圧で駆動されるデジタルデータを第２レベル変換回
路により容易に高電圧で駆動されるデジタルデータに変
換することができる。これにより、駆動電圧として高電
圧が必要なポリシリコン薄膜トランジスタなどを容易に
用いることができる。
【００３１】請求項８における駆動回路は、請求項２〜
７のいずれかの構成において、デジタル／アナログ変換
部は、アナログバッファ回路を含む。請求項８では、こ
のように構成することによって、アナログバッファ回路
がドライバとなるので、デジタル／アナログ変換部に大
きなドライバを設ける必要がない。
７のいずれかの構成において、デジタル／アナログ変換
部は、アナログバッファ回路を含む。請求項８では、こ
のように構成することによって、アナログバッファ回路
がドライバとなるので、デジタル／アナログ変換部に大
きなドライバを設ける必要がない。
【００３２】請求項９における駆動回路は、デジタルビ
デオデータを取り込むためのパルスを発生させる取り込
みパルス発生回路と、取り込みパルス発生回路から出力
されるパルスに同期して、デジタルビデオデータを取り
込むデータ取り込み回路と、取り込んだデジタルビデオ
データを保持するための第１ラッチ回路と、第１ラッチ
回路により保持されたデジタルビデオデータを転送する
ためのスイッチ回路と、スイッチ回路から転送されたデ
ジタルビデオデータを保持するための第２ラッチ回路
と、第２ラッチ回路により保持されたデジタルビデオデ
ータを順次転送するための第１スイッチ選択回路と、第
２スイッチ選択回路から転送されたデジタルビデオデー
タが入力されるとともに、入力されたデジタルビデオデ
ータを解読するためのデコーダ回路と、デコーダ回路に
よって解読されたデータに相当するアナログビデオデー
タを出力するデジタル／アナログ変換回路と、デジタル
／アナログ変換回路から出力されるアナログビデオデー
タを順次転送する第２スイッチ選択回路と、デジタル／
アナログ変換回路から出力されるアナログビデオデータ
をデータ線に書き込むためのデータ書き込み部とを備え
ている。そして、データ取り込み回路、デコーダ回路お
よびデジタル／アナログ変換回路のうちの少なくともい
ずれか１つが、赤、緑および青色のデジタルデータに対
して共用化されている。
デオデータを取り込むためのパルスを発生させる取り込
みパルス発生回路と、取り込みパルス発生回路から出力
されるパルスに同期して、デジタルビデオデータを取り
込むデータ取り込み回路と、取り込んだデジタルビデオ
データを保持するための第１ラッチ回路と、第１ラッチ
回路により保持されたデジタルビデオデータを転送する
ためのスイッチ回路と、スイッチ回路から転送されたデ
ジタルビデオデータを保持するための第２ラッチ回路
と、第２ラッチ回路により保持されたデジタルビデオデ
ータを順次転送するための第１スイッチ選択回路と、第
２スイッチ選択回路から転送されたデジタルビデオデー
タが入力されるとともに、入力されたデジタルビデオデ
ータを解読するためのデコーダ回路と、デコーダ回路に
よって解読されたデータに相当するアナログビデオデー
タを出力するデジタル／アナログ変換回路と、デジタル
／アナログ変換回路から出力されるアナログビデオデー
タを順次転送する第２スイッチ選択回路と、デジタル／
アナログ変換回路から出力されるアナログビデオデータ
をデータ線に書き込むためのデータ書き込み部とを備え
ている。そして、データ取り込み回路、デコーダ回路お
よびデジタル／アナログ変換回路のうちの少なくともい
ずれか１つが、赤、緑および青色のデジタルデータに対
して共用化されている。
【００３３】請求項９では、上記のように、データ取り
込み回路、デコーダ回路およびデジタル／アナログ変換
回路のうちの少なくともいずれか１つを、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）データに対して共用化することによっ
て、共用化した部分の素子数を低減することができる。
これにより、低消費電流化を図ることができるととも
に、装置コストを低減することができる。また、請求項
９の駆動回路を、たとえば、表示装置に適用して、画素
部以外の周辺部（額縁部分）の一部を共用化すれば、そ
の額縁部分の素子数を低減することができる。その結
果、狭い額縁の表示装置を得ることができる。
込み回路、デコーダ回路およびデジタル／アナログ変換
回路のうちの少なくともいずれか１つを、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）データに対して共用化することによっ
て、共用化した部分の素子数を低減することができる。
これにより、低消費電流化を図ることができるととも
に、装置コストを低減することができる。また、請求項
９の駆動回路を、たとえば、表示装置に適用して、画素
部以外の周辺部（額縁部分）の一部を共用化すれば、そ
の額縁部分の素子数を低減することができる。その結
果、狭い額縁の表示装置を得ることができる。
【００３４】請求項１０における表示装置は、請求項１
〜９のいずれか１項に記載の駆動回路と、データ線に繋
がる画素部とを備えている。請求項１０では、このよう
に構成することによって、低消費電流化と装置コストの
低減を図ることができ、かつ、狭い額縁を有する表示装
置を提供することができる。
〜９のいずれか１項に記載の駆動回路と、データ線に繋
がる画素部とを備えている。請求項１０では、このよう
に構成することによって、低消費電流化と装置コストの
低減を図ることができ、かつ、狭い額縁を有する表示装
置を提供することができる。
【００３５】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
態を図面に基づいて説明する。
【００３６】（第１実施形態）図１は、本発明の第１実
施形態による駆動回路を含む表示装置の全体構成を示し
たブロック図である。図２は、図１に示した第１実施形
態の表示装置において階調数４ビットの場合の回路構成
を示した回路図である。図３は、図２に示した階調数４
ビットの場合の回路構成の変形例を示した回路図であ
り、図４は、図３の変形例の回路に含まれるアナログバ
ッファ回路の構成を示した回路図である。図５は、図１
〜図３に示した表示装置の動作を説明するための動作波
形図である。図６は、図１〜図３に示した表示装置にお
けるデジタルビデオ信号の取り込みタイミングを説明す
るための動作波形図である。
施形態による駆動回路を含む表示装置の全体構成を示し
たブロック図である。図２は、図１に示した第１実施形
態の表示装置において階調数４ビットの場合の回路構成
を示した回路図である。図３は、図２に示した階調数４
ビットの場合の回路構成の変形例を示した回路図であ
り、図４は、図３の変形例の回路に含まれるアナログバ
ッファ回路の構成を示した回路図である。図５は、図１
〜図３に示した表示装置の動作を説明するための動作波
形図である。図６は、図１〜図３に示した表示装置にお
けるデジタルビデオ信号の取り込みタイミングを説明す
るための動作波形図である。
【００３７】まず、図１を参照して、第１実施形態の表
示装置は、画素部５０と、水平方向駆動回路５１と、垂
直方向駆動回路５２とを備えている。画素部５０を構成
する各画素は、スイッチングトランジスタ５０ａと、容
量５０ｂと、液晶５０ｃとを含んでいる。このような各
画素が、マトリクス状に配置されている。
示装置は、画素部５０と、水平方向駆動回路５１と、垂
直方向駆動回路５２とを備えている。画素部５０を構成
する各画素は、スイッチングトランジスタ５０ａと、容
量５０ｂと、液晶５０ｃとを含んでいる。このような各
画素が、マトリクス状に配置されている。
【００３８】水平方向駆動回路５１は、水平走査回路１
と、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃ
と、データ転送スイッチ４ａ、４ｂおよび４ｃと、デー
タラッチ回路５ａ、５ｂおよび５ｃと、データ転送スイ
ッチ７ａ、７ｂおよび７ｃと、デコーダ＆データラッチ
回路８と、ＤＡＣ回路（デジタル／アナログ変換回路）
９と、データ線駆動用スイッチ１１ａ、１１ｂおよび１
１ｃとを含んでいる。また、垂直方向駆動回路５２は、
データ転送スイッチ駆動回路３と、第１ＲＧＢ選択回路
６と、第２ＲＧＢ選択回路１０と、垂直走査回路１２と
を含んでいる。
と、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃ
と、データ転送スイッチ４ａ、４ｂおよび４ｃと、デー
タラッチ回路５ａ、５ｂおよび５ｃと、データ転送スイ
ッチ７ａ、７ｂおよび７ｃと、デコーダ＆データラッチ
回路８と、ＤＡＣ回路（デジタル／アナログ変換回路）
９と、データ線駆動用スイッチ１１ａ、１１ｂおよび１
１ｃとを含んでいる。また、垂直方向駆動回路５２は、
データ転送スイッチ駆動回路３と、第１ＲＧＢ選択回路
６と、第２ＲＧＢ選択回路１０と、垂直走査回路１２と
を含んでいる。
【００３９】なお、水平走査回路１は、本発明の「取り
込みパルス発生回路」の一例であり、データ取り込み・
ラッチ回路２ａ〜２ｃは、本発明の「データ取り込み回
路」の一例である。データラッチ回路５ａ〜５ｃは、本
発明の「第２ラッチ回路」の一例である。また、第１Ｒ
ＧＢ選択回路６は、本発明の「第１スイッチ選択回路」
の一例であり、第２ＲＧＢ選択回路１０は、本発明の
「第２スイッチ選択回路」の一例である。また、デコー
ダ＆データラッチ回路８は、本発明の「デコーダ回路」
の一例であり、ＤＡＣ回路９は、本発明の「デジタル／
アナログ変換回路」の一例である。
込みパルス発生回路」の一例であり、データ取り込み・
ラッチ回路２ａ〜２ｃは、本発明の「データ取り込み回
路」の一例である。データラッチ回路５ａ〜５ｃは、本
発明の「第２ラッチ回路」の一例である。また、第１Ｒ
ＧＢ選択回路６は、本発明の「第１スイッチ選択回路」
の一例であり、第２ＲＧＢ選択回路１０は、本発明の
「第２スイッチ選択回路」の一例である。また、デコー
ダ＆データラッチ回路８は、本発明の「デコーダ回路」
の一例であり、ＤＡＣ回路９は、本発明の「デジタル／
アナログ変換回路」の一例である。
【００４０】水平走査回路１は、デジタルビデオデータ
を取り込むためのビデオデータサンプリングパルス（Ｖ
ＳＰ）を発生させる機能を有する。データ取り込み・ラ
ッチ回路２ａ、２ｂおよび２ｃは、それぞれ、Ｒ
（赤）、Ｇ（緑）およびＢ（青）のデータを取り込んで
保持する機能を有する。また、データ転送スイッチ駆動
回路３は、データ転送スイッチ４ａ、４ｂおよび４ｃを
駆動するための転送信号ＤＴＡを発生させるためのもの
である。
を取り込むためのビデオデータサンプリングパルス（Ｖ
ＳＰ）を発生させる機能を有する。データ取り込み・ラ
ッチ回路２ａ、２ｂおよび２ｃは、それぞれ、Ｒ
（赤）、Ｇ（緑）およびＢ（青）のデータを取り込んで
保持する機能を有する。また、データ転送スイッチ駆動
回路３は、データ転送スイッチ４ａ、４ｂおよび４ｃを
駆動するための転送信号ＤＴＡを発生させるためのもの
である。
【００４１】データラッチ回路５ａ、５ｂおよび５ｃ
は、それぞれ、データ取り込み・ラッチ回路２ａ、２ｂ
および２ｃから転送されたデータを保持する機能を有す
る。また、第１ＲＧＢ選択回路６は、データ転送スイッ
チ７ａ、７ｂおよび７ｃを選択して駆動するための信
号、ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１−Ｂを生成す
る機能を有する。デコーダ＆データラッチ回路８は、転
送されたデジタルデータを解読する機能を有する。ＤＡ
Ｃ回路９は、デジタルデータをアナログビデオデータに
変換する機能を有する。第２ＲＧＢ選択回路１０は、デ
ータ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃを選
択的に駆動するための信号ＳＷ２−Ｒ、ＳＷ２−Ｇおよ
びＳＷ２−Ｂを生成する機能を有する。
は、それぞれ、データ取り込み・ラッチ回路２ａ、２ｂ
および２ｃから転送されたデータを保持する機能を有す
る。また、第１ＲＧＢ選択回路６は、データ転送スイッ
チ７ａ、７ｂおよび７ｃを選択して駆動するための信
号、ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１−Ｂを生成す
る機能を有する。デコーダ＆データラッチ回路８は、転
送されたデジタルデータを解読する機能を有する。ＤＡ
Ｃ回路９は、デジタルデータをアナログビデオデータに
変換する機能を有する。第２ＲＧＢ選択回路１０は、デ
ータ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃを選
択的に駆動するための信号ＳＷ２−Ｒ、ＳＷ２−Ｇおよ
びＳＷ２−Ｂを生成する機能を有する。
【００４２】次に、図２を参照して、図１に示した第１
実施形態を階調数４ビットに適用する場合の回路構成に
ついて説明する。シフトレジスタ１Ａは、水平走査回路
１に対応する。また、データ取り込み・ラッチ回路２Ａ
は、図１に示したデータ取り込み・ラッチ回路２ａ、２
ｂおよび２ｃに相当する。デコーダ＆データラッチ回路
８は、１６個のアナログ基準電位から所定の基準電位を
特定する機能を有する。ＤＡＣ回路９は、デコーダ＆デ
ータラッチ回路８によって特定されたアナログ基準電位
に相当するアナログビデオデータを出力する機能を有す
る。図２に示したＤＡＣ回路９では、アナログ基準電位
を外部から入力する構成にしているが、抵抗やキャパシ
タなどで所望の電位を発生させる内蔵型を採用しても問
題はない。
実施形態を階調数４ビットに適用する場合の回路構成に
ついて説明する。シフトレジスタ１Ａは、水平走査回路
１に対応する。また、データ取り込み・ラッチ回路２Ａ
は、図１に示したデータ取り込み・ラッチ回路２ａ、２
ｂおよび２ｃに相当する。デコーダ＆データラッチ回路
８は、１６個のアナログ基準電位から所定の基準電位を
特定する機能を有する。ＤＡＣ回路９は、デコーダ＆デ
ータラッチ回路８によって特定されたアナログ基準電位
に相当するアナログビデオデータを出力する機能を有す
る。図２に示したＤＡＣ回路９では、アナログ基準電位
を外部から入力する構成にしているが、抵抗やキャパシ
タなどで所望の電位を発生させる内蔵型を採用しても問
題はない。
【００４３】図３に示した変形例では、ＤＡＣ回路９の
出力側に、アナログバッファ回路１３を配置した例を示
している。このように構成すれば、アナログバッファ回
路１３がドライバとなるので、ＤＡＣ回路９側に大きな
ドライバを設ける必要がない。図３に示したアナログバ
ッファ回路１３の詳細が図４に示されている。具体的に
は、アナログバッファ回路１３の出力は、ＶＯＵＴＲＥ
Ｆに応じた電位を出力する。そして、データ書き込み信
号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−ＢがＨレベルにな
ることによって、画素部５０のデータ線を介してアナロ
グビデオデータが画素に書き込まれる。ＰＣＧ信号は、
ＨＳＴＲＴ信号が不活性期間に、Ｈレベルになり（図６
参照）、画素部５０のデータ線をＶＰＲＥ電位にプリチ
ャージする機能を持つ。
出力側に、アナログバッファ回路１３を配置した例を示
している。このように構成すれば、アナログバッファ回
路１３がドライバとなるので、ＤＡＣ回路９側に大きな
ドライバを設ける必要がない。図３に示したアナログバ
ッファ回路１３の詳細が図４に示されている。具体的に
は、アナログバッファ回路１３の出力は、ＶＯＵＴＲＥ
Ｆに応じた電位を出力する。そして、データ書き込み信
号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−ＢがＨレベルにな
ることによって、画素部５０のデータ線を介してアナロ
グビデオデータが画素に書き込まれる。ＰＣＧ信号は、
ＨＳＴＲＴ信号が不活性期間に、Ｈレベルになり（図６
参照）、画素部５０のデータ線をＶＰＲＥ電位にプリチ
ャージする機能を持つ。
【００４４】次に、図５および図６を参照して、第１実
施形態の表示装置のデータ線駆動方法について説明す
る。まず、ビデオデータの取り込みと表示開始を許可す
る信号ＨＳＴＲＴがＨレベル（活性状態）になることに
よって、プリチャージ状態（不活性状態）を示す信号Ｐ
ＣＧがＬレベルになる。その後、水平方向走査開始を意
味する信号ＳＴＨがＨパルスになり、水平方向の走査が
開始する。このＳＴＨ信号と水平方向の基本クロックで
あるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路１
によって、ビデオデータサンプリングパルス（ＶＳＰ）
を発生させる。
施形態の表示装置のデータ線駆動方法について説明す
る。まず、ビデオデータの取り込みと表示開始を許可す
る信号ＨＳＴＲＴがＨレベル（活性状態）になることに
よって、プリチャージ状態（不活性状態）を示す信号Ｐ
ＣＧがＬレベルになる。その後、水平方向走査開始を意
味する信号ＳＴＨがＨパルスになり、水平方向の走査が
開始する。このＳＴＨ信号と水平方向の基本クロックで
あるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路１
によって、ビデオデータサンプリングパルス（ＶＳＰ）
を発生させる。
【００４５】このビデオデータサンプリングパルス（Ｖ
ＳＰ）に同期して、データ取り込み・ラッチ回路２ａ、
２ｂおよび２ｃによって、赤（Ｒ）、緑（Ｇ）および青
（Ｂ）のビデオデータを同時に取り込むとともに、その
取り込んだデータを保持する。この動作が水平方向に順
次行われ、１水平期間にすべての３色ビデオデータがデ
ータ取り込み・ラッチ回路２ａ〜２ｃによって保持され
る。
ＳＰ）に同期して、データ取り込み・ラッチ回路２ａ、
２ｂおよび２ｃによって、赤（Ｒ）、緑（Ｇ）および青
（Ｂ）のビデオデータを同時に取り込むとともに、その
取り込んだデータを保持する。この動作が水平方向に順
次行われ、１水平期間にすべての３色ビデオデータがデ
ータ取り込み・ラッチ回路２ａ〜２ｃによって保持され
る。
【００４６】最初の１水平期間（活性期間）の間に水平
方向すべてのビデオデータが取り込まれた後、不活性期
間に、データ取り込み・ラッチ回路２ａ〜２ｃにラッチ
されたビデオデータが、データ転送スイッチ駆動回路３
による転送信号ＤＴＡに同期して、データ転送スイッチ
４ａ〜４ｃがオンすることによって、データラッチ回路
５ａ、５ｂおよび５ｃに転送される。
方向すべてのビデオデータが取り込まれた後、不活性期
間に、データ取り込み・ラッチ回路２ａ〜２ｃにラッチ
されたビデオデータが、データ転送スイッチ駆動回路３
による転送信号ＤＴＡに同期して、データ転送スイッチ
４ａ〜４ｃがオンすることによって、データラッチ回路
５ａ、５ｂおよび５ｃに転送される。
【００４７】その後、活性期間（１水平期間）になる
と、ＳＴＨ信号がＨパルスになることによって、再びビ
デオデータサンプリングパルス（ＶＳＰ）が発生する。
これにより、ビデオデータの取り込みが始まるととも
に、第１ＲＧＢ選択回路６による転送信号ＳＷ１−Ｒ、
ＳＷ１−ＧおよびＳＷ１―Ｂが順次活性状態となること
によって、データ転送スイッチ７ａ、７ｂおよび７ｃが
順次オン状態となる。これにより、デコーダ＆データラ
ッチ回路８にＲＧＢの各データが順次転送される。デコ
ーダ＆ラッチ回路８に転送されたデータは、デコーダに
よってそのデータに対応するアナログ基準電位が特定さ
れるとともに、ＤＡＣ回路９によってその特定されたア
ナログ基準電位に相当するアナログデータ信号が出力さ
れる。
と、ＳＴＨ信号がＨパルスになることによって、再びビ
デオデータサンプリングパルス（ＶＳＰ）が発生する。
これにより、ビデオデータの取り込みが始まるととも
に、第１ＲＧＢ選択回路６による転送信号ＳＷ１−Ｒ、
ＳＷ１−ＧおよびＳＷ１―Ｂが順次活性状態となること
によって、データ転送スイッチ７ａ、７ｂおよび７ｃが
順次オン状態となる。これにより、デコーダ＆データラ
ッチ回路８にＲＧＢの各データが順次転送される。デコ
ーダ＆ラッチ回路８に転送されたデータは、デコーダに
よってそのデータに対応するアナログ基準電位が特定さ
れるとともに、ＤＡＣ回路９によってその特定されたア
ナログ基準電位に相当するアナログデータ信号が出力さ
れる。
【００４８】そして、第２ＲＧＢ選択回路１０によるデ
ータ書き込み信号ＳＷ２−Ｒ、ＳＷ２−ＧおよびＳＷ２
−Ｂが順次活性状態になることによって、データ線駆動
用スイッチ１１ａ、１１ｂおよび１１ｃが順次オンす
る。これにより、ＲＧＢの各データがデータ線に順次書
き込まれる。
ータ書き込み信号ＳＷ２−Ｒ、ＳＷ２−ＧおよびＳＷ２
−Ｂが順次活性状態になることによって、データ線駆動
用スイッチ１１ａ、１１ｂおよび１１ｃが順次オンす
る。これにより、ＲＧＢの各データがデータ線に順次書
き込まれる。
【００４９】図５から分かるように、データ転送信号Ｓ
Ｗ１と、データ線への書き込みを行う信号ＳＷ２とのタ
イミングは、活性期間内において、それぞれ、ｔｒ（赤
色データの転送とデータ線への書き込み）、ｔｇ（緑色
データの転送とデータ線への書き込み）、ｔｂ（青色デ
ータの転送とデータ線への書き込み）の時刻から始まっ
ている。ｔｐは、データ転送時間を示しており、データ
線への書き込み時間は、ｔｐよりも小さくなっている。
図５に示すデータ線への書き込み信号ＳＷ２の書き込み
時間は、ハッチングした領域の間で変更可能である。す
なわち、データ線への書き込み時間は、ｔｐよりも小さ
いとともに、データ線への書き込み信号ＳＷ２は、デー
タ転送信号ＳＷ１と同時かそれより遅く立ち上がって、
同時かそれより早く立ち下がることが好ましい。
Ｗ１と、データ線への書き込みを行う信号ＳＷ２とのタ
イミングは、活性期間内において、それぞれ、ｔｒ（赤
色データの転送とデータ線への書き込み）、ｔｇ（緑色
データの転送とデータ線への書き込み）、ｔｂ（青色デ
ータの転送とデータ線への書き込み）の時刻から始まっ
ている。ｔｐは、データ転送時間を示しており、データ
線への書き込み時間は、ｔｐよりも小さくなっている。
図５に示すデータ線への書き込み信号ＳＷ２の書き込み
時間は、ハッチングした領域の間で変更可能である。す
なわち、データ線への書き込み時間は、ｔｐよりも小さ
いとともに、データ線への書き込み信号ＳＷ２は、デー
タ転送信号ＳＷ１と同時かそれより遅く立ち上がって、
同時かそれより早く立ち下がることが好ましい。
【００５０】なお、上記した場合に限らず、書き込み信
号ＳＷ２−ＧおよびＳＷ２−Ｂの立ち上がりタイミング
を、それぞれ、ｔｇおよびｔｂよりも早いタイミングで
立ち上がるようにしてもよい。このようにすれば、タイ
ミングの余裕が大きくなるので、設計の自由度が大きく
なるという利点がある。
号ＳＷ２−ＧおよびＳＷ２−Ｂの立ち上がりタイミング
を、それぞれ、ｔｇおよびｔｂよりも早いタイミングで
立ち上がるようにしてもよい。このようにすれば、タイ
ミングの余裕が大きくなるので、設計の自由度が大きく
なるという利点がある。
【００５１】第１実施形態では、上記のように、デコー
ダ＆データラッチ回路８およびＤＡＣ回路９を、ＲＧＢ
データに対して共用化することによって、デコーダ＆デ
ータラッチ回路８およびＤＡＣ回路９を構成する素子の
数を低減することができる。これにより、低消費電流化
を図ることができるとともに、装置コストを低減するこ
とができる。また、画素部以外の額縁部分の素子数を低
減することができるので、狭い額縁の表示装置を提供す
ることができる。
ダ＆データラッチ回路８およびＤＡＣ回路９を、ＲＧＢ
データに対して共用化することによって、デコーダ＆デ
ータラッチ回路８およびＤＡＣ回路９を構成する素子の
数を低減することができる。これにより、低消費電流化
を図ることができるとともに、装置コストを低減するこ
とができる。また、画素部以外の額縁部分の素子数を低
減することができるので、狭い額縁の表示装置を提供す
ることができる。
【００５２】図７は、図１に示したビデオデータサンプ
リングパルス（ＶＳＰ）を形成するための水平走査回路
１の内部構成を示した回路図である。図７を参照して、
水平走査回路１のうち、１つのビデオデータサンプリン
グパルス（ＶＳＰ）を発生させる回路１ａは、２つのシ
フトレジスタ２１と、１つのＮＡＮＤ回路２２と、１つ
のインバータ回路２３とを含んでいる。シフトレジスタ
２１では、水平方向走査開始信号ＳＴＨがＨパルスにな
ることによって、水平基本クロックＣＫＨ１およびＣＫ
Ｈ２に同期して、シフトレジスタ２１の出力ＱがＨパル
スになる。これにより、ＶＳＰが順次発生する。
リングパルス（ＶＳＰ）を形成するための水平走査回路
１の内部構成を示した回路図である。図７を参照して、
水平走査回路１のうち、１つのビデオデータサンプリン
グパルス（ＶＳＰ）を発生させる回路１ａは、２つのシ
フトレジスタ２１と、１つのＮＡＮＤ回路２２と、１つ
のインバータ回路２３とを含んでいる。シフトレジスタ
２１では、水平方向走査開始信号ＳＴＨがＨパルスにな
ることによって、水平基本クロックＣＫＨ１およびＣＫ
Ｈ２に同期して、シフトレジスタ２１の出力ＱがＨパル
スになる。これにより、ＶＳＰが順次発生する。
【００５３】図８は、図７に示した第１実施形態の水平
走査回路の内部構成の変形例を示した回路図である。図
８を参照して、この変形例では、シフトレジスタ２１の
直前に、低電圧の水平基本クロックＣＫＨ１およびＣＫ
Ｈ２を高電圧信号にレベル変換するレベルシフタ２４を
設けている。なお、図８では、１対のシフトレジスタ２
１に１個のレベルシフタ２４を配置したが、レベルシフ
タ２４は、複数対のシフトレジスタ２１に対して１個配
置するようにしてもよい。
走査回路の内部構成の変形例を示した回路図である。図
８を参照して、この変形例では、シフトレジスタ２１の
直前に、低電圧の水平基本クロックＣＫＨ１およびＣＫ
Ｈ２を高電圧信号にレベル変換するレベルシフタ２４を
設けている。なお、図８では、１対のシフトレジスタ２
１に１個のレベルシフタ２４を配置したが、レベルシフ
タ２４は、複数対のシフトレジスタ２１に対して１個配
置するようにしてもよい。
【００５４】図９は、図１に示した第１実施形態におけ
る赤色データ用のデータ取り込み・ラッチ回路２ａの階
調数４ビットの場合の内部構成を示した回路図である。
図９を参照して、この例では、外部から入力される４つ
の赤色のデジタルビデオ信号（ＤＶＳ）は、ポリシリコ
ンＴＦＴを動作させるのに必要な高い電源電圧で動作さ
せている。データの保持は、２つのインバータ回路３２
および３３で構成されるラッチ回路によって行ってい
る。データの取り込みは、ビデオデータサンプリングパ
ルス（ＶＳＰ）に同期してスイッチングを行うトランス
ファゲート３１によって行われる。そのトランスファゲ
ート３１のＮチャネルトランジスタ側のゲートには、Ｖ
ＳＰが入力され、Ｐチャネルトランジスタのゲート側に
は、ＶＳＰをインバータ回路３５によって反転した信号
が入力される。
る赤色データ用のデータ取り込み・ラッチ回路２ａの階
調数４ビットの場合の内部構成を示した回路図である。
図９を参照して、この例では、外部から入力される４つ
の赤色のデジタルビデオ信号（ＤＶＳ）は、ポリシリコ
ンＴＦＴを動作させるのに必要な高い電源電圧で動作さ
せている。データの保持は、２つのインバータ回路３２
および３３で構成されるラッチ回路によって行ってい
る。データの取り込みは、ビデオデータサンプリングパ
ルス（ＶＳＰ）に同期してスイッチングを行うトランス
ファゲート３１によって行われる。そのトランスファゲ
ート３１のＮチャネルトランジスタ側のゲートには、Ｖ
ＳＰが入力され、Ｐチャネルトランジスタのゲート側に
は、ＶＳＰをインバータ回路３５によって反転した信号
が入力される。
【００５５】図１０は、図９に示した第１実施形態にお
ける赤色データ用のデータ取り込み・ラッチ回路の第１
変形例を示した回路図である。図１０を参照して、この
第１変形例では、デジタルビデオ信号（ＤＶＳ）が低電
圧で駆動される場合の例である。この場合に、低電圧で
駆動されるデジタルビデオ信号（ＤＶＳ）と、ＶＳＰ信
号で駆動されるトランスファゲート３１との間に、低電
圧で駆動されるデジタルビデオ信号を高電圧のデジタル
ビデオ信号にレベル変換するためのレベルシフタ３４を
配置している。なお、図１０に示した第１変形例による
回路構成では、４ビットの赤色データに対して、４つの
レベルシフタ３４を設けているので、ＲＧＢの３色で
は、１２個のレベルシフタ３４が存在する。
ける赤色データ用のデータ取り込み・ラッチ回路の第１
変形例を示した回路図である。図１０を参照して、この
第１変形例では、デジタルビデオ信号（ＤＶＳ）が低電
圧で駆動される場合の例である。この場合に、低電圧で
駆動されるデジタルビデオ信号（ＤＶＳ）と、ＶＳＰ信
号で駆動されるトランスファゲート３１との間に、低電
圧で駆動されるデジタルビデオ信号を高電圧のデジタル
ビデオ信号にレベル変換するためのレベルシフタ３４を
配置している。なお、図１０に示した第１変形例による
回路構成では、４ビットの赤色データに対して、４つの
レベルシフタ３４を設けているので、ＲＧＢの３色で
は、１２個のレベルシフタ３４が存在する。
【００５６】図１１は、図９に示した第１実施形態にお
ける赤色データ用のデータ取り込み・ラッチ回路の第２
変形例を示した回路図である。図１１を参照して、この
第２変形例では、低電圧振幅信号であるデジタルビデオ
信号（ＤＶＳ）は、ＶＳＰ信号がＨレベルになることに
よって、Ｎチャネルトランジスタ３６がオンして、レベ
ルシフト機能とデータラッチ機能とを有するレベルシフ
タ＆ラッチ回路３７に取り込まれる。この第２変形例で
は、デジタルビデオ信号線と、レベルシフタ＆ラッチ回
路３７とが、Ｎチャネルトランジスタ３６によって分離
される回路構成であり、この点では、図９に示した第１
実施形態の回路構成と似た回路構成である。この第２変
形例の回路構成では、ビデオデータを取り込む回路のみ
がデジタルビデオ信号線に繋がっているので、デジタル
ビデオ信号線の負荷の観点からみれば、図１３に示した
第１変形例の回路構成より負荷は小さいと考えられる。
ける赤色データ用のデータ取り込み・ラッチ回路の第２
変形例を示した回路図である。図１１を参照して、この
第２変形例では、低電圧振幅信号であるデジタルビデオ
信号（ＤＶＳ）は、ＶＳＰ信号がＨレベルになることに
よって、Ｎチャネルトランジスタ３６がオンして、レベ
ルシフト機能とデータラッチ機能とを有するレベルシフ
タ＆ラッチ回路３７に取り込まれる。この第２変形例で
は、デジタルビデオ信号線と、レベルシフタ＆ラッチ回
路３７とが、Ｎチャネルトランジスタ３６によって分離
される回路構成であり、この点では、図９に示した第１
実施形態の回路構成と似た回路構成である。この第２変
形例の回路構成では、ビデオデータを取り込む回路のみ
がデジタルビデオ信号線に繋がっているので、デジタル
ビデオ信号線の負荷の観点からみれば、図１３に示した
第１変形例の回路構成より負荷は小さいと考えられる。
【００５７】図１２は、図１に示した第１実施形態の表
示装置におけるデータ転送スイッチ４ａ〜４ｃ、データ
ラッチ回路５ａ〜５ｃ、第１ＲＧＢ選択回路６およびデ
ータ転送スイッチ７ａ〜７ｃの階調数４ビットの場合の
回路構成を示した回路図である。図１２を参照して、デ
ータ転送スイッチ４ａ〜４ｃは、Ｎチャネルトランジス
タとＰチャネルトランジスタとからなるトランスファゲ
ートによって構成されている。また、データラッチ回路
５ａ〜５ｃは、２つのインバータ回路４１および４２に
よって構成されている。また、転送スイッチ７ａ〜７ｃ
は、ＮチャネルトランジスタとＰチャネルトランジスタ
とからなるトランスファゲートによって構成されてい
る。データラッチ回路５ａ〜５ｃによってラッチされた
デジタルビデオデータはＳＷ１−Ｒ、ＳＷ１−Ｇ、ＳＷ
１−Ｂ信号が、時刻ｔｒ、ｔｇ、ｔｂにそれぞれＨレベ
ルになることによって、トランスファゲートからなるデ
ータ転送スイッチ７ａ〜７ｃを介して、デコーダ＆デー
タラッチ回路８へ転送される。
示装置におけるデータ転送スイッチ４ａ〜４ｃ、データ
ラッチ回路５ａ〜５ｃ、第１ＲＧＢ選択回路６およびデ
ータ転送スイッチ７ａ〜７ｃの階調数４ビットの場合の
回路構成を示した回路図である。図１２を参照して、デ
ータ転送スイッチ４ａ〜４ｃは、Ｎチャネルトランジス
タとＰチャネルトランジスタとからなるトランスファゲ
ートによって構成されている。また、データラッチ回路
５ａ〜５ｃは、２つのインバータ回路４１および４２に
よって構成されている。また、転送スイッチ７ａ〜７ｃ
は、ＮチャネルトランジスタとＰチャネルトランジスタ
とからなるトランスファゲートによって構成されてい
る。データラッチ回路５ａ〜５ｃによってラッチされた
デジタルビデオデータはＳＷ１−Ｒ、ＳＷ１−Ｇ、ＳＷ
１−Ｂ信号が、時刻ｔｒ、ｔｇ、ｔｂにそれぞれＨレベ
ルになることによって、トランスファゲートからなるデ
ータ転送スイッチ７ａ〜７ｃを介して、デコーダ＆デー
タラッチ回路８へ転送される。
【００５８】（第２実施形態）図１３は、本発明の第２
実施形態による表示装置の全体構成を示したブロック図
である。図１３を参照して、この第２実施形態では、図
１に示した第１実施形態と異なり、データ取り込み・ラ
ッチ回路６０に含まれるビデオデータ取り込み回路６１
をＲＧＢデータで共用化するように構成している。
実施形態による表示装置の全体構成を示したブロック図
である。図１３を参照して、この第２実施形態では、図
１に示した第１実施形態と異なり、データ取り込み・ラ
ッチ回路６０に含まれるビデオデータ取り込み回路６１
をＲＧＢデータで共用化するように構成している。
【００５９】具体的には、データ取り込み・ラッチ回路
６０は、ＲＧＢデータで共用化された１つのビデオデー
タ取り込み回路６１と、ＲＧＢデータに対応してそれぞ
れ設けられたデータラッチ回路６２ａ、６２ｂおよび６
２ｃとを含んでいる。また、ビデオデータ取り込み回路
６１をＲＧＢデータで共用化させるために、ビデオデー
タサンプリングパルス（ＶＳＰ）もＲＧＢデータのそれ
ぞれについて別個に発生させる必要がある。このため、
水平走査回路７１もそれに対応した構成となっている。
これら以外の構成は、図１に示した第１実施形態と同様
である。なお、水平走査回路７１は、本発明の「取り込
みパルス発生回路」の一例である。
６０は、ＲＧＢデータで共用化された１つのビデオデー
タ取り込み回路６１と、ＲＧＢデータに対応してそれぞ
れ設けられたデータラッチ回路６２ａ、６２ｂおよび６
２ｃとを含んでいる。また、ビデオデータ取り込み回路
６１をＲＧＢデータで共用化させるために、ビデオデー
タサンプリングパルス（ＶＳＰ）もＲＧＢデータのそれ
ぞれについて別個に発生させる必要がある。このため、
水平走査回路７１もそれに対応した構成となっている。
これら以外の構成は、図１に示した第１実施形態と同様
である。なお、水平走査回路７１は、本発明の「取り込
みパルス発生回路」の一例である。
【００６０】図１４は、図１３に示した第２実施形態の
表示装置の階調数４ビットの場合の詳細な回路構成を示
した回路図である。図１４を参照して、シフトレジスタ
７１Ａは、図１３に示す水平走査回路７１に対応する。
表示装置の階調数４ビットの場合の詳細な回路構成を示
した回路図である。図１４を参照して、シフトレジスタ
７１Ａは、図１３に示す水平走査回路７１に対応する。
【００６１】図１５は、図１３に示した第２実施形態の
表示装置における水平走査回路７１の内部構成を示した
回路図である。図１５を参照して、この水平走査回路７
１の１つのＲＧＢ信号に対応するビデオデータサンプリ
ングパルス（ＶＳＰ）を発生する回路７１ａは、２つの
シフトレジスタ７２と、３つのＮＡＮＤ回路７３と、３
つのインバータ回路７４とを含んでいる。この第２実施
形態の水平走査回路７１では、ＲＧＢの各データに対し
て別個にビデオデータサンプリングパルスＶＳＰ１−
Ｒ、ＶＳＰ１−ＧおよびＶＳＰ１−Ｂを発生させる。具
体的には、水平基本クロックＣＫＨ１およびＣＫＨ２に
同期してシフトレジスタ７２の出力ＱにＨパルスが出力
される。その出力ＱのＨパルスと、各色のデータラッチ
信号ＤＬ（Ｄａｔａ Ｌａｔｃｈ）のＨパルスとが揃っ
たときに、各色のＶＳＰ信号が出力される。
表示装置における水平走査回路７１の内部構成を示した
回路図である。図１５を参照して、この水平走査回路７
１の１つのＲＧＢ信号に対応するビデオデータサンプリ
ングパルス（ＶＳＰ）を発生する回路７１ａは、２つの
シフトレジスタ７２と、３つのＮＡＮＤ回路７３と、３
つのインバータ回路７４とを含んでいる。この第２実施
形態の水平走査回路７１では、ＲＧＢの各データに対し
て別個にビデオデータサンプリングパルスＶＳＰ１−
Ｒ、ＶＳＰ１−ＧおよびＶＳＰ１−Ｂを発生させる。具
体的には、水平基本クロックＣＫＨ１およびＣＫＨ２に
同期してシフトレジスタ７２の出力ＱにＨパルスが出力
される。その出力ＱのＨパルスと、各色のデータラッチ
信号ＤＬ（Ｄａｔａ Ｌａｔｃｈ）のＨパルスとが揃っ
たときに、各色のＶＳＰ信号が出力される。
【００６２】図１６は、図１３および図１５に示した第
２実施形態のデジタルビデオ信号の取り込みタイミング
を示した動作波形図である。図１６を参照して、この第
２実施形態では、データラッチ信号ＤＬの発生に同期し
て、各色ごとに別々にデータの取り込みが行われる。こ
のため、図６に示した第１実施形態のデータ取り込み時
間の１／３のデータ取り込み時間になっていることが分
かる。
２実施形態のデジタルビデオ信号の取り込みタイミング
を示した動作波形図である。図１６を参照して、この第
２実施形態では、データラッチ信号ＤＬの発生に同期し
て、各色ごとに別々にデータの取り込みが行われる。こ
のため、図６に示した第１実施形態のデータ取り込み時
間の１／３のデータ取り込み時間になっていることが分
かる。
【００６３】このように、第２実施形態では、ビデオデ
ータ取り込み回路６１を共用化するため、ビデオデータ
取り込みに許される時間が、第１実施形態の１／３にな
る。つまり、ビデオデータの取り込み速度が第１実施形
態の３倍になり、バルクシリコンを用いたトランジスタ
に比べて性能の劣るポリシリコンＴＦＴを用いる場合に
は不向きな回路構成である。ただし、共用回路が増すた
め、占有面積の削減には有効な回路構成である。
ータ取り込み回路６１を共用化するため、ビデオデータ
取り込みに許される時間が、第１実施形態の１／３にな
る。つまり、ビデオデータの取り込み速度が第１実施形
態の３倍になり、バルクシリコンを用いたトランジスタ
に比べて性能の劣るポリシリコンＴＦＴを用いる場合に
は不向きな回路構成である。ただし、共用回路が増すた
め、占有面積の削減には有効な回路構成である。
【００６４】なお、図１５に示した第２実施形態の水平
走査回路７１では、ビデオデータ取り込み回路を共用し
て素子数を減らしている一方、各色ごとのＶＳＰ信号を
発生するために素子数が増加している。したがって、ビ
デオデータ取り込み回路を共用することによる素子数削
減数と、ＶＳＰ信号発生回路形成による素子数増加数と
を比較して、ビデオデータ取り込み回路を共用すること
による素子数削減数がＶＳＰ信号発生回路形成による素
子数増加数を上回る場合に、この第２実施形態は有効で
ある。
走査回路７１では、ビデオデータ取り込み回路を共用し
て素子数を減らしている一方、各色ごとのＶＳＰ信号を
発生するために素子数が増加している。したがって、ビ
デオデータ取り込み回路を共用することによる素子数削
減数と、ＶＳＰ信号発生回路形成による素子数増加数と
を比較して、ビデオデータ取り込み回路を共用すること
による素子数削減数がＶＳＰ信号発生回路形成による素
子数増加数を上回る場合に、この第２実施形態は有効で
ある。
【００６５】図１７は、図１３に示した第２実施形態の
データ取り込み・ラッチ部６０の回路構成を示した回路
図である。図１７を参照して、この例では、ビデオ信号
が階調数４ビットの場合を示している。低電圧のデジタ
ルビデオ信号線には、低電圧のビデオ信号を高電圧に変
換するための４つのレベルシフタ６３が接続されてい
る。図１７では、赤色の場合を示しているので、ＲＧＢ
の３色では、１２個のレベルシフタ６３が設けられる。
４つのレベルシフタ６３でレベル変換されたデジタルビ
デオ信号は、活性時刻の異なるＶＳＰ−Ｒ、ＶＳＰ−
Ｇ、ＶＳＰ−Ｂ信号がＨレベルになることによって、ト
ランスファゲート６１ａ〜６１ｃが順次オン状態になっ
てデータラッチ回路６２ａ〜６２ｃに順次転送される。
データ取り込み・ラッチ部６０の回路構成を示した回路
図である。図１７を参照して、この例では、ビデオ信号
が階調数４ビットの場合を示している。低電圧のデジタ
ルビデオ信号線には、低電圧のビデオ信号を高電圧に変
換するための４つのレベルシフタ６３が接続されてい
る。図１７では、赤色の場合を示しているので、ＲＧＢ
の３色では、１２個のレベルシフタ６３が設けられる。
４つのレベルシフタ６３でレベル変換されたデジタルビ
デオ信号は、活性時刻の異なるＶＳＰ−Ｒ、ＶＳＰ−
Ｇ、ＶＳＰ−Ｂ信号がＨレベルになることによって、ト
ランスファゲート６１ａ〜６１ｃが順次オン状態になっ
てデータラッチ回路６２ａ〜６２ｃに順次転送される。
【００６６】（第３実施形態）図１８は、本発明の第３
実施形態による表示装置の全体構成を示したブロック図
である。図１８を参照して、この第３実施形態では、上
記した第１および第２実施形態と異なり、データ線が６
本の場合にデコーダ＆データラッチ回路８およびＤＡＣ
回路９をＲＧＢデータで共用化した場合を示している。
この場合には、第１水平走査回路８１ａと第２水平走査
回路８１ｂとが設けられる。なお、第１水平走査回路８
１ａおよび第２水平走査回路８１ｂは、本発明の「取り
込みパルス発生回路」の一例である。
実施形態による表示装置の全体構成を示したブロック図
である。図１８を参照して、この第３実施形態では、上
記した第１および第２実施形態と異なり、データ線が６
本の場合にデコーダ＆データラッチ回路８およびＤＡＣ
回路９をＲＧＢデータで共用化した場合を示している。
この場合には、第１水平走査回路８１ａと第２水平走査
回路８１ｂとが設けられる。なお、第１水平走査回路８
１ａおよび第２水平走査回路８１ｂは、本発明の「取り
込みパルス発生回路」の一例である。
【００６７】また、データ取り込み・ラッチ回路８２
ａ、８２ｂおよび８２ｃ内には、それぞれ、１つのデー
タ取り込み回路と、２つのラッチ回路とが設けられてい
る。また、データ取り込み・ラッチ回路８２ａ、８２ｂ
および８２ｃから転送されるデータを保持するためのラ
ッチ回路８３ａ、８３ｂおよび８３ｃが、それぞれ２つ
ずつ設けられている。また、転送信号ＤＴ１およびＤＴ
２に同期してオン状態となるスイッチ８４ａ、８４ｂお
よび８４ｃも、それぞれ２つずつ設けられている。な
お、データ取り込み・ラッチ回路８２ａ〜８２ｃは、本
発明の「データ取り込み回路」の一例である。
ａ、８２ｂおよび８２ｃ内には、それぞれ、１つのデー
タ取り込み回路と、２つのラッチ回路とが設けられてい
る。また、データ取り込み・ラッチ回路８２ａ、８２ｂ
および８２ｃから転送されるデータを保持するためのラ
ッチ回路８３ａ、８３ｂおよび８３ｃが、それぞれ２つ
ずつ設けられている。また、転送信号ＤＴ１およびＤＴ
２に同期してオン状態となるスイッチ８４ａ、８４ｂお
よび８４ｃも、それぞれ２つずつ設けられている。な
お、データ取り込み・ラッチ回路８２ａ〜８２ｃは、本
発明の「データ取り込み回路」の一例である。
【００６８】次に、図１８および図１９を参照して、第
３実施形態の表示装置のデータ線駆動方法について説明
する。基本的な動作は、上記した第１および第２実施形
態と同様である。この第３実施形態では、転送信号ＤＴ
１およびＤＴ２が１水平期間内に順次活性状態となるこ
とによって、第１番目のＲＧＢデータと、第２番目のＲ
ＧＢデータとが順次データラッチ回路５ａ〜５ｃに転送
された後、さらに、デコーダ＆データラッチ回路８およ
びＤＡＣ回路９に転送されるとともに、データ書き込み
信号ＳＷ２（ＳＷ２−Ｒ２、ＳＷ２−Ｇ２、ＳＷ２−Ｂ
２、ＳＷ２−Ｒ１、ＳＷ２−Ｇ１、ＳＷ２−Ｂ１）によ
ってデータ線への書き込みが行われる。
３実施形態の表示装置のデータ線駆動方法について説明
する。基本的な動作は、上記した第１および第２実施形
態と同様である。この第３実施形態では、転送信号ＤＴ
１およびＤＴ２が１水平期間内に順次活性状態となるこ
とによって、第１番目のＲＧＢデータと、第２番目のＲ
ＧＢデータとが順次データラッチ回路５ａ〜５ｃに転送
された後、さらに、デコーダ＆データラッチ回路８およ
びＤＡＣ回路９に転送されるとともに、データ書き込み
信号ＳＷ２（ＳＷ２−Ｒ２、ＳＷ２−Ｇ２、ＳＷ２−Ｂ
２、ＳＷ２−Ｒ１、ＳＷ２−Ｇ１、ＳＷ２−Ｂ１）によ
ってデータ線への書き込みが行われる。
【００６９】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００７０】たとえば、上記実施形態では、液晶表示装
置（ＬＣＤ）からなる表示装置を例にとって説明した
が、本発明はこれに限らず、ＥＬ表示装置などの他の表
示装置にも同様に適用可能である。また、携帯電話など
の小型の表示装置にも適用可能である。
置（ＬＣＤ）からなる表示装置を例にとって説明した
が、本発明はこれに限らず、ＥＬ表示装置などの他の表
示装置にも同様に適用可能である。また、携帯電話など
の小型の表示装置にも適用可能である。
【００７１】
【発明の効果】以上のように、本発明によれば、データ
取り込み部およびデジタル／アナログ変換部のうちの少
なくとも一部を複数種類のデジタルデータに対して共用
化することによって、共用化した部分の素子数を低減す
ることができる。これにより、低消費電力化と装置コス
トの低減とレイアウト面積の低減を行うことができる。
取り込み部およびデジタル／アナログ変換部のうちの少
なくとも一部を複数種類のデジタルデータに対して共用
化することによって、共用化した部分の素子数を低減す
ることができる。これにより、低消費電力化と装置コス
トの低減とレイアウト面積の低減を行うことができる。
【図１】本発明の第１実施形態による表示装置の全体構
成を示したブロック図である。
成を示したブロック図である。
【図２】図１に示した第１実施形態の表示装置において
階調数４ビットの場合の回路構成を示した回路図であ
る。
階調数４ビットの場合の回路構成を示した回路図であ
る。
【図３】図２に示した第１実施形態の階調数４ビットの
場合の回路構成の変形例を示した回路図である。
場合の回路構成の変形例を示した回路図である。
【図４】図３に示した第１実施形態の変形例による表示
装置に含まれるアナログバッファ回路の構成を示した回
路図である。
装置に含まれるアナログバッファ回路の構成を示した回
路図である。
【図５】図１、図２および図３に示した表示装置の動作
を説明するための動作波形図である。
を説明するための動作波形図である。
【図６】図１、図２および図３に示した表示装置のデー
タ取り込みタイミングを説明するための動作波形図であ
る。
タ取り込みタイミングを説明するための動作波形図であ
る。
【図７】図１に示した第１実施形態の表示装置における
水平走査回路の内部構成を示した回路図である。
水平走査回路の内部構成を示した回路図である。
【図８】図７に示した第１実施形態の水平走査回路の変
形例を示した回路図である。
形例を示した回路図である。
【図９】図１に示した第１実施形態の表示装置における
赤色データ用のデータ取り込み・ラッチ回路の階調数４
ビットの場合の内部構成を示した回路図である。
赤色データ用のデータ取り込み・ラッチ回路の階調数４
ビットの場合の内部構成を示した回路図である。
【図１０】図９に示した第１実施形態の赤色データ用の
データ取り込み・ラッチ回路の第１変形例を示した回路
図である。
データ取り込み・ラッチ回路の第１変形例を示した回路
図である。
【図１１】図９に示した第１実施形態の赤色データ用の
データ取り込み・ラッチ回路の第２変形例を示した回路
図である。
データ取り込み・ラッチ回路の第２変形例を示した回路
図である。
【図１２】図１に示した第１実施形態の表示装置におけ
る転送スイッチおよびデータラッチ回路の部分の内部構
成を示した回路図である。
る転送スイッチおよびデータラッチ回路の部分の内部構
成を示した回路図である。
【図１３】本発明の第２実施形態による表示装置の全体
構成を示したブロック図である。
構成を示したブロック図である。
【図１４】図１３に示した第２実施形態の表示装置が階
調数４ビットである場合の回路構成を示した回路図であ
る。
調数４ビットである場合の回路構成を示した回路図であ
る。
【図１５】図１３および図１５に示した第２実施形態の
表示装置における水平走査回路の内部構成を示した回路
図である。
表示装置における水平走査回路の内部構成を示した回路
図である。
【図１６】図１３に示した第２実施形態の表示装置のデ
ータ取り込みタイミングを説明するための動作波形図で
ある。
ータ取り込みタイミングを説明するための動作波形図で
ある。
【図１７】図１３に示した第２実施形態の表示装置にお
けるデータ取り込み・ラッチ部の回路構成を示した回路
図である。
けるデータ取り込み・ラッチ部の回路構成を示した回路
図である。
【図１８】本発明の第３実施形態による表示装置の全体
構成を示したブロック図である。
構成を示したブロック図である。
【図１９】図１８に示した第３実施形態の表示装置の動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【図２０】従来の一例による液晶表示装置の全体構成を
示したブロック図である。
示したブロック図である。
【図２１】図２０に示した従来の液晶表示装置の動作を
説明するための動作波形図である。
説明するための動作波形図である。
【図２２】従来の他の例による液晶表示装置の全体構成
を示したブロック図である。
を示したブロック図である。
１、７１ 水平走査回路（取り込みパルス発生回路） ２ａ〜２ｃ、６０、８２ａ〜８２ｃ データ取り込み・
ラッチ回路 ３ データ転送スイッチ駆動回路 ４ａ〜４ｃ データ転送スイッチ ５ａ〜５ｃ データラッチ回路（第２ラッチ回路） ６ 第１ＲＧＢ選択回路（第１スイッチ選択回路） ７ａ〜７ｃ データ転送スイッチ ８ デコーダ＆データラッチ回路（デコーダ回路） ９ ＤＡＣ回路（デジタル／アナログ変換回路） １０ 第２ＲＧＢ選択回路（第２スイッチ選択回路） １１ａ〜１１ｃ データ線駆動用スイッチ ５０ 画素部 ５１ 水平方向駆動回路 ５２ 垂直方向駆動回路 ８１ａ 第１水平走査回路（取り込みパルス発生回路） ８１ａ 第２水平走査回路（取り込みパルス発生回路）
ラッチ回路 ３ データ転送スイッチ駆動回路 ４ａ〜４ｃ データ転送スイッチ ５ａ〜５ｃ データラッチ回路（第２ラッチ回路） ６ 第１ＲＧＢ選択回路（第１スイッチ選択回路） ７ａ〜７ｃ データ転送スイッチ ８ デコーダ＆データラッチ回路（デコーダ回路） ９ ＤＡＣ回路（デジタル／アナログ変換回路） １０ 第２ＲＧＢ選択回路（第２スイッチ選択回路） １１ａ〜１１ｃ データ線駆動用スイッチ ５０ 画素部 ５１ 水平方向駆動回路 ５２ 垂直方向駆動回路 ８１ａ 第１水平走査回路（取り込みパルス発生回路） ８１ａ 第２水平走査回路（取り込みパルス発生回路）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ａ ６８０ ６８０Ｇ Ｈ０３Ｋ 17/00 Ｈ０３Ｋ 17/00 Ｍ 17/693 17/693 Ｃ Ｆターム(参考） 2H093 NA41 NC26 NC34 ND38 ND42 5C006 AA22 AF82 BB16 BC06 BF04 FA43 FA47 FA51 5C080 AA10 BB05 DD22 DD26 DD27 DD30 JJ02 JJ03 JJ04 5J055 AX12 AX44 AX47 BX09 BX16 CX30 DX12 DX48 EY21 EZ12 EZ13 EZ20 EZ24 EZ25 EZ31 EZ38 GX01 GX02 GX04
Claims (10)
- 【請求項１】 デジタルデータを取り込むデータ取り込
み部と、 前記取り込んだデジタルデータをデジタル／アナログ変
換してアナログデータを出力するデジタル／アナログ変
換部と、 前記デジタル／アナログ変換部から出力されるアナログ
データをデータ線に書き込むためのデータ書き込み部と
を備え、 前記データ取り込み部および前記デジタル／アナログ変
換部のうちの少なくとも一部は、複数のデジタルデータ
に対して共用化されている、駆動回路。 - 【請求項２】 前記データ取り込み部は、 前記デジタルデータを取り込むためのパルスを発生させ
る取り込みパルス発生回路と、 前記取り込みパルス発生回路により発生されたパルスに
同期して、前記デジタルデータを取り込むためのデータ
取り込み回路とを含み、 前記デジタル／アナログ変換部は、 前記取り込んだデジタルデータを解読するためのデコー
ダ回路と、 前記デコーダ回路によって解読されたデータに相当する
アナログデータを出力するデジタル／アナログ変換回路
とを含み、 前記デコーダ回路および前記デジタル／アナログ変換回
路は、前記複数種類のデジタルデータに対して共用化さ
れている、請求項１に記載の駆動回路。 - 【請求項３】 さらに、前記データ取り込み回路も前記
複数種類のデジタルデータに対して共用化されている、
請求項２に記載の駆動回路。 - 【請求項４】 前記データ取り込み部は、さらに、 前記データ取り込み回路により取り込んだデジタルデー
タを保持するための第１ラッチ回路と、 前記第１ラッチ回路により保持されたデジタルデータを
転送するためのスイッチ回路と、 前記スイッチ回路から転送されたデジタルデータを保持
するための第２ラッチ回路と、 前記第２ラッチ回路により保持されたデジタルデータ
を、順次前記デコーダ回路に転送するための第１スイッ
チ選択回路とを含み、 前記データ書き込み部は、 前記デジタル／アナログ変換回路から出力されるアナロ
グデータを、順次前記データ線に転送するための第２ス
イッチ選択回路を含み、 前記第１スイッチ選択回路および前記第２スイッチ選択
回路においてデータを順次転送する際に、各データの転
送タイミングをずらして転送する、請求項２または３に
記載の駆動回路。 - 【請求項５】 前記第１スイッチ選択回路および前記第
２スイッチ選択回路においてデータを順次転送する際
に、前記各データを時分割で転送する、請求項４に記載
の駆動回路。 - 【請求項６】 前記取り込みパルス発生回路は、所定の
振幅のクロック信号を前記所定の振幅とは異なる振幅に
レベル変換するための第１レベル変換回路を含む、請求
項２〜５のいずれか１項に記載の駆動回路。 - 【請求項７】 前記データ取り込み回路は、所定の振幅
のデジタルデータ信号を前記所定の振幅とは異なる振幅
にレベル変換するための第２レベル変換回路を含む、請
求項２〜６のいずれか１項に記載の駆動回路。 - 【請求項８】 前記デジタル／アナログ変換部は、アナ
ログバッファ回路を含む、請求項２〜７のいずれか１項
に記載の駆動回路。 - 【請求項９】 デジタルビデオデータを取り込むための
パルスを発生させる取り込みパルス発生回路と、 前記取り込みパルス発生回路から出力されるパルスに同
期して、前記デジタルビデオデータを取り込むデータ取
り込み回路と、 前記取り込んだデジタルビデオデータを保持するための
第１ラッチ回路と、 前記第１ラッチ回路により保持されたデジタルビデオデ
ータを転送するためのスイッチ回路と、 前記スイッチ回路から転送されたデジタルビデオデータ
を保持するための第２ラッチ回路と、 前記第２ラッチ回路により保持されたデジタルビデオデ
ータを順次転送するための第１スイッチ選択回路と、 前記第２スイッチ選択回路から転送されたデジタルビデ
オデータが入力されるとともに、前記入力されたデジタ
ルビデオデータを解読するためのデコーダ回路と、 前記デコーダ回路によって解読されたデータに相当する
アナログビデオデータを出力するデジタル／アナログ変
換回路と、 前記デジタル／アナログ変換回路から出力されるアナロ
グビデオデータを順次転送する第２スイッチ選択回路
と、 前記デジタル／アナログ変換回路から出力されるアナロ
グビデオデータをデータ線に書き込むためのデータ書き
込み部とを備え、 前記データ取り込み回路、前記デコーダ回路および前記
デジタル／アナログ変換回路のうちの少なくともいずれ
か１つが、赤、緑および青色のビデオデータに対して共
用化されている、駆動回路。 - 【請求項１０】 請求項１〜９のいずれか１項に記載の
駆動回路と、 前記データ線に繋がる画素部とを備えた、表示装置。
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