WO2007135792A1 - 表示パネル駆動回路、表示装置 - Google Patents

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WO2007135792A1
WO2007135792A1 PCT/JP2007/052986 JP2007052986W WO2007135792A1 WO 2007135792 A1 WO2007135792 A1 WO 2007135792A1 JP 2007052986 W JP2007052986 W JP 2007052986W WO 2007135792 A1 WO2007135792 A1 WO 2007135792A1
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circuit
latch
signal
block
stage
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PCT/JP2007/052986
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English (en)
French (fr)
Inventor
Tamotsu Sakai
Shinsaku Shimizu
Original Assignee
Sharp Kabushiki Kaisha
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Publication date
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    • G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
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    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns

Definitions

  • the present invention relates to a source driver (particularly, a digital dryer) provided in a display device.
  • Patent Document 1 discloses a configuration example of a digital driver used in a display device.
  • Figure 17 shows this configuration.
  • the digital driver shown in FIG. 17 is provided with a circuit block having a plurality of first (1st) latch circuits LAT1 and a plurality of second (2nd) latch circuits LAT2 for each data signal line (S1 ′) of the display panel. ing.
  • each circuit block takes in D0 to D2 as 3-bit data to be supplied to a corresponding data signal line by a pulse from the DFF of the shift register (1st latch pulse).
  • the 3-bit data is DA-converted by the pulse from the LP line (2nd latch pulse) and output to each data signal line (Sl, S2 '%) as an analog signal potential.
  • Patent Document 1 discloses another configuration example of a digital driver.
  • Figure 18 shows this configuration.
  • the digital driver shown in FIG. 18 includes a circuit block including a plurality of first (1st) latch circuits L ATI and a plurality of second (2nd) latch circuits LAT2, and four data signal lines (S1 to S4) of the display panel. , S5 to S8.
  • one horizontal period (first to fourth periods) is divided into four, and one circuit block is shared by four data signal lines.
  • each circuit block uses 3-bit data to be supplied to the corresponding data signal line (Sl, S5 '%) by a pulse from the DFF of the shift register (1st latch pulse). Is taken from D0 to D2, and the above 3-bit data is DA converted by the pulse (2nd latch pulse) from the LPa'LPb line, and the analog signal potential is applied to each data signal line (Sl, S5 ' ⁇ ). Output as.
  • each circuit block receives the corresponding data signal line (S2) by the pulse from the DFF of the shift register (1st latch pulse).
  • Patent Document 1 Japanese Published Patent Publication “Japanese Unexamined Patent Publication No. 2003-58133 (Publication Date: February 28, 2003)”
  • the present invention has been made in view of the above problems, and an object thereof is to realize downsizing of a driver (display panel drive circuit) without requiring an external memory or an arithmetic circuit.
  • the display panel drive circuit of the present invention has a plurality of circuit blocks including a front-stage circuit and a rear-stage circuit arranged in the row direction, and a signal from the front-stage circuit is transmitted to the rear-stage circuit in each circuit block.
  • a front-stage circuit and a rear-stage circuit are arranged in the column direction, and an inter-block shared wiring that can be connected to each of the two circuit blocks is provided between two adjacent circuit blocks.
  • the signal in each of the two circuit blocks is transmitted in time division via the inter-block shared wiring. It is characterized by.
  • a display panel driving circuit in which a plurality of circuit blocks including a front-stage circuit and a rear-stage circuit are arranged in the row direction and a signal is transmitted between the front-stage circuit and the rear-stage circuit belonging to the same circuit block.
  • the front-stage circuit and the rear-stage circuit are arranged in the column direction, and an inter-block shared wiring is provided for each of the two circuit blocks.
  • the signal transmission in one of the two circuit blocks and the other of the two circuit blocks The signal transmission in is performed at different timings using the inter-block shared wiring.
  • the row direction is the direction in which the row extends (horizontal direction)
  • the column direction is the direction in which the column extends (vertical direction).
  • two adjacent circuit blocks perform signal transmission in a time-sharing manner and share the wiring used for the transmission, thereby reducing the number of wirings in the display panel drive circuit. Thereby, it is possible to reduce the size of the display panel drive circuit.
  • the front stage circuit has a plurality of front stage latch circuits arranged in the column direction
  • the rear stage circuit has rear stage latch circuits corresponding to the respective front stage latch circuits
  • the inter-block shared wiring has a plurality of transmission wirings extending in the column direction, belongs to each of the above two circuit blocks, and is adjacent to the two previous stage latch circuits in the row direction (the previous stage latch circuit belonging to one of the above two circuit blocks).
  • a pre-stage latch circuit adjacent to this in the row direction and belonging to the other of the two circuit blocks) may transmit signals in a time division manner through the same transmission wiring. In this way, the configuration is suitable for a digital driver.
  • an output wiring extending in the row direction is arranged between the two preceding latch circuits, the output wiring and the same transmission wiring are connected, and the transmission wiring and the 2 A configuration is also possible in which the outputs of the two previous latch circuits can be connected via output wiring. In this way, the connection relationship (wiring in the row direction) between two adjacent circuit blocks can be simplified.
  • this display panel drive circuit a plurality of data wirings extending in the column direction are arranged between the two circuit blocks, and the input of each of the two preceding latch circuits is an input wiring extending in the row direction. And the input wiring may be connected to any one of the data signal wirings. In this way, the connection relationship (rowwise wiring) between two adjacent circuit blocks can be simplified. [0015]
  • the number of the data wirings is equal to the number of the transmission wirings.
  • One transmission wiring may be positioned on the extension of each data wiring. . In this way, the width of the circuit in the row direction can be reduced.
  • the number of wirings between circuit blocks can be reduced, so that the width in the row direction of the preceding latch circuit can be made larger than the width in the column direction. As a result, the width of the circuit in the column direction can be reduced.
  • each pre-stage latch circuit includes adjacent high-potential side power lines and It is possible to adopt a configuration arranged between the low-potential side power supply lines.
  • the structures of the two preceding latch circuits adjacent in the column direction in each circuit block are symmetrical with respect to each other about the line along the row direction, and one high-potential side power supply line is adjacent to each other.
  • a configuration may be adopted in which two low-stage latch circuits are shared, and one low-potential side power supply line is shared between two adjacent front-stage latch circuits. In this way, the number of power lines can be reduced, and the width of the circuit in the column direction can be reduced.
  • video data for one pixel of the display panel is transmitted to the front circuit and the rear circuit, and the number of transmission wirings is equal to the total number of bits of video data for one pixel. Is possible.
  • a plurality of circuit blocks including a plurality of front-stage signal circuits and rear-stage signal circuits corresponding to the respective front-stage signal circuits are arranged in the row direction, and the rear-stage corresponding to each front-stage signal circuit in each circuit block.
  • the previous stage signal circuits are arranged in the column direction, and all the previous stage signal circuits belonging to this circuit block can be connected.
  • Intra-block shared wiring is provided, and the signal from each preceding-stage signal circuit is transmitted in a time-sharing manner through the intra-block shared wiring.
  • the front signal circuit includes a plurality of front signal circuits arranged in a column direction.
  • the rear stage signal circuit has a rear stage latch circuit corresponding to each front stage latch circuit, and the shared wiring in the block has a plurality of transmission wirings extending in the column direction.
  • Each wiring can be configured to be connectable to one of the preceding latch circuits included in each preceding signal circuit.
  • output wiring extending in the row direction is arranged corresponding to each preceding latch circuit, and the output of each preceding latch circuit is transmitted to the corresponding transmission wiring via the corresponding output wiring. It can be set as the structure which can be connected.
  • each of the preceding latch circuits may be connected to any one of the data wirings.
  • the high-potential side power supply line extending in the row direction and the low-potential side power supply line extending in the row direction are alternately arranged, and each preceding latch circuit includes the adjacent high-potential side power supply line and the low potential power supply line. It is possible to adopt a configuration that is arranged between the side power lines.
  • the structures of the two preceding latch circuits adjacent in the column direction in each circuit block are symmetrical with respect to each other about the line along the row direction.
  • the high-potential-side power supply line is shared between two adjacent previous-stage latch circuits, and one low-potential-side power supply line is shared between two adjacent previous-stage latch circuits. Is possible.
  • the front-stage latch circuit can be configured such that the width in the row direction is larger than the width in the column direction.
  • video data for one sub-pixel of the display panel is transmitted from the front-stage signal circuit to the rear-stage signal circuit, and the number of transmission lines is equal to the total number of bits of video data for one sub-pixel. An equal configuration is possible.
  • a plurality of circuit blocks including a plurality of front signal circuits, a rear signal circuit corresponding to each front signal circuit, and one signal passing circuit are arranged in the row direction.
  • the rear stage signal circuits are arranged in the column direction in each circuit block, and each circuit block has a rear stage belonging thereto.
  • Signal sharing wiring that can be connected to all signal circuits is provided, and signals from each subsequent signal circuit It is characterized by being transmitted in a time division manner via wiring.
  • the front-stage signal circuit and the corresponding rear-stage signal circuit can be arranged adjacent to each other in the row direction and connected to each other in each circuit block.
  • the front-stage signal circuit has a plurality of front-stage latch circuits arranged in the column direction
  • the rear-stage signal circuit has rear-stage latch circuits corresponding to the respective front-stage latch circuits.
  • the inter-signal shared wiring has a plurality of relay wirings extending in the column direction, and each of the plurality of relay wirings can be connected to one of the subsequent latch circuits included in each subsequent signal circuit. can do.
  • output wiring extending in the row direction is arranged corresponding to each subsequent latch circuit, and the output of each subsequent latch circuit is connected to the corresponding relay wiring via the corresponding output wiring. It can be set as the structure which can be connected.
  • a plurality of data wirings extending in the row direction may be arranged, and each of the preceding latch circuits may be connected to any one of the data wirings. .
  • the high-potential side power supply line extending in the row direction and the low-potential side power supply line extending in the row direction are alternately arranged.
  • the preceding latch circuit and the corresponding latter latch circuit can be arranged between adjacent high-potential side power supply lines and low-potential side power supply lines. It is. In this case, both the preceding latch circuit and the succeeding latch circuit can be configured such that the width in the column direction is larger than the width in the row direction.
  • a display device of the present invention includes a display panel and the display panel drive circuit.
  • the display panel and the display panel drive circuit may be formed monolithically.
  • the display panel drive circuit of the present invention two adjacent circuit blocks perform signal transmission in a time division manner and share the wiring used for the transmission. Therefore, the number of wirings in the display panel drive circuit Can be reduced. As a result, the display panel drive circuit can be downsized. wear.
  • FIG. 1 is a circuit diagram showing a layout example of a digital driver according to the present embodiment.
  • FIG. 2 is a circuit diagram showing a layout example of the digital driver.
  • FIG. 3 is a circuit diagram showing a layout example of the digital driver.
  • FIG. 4 is a circuit diagram showing a layout example of the digital driver.
  • FIG. 5 is a circuit diagram showing a layout example of the digital driver.
  • FIG. 6 is a circuit diagram showing a layout example of the digital driver.
  • FIG. 7 is a circuit diagram showing one configuration of a digital driver according to the present embodiment.
  • FIG. 8 is a circuit diagram showing one configuration of a digital driver according to the present embodiment.
  • FIG. 9 is a circuit diagram specifically showing a partial configuration of the digital driver shown in FIG. 7.
  • FIG. 10 is a circuit diagram specifically showing a partial configuration of the digital driver shown in FIG. 7.
  • FIG. 11 is a circuit diagram showing another configuration of the digital driver according to the present embodiment.
  • FIG. 12 is a circuit diagram showing another configuration of the digital driver according to the present embodiment.
  • FIG. 13 is a timing chart showing the operation of the digital driver shown in FIG.
  • FIG. 14 is a timing chart showing the operation of the digital driver shown in FIG.
  • 15 is a timing chart showing the operation of the digital driver shown in FIG.
  • FIG. 16 is a schematic diagram showing a configuration of the present liquid crystal display device.
  • FIG. 17 is a circuit diagram showing a configuration of a conventional digital driver.
  • FIG. 18 is a circuit diagram showing a configuration of a conventional digital driver.
  • FIG. 19 is a circuit diagram showing a layout example of a conventional digital driver.
  • FIG. 16 is a block diagram showing a configuration of a liquid crystal display device that is useful in the present embodiment.
  • the liquid crystal display device 10 includes a display unit 30, a gate dryer 40, and a source driver 90.
  • the display unit 30, the gate dryer 40, and the source driver 90 are formed on the same substrate, and constitute a so-called system-on-panel.
  • the source driver 90 is supplied with input signals (video data) and various control signals.
  • the display unit 30 is provided with pixels in the vicinity of intersections of a plurality of scanning signal lines extending in the row direction and a plurality of data signal lines extending in the column direction.
  • FIG. 7 is a circuit diagram showing a configuration of a source driver of the present liquid crystal display device.
  • the source driver 90 is a digital driver that generates a digital input signal (for example, 6 bits) force analog signal potential input from outside the panel and supplies it to each data signal line of the display unit.
  • the digital driver 90 includes three input signal lines DR'DG'DB, a plurality of signal processing blocks (not shown), and three switch control lines PR'PG '. PB and two latch pulse lines Yl-Y2 (first and second control signal lines) are provided.
  • Each signal processing block includes one flip-flop F, one circuit block g, one DAC, and one time-division switch block W.
  • Each signal processing block includes a display unit 3 This data signal line SR'SG'SB is supported.
  • Each time-division switch block W has three analog switches ER ⁇ EG ⁇ EB.
  • each circuit block g includes three front-stage latch blocks BR'BG • BB arranged in the column direction, three rear-stage latch blocks CR'CG'CB arranged in the column direction, and one It includes a transmission switch block T, one selection switch block K, and one signal-to-signal shared wiring (6 bits) CL.
  • the digital driver 90 a plurality of circuit blocks are arranged in the row direction, and the inter-block shared wiring is provided between two adjacent circuit blocks (for example, the first and second, the third and the fourth). Q is provided.
  • the inter-block shared wiring Q has three signal-specific shared wirings HR ⁇ HG ⁇ HB.
  • the transmission switch block T includes three switch circuits iR′iG′iB.
  • each of the switch circuits iR, iG, and iB has a 6-bit switching element corresponding to the signal-specific shared wiring HR-HG-HB (see Figure 9-10), and the transmission switch block T has 18 bits. Equipped with minute switching elements.
  • the selection switch block K has three switch circuits JR'JG'JB.
  • each of the selection switch circuits JR'JG'JB has a 6-bit switching element corresponding to the subsequent latch block CR'CG'CB (see Fig. 9 ⁇ 10), and the selection switch block K has 18 bits.
  • a switching element is provided.
  • the first signal processing block includes a flip-flop Fl, a circuit block gl, a DAC 1, and a time division switch block W1, and corresponds to three data signal lines SRI 'SGI' SB1.
  • the time-division switch block W1 includes three analog switches E Rl 'EGl' EBl.
  • the circuit block gl has three preceding latch blocks BR1 ⁇ BG1 -BB1, three succeeding latch blocks CR1 'CG1' CB1, a transmission switch block Tl, a selection switch block Kl, and an inter-signal shared wiring CL1. Yes.
  • the transmission switch block T1 includes three switch circuits iRl 'iGl' iBl, and the selection switch block K1 includes three switch circuits JRl 'JGl' JBl. Further, an inter-block shared wiring Q1 is provided between the circuit block gl and the adjacent circuit block g2, and the inter-block shared wiring Q1 includes signal-specific shared wiring HR1′HG1 ⁇ HG1.
  • each preceding latch block is connected to a corresponding flip-flop and a corresponding input signal line, and further, a corresponding switch circuit and a corresponding signal-specific shared wiring It is connected to the corresponding latter latch block via (6 bits).
  • each subsequent latch block is connected to the DAC via the corresponding switch circuit and inter-signal shared wiring (6 bits), and is also connected to the latch noise line Y1 or Y2.
  • the pre-stage latch block BR1 is connected to the flip-flop F1 and the input signal line DR, and further connected to the post-stage latch block CR1 via the switch circuit iRl and the signal-specific shared wiring HR1 (6 bits).
  • the subsequent latch block CR1 is connected to the DAC1 through the switch circuit JR1 and the inter-signal shared wiring CL1 (6 bits) and also to the latch pulse line Y1.
  • the front latch block BR2 is connected to the flip-flop F2 and the input signal line DR, and further connected to the rear latch block CR2 via the switch circuit 1R2 and the signal-specific shared wiring HR 1 (6 bits).
  • the latter latch block CR2 is connected to the DAC2 via the switch circuit JR2 and the inter-signal shared wiring CL2 (6 bits), and is also connected to the latch noise line Y2.
  • Each front stage latch block includes six 1st latch circuits arranged in the column direction, and each rear stage latch block includes six second latch circuits arranged in the column direction.
  • the front latch block BR1 includes 1st latch circuits LR1 to LR6, and the rear latch block CR1 includes second latch circuits Lrl to Lr6.
  • each of the 1st latch circuits LR1 to LR6 is connected to the corresponding wiring (1-bit wiring) in the input signal line DR (6-bit wiring). Further, each of the 1st latch circuits LR1 to LR6 is connected to the corresponding 2nd latch circuit in the subsequent latch block CR1 through one of the switch circuit 1R1 and the signal-specific shared wiring HR1 (6-bit wiring).
  • the 1st latch circuit LR1 is connected to the 2nd latch circuit Lrl via one of the switch circuit iRl and one of the signal-specific shared wires HR1 (1 bit wire), and the 1st latch circuit LR6 is connected to the switch circuit 1R1 and And signal-specific shared wiring Connect to 2nd latch circuit Lr6 via one of HR1 (1-bit wiring) Continued.
  • the 2nd latch circuits Lrl to Lr6 are all connected to the latch pulse line Y1, and to the DAC1 via one of the corresponding switch circuit JR1 and the inter-signal shared line CL1 (1-bit line). It is connected.
  • the switch circuit 1R1 is connected to the latch noise line Y1.
  • connection relationship between the front latch block BR2 and the rear latch block CR2 corresponding thereto is described in more detail with reference to FIG. That is, the six 1st latch circuits LR1 to LR6 belonging to the preceding latch block BR2 are all connected to the flip-flop F2.
  • the 1st latch circuits LR1 to LR6 are connected to the corresponding wiring (1-bit wiring) in the input signal line DR (6-bit wiring). Further, each of the 1st latch circuits LR 1 to LR6 is connected to the corresponding 2nd latch circuit in the subsequent latch block CR2 via one of the switch circuit 1R2 and the signal-specific shared wiring HR1 (6-bit wiring).
  • the 1st latch circuit LR1 is connected to the 2nd latch circuit Lrl via one of the switch circuit iR2 and one of the signal-specific shared wiring HR1 (1-bit wiring), and the 1st latch circuit LR6 is connected to the switch circuit iR2 and Shared wiring for each signal Connected to the 2nd latch circuit Lr6 via one of the HR1 (1-bit wiring).
  • the 2nd latch circuits Lrl to Lr6 are all connected to the latch pulse line Y2, and to the DAC2 via one of the corresponding switch circuit JR2 and signal-to-signal shared line CL2 (1-bit line) Has been.
  • the switch circuit iR2 is connected to the latch pulse line Y2.
  • the transmission switch block ⁇ belonging to the odd-numbered circuit block is turned ON, and a latch pulse enters the latter-stage latch block of the circuit block.
  • the signal power latched in the previous latch block of the block is output from the subsequent latch block via the inter-block shared wiring Q.
  • the latch pulse line Y2 becomes active, the transmission switch block ⁇ belonging to the even-numbered circuit block is turned ON, and a latch pulse enters the subsequent latch block of the circuit block, and the preceding stage of the even-numbered circuit block.
  • the signal power latched in the latch block is output from the subsequent latch block via the inter-block shared wiring Q.
  • each of the three switch circuits CiR'JG-JB) included in each selected switch block is connected to a corresponding switch control line (PR'PG'PB). That is, the switch circuit JR1 of the selection switch block K1 is connected to the switch control line PR, the switch circuit JG1 is connected to the switch control line PG, and the switch circuit JB1 is connected to the switch control line PB.
  • Each DAC is connected to three data signal lines via a corresponding time-division switch block W.
  • DAC1 is connected to the data signal line SRl 'SGl' SBl via the time division switch block W1.
  • each of the three analog switches (ER'EG'EB) of each time-division switch block W is connected to a corresponding switch control line (PR'PG'PB) and a corresponding data signal line (SR 'SG' SB) is connected.
  • analog switch ER1 of time-division switch block W1 is connected to switch control line PR and connected to data signal line SR1
  • analog switch EG 1 is connected to switch control line PG and data signal line SG1
  • the analog switch EB 1 is connected to the switch control line PB and to the data signal line SB 1.
  • the processing of the red (R) signal is performed by the front stage latch block BR, the switch circuit iR, the signal-specific shared wiring HR, the rear stage latch block CR1, and the switch connected to the red input signal line DR.
  • the circuit JR, DAC, and analog switch ER are in charge, and the processed analog signal is output to the red data signal line SR.
  • Each DAC is responsible for processing the three color signals in a time-sharing manner.
  • R1 to R640 are 6-bit input signal data corresponding to the data signal lines SR1 to SR640
  • G1 to G640 are 6-bit input signal data corresponding to the data signal lines SG1 to SG640
  • B1 to B640 are 6-bit input corresponding to data signal lines SB1 to SB640 Force signal data.
  • the output signal of the front latch block is Bo and the output of the rear latch block is Co.
  • Qol to Qo320 are signals for the shared wiring between blocks
  • CLol to Clo640 are signals for the shared wiring between signals.
  • the previous latch block BR1 receives the input signal R1
  • the previous latch block BG1 receives the input signal G1
  • the previous latch block BB1 receives the input signal B1, Latch.
  • (R2, G2, B2)... (R640, G640, B640) are sequentially latched as the output pulses of F2 ' ⁇ ' F640 are sequentially changed from High to Low.
  • each of the input signals (G1- ⁇ -G640) is fed to the analog signal potential (Gal- ⁇ --
  • the switch control line PG is also connected to the corresponding analog switch, and all the analog switches connected to the switch control line PG (when the output pulse of the switch control line PG becomes High) ( Since EG1 ' ⁇ is simultaneously turned ON, the signal potential (Gal ⁇ ⁇ -Ga640) is supplied to the corresponding data signal line (SGI---SG640) via the analog switch that is turned ON.
  • the digital driver 90 can also be configured as shown in FIG. That is, from the configuration shown in FIG. 7, except for the selection switch block K, the time-division switch block W, and the three switch control lines (PR'PG'PB), three DACs are provided for each signal processing block. This is a configuration provided. Other configurations are the same as those in FIG.
  • each signal processing block includes one flip-flop F, one circuit block g, three DACs, and one time-division switch block W. Then, three data signal lines S R ⁇ SG ⁇ SB on the display unit correspond to the signal processing block!
  • the circuit block g includes three front latch blocks BR′B G′BB arranged in the column direction, three rear latch blocks CR′CG′CB arranged in the column direction, and 1 One transmission switch block T.
  • Each subsequent latch block is connected to one data signal line through one DAC. It is.
  • the rear stage latch block CR1 is connected to the data signal line SR1 through the DAClr
  • the rear stage latch block CG1 is connected to the data signal line SG1 through the DAClg
  • the rear stage latch block CB1 is connected through the DAC lb. Connected to data signal line SB1.
  • each of two adjacent circuit blocks uses the same inter-block shared wiring (for example, Q1) and performs signal transmission in a time division manner to reduce the number of wirings. Can be reduced. Furthermore, since signal transmission is performed in a time-sharing manner from the subsequent latch block (for example, CR1) to the DAC via the same signal sharing wiring (for example, CL1), the number of wiring between the latter latch block and the DAC can be reduced. . This makes it possible to reduce the size of the digital driver. In particular, when a digital driver is monolithically formed on a liquid crystal panel, the size reduction effect due to the reduction in the number of wirings is significant.
  • FIG. 1 shows a layout between two pre-stage circuits adjacent to each other in the row direction (a pre-stage circuit made up of BRl 'Gl' BBl and a pre-stage circuit made up of BR2'BG2'BB2).
  • the preceding latch block BR1 has six 1st latch circuits LR1 ⁇ : LR6, and the preceding latch block BG1 has six 1st latch circuits LR7 ⁇ : LR12, and the preceding latch block BB1 has six 1st latch circuits.
  • LR13 to LR18, and each pre-stage circuit has 18 1st latch circuits.
  • an input signal line is formed by extending in the column direction between two preceding circuits adjacent to each other in the row direction (BRl 'BGl' BBl and BR2 'BG2.BB2).
  • 18 (6 bits X 3) data wires (013 ⁇ 4 to 01 «'00 & 00 00 to 00 08 to 08) and 18 (6 bits X 3) wires that extend in the column direction and constitute a shared wire between blocks Transmission wiring (HRa to HRf 'HGa to HG f' HBa to HBf).
  • transmission lines (HRa to HRf ⁇ HGa to HGf ⁇ HBa to HBf)
  • HRa exists on the extension line of the data wiring DRa
  • HBf exists on the extension line of the data wiring DBf.
  • a high potential side power supply line VD extending in the row direction and a low potential side power supply line VS extending in the row direction are alternately arranged.
  • 1st latch circuit belonging to BR1 between potential side power line VS 1st latch belonging to LR and BR2 The circuit LR is arranged such that its longitudinal direction is in the row direction.
  • the 1st latch circuit LR is supplied with power from the high potential side power supply line VD and the low potential side power supply line VS arranged on both sides thereof.
  • the inputs of the two 1st latch circuits (LR1′LR1) adjacent in the row direction are connected to each other by input wirings extending in the row direction.
  • An output wiring extending in the row direction is arranged between the two 1st latch circuits (LRl 'LRl).
  • each of the 18 1st latch circuits LR1 to LR18 included in the preceding circuit is connected to one data wiring via the force input wiring.
  • Each of the 1st latch circuits LR1 to LR18 can be connected to one transmission line via the output line.
  • the input of the 1st latch circuit LR1 is connected to the data line DRa via the input line IL, and the output can be connected to the transmission line HRa via the output line OL.
  • the 1st latch circuit LR2 has its input connected to the data line DRb via the input line, and its output can be connected to the transmission line HRb via the output line.
  • the 1st latch circuit LR18 has its input connected to the data wiring DBf via the input wiring, and its output can be connected to the transmission wiring HBf via the output wiring.
  • one 1st latch circuit LR is arranged between the adjacent high potential side power supply line VD and low potential side power supply line VS, and the direction of the even-numbered 1st latch circuit is the same as that of the odd-numbered 1st latch circuit. Invert for orientation. In this way, one power line (VD or VS) can be shared by two 1st latch circuits, and the number of power lines can be reduced. As a result, the circuit area of the driver can be reduced.
  • FIG. 6 shows an example of the layout of the post-stage circuit (the post-stage latch block CR′CG′CB).
  • CR has 6 2nd latch circuits Lrl ⁇ : Lr6, CG has 6 2nd latch circuits Lr7 ⁇ : Lrl2, CB has 6 2nd latch circuits Lrl3 ⁇ : Lrl8, The latter circuit has 18 2nd latch circuits.
  • the driver in the driver, six relay wirings (CLa to CLf) constituting the inter-signal shared wiring CL are provided.
  • a plurality of high potential side power supply lines Vd extending in the row direction and a plurality of low potential side power supply lines Vs extending in the row direction are alternately arranged.
  • one 2nd latch circuit Lr is arranged so that its longitudinal direction is in the column direction.
  • each 2nd latch circuit (Lrl, ⁇ -Lr6) belonging to CR can be connected to one of the relay wirings (CLa to CLf), and each 2nd latch circuit (Lrl ' ⁇ -Lr6) belonging to CG ) Can be connected to one of the relay wires (CLa to CLf), and each 2nd latch circuit (Lrl ⁇ -Lr6) belonging to CB can be connected to one of the relay wires (CLa to CLf). Connection is possible.
  • the 2nd latch circuit Lrl belonging to CR1 can be connected to the relay wiring CLa, and the 2nd latch circuit Lr2 belonging to CR 1 can be connected to the relay wiring CLb.
  • the wiring AL extending in the row direction from the output of the 2nd latch circuit Lr is used to connect the 2nd latch circuit Lr and the relay wiring.
  • the digital driver can also be configured as shown in FIG.
  • the digital driver 95 includes a plurality of signal processing blocks (not shown), three input signal lines DR'D G'DB, and three switch control lines PR'PG'PB. And three (number of video signals) transmission switching lines (control signal lines) MR-MG-MB.
  • Each signal processing block includes one flip-flop F, one circuit block g, one DAC, and one time-division switch block W.
  • Each signal processing block includes a display unit 3 This data signal line SR'SG'SB is supported.
  • Each time-division switch block W has three analog switches ER ⁇ EG ⁇ EB.
  • each circuit block g includes three front-stage latch blocks BR'BG • BB arranged in the column direction, three rear-stage latch blocks CR'CG'CB arranged in the column direction, and one circuit block g It has a transmission switch block T, an intra-block shared wiring N, one selection switch block K, and one inter-signal shared wiring (6 bits) CL.
  • the transmission switch block T includes three switch circuits iR'iG'iB.
  • the switch circuits iR, iG and iB are respectively 6-bit switching elements corresponding to HR-HG-HB.
  • the transmission switch block T includes 18-bit switching elements.
  • the selected switch block K includes three switch circuits JR'JG'JB.
  • each of the selection switch circuits JR-JG 'JB includes a 6-bit switching element corresponding to the subsequent latch block CR' CG ⁇ CB, and the selection switch block K includes an 18-bit switching element.
  • the first signal processing block includes a flip-flop Fl, a circuit block gl, a DAC 1, and a time-division switch block W1, and corresponds to three data signal lines SRl 'SGl'SBl.
  • the time-division switch block W1 includes three analog switches ER1 ⁇ EGl 'EBl.
  • the circuit block gl is composed of three front-stage latch blocks BRl 'BG 1 ⁇ ⁇ 1, three rear-stage latch blocks CR1' CG1 'CB1, block common wiring Nl, transmission switch block Tl, selection switch block Kl, and between signals Has shared wiring CL1.
  • the transmission switch block T1 includes three switch circuits iRl 'iGl' iBl
  • the selection switch block K1 includes three switch circuits JR1 -JG1 'JB1.
  • each preceding-stage latch block is connected to a corresponding flip-flop and a corresponding input signal line, and is further connected to a corresponding switch circuit and block of the transmission switch block. It is connected to the corresponding latter latch block via shared wiring (6 bits).
  • each subsequent latch block is connected to the DAC via the corresponding switch circuit of the selected switch block and the signal-to-signal shared wiring (6 bits), and is also connected to the corresponding transmission switching line.
  • the above switch circuit is connected to the transmission switch line.
  • the pre-stage latch block BR1 is connected to the flip-flop F1 and the input signal line DR, and further connected to the post-stage latch block CR1 via the switch circuit iRl and the in-block shared wiring N1 (6 bits). ing. Further, the latter latch block CR1 is connected to the DAC1 via the switch circuit JR1 and the inter-signal shared wiring CL1 (6 bits), and is also connected to the transmission switching line MR. A switch circuit 1R1 (of the transmission switch block T1) is connected to the transmission switching line MR.
  • the latter latch block CR is connected to the transmission switching line MR
  • the latter latch block CG is connected to the transmission switching line MG
  • the latter latch block CB is the transmission switching.
  • the switch circuit iR of the transmission switch block is connected to the transmission switching line MR
  • the switch circuit iG is connected to the transmission switching line MG
  • the switch circuit iB is connected to the transmission switching line MB.
  • the switch circuit iB of the transmission switch block is turned ON, and the latch panel is inserted in the subsequent latch block CB, and the signal force latched in the preceding latch block BB Shared wiring in the block N Is output from the subsequent latch block CB via
  • each selected switch block is connected to the corresponding switch control lines. That is, the switch circuit JR1 of the selected switch block K1 is connected to the switch control line PR, the switch circuit JG1 is connected to the switch control line PG, and the switch circuit JB1 is connected to the switch control line PB.
  • each DAC is connected to three data signal lines via corresponding time division switch blocks.
  • DAC1 is connected to the data signal line SR1 'SGl' SBl via the time division switch block W1.
  • a corresponding data signal line For example, analog switch ER1 of time-division switch block W1 is connected to switch control line PR and connected to data signal line SR1, and analog switch EG 1 is connected to switch control line PG and connected to data signal line SG1.
  • the analog switch EB1 is connected to the switch control line PB and to the data signal line SB1.
  • the processing of the red (R) signal is performed by the front-stage latch block BR1 connected to the red input signal line DR, and the corresponding switch circuit iRl, intra-block shared wiring Nl, The latter latch block CR1, switch circuit JR1, and analog switch ER1 are in charge.
  • DAC1 is responsible for the three color signals in a time-sharing manner.
  • R1 to R640 are 6-bit input signal data corresponding to the data signal lines SR1 to SR640
  • G1 to G640 are 6-bit input signal data corresponding to the data signal lines SG1 to SG640
  • B1 to B640 are 6-bit input signal data corresponding to data signal lines SB1 to SB640.
  • Nol to No640 represent signals in the block shared wiring
  • CLol to Clo640 represent signals in the inter-signal shared wiring.
  • the previous latch block BR1 receives the input signal R1
  • the previous latch block BG1 receives the input signal G1
  • the previous latch block BB1 receives the input signal B1, Latch.
  • (R2, G2, B2) ⁇ (R640, G640, B640) are sequentially latched as the output pulses of F2 ' ⁇ ' F640 are sequentially changed from High to Low.
  • the output pulse of the transmission switching line MR becomes High.
  • all the switch circuits iR connected to MR are turned ON, and all input signals (R1 to R640) latched in the preceding latch block BR are output to the succeeding latch block CR via the intra-block shared wiring N.
  • the output pulse of the transmission switching line MG becomes High.
  • all the switch circuits iG connected to MG are turned ON, and all the input signals (G1 to G640) latched in the preceding latch block GR are output to the succeeding latch block CG via the intra-block shared wiring N.
  • the output pulse of the transmission switching line MB becomes High.
  • all switch circuits iB connected to MB are turned ON, and all the input signals (G1 to G640) latched in the preceding latch block BG are output to the subsequent latch block CB through the shared wiring N in the block. Is done.
  • signal transmission (for example, BR1 ⁇ CR1, BG1 ⁇ CG1, BB1 ⁇ CB1) is performed from each preceding latch block to the corresponding succeeding latch block using the intra-block shared wiring (for example, N1).
  • the intra-block shared wiring for example, N1
  • the number of wirings can be reduced.
  • the digital driver can be reduced in size. In particular, when the digital driver is monolithically formed on the liquid crystal panel, the size reduction effect due to the reduction in the number of wirings is significant.
  • FIGS. Figure 3 shows the layout of the pre-stage circuit (including three pre-stage latch blocks BR, BG, and BB).
  • the preceding latch block BR has six 1st latch circuits LR1 ⁇ : LR6, the preceding latch block BG has six 1st latch circuits LR7 ⁇ : LR12, and the preceding latch block BB has six 1st latch circuits LR13. LR18 and each pre-stage circuit has 18 1st latch circuits.
  • the driver there are 18 (6 bits x 3) data wires (DRa to DRf 'DGa to DGf' DBa to DBf) that make up the input signal line, and in the block Six transmission lines (Na to Nf) that make up the shared line are provided.
  • a plurality of high potential side power supply lines VD extending in the row direction and a plurality of low potential side power supply lines VS extending in the row direction are alternately arranged.
  • each pre-stage circuit is configured by 18 sets of these two types of power supply lines (VD'VS), one 1st latch circuit, and one data line.
  • the six transmission wirings (Na to Nf) constituting the intra-block shared wiring are arranged so as to extend in the column direction corresponding to each preceding circuit (BR-BG-BB).
  • Each 1st latch circuit (LR1 '-LR6) belonging to BR is connected to one of the data lines (DRa to DRf) and to one of the transmission lines (Na to Nf)
  • Each 1st latch circuit (LR7 ' ⁇ -LR12) belonging to BG is connected to one of the data wiring (DGa to DGf) and one of the transmission wiring (Na to Nf) 1
  • Each 1st latch circuit (LR13 ⁇ -LR18) belonging to BB is connected to one of the data wiring (DBa to DBf) and one displacement force, and the transmission wiring (Na to Nf) Any one of these can be connected to one.
  • the 1st latch circuit LR1 is connected to the data wiring DRa and the transmission wiring N 1st latch circuit LR12 can be connected to data wiring DGf and transmission wiring Nf can be connected, and 1st latch circuit LR18 can be connected to data wiring DBf and transmission wiring Nf It can be connected.
  • a wiring iL extending in the column direction from the input of the 1st latch circuit LR is used.
  • the wiring force oL that extends in the row direction is also used for the output force of the 1st latch circuit LR.
  • one 1st latch circuit LR is arranged between the adjacent high potential side power supply line VD and low potential side power supply line VS, and the direction of the even-numbered 1st latch circuit is the same as that of the odd-numbered 1st latch circuit. Invert for orientation. In this way, one power line (VD or VS) can be shared by two 1st latch circuits, and the number of power lines can be reduced. As a result, the circuit area of the driver can be reduced.
  • the digital driver can also be configured as shown in FIG. As shown in the figure, the digital driver 99 includes a plurality of signal processing blocks (not shown), three input signal lines DR'D G'DB, and three switch control lines PR'PG'PB. And one latch pulse line Y.
  • Each signal processing block includes one flip-flop F, one circuit block g, one DAC, and one time-division switch block W.
  • Each signal processing block includes three display units. This data signal line SR'SG'SB is supported.
  • Each time-division switch block W has three analog switches ER ⁇ EG ⁇ EB.
  • each circuit block g is adjacent to the preceding latch block BR and the succeeding latch block CR adjacent in the row direction, and the preceding latch block BG and the succeeding latch block CG adjacent to the row direction.
  • Pre-stage latch block BB and post-stage latch block CB, one selection switch block K, and one inter-signal shared wiring (6 bits) CL are provided.
  • a plurality of circuit blocks are arranged in the column direction.
  • the selection switch block K has three switch circuits JR'JG'JB.
  • each of the selection switch circuits JR ⁇ JG ⁇ JB has a 6-bit switching element corresponding to the subsequent latch block CR-CG-CB, and the selection switch block K has an 18-bit switching element.
  • the first signal processing block includes a flip-flop Fl, a circuit block gl, a DAC 1, and a time-division switch block W1, and corresponds to three data signal lines SRl 'SGl'SBl.
  • the time-division switch block W1 includes three analog switches ER1'EG1'EBl.
  • the circuit block gl includes the preceding latch block BR1 and the succeeding latch block CR1 adjacent in the row direction, the preceding latch block BG1 and the succeeding latch block CG1 adjacent in the row direction, and the preceding latch block BB1 adjacent in the row direction and
  • the rear stage latch block CB1, the selection switch block K1, and the inter-signal shared wiring CL1 are provided.
  • the selection switch block K1 includes three switch circuits JRl 'JGl' JBl.
  • each front-stage latch block is connected to a corresponding flip-flop and a corresponding input signal line, and is further connected to an adjacent rear-stage latch block.
  • Each subsequent latch block is connected to the DAC and to the latch pulse line Y through the corresponding switch circuit of the selected switch block and the inter-signal shared wiring (6 bits).
  • the front latch block BR1 is connected to the flip-flop F1 and the input signal line DR, and is further connected to the adjacent rear latch block CR1. Further, the subsequent latch block CR1 is connected to the DAC 1 via the switch circuit JR1 and the inter-signal shared wiring CL1 (6 bits), and is also connected to the latch noise line Y.
  • each of the three switch circuits of each selected switch block is connected to a corresponding switch control line. That is, the switch circuit JR1 of the selected switch block K1 is connected to the switch control line PR, the switch circuit JG1 is connected to the switch control line PG, and the switch circuit JB1 is connected to the switch control line PB.
  • Each DAC is connected to three data signal lines via corresponding time-division switch blocks.
  • DAC1 is connected to the data signal line SR1 'SGl' SBl via the time division switch block W1.
  • a corresponding data signal line For example, analog switch ER1 of time division switch block W1 is connected to switch control line PR. Is connected to the data signal line SRI, the analog switch EG 1 is connected to the switch control line PG and to the data signal line SG1, and the analog switch EB1 is connected to the switch control line PB and the data signal line SB. Connected to 1.
  • R1 to R640 are 6-bit input signal data corresponding to the data signal lines SR1 to SR640
  • G1 to G640 are 6-bit input signal data corresponding to the data signal lines SG1 to SG640
  • B1 to B640 are 6-bit input signal data corresponding to data signal lines SB1 to SB640.
  • CLol to CLo640 represent signals of the signal sharing wiring.
  • the previous latch block BR1 receives the input signal R1
  • the previous latch block BG1 receives the input signal G1
  • the previous latch block BB1 receives the input signal B1, Latch.
  • (R2, G2, B2)... (R640, G640, B640) are sequentially latched as the output pulses of F2 ' ⁇ ' F640 are sequentially changed from High to Low.
  • the preceding latch block B and the corresponding succeeding latch block C are adjacent to each other, and further, signal transmission is performed in time division from the succeeding latch block C to the DAC via the same inter-signal shared wiring CL. Therefore, the digital driver can be downsized.
  • FIGS. Figure 5 shows the layout of the front circuit (including three front latch blocks BR ⁇ BG ⁇ BB) and the rear circuit (including three rear latch blocks BR 'BG ⁇ BB)! /
  • the preceding latch block BR has six 1st latch circuits LR1 ⁇ : LR6, and the preceding latch block BG has six 1st latch circuits LR7 ⁇ : LR12, and the preceding latch block BB has six 1st Latch circuits LR13 to LR18 are provided, and each pre-stage circuit includes 18 1st latch circuits.
  • the rear latch block CR has six 2nd latch circuits Lrl to Lr6, the rear latch block CG has six second latch circuits Lr7 to Lr12, and the rear latch block CB has six second latch circuits Lrl3 to Lrl8.
  • Each post-stage circuit is equipped with 18 2nd latch circuits.
  • the 1st latch circuit LR is arranged so that the longitudinal direction thereof is in the column direction, and each power supply line (VS) Further, adjacent to the 1st latch circuit LR, the 2nd latch circuit Lr is arranged so that the longitudinal direction thereof is in the column direction and is connected to each power supply line (VS 'VD). Further Corresponding to the 1st latch circuit LR and the 2nd latch circuit Lr, one data wiring extending in the row direction is arranged.
  • each 1st latch circuit (Lrl '--Lr6) belonging to BR is connected to one of the data lines (DRa to DRf) and each 2nd latch circuit (Lrl'--Lr6) belonging to CR ) Can be connected to any one of the relay wires (CLa to C Lf), and each 1st latch circuit (Lrl ' ⁇ -Lr6) belonging to BG can be connected to any one of the data wires (DGa to DGf)
  • each 2nd latch circuit (Lrl ' ⁇ -Lr6) belonging to CG can be connected to any one of the relay wires (CLa to CLf), and each 1st latch circuit (Lrl ⁇ -belonging to BB) Lr6) is connected to one of the data wires (DBa to DBf)!
  • the 1st latch circuit Lrl belonging to BR1 is connected to the data line DRa
  • the 2nd latch circuit Lrl belonging to CR1 can be connected to the relay line CLa
  • the 1st latch circuit Lr2 belonging to BR1 is connected to the data line DRb
  • the 2nd latch circuit Lr2 belonging to CR1 can be connected to the relay line CLb.
  • the wiring iL extending in the column direction from the input of the 1st latch circuit LR is used to connect the 1st latch circuit LR and the data wiring, and 2n d to connect the 2nd latch circuit Lr and the relay wiring.
  • the wiring AL extending in the row direction from the output of the latch circuit Lr is used.
  • a vertical 1st latch circuit LR and a vertical 2nd latch circuit Lr are arranged in the row direction between adjacent high-potential side power supply line VD and low-potential side power supply line VS.
  • one power line VD or VS
  • two 1st latch circuits and two 2nd latch circuits greatly increasing the number of power lines. Can be reduced. Thereby, the circuit area of the driver can be reduced.
  • the present invention is not limited to the above-described embodiments, but can be variously modified within the scope of the claims, and can be obtained by appropriately combining technical means disclosed in different embodiments. Such embodiments are also included in the technical scope of the present invention.
  • Industrial applicability The display panel driving circuit according to the present invention is suitable for a source driver (particularly, a digital dryer) such as a liquid crystal display device.

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Abstract

　前段回路と後段回路とを含む回路ブロックｇが行方向に複数並べられ、同一回路ブロックに属する前段回路および後段回路間で信号伝送がなされる表示パネル駆動回路であって、各回路ブロックでは前段回路および後段回路が列方向に並べられるとともに、２つの回路ブロックごとにブロック間共有配線Ｑが設けられ、上記２つの回路ブロックの一方（ｇ１）における上記信号伝送と上記２つの回路ブロックのもう一方（ｇ２）における上記信号伝送とが、ブロック間共有配線Ｑ１を用いて異なるタイミングで行われる。こうすれば、外部メモリや演算回路を要することなく表示パネル駆動回路（ドライバ）の回路面積を縮小することができる。

Description

表示パネル駆動回路、表示装置
技術分野
[0001] 本発明は、表示装置に設けられるソースドライバ (特に、デジタルドライノく）に関する 背景技術
[0002] 特許文献 1には表示装置に用いられるデジタルドライバの一構成例が開示されて いる。この構成を図 17に示す。図 17記載のデジタルドライバは、複数のファースト（1 st)ラッチ回路 LAT1と複数のセカンド（2nd)ラッチ回路 LAT2とを備えた回路ブロッ クを、表示パネルのデータ信号線 (S1 ' · ごとに設けている。
[0003] この構成では、各回路ブロックが、シフトレジスタの DFFからのパルス（1stラッチパ ルス）によって、対応する 1本のデータ信号線に供給すべき 3ビットデータを D0〜D2 力 取り込んでいき、 LPラインからのパルス（2ndラッチパルス）によって、上記 3ビット データを DA変換して各データ信号線 (Sl、 S2' · ·)にアナログの信号電位として出 力する。
[0004] また、特許文献 1にはデジタルドライバの他の構成例が開示されて 、る。この構成を 図 18に示す。図 18記載のデジタルドライバは、複数のファースト（1st)ラッチ回路 L ATIと複数のセカンド（2nd)ラッチ回路 LAT2とを備えた回路ブロックを、表示パネ ルの 4本のデータ信号線（S1〜S4、 S5〜S8. · ごとに設けている。
[0005] この構成は、 1水平期間（第 1〜第 4の期間）を 4分割し、 1つの回路ブロックを 4本の データ信号線で共有するものである。
[0006] すなわち、第 1の期間では、各回路ブロックは、シフトレジスタの DFFからのパルス ( 1stラッチパルス）によって、対応するデータ信号線 (Sl、 S5 ' · ·)に供給すべき 3ビッ トデータを D0〜D2から取り込んでいき、 LPa'LPbラインからのパルス（2ndラッチパ ルス）によって、上記 3ビットデータを D A変換して各データ信号線（Sl、 S5 ' · ·)にァ ナログの信号電位として出力する。続く第 2の期間では、各回路ブロックは、シフトレ ジスタの DFFからのパルス（1stラッチパルス）によって、対応するデータ信号線（S2 、 S6 ' · · )に供給すべき 3ビットデータを D0〜D2から取り込んでいき、 LPa'LPbライ ンからのパルス（2ndラッチパルス）によって、上記 3ビットデータを DA変換して各デ ータ信号線 (S2、 S6 ' · · )にアナログの信号電位として出力する。これを第 4の期間ま で行う。
特許文献 1 :日本国公開特許公報「特開 2003— 58133号公報 (公開日： 2003年 2 月 28日）」
発明の開示
[0007] し力しながら、図 17記載の構成では、データ信号線数（回路ブロックの数） Xデータ のビット数に等しい数の 1stラッチ回路（LAT1)と、 1stラッチ回路と同数の 2ndラッチ 回路 (LAT2)とが必要となるため、 1stラッチ回路と 2ndラッチ回路を接続する配線も 増大し、ドライバが大型化するという問題がある。特に、ドライバと表示パネルとをモノ リシックに形成する場合には、配線を多層化しにくいため、配線数の増加がドライバ サイズに与える影響が大きい。図 19に、このデジタルドライバの回路レイアウトの一例 を示す。同図に示すように、入力信号が R'G'B各 6ビットであれば、 1stラッチ回路と 2ndラッチ回路を接続する配線を、回路ブロック間に 18本配置しなければならず、ド ライバの横幅が大きくなる。また、この横幅を小さくするため 1stラッチ回路の長手方 向を縦方向に合わせる（1stラッチ回路を縦積みする）と、縦の長さが大きくなる。
[0008] また、図 18記載の構成では、回路ブロック数を低減できる一方で、 1水平期間を 4 分割するためデータの並べ替えを行う必要があり、それ用の外部メモリと演算回路を 用意しなければならな 、と 、う問題がある。
[0009] 本発明は、上記課題に鑑みてなされたものであり、その目的は、外部メモリや演算 回路を要することなくドライバ (表示パネル駆動回路)の小型化を実現する点にある。
[0010] 本発明の表示パネル駆動回路は、前段回路と後段回路とを含む回路ブロックが行 方向に複数並べられ、各回路ブロックにおいて前段回路からの信号が後段回路に伝 送される表示パネル駆動回路であって、各回路ブロックでは前段回路および後段回 路が列方向に並べられ、互いに隣り合う 2つの回路ブロック間に、該 2つの回路ブロッ クそれぞれに接続可能なブロック間共有配線が設けられ、該 2つの回路ブロックそれ ぞれにおける上記信号が、上記ブロック間共有配線を介して時分割で伝送されること を特徴とする。換言すれば、前段回路と後段回路とを含む回路ブロックが行方向に 複数並べられ、同一回路ブロックに属する前段回路および後段回路間で信号伝送 力 される表示パネル駆動回路であって、各回路ブロックでは前段回路および後段 回路が列方向に並べられるとともに、 2つの回路ブロックごとにブロック間共有配線が 設けられており、上記 2つの回路ブロックの一方における上記信号伝送と上記 2つの 回路ブロックのもう一方における上記信号伝送とが、上記ブロック間共有配線を用い て異なるタイミングで行われることを特徴とする。なお、行方向とは行が伸びる方向（ 横方向）であり、列方向とは列が伸びる方向（縦方向）である。
[0011] このように、隣り合う 2つの回路ブロックが時分割で信号伝送を行い、該伝送に用い る配線を共有することで、表示パネル駆動回路内の配線数を削減できる。これにより 、表示パネル駆動回路の小型化を実現できる。
[0012] 本表示パネル駆動回路では、上記前段回路が、列方向に並べられた複数の前段 ラッチ回路を有し、上記後段回路は、各前段ラッチ回路に対応する後段ラッチ回路を 有し、上記ブロック間共有配線は列方向に伸びる複数の伝送配線を有し、上記 2つ の回路ブロックそれぞれに属し、行方向に隣り合う 2つの前段ラッチ回路（上記 2つの 回路ブロックの一方に属する前段ラッチ回路と、これと行方向に隣り合い、該 2つの回 路ブロックのもう一方に属する前段ラッチ回路）は、同一の伝送配線を介して時分割 で信号を伝送しても良い。こうすれば、デジタルドライバに好適な構成となる。
[0013] 本表示パネル駆動回路では、上記 2つの前段ラッチ回路の間に、行方向に伸びる 出力配線が配され、該出力配線と上記同一の伝送配線とが接続され、該伝送配線と 上記 2つの前段ラッチ回路それぞれの出力とが出力配線を介して接続可能である構 成としても良い。こうすれば、隣り合う 2つの回路ブロック間の接続関係 (行方向の配 線)を簡易化することができる。
[0014] 本表示パネル駆動回路では、上記 2つの回路ブロック間には、列方向に伸びる複 数のデータ配線が配され、上記 2つの前段ラッチ回路それぞれの入力が、行方向に 伸びる入力配線を介して互いに接続されるとともに、該入力配線がデータ号配線の いずれか 1つと接続されている構成としても良い。こうすれば、隣り合う 2つの回路プロ ック間の接続関係 (行方向の配線)を簡易化することができる。 [0015] 本表示パネル駆動回路では、上記データ配線の数は上記伝送配線の数に等しぐ 各データ配線の延長上に 1つの伝送配線が位置している構成とすることが可能であ る。こうすれば、回路の行方向の幅を縮小できる。
[0016] 本表示パネル駆動回路では、回路ブロック間の配線数が削減できるため、上記前 段ラッチ回路の行方向の幅を、その列方向の幅より大きくすることができる。これによ り、回路の列方向の幅を縮小できる。
[0017] 本表示パネル駆動回路では、行方向に伸びる高電位側電源線と行方向に伸びる 低電位側電源線とが交互に配され、各前段ラッチ回路は、隣り合う高電位側電源線 および低電位側電源線間に配されている構成とすることが可能である。この場合、各 回路ブロックにおいて列方向に隣り合う 2つの前段ラッチ回路それぞれの構造が、行 方向に沿う線を軸として互いに線対称となっており、 1本の高電位側電源線を隣り合 う 2つの前段ラッチ回路間で共有しているとともに、 1本の低電位側電源線を隣り合う 2つの前段ラッチ回路間で共有している構成としても良い。こうすれば、電源線の数 を削減でき、回路の列方向の幅を縮小できる。
[0018] 上記表示パネル駆動回路では、表示パネルの 1画素分の映像データが前段回路 力 後段回路に伝送され、伝送配線の数は、 1画素分の映像データの総ビット数に 等し 、構成とすることが可能である。
[0019] 表示パネル駆動回路は、複数の前段信号回路と各前段信号回路に対応する後段 信号回路とを含む回路ブロックが行方向に複数並べられ、各回路ブロックにおいて 各前段信号回路から対応する後段信号回路に信号が伝送される表示パネル駆動回 路であって、各回路ブロック内では前段信号回路が列方向に並べられ、各回路プロ ックに、これに属する前段信号回路すべてが接続可能なブロック内共有配線が設け られ、各前段信号回路からの上記信号が上記ブロック内共有配線を介して時分割で 伝送されることを特徴とする。
[0020] このように、回路ブロック内の信号伝送を時分割で行 、、該伝送に用いる配線を共 有することで、表示パネル駆動回路内の配線数を削減できる。これにより、表示パネ ル駆動回路の小型化を実現できる。
[0021] 上記表示パネル駆動回路では、前段信号回路は、列方向に並べられた複数の前 段ラッチ回路を有し、後段信号回路は、各前段ラッチ回路に対応する後段ラッチ回 路を有し、上記ブロック内共有配線は、列方向に伸びる複数の伝送配線を有し、該 複数の伝送配線それぞれが、各前段信号回路が有する前段ラッチ回路のうちいず れカ 1つに接続可能である構成とすることが可能である。
[0022] 上記表示パネル駆動回路では、各前段ラッチ回路に対応して、行方向に伸びる出 力配線が配され、各前段ラッチ回路の出力は、対応する出力配線を介して対応する 伝送配線に接続可能である構成とすることができる。
[0023] 上記表示パネル駆動回路では、行方向に伸びる複数のデータ配線が配され、各前 段ラッチ回路は上記データ配線のいずれ力 1つに接続されている構成とすることが可 能である。上記表示パネル駆動回路では、行方向に伸びる高電位側電源線と行方 向に伸びる低電位側電源線とが交互に配され、各前段ラッチ回路は、隣り合う高電 位側電源線および低電位側電源線間に配されて ヽる構成とすることが可能である。
[0024] 上記表示パネル駆動回路では、各回路ブロックにおいて列方向に隣り合う 2つの前 段ラッチ回路それぞれの構造が、行方向に沿った線を軸として互いに線対称となつ ており、 1本の高電位側電源線を隣り合う 2つの前段ラッチ回路間で共有しているとと もに、 1本の低電位側電源線を隣り合う 2つの前段ラッチ回路間で共有している構成 とすることが可能である。
[0025] 上記表示パネル駆動回路では、上記前段ラッチ回路は行方向の幅が列方向の幅 より大きい構成とすることが可能である。
[0026] 上記表示パネル駆動回路では、表示パネルの 1サブプクセル分の映像データが前 段信号回路から後段信号回路に伝送され、伝送配線の数は、 1サブプクセル分の映 像データの総ビット数に等しい構成とすることが可能である。
[0027] 本発明の表示パネル駆動回路は、複数の前段信号回路と各前段信号回路に対応 する後段信号回路と 1つの信号経由回路とを含む回路ブロックが行方向に複数並べ られ、各回路ブロックにおいて各後段信号回路力 の信号が上記信号経由回路に 伝送される表示パネル駆動回路であって、各回路ブロック内では後段信号回路が列 方向に並べられ、各回路ブロックには、これに属する後段信号回路すべてが接続可 能な信号間共有配線が設けられ、各後段信号回路からの信号が、上記信号間共有 配線を介して時分割で伝送されることを特徴とする。
[0028] 上記表示パネル駆動回路では、各回路ブロックにおいて前段信号回路および対応 する後段信号回路が行方向に隣接して並べられるとともに互いに接続されている構 成とすることが可能である。
[0029] 上記表示パネル駆動回路では、上記前段信号回路は、列方向に並べられた複数 の前段ラッチ回路を有し、上記後段信号回路は、各前段ラッチ回路に対応する後段 ラッチ回路を有し、上記信号間共有配線は列方向に伸びる複数の中継配線を有し、 複数の中継配線それぞれが、各後段信号回路が有する後段ラッチ回路のうちいず れカ 1つに接続可能である構成とすることができる。
[0030] 上記表示パネル駆動回路では、各後段ラッチ回路に対応して、行方向に伸びる出 力配線が配され、各後段ラッチ回路の出力は、対応する出力配線を介して対応する 中継配線に接続可能である構成とすることができる。
[0031] 上記表示パネル駆動回路では、行方向に伸びる複数のデータ配線が配され、各前 段ラッチ回路は上記データ配線のいずれ力 1つに接続されている構成とすることが可 能である。
[0032] 上記表示パネル駆動回路では、行方向に伸びる高電位側電源線と行方向に伸び る低電位側電源線とが交互に配され、各前段ラッチ回路および対応する後段ラッチ 回路は行方向に隣接して並べられるとともに互いに接続され、上記前段ラッチ回路 および対応する後段ラッチ回路回路は、隣り合う高電位側電源線および低電位側電 源線間に配されている構成とすることが可能である。この場合、上記前段ラッチ回路 および後段ラッチ回路はともに、列方向の幅が行方向の幅より大きい構成とすること ができる。
[0033] 本発明の表示装置は、表示パネルと、上記表示パネル駆動回路とを備えることを特 徴とする。この場合、上記表示パネルと表示パネル駆動回路とがモノリシックに形成 されていても良い。
[0034] 以上のように、本発明の表示パネル駆動回路では、隣り合う 2つの回路ブロックが 時分割で信号伝送を行い、該伝送に用いる配線を共有するため、表示パネル駆動 回路内の配線数を削減できる。これにより、表示パネル駆動回路の小型化を実現で きる。
図面の簡単な説明
[0035] [図 1]本実施の形態に係るデジタルドライバのレイアウト例を示す回路図である。
[図 2]本デジタルドライバのレイアウト例を示す回路図である。
[図 3]本デジタルドライバのレイアウト例を示す回路図である。
[図 4]本デジタルドライバのレイアウト例を示す回路図である。
[図 5]本デジタルドライバのレイアウト例を示す回路図である。
[図 6]本デジタルドライバのレイアウト例を示す回路図である。
[図 7]本実施の形態に係るデジタルドライバの一構成を示す回路図である。
[図 8]本実施の形態に係るデジタルドライバの一構成を示す回路図である。
[図 9]図 7記載のデジタルドライバの一部構成を具体的に示す回路図である。
[図 10]図 7記載のデジタルドライバの一部構成を具体的に示す回路図である。
[図 11]本実施の形態に係るデジタルドライバの他の構成を示す回路図である。
[図 12]本実施の形態に係るデジタルドライバの他の構成を示す回路図である。
[図 13]図 7記載のデジタルドライバの動作を示すタイミングチャートである。
[図 14]図 9記載のデジタルドライバの動作を示すタイミングチャートである。
[図 15]図 10記載のデジタルドライバの動作を示すタイミングチャートである。
[図 16]本液晶表示装置の構成を示す模式図である。
[図 17]従来のデジタルドライバの構成を示す回路図である。
[図 18]従来のデジタルドライバの構成を示す回路図である。
[図 19]従来のデジタルドライバのレイアウト例を示す回路図である。
符号の説明
[0036] 10 液晶表示装置 (表示装置）
30 表示部
40 ゲートドライバ
60 シフトレジスタ
90 ソースドライバ (表示パネル駆動回路）
g 回路ブロック BR-BG-BB 前段ラッチブロック (前段信号回路）
CR-CG-CB 後段ラッチブロック (後段信号回路）
LR 1stラッチ回路 (前段ラッチ回路）
Lr 2ndラッチ回路 (後段ラッチ回路）
Q ブロック間共有配線
HR-HG-HB 信号別共有配線
CL 信号間共有配線
N ブロック内共有配線
T 伝送切り替えブロック
iR-iG-iB (伝送切り替え用）スィッチ回路
MR-MG-MB 伝送切り替え線
Y1 -Y2-Y ラッチパルス線
発明を実施するための最良の形態
[0037] 本実施の形態を図 1〜図 16に基づいて説明すれば、以下のとおりである。図 16は 本実施の形態に力かる液晶表示装置の構成を示すブロック図である。同図に示すよ うに、本液晶表示装置 10は、表示部 30、ゲートドライノく 40、およびソースドライバ 90 を備える。ここで、表示部 30並びにゲートドライノく 40およびソースドライバ 90は同一 の基板上に形成され、いわゆるシステムオンパネルを構成する。ソースドライバ 90に は入力信号 (映像データ）と各種の制御信号が供給される。なお、表示部 30には、行 方向に伸びる複数の走査信号線と列方向に伸びる複数のデータ信号線との交点近 傍に画素が設けられる。
[0038] 図 7は、本液晶表示装置のソースドライバの構成を示す回路図である。本ソースドラ ィバ 90は、パネル外から入力されるデジタル入力信号 (例えば 6ビット）力 アナログ の信号電位を生成し、これを表示部の各データ信号線に供給するデジタルドライバ である。
[0039] 図 7に示すように、デジタルドライバ 90は、 3本の入力信号線 DR'DG'DBと、複数 の信号処理ブロック（図示せず）と、 3本のスィッチ制御線 PR'PG 'PBと、 2本のラッ チパルス線 Yl -Y2 (第 1および第 2の制御信号線）とを備える。 [0040] 各信号処理ブロックは、 1つのフリップフロップ Fと、 1つの回路ブロック gと、 1つの D ACと、 1つの時分割スィッチブロック Wとを備え、各信号処理ブロックに、表示部の 3 本のデータ信号線 SR' SG' SBが対応している。なお、各時分割スィッチブロック W は 3つのアナログスィッチ ER · EG · EBを有する。
[0041] ここで、各回路ブロック gは、列方向に並べられた 3つの前段ラッチブロック BR'BG •BBと、列方向に並べられた 3つの後段ラッチブロック CR'CG'CBと、 1つの伝送ス イッチブロック Tと、 1つの選択スィッチブロック Kと、 1つの信号間共有配線（6ビット） CLとを備える。そして、デジタルドライバ 90内では複数の回路ブロックが行方向に並 ベられており、隣り合う 2つ（例えば、 1番目と 2番目、 3番目と 4番目）の回路ブロック 間に、ブロック間共有配線 Qが設けられる。なお、ブロック間共有配線 Qは 3つの信号 別共有配線 HR · HG · HBを備える。
[0042] 伝送スィッチブロック Tは 3つのスィッチ回路 iR'iG'iBを備える。ここで、スィッチ回 路 iR · iG · iBはそれぞれ、信号別共有配線 HR -HG-HBに対応する 6ビット分のスィ ツチング素子を備え（図 9 · 10参照）、伝送スィッチブロック Tは 18ビット分のスィッチン グ素子を備える。また、選択スィッチブロック Kは 3つのスィッチ回路 JR'JG'JBを備え る。ここで、選択スィッチ回路 JR'JG'JBはそれぞれ、後段ラッチブロック CR'CG'CB に対応する 6ビット分のスイッチング素子を備え（図 9 · 10参照）、選択スィッチブロック Kは 18ビット分のスイッチング素子を備える。
[0043] 例えば、 1番目の信号処理ブロックは、フリップフロップ Fl、回路ブロック gl、 DAC 1、および時分割スィッチブロック W1を備えており、 3本のデータ信号線 SRI ' SGI ' SB1に対応している。なお、時分割スィッチブロック W1は、 3つのアナログスィッチ E Rl 'EGl 'EBlを備える。ここで、回路ブロック glは、 3つの前段ラッチブロック BR1 · BG1 -BB1, 3つの後段ラッチブロック CR1 'CG1 'CB1、伝送スィッチブロック Tl、 選択スィッチブロック Kl、および信号間共有配線 CL1を有している。なお、伝送スィ ツチブロック T1は 3つのスィッチ回路 iRl 'iGl 'iBlを備え、選択スィッチブロック K1 は、 3つのスィッチ回路 JRl 'JGl 'JBlを備える。さらに、この回路ブロック glおよびそ の隣の回路ブロック g2間に、ブロック間共有配線 Q1が設けられ、このブロック間共有 配線 Q1は、信号別共有配線 HR1 'HG1 ·ΗΒ1を備えている。 [0044] ここで、図 7に示されるように、各前段ラッチブロックは、対応するフリップフロップと、 対応する入力信号線とに接続され、さらに、対応するスィッチ回路および対応する信 号別共有配線 (6ビット)を介して対応する後段ラッチブロックに接続されて ヽる。また 、各後段ラッチブロックは、対応するスィッチ回路および信号間共有配線 (6ビット）を 介して DACに接続されるとともに、ラッチノ ルス線 Y1あるいは Y2に接続される。
[0045] 例えば、前段ラッチブロック BR1は、フリップフロップ F1と、入力信号線 DRとに接続 され、さらに、スィッチ回路 iRlおよび信号別共有配線 HR1 (6ビット）を介して後段ラ ツチブロック CR1に接続されている。また、後段ラッチブロック CR1は、スィッチ回路 J R1および信号間共有配線 CL1 (6ビット）を介して DAC1に接続されるとともに、ラッ チパルス線 Y1に接続される。また、前段ラッチブロック BR2は、フリップフロップ F2と 、入力信号線 DRとに接続され、さらに、スィッチ回路 1R2および信号別共有配線 HR 1 (6ビット）を介して後段ラッチブロック CR2に接続されている。また、後段ラッチプロ ック CR2は、スィッチ回路 JR2および信号間共有配線 CL2 (6ビット）を介して DAC2 に接続されるとともに、ラッチノ ルス線 Y2に接続される。
[0046] 各前段ラッチブロックは、列方向に並べられた 6つの 1stラッチ回路を備え、各後段 ラッチブロックは、列方向に並べられた 6つの 2ndラッチ回路を備える。例えば、図 9 に示されるように、前段ラッチブロック BR1は 1stラッチ回路 LR1〜LR6を備え、後段 ラッチブロック CR1は 2ndラッチ回路 Lrl〜： Lr6を備える。
[0047] この前段ラッチブロック BR1および後段ラッチブロック CR1の接続関係を、図 9を用 いてより具体的に説明すれば以下のとおりである。すなわち、前段ラッチブロック BR1 に属する 6つの 1stラッチ回路 LR1〜LR6は全て、フリップフロップ F1に接続される。 また、 1stラッチ回路 LR1〜LR6はそれぞれ、入力信号線 DR (6ビット配線）内の対 応する配線（1ビット配線）に接続される。さらに、 1stラッチ回路 LR1〜LR6はそれぞ れ、スィッチ回路 1R1および信号別共有配線 HR1 (6ビット配線)の 1本を介して後段 ラッチブロック CR1内の対応する 2ndラッチ回路に接続される。例えば、 1stラッチ回 路 LR1は、スィッチ回路 iRlおよび信号別共有配線 HR1の内の 1本（1ビット配線)を 介して 2ndラッチ回路 Lrlに接続され、 1stラッチ回路 LR6は、スィッチ回路 1R1およ び信号別共有配線 HR1の内の 1本（1ビット配線)を介して 2ndラッチ回路 Lr6に接 続される。一方、 2ndラッチ回路 Lrl〜Lr6は全て、ラッチパルス線 Y1に接続されると ともに、対応するスィッチ回路 JR1および信号間共有配線 CL1の内の 1本（1ビット配 線）を介して、 DAC1に接続されている。また、このラッチノ ルス線 Y1には上記スイツ チ回路 1R1が接続される。
[0048] また、前段ラッチブロック BR2およびこれに対応する後段ラッチブロック CR2の接続 関係を、図 10を用いてより具体的に説明すれば以下のとおりである。すなわち、前段 ラッチブロック BR2に属する 6つの 1stラッチ回路 LR1〜： LR6は全て、フリップフロッ プ F2に接続される。また、 1stラッチ回路 LR1〜LR6はそれぞれ、入力信号線 DR (6 ビット配線）内の対応する配線（1ビット配線）に接続される。さらに、 1stラッチ回路 LR 1〜LR6はそれぞれ、スィッチ回路 1R2および信号別共有配線 HR1 (6ビット配線)の 1本を介して後段ラッチブロック CR2内の対応する 2ndラッチ回路に接続される。例 えば、 1stラッチ回路 LR1は、スィッチ回路 iR2および信号別共有配線 HR1の内の 1 本（1ビット配線)を介して 2ndラッチ回路 Lrlに接続され、 1stラッチ回路 LR6は、スィ ツチ回路 iR2および信号別共有配線 HR1の内の 1本（1ビット配線)を介して 2ndラッ チ回路 Lr6に接続される。一方、 2ndラッチ回路 Lrl〜Lr6は全て、ラッチパルス線 Y 2に接続されるとともに、対応するスィッチ回路 JR2および信号間共有配線 CL2の内 の 1本（1ビット配線）を介して、 DAC2に接続されている。また、このラッチパルス線 Y 2には上記スィッチ回路 iR2が接続される。
[0049] このように、奇数番目の回路ブロックに属する後段ラッチブロックは全てラッチパル ス線 Y1に接続され、偶数番目の回路ブロックに属する後段ラッチブロックは全てラッ チパルス線 Y2に接続される。さらに、奇数番目の回路ブロックに属する伝送スィッチ ブロック T (3つのスィッチ回路を含む）は上記ラッチパルス線 Y1に接続され、偶数番 目の回路ブロックに属する伝送スィッチブロック T(3つのスィッチ回路を含む）は上記 ラッチパルス線 Υ2に接続される。
[0050] これにより、ラッチパルス線 Y1がアクティブになると、奇数番目の回路ブロックに属 する伝送スィッチブロック Τが ONになるとともに、該回路ブロックの後段ラッチブロック にラッチパルスが入り、奇数番目の回路ブロックの前段ラッチブロックにラッチされて いた信号力 ブロック間共有配線 Qを介して後段ラッチブロックから出力されることに なる。同様に、ラッチパルス線 Y2がアクティブになると、偶数番目の回路ブロックに属 する伝送スィッチブロック Τが ONになるとともに、該回路ブロックの後段ラッチブロック にラッチパルスが入り、偶数番目の回路ブロックの前段ラッチブロックにラッチされて いた信号力 ブロック間共有配線 Qを介して後段ラッチブロックから出力されることに なる。
[0051] また、各選択スィッチブロックが有する 3つのスィッチ回路 CiR'JG -JB)はそれぞれ 、対応するスィッチ制御線 (PR'PG'PB)に接続される。すなわち、選択スィッチプロ ック K1のスィッチ回路 JR1はスィッチ制御線 PRに接続され、スィッチ回路 JG1はスィ ツチ制御線 PGに接続され、スィッチ回路 JB 1はスィッチ制御線 PBに接続される。
[0052] また、各 DACは対応する時分割スィッチブロック Wを介して 3本のデータ信号線に 接続される。例えば、 DAC1は時分割スィッチブロック W1を介してデータ信号線 SR l ' SGl ' SBlに接続される。
[0053] さらに、各時分割スィッチブロック Wが有する 3つのアナログスィッチ（ER' EG' EB) はそれぞれ、対応するスィッチ制御線 (PR'PG'PB)に接続されるとともに、対応する データ信号線 (SR' SG' SB)に接続される。
[0054] 例えば、時分割スィッチブロック W1のアナログスィッチ ER1はスィッチ制御線 PRに 接続されるとともにデータ信号線 SR1に接続され、アナログスィッチ EG 1はスィッチ 制御線 PGに接続されるとともにデータ信号線 SG1に接続され、アナログスィッチ EB 1はスィッチ制御線 PBに接続されるとともにデータ信号線 SB 1に接続される。
[0055] このように、例えば赤 (R)の信号の処理は、赤の入力信号線 DRに接続する前段ラ ツチブロック BR、スィッチ回路 iR、信号別共有配線 HR、後段ラッチブロック CR1、ス イッチ回路 JR、 DAC、およびアナログスィッチ ERが担当し、処理後のアナログ信号 は赤のデータ信号線 SRに出力される。緑 (G)および青（B)の信号の処理について も同様である。なお、各 DACは 3色の信号の処理を時分割で担当する。
[0056] デジタルドライノ 90における信号処理の流れを、図 13のタイミングチャートに示す 。ここでは、 R1〜R640をデータ信号線 SR1〜SR640に対応する 6ビットの入力信 号データとし、 G1〜G640をデータ信号線 SG1〜SG640に対応する 6ビットの入力 信号データとし、 B1〜B640をデータ信号線 SB1〜SB640に対応する 6ビットの入 力信号データとする。また、前段ラッチブロックの出力信号を Bo、後段ラッチブロック の出力を Coとする。なお、 Qol〜Qo320はブロック間共有配線の信号、 CLol〜C Lo640は信号間共有配線の信号を表して 、る。
[0057] F1の出力パノレスが Low→High (アクティブ）になるタイミングで、前段ラッチブロッ ク BR1が入力信号 R1を、前段ラッチブロック BG1が入力信号 G1を、前段ラッチプロ ック BB1が入力信号 B1を、ラッチする。同様に、 F2' · 'F640の出力パルスが順次 H igh→Lowになるのに伴って、 (R2, G2, B2)…（R640, G640, B640)が順次ラ ツチされる。
[0058] そして、入力信号 (Rl, Gl, B1) · · · (R640, G640, B640)全てがラッチされた 後に、ラッチパルス線 Y1の出カノルスが Highになる。これにより、 Y1に接続する伝 送スィッチブロック（奇数番目の回路ブロックに属する伝送スィッチブロック）全てが O Nとなり、奇数番目の回路ブロックの前段ラッチブロックにラッチされていた入力信号 ( Rl, Gl, B1) · · · (R639, G639, B639)は全てブロック間共有配線 Q (HR'HG- HB)を介して対応する後段ラッチブロックに出力される。ついで、ラッチパルス線 Y2 の出力パルスが Highになる。これにより、 Y2に接続する伝送スィッチブロック（偶数 番目の回路ブロックに属する伝送スィッチブロック）全てが ONとなり、偶数番目の回 路ブロックの前段ラッチブロックにラッチされていた入力信号 (R2, G2, B2) · · · (R6 40, G640, B640)は全てブロック間共有配線 Q (HR'HG'HB)を介して対応する 後段ラッチブロックに出力される。
[0059] つ!、で、スィッチ制御線 PRの出力パルスが Highになるタイミングで、スィッチ制御 線 PRに繋がる全てのスィッチ回路 (JR1， · が同時に ONとなり、入力信号 (Rl， · -) 力 対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これに より、入力信号 (R1 ' · -R640)がそれぞれ、アナログの信号電位 (Ral ' · -Ra640)に 変換される。ここで、スィッチ制御線 PRは対応するアナログスィッチにも接続されてお り、スィッチ制御線 PRの出力パルスが Highになるタイミングでスィッチ制御線 PRに 繋がる全てのアナログスィッチ（ER1 · · が同時に ONとなるため、信号電位 (Ral · · •Ra640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信号線 (SR1 · · · SR640)に供給される。 [0060] つ!、で、スィッチ制御線 PGの出力パルスが Highになるタイミングで、スィッチ制御 線 PGに繋がる全てのスィッチ回路 (JG1 · · が同時に ONとなり、入力信号 (G1 · · · )が、対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これ により、入力信号（G1 - · -G640)がそれぞれ、アナログの信号電位（Gal - · -Ga640 )に変換される。ここで、スィッチ制御線 PGは対応するアナログスィッチにも接続され ており、スィッチ制御線 PGの出力パルスが Highになるタイミングでスィッチ制御線 P Gに繋がる全てのアナログスィッチ (EG1 ' · が同時に ONとなるため、信号電位 (G al · · -Ga640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信 号線 (SGI - - - SG640)に供給される。
[0061] つ!、で、スィッチ制御線 PBの出力パルスが Highになるタイミングで、スィッチ制御 線 PBに繋がる全てのスィッチ回路 (JB1 · · が同時に ONとなり、入力信号 (B1 · · ·) が対応する DAC (1 · · ·)に入力される。これにより、入力信号（B1 · · -B640)がそれ ぞれ、アナログの信号電位 (Bal ' · -Ba640)に変換される。ここで、スィッチ制御線 P Bは対応するアナログスィッチにも接続されており、スィッチ制御線 PBの出力パルス が Highになるタイミングでスィッチ制御線 PBに繋がる全てのアナログスィッチ (EB1 · • が同時に ONとなるため、信号電位 (Bal · · -Ba640)がそれぞれ、 ONとなったァ ナログスィッチを介して対応するデータ信号線 (SB 1 · - - SB640)に供給される。
[0062] なお、デジタルドライバ 90を図 8のように構成することもできる。すなわち、図 7に示 す構成から、選択スィッチブロック Kと、時分割スィッチブロック Wと、 3本のスィッチ制 御線 (PR'PG'PB)とを除き、各信号処理ブロックに 3つの DACを設けた構成である 。その他の構成は図 7の構成と同様である。
[0063] 図 8の構成では、各信号処理ブロックが、 1つのフリップフロップ Fと、 1つの回路ブ ロック gと、 3つの DACと、 1つの時分割スィッチブロック Wとを備える。そして、信号処 理ブロックに、表示部の 3本のデータ信号線 SR · SG · SBが対応して!/、る。
[0064] ここで、この回路ブロック gは、列方向に並べられた 3つの前段ラッチブロック BR'B G'BBと、列方向に並べられた 3つの後段ラッチブロック CR'CG'CBと、 1つの伝送 スィッチブロック Tとを備える。
[0065] そして、各後段ラッチブロックは、 1つの DACを介して 1本のデータ信号線に接続さ れる。例えば、後段ラッチブロック CR1は、 DAClrを介してデータ信号線 SR1に接 続され、後段ラッチブロック CG1は、 DAClgを介してデータ信号線 SG1に接続され 、後段ラッチブロック CB1は、 DAC lbを介してデータ信号線 SB 1に接続される。
[0066] このように、隣り合う 2つの回路ブロック（例えば、 gl 'g2)それぞれが、同一のブロッ ク間共有配線 (例えば、 Q1)を用い、時分割で信号伝送を行うことで配線数を減らす ことができる。さらに、後段ラッチブロック（例えば、 CR1)から同一の信号間共有配線 (例えば、 CL1)を介して DACに時分割で信号伝送を行うため、後段ラッチブロック および DAC間の配線数を減らすこともできる。これにより、デジタルドライバの小型化 を実現できる。特に、デジタルドライバを液晶パネルにモノリシックに形成する場合、 配線数の減少によるサイズの縮小効果は大である。
[0067] ここで、隣り合う 2つの回路ブロック間のレイアウト手法を、図 1 · 7を用いて説明する 。図 1は、行方向に隣り合う 2つの前段回路 (BRl 'Gl 'BBlからなる前段回路および BR2'BG2'BB2からなる前段回路）間のレイアウトを示している。なお、前段ラッチブ ロック BR1は 6つの 1stラッチ回路 LR1〜： LR6を有し、前段ラッチブロック BG1は 6つ の 1stラッチ回路 LR7〜： LR12を有し、前段ラッチブロック BB1は 6つの 1stラッチ回 路 LR13〜LR18を有しており、各前段回路は 18個の 1stラッチ回路を備える。
[0068] 同図に示されるように、行方向に隣り合う 2つの前段回路（BRl 'BGl 'BBlと BR2' BG2.BB2との）間には、列方向に延伸し、入力信号線を構成する 18 (6ビット X 3) 本のデータ配線（01¾〜01«'00&〜00 08&〜08 )と、列方向に延伸し、ブロ ック間共有配線を構成する 18 (6ビット X 3)本の伝送配線 (HRa〜HRf 'HGa〜HG f 'HBa〜HBf)とが配される。
[0069] ここで、 18本のデータ配線（01¾〜01«'00&〜00 08&〜08 のぅち任意の1 本の延長線上に、伝送配線（HRa〜HRf · HGa〜HGf · HBa〜HBf )の!、ずれか 1 本が存在している。例えば、データ配線 DRaの延長線上に伝送配線 HRaが存在し、 データ配線 DBfの延長線上に伝送配線 HBfが存在している。
[0070] また、ドライバ内には行方向に伸びる高電位側電源線 VDと行方向に伸びる低電 位側電源線 VSとが交互に配されており、隣り合う高電位側電源線 VDおよび低電位 側電源線 VSの間に、 BR1に属する 1stラッチ回路 LRおよび BR2に属する 1stラッチ 回路 LRが、その長手方向が行方向を向くように配される。これにより、 1stラッチ回路 LRは、その両側に配された高電位側電源線 VDおよび低電位側電源線 VSから電 源が供給される。
[0071] さらに、この行方向に隣り合う 2つの 1stラッチ回路 (LRl 'LRl)の各入力は、行方 向に延伸する入力配線によって互いに接続される。また、この 2つの 1stラッチ回路（ LRl 'LRl)間には、行方向に延伸する出力配線が配される。
[0072] そして、前段回路が有する 18個の 1stラッチ回路 LR1〜LR18のそれぞれ力 入力 配線を介して 1本のデータ配線と接続される。また、この 1stラッチ回路 LR1〜LR18 のそれぞれが、出力配線を介して 1本の伝送配線に接続可能とされる。
[0073] 例えば、 1stラッチ回路 LR1は、その入力が入力配線 ILを介してデータ配線 DRa に接続され、その出力が出力配線 OLを介して伝送配線 HRaに接続可能とされる。 また、 1stラッチ回路 LR2は、その入力が入力配線を介してデータ配線 DRbに接続 され、その出力が出力配線を介して伝送配線 HRbに接続可能とされる。また、 1stラ ツチ回路 LR18は、その入力が入力配線を介してデータ配線 DBfに接続され、その 出力が出力配線を介して伝送配線 HBfに接続可能とされる。
[0074] なお、図 1に示するデジタルドライバを、図 2のように変形することもできる。すなわち 、隣り合う高電位側電源線 VDおよび低電位側電源線 VSの間に 1つの 1 stラッチ回 路 LRを配するとともに、偶数番目の 1stラッチ回路の向きを奇数番目の 1stラッチ回 路の向きに対して反転させる。こうすれば、 1本の電源線 (VDあるいは VS)を 2個の 1 stラッチ回路で共有することができ、電源線の本数を削減することができる。これによ り、ドライバの回路面積の縮小が可能となる。
[0075] ここで、後段回路 (後段ラッチブロック CR'CG'CB)のレイアウトの一例を図 6に示し ておく。なお、 CRは 6つの 2ndラッチ回路 Lrl〜： Lr6を有し、 CGは 6つの 2ndラッチ 回路 Lr7〜： Lrl2を有し、 CBは 6つの 2ndラッチ回路 Lrl3〜： Lrl8を有しており、各 後段回路は 18個の 2ndラッチ回路を備える。
[0076] 同図に示されるように、ドライバ内には、信号間共有配線 CLを構成する 6本の中継 配線 (CLa〜CLf)とが設けられる。また、ドライバ内には、行方向に伸びる複数の高 電位側電源線 Vdと、行方向に伸びる複数の低電位側電源線 Vsとが交互に配される [0077] そして、隣り合う高電位側電源線 Vdおよび低電位側電源線 Vsの間に、 1つの 2nd ラッチ回路 Lrがその長手方向が列方向を向くように配される。
[0078] ここで、信号間共有配線を構成する 6本の中継配線 (CLa〜CLf)は、各後段回路（ CR-CG-CB)に対応して、列方向に延伸するように配されている。そして、 CRに属 する各 2ndラッチ回路 (Lrl， · -Lr6)は中継配線 (CLa〜CLf)のいずれか 1本に接 続可能とされ、 CGに属する各 2ndラッチ回路 (Lrl ' · -Lr6)は中継配線 (CLa〜CLf )の 、ずれか 1本に接続可能とされ、 CBに属する各 2ndラッチ回路 (Lrl · · -Lr6)は 中継配線 (CLa〜CLf)の 、ずれか 1本に接続可能とされる。
[0079] 例えば、 CR1に属する 2ndラッチ回路 Lrlは中継配線 CLaに接続可能とされ、 CR 1に属する 2ndラッチ回路 Lr2は中継配線 CLbに接続可能とされる。また、 2ndラッチ 回路 Lrと中継配線との接続には、 2ndラッチ回路 Lrの出力から行方向に伸びる配線 ALが用いられる。
[0080] 本デジタルドライバは、図 11のように構成することもできる。同図に示すように、デジ タルドライバ 95は、複数の信号処理ブロック（図示せず）と、 3本の入力信号線 DR'D G'DBと、 3本のスィッチ制御線 PR'PG'PBと、 3本（映像信号の数）の伝送切り替え 線 (制御信号線) MR-MG- MBとを備える。
[0081] 各信号処理ブロックは、 1つのフリップフロップ Fと、 1つの回路ブロック gと、 1つの D ACと、 1つの時分割スィッチブロック Wとを備え、各信号処理ブロックに、表示部の 3 本のデータ信号線 SR' SG' SBが対応している。なお、各時分割スィッチブロック W は 3つのアナログスィッチ ER · EG · EBを有する。
[0082] ここで、各回路ブロック gは、列方向に並べられた 3つの前段ラッチブロック BR'BG •BBと、列方向に並べられた 3つの後段ラッチブロック CR'CG'CBと、 1つの伝送ス イッチブロック Tと、ブロック内共有配線 Nと、 1つの選択スィッチブロック Kと、 1つの 信号間共有配線 (6ビット) CLとを備える。
[0083] そして、デジタルドライバ 95内では複数の回路ブロックが列方向に並べられている 。なお、伝送スィッチブロック Tは 3つのスィッチ回路 iR'iG'iBを備える。ここで、スィ ツチ回路 iR · iG · iBはそれぞれ、 HR-HG- HBに対応する 6ビット分のスイッチング素 子を備え、伝送スィッチブロック Tは 18ビット分のスイッチング素子を備える。また、選 択スィッチブロック Kは 3つのスィッチ回路 JR'JG'JBを備える。ここで、選択スィッチ 回路 JR -JG 'JBはそれぞれ、後段ラッチブロック CR' CG · CBに対応する 6ビット分の スイッチング素子を備え、選択スィッチブロック Kは 18ビット分のスイッチング素子を 備える。
[0084] 例えば、 1番目の信号処理ブロックは、フリップフロップ Fl、回路ブロック gl、 DAC 1、および時分割スィッチブロック W1を備え、 3本のデータ信号線 SRl ' SGl ' SBl に対応している。なお、時分割スィッチブロック W1は、 3っのァナログスィッチER1 · EGl 'EBlを備える。ここで、回路ブロック glは、 3つの前段ラッチブロック BRl 'BG 1 ·ΒΒ1、 3つの後段ラッチブロック CR1 'CG1 'CB1、ブロック内共有配線 Nl、伝送 スィッチブロック Tl、選択スィッチブロック Kl、および信号間共有配線 CL1を有して いる。なお、伝送スィッチブロック T1は 3つのスィッチ回路 iRl 'iGl 'iBlを備え、選 択スィッチブロック K1は、 3つのスィッチ回路 JR1 -JG1 'JB1を備える。
[0085] ここで、図 11に示されるように、各前段ラッチブロックは、対応するフリップフロップと 、対応する入力信号線とに接続され、さらに、伝送スィッチブロックの対応するスイツ チ回路およびブロック内共有配線 (6ビット）を介して対応する後段ラッチブロックに接 続されている。また、各後段ラッチブロックは、選択スィッチブロックの対応するスイツ チ回路および信号間共有配線 (6ビット）を介して DACに接続されるとともに、対応す る伝送切り替え線に接続される。この伝送切り替え線には、伝送スィッチブロックの上 記スィッチ回路が接続される。
[0086] 例えば、前段ラッチブロック BR1は、フリップフロップ F1と、入力信号線 DRとに接続 され、さらに、スィッチ回路 iRlおよびブロック内共有配線 N1 (6ビット）を介して後段 ラッチブロック CR1に接続されている。また、後段ラッチブロック CR1は、スィッチ回路 JR1および信号間共有配線 CL1 (6ビット）を介して DAC1に接続されるとともに、伝 送切り替え線 MRに接続される。この伝送切り替え線 MRには、（伝送スィッチブロック T1の)スィッチ回路 1R1が接続される。
[0087] このように、後段ラッチブロック CRは伝送切り替え線 MRに接続され、後段ラッチブ ロック CGは伝送切り替え線 MGに接続され、後段ラッチブロック CBは伝送切り替え 線 MBに接続される。さらに、伝送スィッチブロックのスィッチ回路 iRは伝送切り替え 線 MRに接続され、スィッチ回路 iGは伝送切り替え線 MGに接続され、スィッチ回路 i Bは伝送切り替え線 MBに接続される。
[0088] これにより、伝送切り替え線 MRがアクティブになると、伝送スィッチブロックのスイツ チ回路 1Rが ONになるとともに、後段ラッチブロック CRにラッチノルスが入り、ラッチ ブロック BRにラッチされて 、た信号力 ブロック内共有配線 Nを介して後段ラッチプロ ック CRから出力されることになる。同様に、伝送切り替え線 MGがアクティブになると 、伝送スィッチブロックのスィッチ回路 iGが ONになるとともに、後段ラッチブロック CG にラッチパルスが入り、前段ラッチブロック BGにラッチされていた信号力 ブロック内 共有配線 Nを介して後段ラッチブロック CGから出力される。同様に、伝送切り替え線 MBがアクティブになると、伝送スィッチブロックのスィッチ回路 iBが ONになるとともに 、後段ラッチブロック CBにラッチパノレスが入り、前段ラッチブロック BBにラッチされて いた信号力 ブロック内共有配線 Nを介して後段ラッチブロック CBから出力される。
[0089] また、各選択スィッチブロックが有する 3つのスィッチ回路はそれぞれ、対応するス イッチ制御線に接続される。すなわち、選択スィッチブロック K1のスィッチ回路 JR1は スィッチ制御線 PRに接続され、スィッチ回路 JG1はスィッチ制御線 PGに接続され、 スィッチ回路 JB 1はスィッチ制御線 PBに接続される。
[0090] また、各 DACは対応する時分割スィッチブロックを介して 3本のデータ信号線に接 続される。例えば、 DAC1は時分割スィッチブロック W1を介してデータ信号線 SR1 ' SGl ' SBlに接続される。 するスィッチ制御線に接続されるとともに、対応するデータ信号線に接続される。例え ば、時分割スィッチブロック W1のアナログスィッチ ER1はスィッチ制御線 PRに接続 されるとともにデータ信号線 SR1に接続され、アナログスィッチ EG 1はスィッチ制御 線 PGに接続されるとともにデータ信号線 SG1に接続され、アナログスィッチ EB1は スィッチ制御線 PBに接続されるとともにデータ信号線 SB 1に接続される。
[0092] そして、例えば赤 (R)の信号の処理は、赤の入力信号線 DRに接続する前段ラッチ ブロック BR1、並びに、これに対応する、スィッチ回路 iRl、ブロック内共有配線 Nl、 後段ラッチブロック CR1、スィッチ回路 JR1、およびアナログスィッチ ER1が担当する 。緑 (G)および青（B)の信号の処理についても同様である。なお、 DAC1は 3色の信 号を時分割で担当する。
[0093] デジタルドライバ 95における信号処理の流れを、図 14のタイミングチャートに示す 。ここでは、 R1〜R640をデータ信号線 SR1〜SR640に対応する 6ビットの入力信 号データとし、 G1〜G640をデータ信号線 SG1〜SG640に対応する 6ビットの入力 信号データとし、 B1〜B640をデータ信号線 SB1〜SB640に対応する 6ビットの入 力信号データとする。また、 Nol〜No640はブロック内共有配線の信号、 CLol〜C Lo640は信号間共有配線の信号を表して 、る。
[0094] F1の出力パノレスが Low→High (アクティブ）になるタイミングで、前段ラッチブロッ ク BR1が入力信号 R1を、前段ラッチブロック BG1が入力信号 G1を、前段ラッチプロ ック BB1が入力信号 B1を、ラッチする。同様に、 F2' · 'F640の出力パルスが順次 H igh→Lowになるのに伴って、（R2, G2, B2) · · · (R640, G640, B640)が順次ラ ツチされる。
[0095] そして、入力信号 (Rl, Gl, B1) · · · (R640, G640, B640)全てがラッチされた 後に、伝送切り替え線 MRの出力パルスが Highになる。これにより、 MRに接続する スィッチ回路 iR全てが ONとなり、前段ラッチブロック BRにラッチされて ヽた入力信号 (R1〜R640)は全てブロック内共有配線 Nを介して後段ラッチブロック CRに出力さ れる。ついで、伝送切り替え線 MGの出力パルスが Highになる。これにより、 MGに 接続するスィッチ回路 iG全てが ONとなり、前段ラッチブロック GRにラッチされていた 入力信号 (G1〜G640)は全てブロック内共有配線 Nを介して後段ラッチブロック CG に出力される。ついで、伝送切り替え線 MBの出力パルスが Highになる。これにより 、 MBに接続するスィッチ回路 iB全てが ONとなり、前段ラッチブロック BGにラッチさ れて 、た入力信号 (G1〜G640)は全てブロック内共有配線 Nを介して後段ラッチブ ロック CB〖こ出力される。
[0096] 次に、スィッチ制御線 PRの出力パルスが Highになるタイミングで、スィッチ制御線 PRに繋がる全てのスィッチ回路 (JR1 · · · )が同時に ONとなり、入力信号 (R1 · · · )が 、対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これによ り、入力信号 (Rl · · -R640)がそれぞれ、アナログの信号電位 (Ral · · -Ra640)に 変換される。ここで、スィッチ制御線 PRは対応するアナログスィッチにも接続されてお り、スィッチ制御線 PRの出力パルスが Highになるタイミングでスィッチ制御線 PRに 繋がる全てのアナログスィッチ（ER1 · · が同時に ONとなるため、信号電位 (Ral · · •Ra640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信号線 (SR1 · · · SR640)に供給される。
[0097] つ!、で、スィッチ制御線 PGの出力パルスが Highになるタイミングで、スィッチ制御 線 PGに繋がる全てのスィッチ回路 (JG1 · · が同時に ONとなり、入力信号 (G1 · · · )が、対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これ により、入力信号（G1 - · -G640)がそれぞれ、アナログの信号電位（Gal - · -Ga640 )に変換される。ここで、スィッチ制御線 PGは対応するアナログスィッチにも接続され ており、スィッチ制御線 PGの出力パルスが Highになるタイミングでスィッチ制御線 P Gに繋がる全てのアナログスィッチ (EG1 ' · が同時に ONとなるため、信号電位 (G al · · -Ga640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信 号線 (SGI - - - SG640)に供給される。
[0098] つ!、で、スィッチ制御線 PBの出力パルスが Highになるタイミングで、スィッチ制御 線 PBに繋がる全てのスィッチ回路 (JB1 · · が同時に ONとなり、入力信号 (B1 · · ·) が対応する DAC (1 · · ·)に入力される。これにより、入力信号（B1 · · -B640)がそれ ぞれ、アナログの信号電位 (Bal ' · -Ba640)に変換される。ここで、スィッチ制御線 P Bは対応するアナログスィッチにも接続されており、スィッチ制御線 PBの出力パルス が Highになるタイミングでスィッチ制御線 PBに繋がる全てのアナログスィッチ (EB1 · • が同時に ONとなるため、信号電位 (Bal · · -Ba640)がそれぞれ、 ONとなったァ ナログスィッチを介して対応するデータ信号線 (SB 1 · - - SB640)に供給される。
[0099] このように、ブロック内共有配線 (例えば、 N1)を用い、各前段ラッチブロックから対 応する後段ラッチブロックへの信号伝送（例えば、 BR1→CR1、 BG1→CG1、 BB1 →CB1)を時分割で行うことで配線数を減らすことができる。さらに、後段ラッチブロッ ク（例えば、 CR1)から同一の信号間共有配線 (例えば、 CL1)を介して DACに時分 割で信号伝送を行うため、後段ラッチブロックおよび DAC間の配線数を減らすことも できる。これにより、デジタルドライバの小型化を実現できる。特に、デジタルドライバ を液晶パネルにモノリシックに形成する場合、配線数の減少によるサイズの縮小効果 は大である。
[0100] ここで、デジタルドライバ 95の具体的なレイアウトを、図 3 · 11を用いて説明する。図 3は、前段回路（3つの前段ラッチブロック BR · BG · BBを含む）のレイアウトを示して いる。なお、前段ラッチブロック BRは 6つの 1stラッチ回路 LR1〜： LR6を有し、前段ラ ツチブロック BGは 6つの 1stラッチ回路 LR7〜： LR12を有し、前段ラッチブロック BB は 6つの 1stラッチ回路 LR13〜LR18を有しており、各前段回路は 18個の 1stラッチ 回路を備える。
[0101] 同図に示されるように、ドライバ内には、入力信号線を構成する 18 (6ビット X 3)本 のデータ配線（DRa〜DRf 'DGa〜DGf 'DBa〜DBf)と、ブロック内共有配線を構 成する 6本の伝送配線 (Na〜Nf)とが設けられる。また、ドライバ内には、行方向に伸 びる複数の高電位側電源線 VDと、行方向に伸びる複数の低電位側電源線 VSとが 交互に配される。
[0102] そして、隣り合う高電位側電源線 VDおよび低電位側電源線 VSの間に、 1つの 1st ラッチ回路 LRが、その長手方向が行方向を向くように配され、 1stラッチ回路ごとに 行方向に伸びる 1本のデータ配線が配される。すなわち、各前段回路は、この 2種の 電源線 (VD'VS)および 1つの 1stラッチ回路並びに 1本のデータ配線が、 18組並 ベられること〖こよって構成される。
[0103] ここで、ブロック内共有配線を構成する 6本の伝送配線 (Na〜Nf)は、各前段回路（ BR-BG-BB)に対応して、列方向に延伸するように配されており、 BRに属する各 1st ラッチ回路 (LR1 ' · -LR6)は、データ配線 (DRa〜DRf)のいずれか 1本に接続され るとともに、伝送配線 (Na〜Nf)のいずれか 1本に接続可能とされ、 BGに属する各 1 stラッチ回路（LR7' · -LR12)は、データ配線（DGa〜DGf)のいずれ力 1本に接続 されるとともに、伝送配線 (Na〜Nf)のいずれ力 1本に接続可能とされ、 BBに属する 各 1stラッチ回路（LR13 · · -LR18)は、データ配線（DBa〜DBf)の!、ずれ力 1本に 接続されるとともに、伝送配線 (Na〜Nf)のいずれカゝ 1本に接続可能とされる。
[0104] 例えば、 1stラッチ回路 LR1は、データ配線 DRaに接続されるとともに、伝送配線 N aに接続可能とされ、 1stラッチ回路 LR12は、データ配線 DGfに接続されるとともに、 伝送配線 Nf〖こ接続可能とされ、 1stラッチ回路 LR18は、データ配線 DBfに接続され るとともに、伝送配線 Nf〖こ接続可能とされる。
[0105] また、 1stラッチ回路 LRとデータ配線 Dとの接続には、 1stラッチ回路 LRの入力か ら列方向に伸びる配線 iLが用いられ、 1stラッチ回路 LRと伝送配線 Nとの接続には、 1stラッチ回路 LRの出力力も行方向に伸びる配線 oLが用いられる。
[0106] なお、図 3に示するデジタルドライバを、図 4のように変形することもできる。すなわち 、隣り合う高電位側電源線 VDおよび低電位側電源線 VSの間に 1つの 1 stラッチ回 路 LRを配するとともに、偶数番目の 1stラッチ回路の向きを奇数番目の 1stラッチ回 路の向きに対して反転させる。こうすれば、 1本の電源線 (VDあるいは VS)を 2個の 1 stラッチ回路で共有することができ、電源線の本数を削減することができる。この結果 、ドライバの回路面積を縮小することができる。
[0107] 本デジタルドライバは、図 12のように構成することもできる。同図に示すように、デジ タルドライバ 99は、複数の信号処理ブロック（図示せず）と、 3本の入力信号線 DR'D G'DBと、 3本のスィッチ制御線 PR'PG'PBと、 1本のラッチパルス線 Yとを備える。
[0108] 各信号処理ブロックは、 1つのフリップフロップ Fと、 1つの回路ブロック gと、 1つの D ACと、 1つの時分割スィッチブロック Wとを備え、各信号処理ブロックに、表示部の 3 本のデータ信号線 SR' SG' SBが対応している。なお、各時分割スィッチブロック W は 3つのアナログスィッチ ER · EG · EBを有する。
[0109] ここで、各回路ブロック gは、行方向に隣接する前段ラッチブロック BRおよび後段ラ ツチブロック CRと、行方向に隣接する前段ラッチブロック BGおよび後段ラッチブロッ ク CGと、行方向に隣接する前段ラッチブロック BBおよび後段ラッチブロック CBと、 1 つの選択スィッチブロック Kと、 1つの信号間共有配線 (6ビット) CLとを備える。そして 、デジタルドライバ 99内では複数の回路ブロックが列方向に並べられている。なお、 選択スィッチブロック Kは 3つのスィッチ回路 JR'JG'JBを備える。ここで、選択スイツ チ回路 JR · JG · JBはそれぞれ、後段ラッチブロック CR -CG-CBに対応する 6ビット分 のスイッチング素子を備え、選択スィッチブロック Kは 18ビット分のスイッチング素子を 備える。 [0110] 例えば、 1番目の信号処理ブロックは、フリップフロップ Fl、回路ブロック gl、 DAC 1、および時分割スィッチブロック W1を備え、 3本のデータ信号線 SRl ' SGl ' SBl に対応している。なお、時分割スィッチブロック W1は、 3つのアナログスィッチ ER1 ' EGl 'EBlを備える。ここで、回路ブロック glは、行方向に隣接する前段ラッチブロッ ク BR1および後段ラッチブロック CR1と、行方向に隣接する前段ラッチブロック BG1 および後段ラッチブロック CG1と、行方向に隣接する前段ラッチブロック BB1および 後段ラッチブロック CB1と、選択スィッチブロック K1と、信号間共有配線 CL1とを有し ている。なお、選択スィッチブロック K1は、 3つのスィッチ回路 JRl 'JGl 'JBlを備え る。
[0111] ここで、図 12に示されるように、各前段ラッチブロックは、対応するフリップフロップと 、対応する入力信号線とに接続され、さらに、隣接する後段ラッチブロックに接続され ている。また、各後段ラッチブロックは、選択スィッチブロックの対応するスィッチ回路 および信号間共有配線 (6ビット）を介して DACに接続されるとともに、ラッチパルス 線 Yに接続される。
[0112] 例えば、前段ラッチブロック BR1は、フリップフロップ F1と、入力信号線 DRとに接続 され、さらに、隣接する後段ラッチブロック CR1に接続されている。また、後段ラッチブ ロック CR1は、スィッチ回路 JR1および信号間共有配線 CL1 (6ビット）を介して DAC 1に接続されるとともに、ラッチノ ルス線 Yに接続される。
[0113] また、各選択スィッチブロックが有する 3つのスィッチ回路はそれぞれ、対応するス イッチ制御線に接続される。すなわち、選択スィッチブロック K1のスィッチ回路 JR1は スィッチ制御線 PRに接続され、スィッチ回路 JG1はスィッチ制御線 PGに接続され、 スィッチ回路 JB 1はスィッチ制御線 PBに接続される。
[0114] また、各 DACは対応する時分割スィッチブロックを介して 3本のデータ信号線に接 続される。例えば、 DAC1は時分割スィッチブロック W1を介してデータ信号線 SR1 ' SGl ' SBlに接続される。 するスィッチ制御線に接続されるとともに、対応するデータ信号線に接続される。例え ば、時分割スィッチブロック W1のアナログスィッチ ER1はスィッチ制御線 PRに接続 されるとともにデータ信号線 SRIに接続され、アナログスィッチ EG 1はスィッチ制御 線 PGに接続されるとともにデータ信号線 SG1に接続され、アナログスィッチ EB1は スィッチ制御線 PBに接続されるとともにデータ信号線 SB 1に接続される。
[0116] そして、例えば赤 (R)の信号の処理は、赤の入力信号線 DRに接続する前段ラッチ ブロック BR1、並びに、これに対応する、後段ラッチブロック CR1、スィッチ回路 JR1、 およびアナログスィッチ ER1が担当する。緑 (G)および青（B)の信号の処理につい ても同様である。なお、 DAC1は 3色の信号を時分割で担当する。
[0117] デジタルドライバ 99における信号処理の流れを、図 15のタイミングチャートに示す 。ここでは、 R1〜R640をデータ信号線 SR1〜SR640に対応する 6ビットの入力信 号データとし、 G1〜G640をデータ信号線 SG1〜SG640に対応する 6ビットの入力 信号データとし、 B1〜B640をデータ信号線 SB1〜SB640に対応する 6ビットの入 力信号データとする。また、 CLol〜CLo640は信号間共有配線の信号を表してい る。
[0118] F1の出力パノレスが Low→High (アクティブ）になるタイミングで、前段ラッチブロッ ク BR1が入力信号 R1を、前段ラッチブロック BG1が入力信号 G1を、前段ラッチプロ ック BB1が入力信号 B1を、ラッチする。同様に、 F2' · 'F640の出力パルスが順次 H igh→Lowになるのに伴って、 (R2, G2, B2)…（R640, G640, B640)が順次ラ ツチされる。
[0119] そして、入力信号 (Rl, Gl, B1) · · · (R640, G640, B640)全てがラッチされた 後に、ラッチパルス線 Yの出カノルスが Highになる。これにより、前段ラッチブロック BRにラッチされていた入力信号 (R1〜R640)は全て後段ラッチブロック CRに出力 される。これと同時に、前段ラッチブロック BGにラッチされていた入力信号 (G1〜G6 40)は全て後段ラッチブロック CGに出力され、前段ラッチブロック BBにラッチされて いた入力信号 (B1〜B640)は全て後段ラッチブロック CBに出力される。
[0120] つ!、で、スィッチ制御線 PRの出力パルスが Highになるタイミングで、スィッチ制御 線 PRに繋がる全てのスィッチ回路 (JR1， · が同時に ONとなり、入力信号 (Rl， · -) 力 対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これに より、入力信号 (R1 ' · -R640)がそれぞれ、アナログの信号電位 (Ral ' · -Ra640)に 変換される。ここで、スィッチ制御線 PRは対応するアナログスィッチにも接続されてお り、スィッチ制御線 PRの出力パルスが Highになるタイミングでスィッチ制御線 PRに 繋がる全てのアナログスィッチ（ER1 · · が同時に ONとなるため、信号電位 (Ral · · •Ra640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信号線 (SR1 - - - SR640)に供給される。なお、スィッチ制御線 PG'PBの出力パルスが Hig hとなった場合も上記と同様である。
[0121] このように、前段ラッチブロック Bと対応する後段ラッチブロック Cを隣接させ、さらに 、後段ラッチブロック Cから同一の信号間共有配線 CLを介して DACに時分割で信 号伝送を行うことで、デジタルドライバの小型化を実現できる。
[0122] ここで、デジタルドライバ 99の具体的なレイアウトを、図 5 · 12を用いて説明する。図 5は、（3つの前段ラッチブロック BR · BG · BBを含む)前段回路および（3つの後段ラ ツチブロック BR' BG · BBを含む）後段回路のレイアウトを示して！/、る。
[0123] なお、前段ラッチブロック BRは 6つの 1stラッチ回路 LR1〜： LR6を有し、前段ラッチ ブロック BGは 6つの 1stラッチ回路 LR7〜： LR12を有し、前段ラッチブロック BBは 6つ の 1stラッチ回路 LR13〜LR18を有しており、各前段回路は 18個の 1stラッチ回路 を備えることになる。また、後段ラッチブロック CRは 6つの 2ndラッチ回路 Lrl〜Lr6を 有し、後段ラッチブロック CGは 6つの 2ndラッチ回路 Lr7〜Lr 12を有し、後段ラッチ ブロック CBは 6つの 2ndラッチ回路 Lrl3〜Lrl8を有しており、各後段回路は 18個 の 2ndラッチ回路を備えることになる。
[0124] 同図に示されるように、ドライバ内には、入力信号線を構成する 18 (6ビット X 3)本 のデータ配線（DRa〜DRf 'DGa〜DGf 'DBa〜DBf)と、信号間共有配線 CLを構 成する 6本の中継配線 (CLa〜CLf)とが設けられる。また、ドライバ内には、行方向 に伸びる複数の高電位側電源線 VDと、行方向に伸びる複数の低電位側電源線 VS とが交互に配される。
[0125] そして、隣り合う高電位側電源線 VDおよび低電位側電源線 VSの間には、 1stラッ チ回路 LRがその長手方向が列方向を向くように配されるとともに各電源線 (VS 'VD )に接続され、さらにこの 1stラッチ回路 LRに隣接して、 2ndラッチ回路 Lrがその長手 方向が列方向を向くように配されるとともに各電源線 (VS 'VD)に接続される。さらに 、この 1stラッチ回路 LRおよび 2ndラッチ回路 Lrに対応して、行方向に伸びる 1本の データ配線が配される。
[0126] ここで、信号間共有配線を構成する 6本の中継配線 (CLa〜CLf)は、各後段回路（ CR-CG-CB)に対応して、列方向に延伸するように配されている。そして、 BRに属 する各 1stラッチ回路 (Lrl ' · -Lr6)はデータ配線 (DRa〜DRf)のいずれか 1本に接 続されるとともに、 CRに属する各 2ndラッチ回路 (Lrl ' · -Lr6)は中継配線 (CLa〜C Lf)のいずれか 1本に接続可能とされ、 BGに属する各 1stラッチ回路 (Lrl ' · -Lr6) はデータ配線 (DGa〜DGf)のいずれ力 1本に接続されるとともに、 CGに属する各 2 ndラッチ回路 (Lrl ' · -Lr6)は中継配線 (CLa〜CLf)のいずれ力 1本に接続可能と され、 BBに属する各 1stラッチ回路（Lrl · · -Lr6)はデータ配線（DBa〜DBf)の!ヽ ずれ力 1本に接続されるとともに、 CBに属する各 2ndラッチ回路 (Lrl " ' 6)は中 継配線 (CLa〜CLf)の 、ずれか 1本に接続可能とされる。
[0127] 例えば、 BR1に属する 1stラッチ回路 Lrlはデータ配線 DRaに接続されるとともに、 CR1に属する 2ndラッチ回路 Lrlは中継配線 CLaに接続可能とされ、 BR1に属する 1stラッチ回路 Lr2はデータ配線 DRbに接続されるとともに、 CR1に属する 2ndラッチ 回路 Lr2は中継配線 CLbに接続可能とされる。
[0128] また、 1stラッチ回路 LRとデータ配線との接続には、 1stラッチ回路 LRの入力から 列方向に伸びる配線 iLが用いられ、 2ndラッチ回路 Lrと中継配線との接続には、 2n dラッチ回路 Lrの出力から行方向に伸びる配線 ALが用いられる。
[0129] さら〖こ、図 5に示すように、隣り合う高電位側電源線 VDおよび低電位側電源線 VS の間に縦向きの 1stラッチ回路 LRおよび縦向きの 2ndラッチ回路 Lrを行方向に隣接 配し、これらを接続することで、 1つの電源線 (VDあるいは VS)を 2個の 1stラッチ回 路および 2個の 2ndラッチ回路で共有させることができ、電源線の本数を大幅に削減 することができる。これにより、ドライバの回路面積を縮小することができる。
[0130] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用可能性 本発明の表示パネル駆動回路は、液晶表示装置等のソースドライバ (特に、デジタ ルドライノく）に好適である。

Claims

請求の範囲
[1] 前段回路と後段回路とを含む回路ブロックが行方向に複数並べられ、各回路ブロッ クにおいて前段回路力 の信号が後段回路に伝送される表示パネル駆動回路であ つて、
各回路ブロックでは前段回路および後段回路が列方向に並べられ、
互いに隣り合う 2つの回路ブロック間に、該 2つの回路ブロックそれぞれに接続可能 なブロック間共有配線が設けられ、
これら 2つの回路ブロックそれぞれにおける上記信号力 上記ブロック間共有配線 を介して時分割で伝送されることを特徴とする表示パネル駆動回路。
[2] 上記前段回路は、列方向に並べられた複数の前段ラッチ回路を有し、
上記後段回路は、各前段ラッチ回路に対応する後段ラッチ回路を有し、 上記ブロック間共有配線は列方向に伸びる複数の伝送配線を有し、
上記 2つの回路ブロックそれぞれに属し、行方向に隣り合う 2つの前段ラッチ回路は 、同一の伝送配線を介して時分割で信号を伝送することを特徴とする請求項 1記載 の表示パネル駆動回路。
[3] 上記 2つの前段ラッチ回路の間に、行方向に伸びる出力配線が配され、
該出力配線と上記同一の伝送配線とが接続されるとともに、該伝送配線と上記 2つ の前段ラッチ回路それぞれの出力とが、上記出力配線を介して接続可能であること を特徴とする請求項 2記載の表示パネル駆動回路。
[4] 上記 2つの回路ブロック間には、列方向に伸びる複数のデータ配線が配され、 上記 2つの前段ラッチ回路それぞれの入力が、行方向に伸びる入力配線を介して 互いに接続されるとともに、該入力配線がデータ配線の ヽずれか 1つと接続されて ヽ ることを特徴とする請求項 2記載の表示パネル駆動回路。
[5] 上記データ配線の数は上記伝送配線の数に等しぐ各データ配線の延長上に 1つ の伝送配線が位置していることを特徴とする請求項 4記載の表示パネル駆動回路。
[6] 上記前段ラッチ回路は行方向の幅が列方向の幅より大きいことを特徴とする請求項
2記載の表示パネル駆動回路。
[7] 行方向に伸びる高電位側電源線と行方向に伸びる低電位側電源線とが交互に配 され、
各前段ラッチ回路は、隣り合う高電位側電源線および低電位側電源線間に配され ていることを特徴とする請求項 2記載の表示パネル駆動回路。
[8] 各回路ブロックにおいて列方向に隣り合う 2つの前段ラッチ回路それぞれの構造が 、行方向に沿う線を軸として互いに線対称となっており、
1本の高電位側電源線を隣り合う 2つの前段ラッチ回路間で共用しているとともに、 1本の低電位側電源線を隣り合う 2つの前段ラッチ回路間で共用していることを特徴 とする請求項 7記載の表示パネル駆動回路。
[9] 表示パネルの 1画素分の映像データが前段回路力 後段回路に伝送され、
伝送配線の数は、 1画素分の映像データの総ビット数に等 ヽことを特徴とする請 求項 2記載の表示パネル駆動回路。
[10] 複数の前段信号回路と各前段信号回路に対応する後段信号回路とを含む回路ブ ロックが行方向に複数並べられ、各回路ブロックにおいて、各前段信号回路からの信 号が対応する後段信号回路に伝送される表示パネル駆動回路であって、
各回路ブロック内では前段信号回路が列方向に並べられ、
各回路ブロックには、これに属する前段信号回路すべてが接続可能なブロック内共 有配線が設けられ、
各前段信号回路からの信号が、上記ブロック内共有配線を介して時分割で伝送さ れることを特徴とする表示パネル駆動回路。
[11] 前段信号回路は、列方向に並べられた複数の前段ラッチ回路を有し、
後段信号回路は、各前段ラッチ回路に対応する後段ラッチ回路を有し、 上記ブロック内共有配線は、列方向に伸びる複数の伝送配線を有し、 該複数の伝送配線それぞれが、各前段信号回路が有する前段ラッチ回路のうちい ずれ力 1つに接続可能であることを特徴とする請求項 10記載の表示パネル駆動回 路。
[12] 各前段ラッチ回路に対応して、行方向に伸びる出力配線が配され、
各前段ラッチ回路の出力は、対応する出力配線を介して対応する伝送配線に接続 可能であることを特徴とする請求項 11記載の表示パネル駆動回路。
[13] 行方向に伸びる複数のデータ配線が配され、
各前段ラッチ回路は上記データ配線のいずれか 1つに接続されていることを特徴と する請求項 11記載の表示パネル駆動回路。
[14] 行方向に伸びる高電位側電源線と行方向に伸びる低電位側電源線とが交互に配 され、
各前段ラッチ回路は、隣り合う高電位側電源線および低電位側電源線間に配され て 、ることを特徴とする請求項 11記載の表示パネル駆動回路。
[15] 各回路ブロックにおいて列方向に隣り合う 2つの前段ラッチ回路それぞれの構造が 、行方向に沿った線を軸として互いに線対称となっており、 1本の高電位側電源線を 隣り合う 2つの前段ラッチ回路間で共有しているとともに、 1本の低電位側電源線を隣 り合う 2つの前段ラッチ回路間で共有していることを特徴とする請求項 14記載の表示 パネル駆動回路。
[16] 上記前段ラッチ回路は行方向の幅が列方向の幅より大きいことを特徴とする請求項
11記載の表示パネル駆動回路。
[17] 表示パネルの 1サブプクセル分の映像データが前段信号回路力 後段信号回路に 伝送され、
伝送配線の数は、 1サブプクセル分の映像データの総ビット数に等 、ことを特徴と する請求項 11記載の表示パネル駆動回路。
[18] 複数の前段信号回路と各前段信号回路に対応する後段信号回路と 1つの信号経 由回路とを含む回路ブロックが行方向に複数並べられ、各回路ブロックにおいて各 後段信号回路からの信号が上記信号経由回路に伝送される表示パネル駆動回路で あって、
各回路ブロック内では後段信号回路が列方向に並べられ、
各回路ブロックには、これに属する後段信号回路すべてが接続可能な信号間共有 配線が設けられ、
各後段信号回路からの信号が、上記信号間共有配線を介して時分割で伝送される ことを特徴とする表示パネル駆動回路。
[19] 各回路ブロックでは、前段信号回路および対応する後段信号回路が行方向に隣接 して並べられるとともに互いに接続されていることを特徴とする請求項 18記載の表示 パネル駆動回路。
[20] 上記前段信号回路は、列方向に並べられた複数の前段ラッチ回路を有し、
上記後段信号回路は、各前段ラッチ回路に対応する後段ラッチ回路を有し、 上記信号間共有配線は列方向に伸びる複数の中継配線を有し、
複数の中継配線それぞれが、各後段信号回路が有する後段ラッチ回路のうちいず れカ 1つに接続可能であることを特徴とする請求項 19記載の表示パネル駆動回路。
[21] 各後段ラッチ回路に対応して、行方向に伸びる出力配線が配され、
各後段ラッチ回路の出力は、対応する出力配線を介して対応する中継配線に接続 可能であることを特徴とする請求項 20記載の表示パネル駆動回路。
[22] 行方向に伸びる複数のデータ配線が配され、
各前段ラッチ回路は上記データ配線のいずれか 1つに接続されていることを特徴と する請求項 20記載の表示パネル駆動回路。
[23] 行方向に伸びる高電位側電源線と行方向に伸びる低電位側電源線とが交互に配 され、
各前段ラッチ回路および対応する後段ラッチ回路は行方向に隣接して並べられる とともに互いに接続され、
上記前段ラッチ回路および対応する後段ラッチ回路回路は、隣り合う高電位側電 源線および低電位側電源線間に配されて！、ることを特徴とする請求項 20記載の表 示パネル駆動回路。
[24] 上記前段ラッチ回路および後段ラッチ回路はともに、列方向の幅が行方向の幅より 大きいことを特徴とする請求項 20記載の表示パネル駆動回路。
[25] 前段回路と後段回路とを含む回路ブロックが行方向に複数並べられ、同一回路ブ ロックに属する前段回路および後段回路間で信号伝送がなされる表示パネル駆動 回路であって、
各回路ブロックでは前段回路および後段回路が列方向に並べられるとともに、 2つ の回路ブロックごとにブロック間共有配線が設けられており、
上記 2つの回路ブロックの一方における上記信号伝送と上記 2つの回路ブロックの もう一方における上記信号伝送とが、上記ブロック間共有配線を用いて異なるタイミ ングで行われることを特徴とする表示パネル駆動回路。
[26] 請求項 1〜25のいずれか 1項に記載の表示パネル駆動回路と、これによつて駆動 される表示パネルとを備えることを特徴とする表示装置。
[27] 上記表示パネルと表示パネル駆動回路とがモノリシックに形成されて 、ることを特 徴とする請求項 26記載の表示装置。
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