JP2001290457A - カラー画像表示装置とその駆動方法、および、電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル映像信号入力に対応するアクティブ
マトリクス型カラー画像表示装置のソース信号線駆動回
路において、1つのＤ／Ａ変換回路で複数のソース線を
駆動する場合に、階調電源線の本数を増加させることな
く画素電極の印加電圧をＲＧＢ独立に制御できるように
する。 【解決手段】 ソース信号線駆動回路に供給される階調
電源線は１系統のみとし、各Ｄ／Ａ変換回路はＲＧＢに
対応した３本のソース信号線を単位としてその倍数本の
ソース信号線を駆動する。そして、各ソース線選択回路
がＲＧＢ各色に対応したソース信号線を選択する期間を
同期させ、さらに、階調電源線に印加する電源電圧を１
水平書き込み期間内に変化させ、Ｒ、Ｇ、Ｂのソース信
号線がそれぞれ選択されている期間にＲ、Ｇ、Ｂに対応
した電源電圧をそれぞれ階調電源線に印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】本発明は、マトリクス状に配置されたスイ
ッチング素子と画素により映像などの情報の表示をおこ
なうカラー画像表示装置（アクティブマトリクス型カラ
ー画像表示装置）、特にデジタル方式の駆動方法および
それを用いた画像表示装置、電子機器に関する。

【０００３】

【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型画像表示装置の需要が高
まってきたことによる。

【０００４】アクティブマトリクス型画像表示装置に
は、表示素子に液晶を用いるアクティブマトリクス型液
晶表示装置やエレクトロルミネッセンス（ＥＬ）素子を
用いるＥＬ表示装置などがある。以下では、アクティブ
マトリクス型画像表示装置の代表的な例として、アクテ
ィブマトリクス型液晶表示装置を例にとって説明する。

【０００５】アクティブマトリクス型液晶表示装置は、
図３０に示すように、ソース信号線駆動回路１０１と、
ゲート信号線駆動回路１０２と、マトリクス状に配置さ
れた画素アレイ部１０３とを有している。ソース信号線
駆動回路１０１は、クロック信号等のタイミング信号に
同期して、入力された映像信号をサンプリングし各ソー
ス信号線１０４にデータを書き込む。ゲート信号線駆動
回路１０２は、クロック信号等のタイミングに同期し
て、ゲート信号線１０５を順次選択し、画素アレイ部１
０３の各画素内にあるスイッチング素子であるＴＦＴ
（画素ＴＦＴ）１０６のオン・オフを制御するようにな
っている。これにより、各ソース信号線１０４に書き込
まれたデータが順次各画素に書き込まれることになる。

【０００６】ソース信号線駆動回路の駆動方式として
は、アナログ方式とデジタル方式があるが、高精細・高
速駆動が可能なデジタル方式のアクティブマトリクス型
液晶表示装置が注目されてきている。

【０００７】従来のデジタル方式のソース信号線駆動回
路を図３１に示す。図３１において、２０１はシフトレ
ジスタ部を示し、フリップフロップ回路などを含むシフ
トレジスタ基本回路２０２から構成される。シフトレジ
スタ部２０１へスタートパルスＳＰが入力されるとクロ
ック信号ＣＬＫに同期してサンプリングパルスが順次ラ
ッチ１回路２０３（ＬＡＴ１）へ送出される。

【０００８】ラッチ１回路２０３（ＬＡＴ１）では、シ
フトレジスタ部からのサンプリングパルスに同期して、
データバスライン（ＤＡＴＡ―Ｒ、ＤＡＴＡ―Ｇ、ＤＡ
ＴＡ―Ｂ）から供給されるｎビット（ｎは自然数）のデ
ジタル映像信号を順次記憶する。

【０００９】一水平画素分の信号がＬＡＴ１部へ書き込
まれた後、各ラッチ１回路２０３（ＬＡＴ１）に保持さ
れているデジタル映像信号は、ラッチ信号バスライン
（ＬＰ）から供給されるラッチパルスに同期してラッチ
２回路２０４（ＬＡＴ２）に一斉に転送される。

【００１０】デジタル映像信号がラッチ２回路２０４
（ＬＡＴ２）に保持されると、再びスタートパルス（Ｓ
Ｐ）が入力され、次行の画素分のデジタル映像信号がＬ
ＡＴ１部へ新たに書き込まれる。この間、ＬＡＴ２部へ
は、前行の画素分のデジタル映像信号が記憶されており
デジタル／アナログ信号変換回路（以降、Ｄ／Ａ変換回
路と記す）２０５（Ｄ／Ａ）によって、デジタル映像信
号に対応したアナログ映像信号が各ソース信号線に書き
込まれる。図３１において、Ｖｒｅｆ-Ｒ、Ｖｒｅｆ-
Ｇ、Ｖｒｅｆ-Ｂは、それぞれＲ（赤）、Ｇ（緑）、Ｂ
（青）の各色に対応したＤ／Ａ変換回路２０５に接続さ
れる階調電源線を示す。また、ＳＬ１、ＳＬ２、・・・
等は番号付けしたソース信号線を、ＳＬ１等の下に記し
たＲ、Ｇ、Ｂはそれぞれ赤、緑、青を示し、単板でカラ
ー表示可能な表示装置を想定している。

【００１１】図３１に示した各Ｄ／Ａ変換回路２０５は
それぞれ１本のソース信号線と接続され、その１本のソ
ース信号線にアナログ映像信号を書き込む。しかし、高
解像度、高精細の液晶表示装置を作成する場合、大きな
面積を占めるＤ／Ａ変換回路をソース信号線と同数作る
ことは近年望まれている液晶表示装置の小型化の妨げと
なっており、１つのＤ／Ａ変換回路で複数のソース信号
線を駆動する方法が特開平１１−１６７３７３で提案さ
れている。

【００１２】１つのＤ／Ａ変換回路で４本のソース信号
線を駆動するソース信号線駆動回路の構成例を図３２に
示す。図３１と比較して判るように図３２にはパラレル
／シリアル変換回路３０１（Ｐ／Ｓ変換回路）、ソース
線選択回路３０２とそれらに入力される選択信号（Ｓ
Ｓ）が新たに追加されている。このような回路が追加さ
れるにもかかわらず、４本のソース信号線に１つのＤ／
Ａ変換回路で信号の書き込みができれば、必要なＤ／Ａ
変換回路数が１／４で済む効果は大きく、ソース信号線
駆動回路の占有面積を小さくすることが可能となる。

【００１３】

【発明が解決しようとする課題】図３１においては、Ｒ
ＧＢ用に独立な３系統の階調電源線がソース信号線駆動
回路に供給されている。しかし、図３２に示したソース
信号線駆動回路には、図３１と異なり１系統の階調電源
線のみが供給されている。一般に、階調電源線の電源電
圧が与えられれば、Ｄ／Ａ変換回路の出力電圧範囲は一
意に決まる。従って、１系統の階調電源線が供給されて
いる図３２のソース信号線駆動回路は、各ソース信号線
に書き込まれる電圧範囲はＲＧＢの区別なく同じにな
る。

【００１４】さて、液晶表示装置の輝度比の液晶印加電
圧依存性は、ＲＧＢ各色で全く同じというわけではな
く、図３３に示す例のように色によって異なる。この例
では、輝度比が極小値をとる電圧値がＲＧＢそれぞれに
対してＶＲ、（＜）ＶＧ、（＜）ＶＢと異なる。従っ
て、液晶に電圧を印加していったときに階調表現の単調
性が失われないためには、液晶に印加できる最大電圧は
ＲＧＢそれぞれに対してＶＲ、ＶＧ、ＶＢとなる。しか
し、図３２のような１系統の階調電源線しか供給されな
い場合、前述のように液晶に印加できる電圧範囲はＲＧ
Ｂの区別なく一様になるので、図３３の輝度比―電圧特
性を持った液晶に対しては、印加できる最大電圧がＶＲ
となる。この時、ＧやＢが十分に暗の状態にならず、コ
ントラストが低くなるばかりか、正確な色彩の表現性に
乏しくなってしまう問題が生じる。

【００１５】以上の理由から、図３１に示したように階
調電源線もＲＧＢ独立に３系統供給するなどして、液晶
の印加電圧をＲＧＢ独立に制御できるようにすることが
望ましい。

【００１６】しかし、上記の３系統の階調電源線を供給
する方法で、１つのＤ／Ａ変換回路で複数のソース信号
線を駆動する場合では、階調電源線の本数が増加するば
かりか、それら階調電源線の１つとＤ／Ａ変換回路との
接続切り替えをおこなうスイッチが必要になる。これら
は、外部入力ピン数の増加や、階調電源線を配線する領
域や上記の追加するスイッチ等による駆動回路の占有面
積の増加など新たな問題を生じさせる。これでは、１つ
のＤ／Ａ変換回路で複数のソース信号線を駆動し、駆動
回路の占有面積を減少させるメリットがなくなってしま
う。

【００１７】そこで本発明は、これらの問題を解決する
駆動方法を提供するものである。

【００１８】

【課題を解決するための手段】ソース信号線駆動回路に
供給される階調電源線は１系統のみとし、各Ｄ／Ａ変換
回路はＲＧＢに対応した３本のソース信号線を単位とし
てその倍数本のソース信号線に対しアナログ映像信号を
書き込む。また、１水平書き込み期間内に階調電源線の
電源電圧も変化させる。各ソース線選択回路がＲＧＢ各
色に対応したソース信号線を選択する期間を同期させ、
階調電源線に印加する電源電圧は、Ｒのソース信号線が
選択されている期間にはＲに対応した電源電圧を、Ｇの
ソース信号線が選択されている期間にはＧに対応した電
源電圧を、Ｂのソース信号線が選択されている期間には
Ｂに対応した電源電圧をそれぞれ印加する。

【００１９】こうすることで、外部入力ピン数の増加
や、駆動回路の占有面積の増加を招くことなく画素電極
の電圧をＲＧＢ独立に制御することを可能にする。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て，図面を参照しながら説明する。

【００２１】［実施形態］本実施形態では、１系統の階
調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ
変換回路がそれぞれＲＧＢに対応する３本のソース信号
線を駆動する方法について説明する。

【００２２】また、本実施形態では、ＲＧＢ各色それぞ
れ（ｎ＋１）ビット（ｎは自然数）のデジタル映像信号
入力に対応する場合を例にとって説明する。

【００２３】図１には本実施形態の概略回路図が示され
ている。図１では、デジタル映像信号を順次サンプリン
グするためのサンプリングパルスを発生させるシフトレ
ジスタ部、前記サンプリングパルスによりデジタル映像
信号をラッチするラッチ１回路部、そして、ラッチパル
スの入力により前記ラッチ１回路部に記憶されていたデ
ジタル映像信号を一斉にラッチするラッチ２回路部は図
示せず省略した。パラレル／シリアル変換回路（Ｐ／Ｓ
変換回路）は、ラッチ２回路のパラレルな出力データ
（Ｄ０［３ｋ＋１］〜Ｄｎ［３ｋ＋１］、Ｄ０［３ｋ＋
２］〜Ｄｎ［３ｋ＋２］、Ｄ０［３ｋ＋３］〜Ｄｎ［３
ｋ＋３］（kは０以上の整数））をビット信号毎にまと
めシリアルデータに変換する。ここで、Ｄ０［３ｋ＋
１］は第（３ｋ＋１）ソース信号線に対する最下位（第
１）ビット（ＬＳＢ）のデジタル映像信号を示し、Ｄｎ
［３ｋ＋１］は同じく第（３ｋ＋１）ソース信号線に対
する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタ
ル映像信号を示す。以降、表記Ｄｌ［ｓ］は第ｓソース
信号線に対する第（ｌ＋１）ビットのデジタル映像信号
を示すものとする。また、第（３ｋ＋１）ソース信号線
はＲを、第（３ｋ＋２）ソース信号線はＧを、第（３ｋ
＋３）ソース信号線はＢをそれぞれ表示するためのソー
ス信号線とする。

【００２４】ソース線選択回路は３つのスイッチｓｗ
１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンすると第
（３ｋ＋１）番目のソース信号線（Ｒを担当するソース
信号線）が、ｓｗ２がオンすると第（３ｋ＋２）番目の
ソース信号線（Ｇを担当するソース信号線）が、ｓｗ３
がオンすると第（３ｋ＋３）番目のソース信号線（Ｂを
担当するソース信号線）がそれぞれ各Ｄ／Ａ変換回路の
出力と接続される。ＳＳ１〜ＳＳ３はそれぞれｓｗ１〜
ｓｗ３のオン・オフを制御する選択信号である。

【００２５】図１の駆動回路に対する信号動作タイミン
グを図２に示す。１ゲート線選択期間を３つに分割し、
第１番目の期間に選択信号ＳＳ１をＨｉレベルにしｓｗ
１をオンし、第２番目の期間に選択信号ＳＳ２をＨｉレ
ベルにしｓｗ２をオンし、第３番目の期間に選択信号Ｓ
Ｓ３をＨｉレベルにしｓｗ３をオンする動作を示す。な
お、各Ｐ／Ｓ変換回路の出力信号（ＰＳ０［ｋ］〜ＰＳ
ｎ［ｋ］）は、上記の選択信号（ＳＳ１〜ＳＳ３）と同
期させ、１ゲート線選択期間を３分割した、その第１番
目の期間には第（３ｋ＋１）ソース信号線に対するデジ
タル映像信号を出力し、第２番目の期間には第（３ｋ＋
２）ソース信号線に対するデジタル映像信号を出力し、
第３番目の期間には第（３ｋ＋３）ソース信号線に対す
るデジタル映像信号を出力するようにＰ／Ｓ変換回路に
入力される選択信号ＳＳにより制御する。こうすること
で、各ソース信号線に対応したデジタル映像信号が適切
なソース信号線の書き込みに反映される。この様子を、
図２のＰＳ０［１］〜ＰＳｎ［１］、ＰＳ０［２］〜Ｐ
Ｓｎ［２］に示した。ここでは、ＰＳｌ［ｋ］は第ｋ段
目のＰ／Ｓ変換回路の第（ｌ＋１）ビット目の出力信号
を示す。従って、ＰＳｌ［ｋ］は、Ｄｌ［３ｋ−２］、
Ｄｌ［３ｋ−１］、Ｄｌ［３ｋ］のデジタル映像信号か
ら構成される。また、図２において、Ｄｌ[ｓ、ｇ]は第
ｓ列第ｇ行の画素に対する第（ｌ＋１）ビット目のデジ
タル映像信号を示し、表記Ｄｌ[ｓ]にあらわにゲート信
号線の情報を付加したものである。

【００２６】つぎに、階調電源線Ｖｒｅｆへの電源電圧
の入力方法を図２のＶｒｅｆに示す。図中、Ｖｒｅｆ-
Ｒ、Ｖｒｅｆ-Ｇ、Ｖｒｅｆ-Ｂは、それぞれＲ、Ｇ、Ｂ
の各色に対応した階調電源線の電源電圧を印加すること
を示す。１ゲート線選択期間を３つに分割した第１番目
の期間には、ソース線選択回路により第（３ｋ＋１）番
目のソース信号線（Ｒを担当するソース信号線）が選択
されているので、Ｒを表示するための電源電圧が階調電
源線に印加される。同様に、１ゲート線選択期間を３つ
に分割した第２、第３番目の期間にはそれぞれＧ、Ｂを
表示するための電源電圧がそれぞれ階調電源線に印加さ
れる。

【００２７】以上、本実施形態により、1つのＤ／Ａ変
換回路でＲＧＢの３本のソース信号線を駆動する形態に
おいて、１系統のみの階調電源線がソース信号線駆動回
路に供給された場合であっても、画素電極の電圧をＲＧ
Ｂ独立に制御することが可能となる。なお、本実施形態
では、1つのＤ／Ａ変換回路でＲＧＢの３本のソース信
号線を駆動する場合を例に挙げているが、本発明はこれ
に限定されるものではなく、３本、６本、・・・といっ
た３の倍数本のソース信号線を1つのＤ／Ａ変換回路で
駆動する場合にも適用され得る。また、ソース線選択回
路がソース信号線を選択する順序は、本実施形態のよう
にＲ、Ｇ、Ｂの順に限定されるものではなく、他の順序
でもよい。さらに、本実施形態では、パラレル／シリア
ル変換回路（Ｐ／Ｓ変換回路）を用いたが、本発明はこ
の有無に限定されない。すなわち、本発明はＤ／Ａ変換
回路に１ゲート線選択期間、複数のソース信号線に対す
るデジタル映像信号をシリアル入力するいかなる方法に
対しても適用され得る。

【００２８】

【実施例】ここで、本発明の実施例について、図面を参
照しながら説明する。ただし、本発明は、以下の実施例
に限定されるわけではない。

【００２９】［実施例１］本実施例では、アクティブマ
トリクス型画像表示装置に本発明を適用した例を示す。
アクティブマトリクス型画像表示装置は、従来例で示し
たようにソース信号線駆動回路、ゲート信号線駆動回
路、マトリクス状に配置された画素アレイ部とから構成
されている。ゲート信号線駆動回路と画素アレイ部の動
作は従来例と同じなので、本実施例ではソース信号線駆
動回路について説明する。また、図３に示すように、本
実施例では、ＲＧＢ各色に対するデジタル映像信号は３
ビットとし、１つのＤ／Ａ変換回路でＲＧＢの３本のソ
ース信号線を駆動する場合を例に説明する。

【００３０】シフトレジスタ部は、フリップフロップ回
路（ＦＦ）、ＮＡＮＤ回路、およびインバータ回路を有
し、クロック信号（ＣＬＫ）、前記クロック信号の反転
クロック信号（ＣＬＫｂ）およびスタートパルス（Ｓ
Ｐ）が入力される。図４（Ａ）に示すように、フリップ
フロップ回路（ＦＦ）はクロックドインバータ回路、イ
ンバータ回路で構成されている。

【００３１】スタートパルス（ＳＰ）が入力されると、
クロック信号（ＣＬＫ、ＣＬＫｂ）に同期してサンプリ
ングパルスが順次シフトしていく。

【００３２】記憶回路であるラッチ１部とラッチ２部
は、基本ラッチ回路（ＬＡＴ）から構成されている。基
本ラッチ回路を図４（Ｂ）に示す。基本ラッチ回路（Ｌ
ＡＴ）はクロックドインバータ回路とインバータ回路で
構成されている。ラッチ１部へはＲ、Ｇ、Ｂ、各３ビッ
トのデジタル映像信号（ＤＲ０、ＤＲ１、ＤＲ２、ＤＧ
０、ＤＧ１、ＤＧ２、ＤＢ０、ＤＢ１、ＤＢ２）が入力
され、シフトレジスタ部からのサンプリングパルスによ
って、デジタル映像信号をラッチする。ラッチ２部は、
水平帰線期間に入力されるラッチパルス（ＬＰ）によっ
て、ラッチ１部に保持されていたデジタル映像信号を一
斉にラッチすると同時に下流の回路に情報を伝達する。
この時、ラッチ２部には１水平書き込み期間データが保
持される。

【００３３】なお、図４（Ａ）および（Ｂ）において、
各クロックドインバータ回路のＰチャネル型トランジス
タへのクロック入力端子の接続が省略されているが、実
際はＮチャネル型トランジスタへのクロック入力端子に
入力されている制御信号の反転信号が入力される。ま
た、本実施例ではフリップフロップ回路（ＦＦ）と基本
ラッチ回路（ＬＡＴ）は同じ回路構成をしているが、異
なる回路構成であってもよい。

【００３４】パラレル／シリアル変換回路（図３ではＰ
／Ｓ変換回路Ａとした）へは、３（ビット数）×３（Ｒ
ＧＢで３本のソース信号線分）のラッチ２部に記憶され
ているデジタル映像信号と、選択信号（ＳＳ１〜ＳＳ
３）が入力される。図５（Ａ）に示すように、Ｐ／Ｓ変
換回路ＡはＮＡＮＤ回路から構成されている。

【００３５】図７に、第１〜第３ソース信号線（ＳＬ１
〜ＳＬ３）に関わるＰ／Ｓ変換回路Ａに注目した信号動
作タイミングを示す。１ゲート線選択期間を３つに分割
し、第１番目の期間に選択信号（ＳＳ１）をＨｉレベル
にし、第１ソース信号線（ＳＬ１）に対するデジタル映
像信号をＤ／Ａ変換回路に出力する。第２番目の期間
は、選択信号（ＳＳ２）をＨｉレベルにし、第２ソース
信号線（ＳＬ２）に対するデジタル映像信号をＤ／Ａ変
換回路に出力する。第３番目の期間は、選択信号（ＳＳ
３）をＨｉレベルにし、第３ソース信号線（ＳＬ３）に
対するデジタル映像信号をＤ／Ａ変換回路に出力する。
この様子を、図７のＰＳ０[１]〜ＰＳ２［１］に示し
た。ここで、ＰＳｌ［１］は、第１〜第３ソース信号線
（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ａの第（ｌ
＋１）ビット目の出力データである。また、前述したよ
うにＤｌ[ｓ、ｇ]は第ｓ列第ｇ行の画素に対する第（ｌ
＋１）ビット目のデジタル映像信号を示している。ここ
で、ＲＧＢで区別したＤＲｌ、ＤＧｌ、ＤＢｌ（ｌ＝０
〜２）やＤｌ[ｓ] （ｌ＝０〜２）には以下の関係があ
る。 ＤＲｌ[ｓ]＝Ｄｌ[３ｓ−２] （ｌ＝０〜２） ＤＧｌ[ｓ]＝Ｄｌ[３ｓ−１] （ｌ＝０〜２） ＤＢｌ[ｓ]＝Ｄｌ[３ｓ] （ｌ＝０〜２） また、ＤＲｌ[ｓ]などの表記にゲート信号線の情報を付
加したものをＤＲｌ[ｓ、ｇ]などと表記する。

【００３６】上記と同様な動作は他のソース信号線（Ｓ
Ｌ４〜ＳＬ６、ＳＬ７〜ＳＬ９、・・・）に関わるＰ／
Ｓ変換回路Ａでも並行しておこなわれる。

【００３７】Ｄ／Ａ変換回路の回路構成例を図６に示
す。図６は抵抗ストリング型のＤ／Ａ変換回路であり、
ある電圧範囲の出力を得るためには２本の階調電源線を
供給する必要がある。図６では、これらをＶｒｅｆ−
Ｌ、Ｖｒｅｆ−Ｈと示した。これらの階調電源電圧を抵
抗で分圧し、３ビットのデジタル映像信号に対応した電
圧値を出力する。

【００３８】Ｄ／Ａ変換回路の出力は、ソース線選択回
路Ａを介して適切なソース信号線に接続される。ソース
線選択回路Ａの回路構成例を図５（Ｂ）に示す。ソース
線選択回路Ａは３つのトランスミッションゲート（スイ
ッチ）からなり、各ゲートへ選択信号（ＳＳ１〜ＳＳ
３）とそれらの反転信号が入力される。図７の信号動作
タイミングに従えば、１ゲート線選択期間を３つに分割
した、第１番目の期間にはスイッチｓｗ１をオンしＲの
第１ソース信号線（ＳＬ１）へＤ／Ａ変換回路の出力を
書きこむ。第２番目の期間にはスイッチｓｗ２をオンし
Ｇの第２ソース信号線（ＳＬ２）へＤ／Ａ変換回路の出
力を書きこむ。最後の、第３番目の期間にはスイッチｓ
ｗ３をオンしＢの第３ソース信号線（ＳＬ３）へＤ／Ａ
変換回路の出力を書きこむ。

【００３９】このような書き込みは他のソース信号線に
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。

【００４０】本実施例では、２本の階調電源線Ｖｒｅｆ
−Ｌ、Ｖｒｅｆ−Ｈのうち、Ｖｒｅｆ−ＬはＲＧＢ各色
について同一電圧としてＶ０とし、Ｖｒｅｆ−ＨはＲＧ
ＢについてそれぞれＶＲ、ＶＧ、ＶＢとした。１ゲート
線選択期間に階調電源線の電源電圧を変化させる様子は
図７に示されている。Ｒのソース信号線がソース線選択
回路に選択されている期間は、Ｒに対応する電源電圧が
印加され、Ｇのソース信号線がソース線選択回路に選択
されている期間は、Ｇに対応する電源電圧が印加され、
Ｂのソース信号線がソース線選択回路に選択されている
期間は、Ｂに対応する電源電圧が印加される。

【００４１】以上の駆動方法により、１つのＤ／Ａ変換
回路で３本のソース信号線を駆動する場合、ソース信号
線駆動回路に供給される階調電源線が１系統のみであっ
ても、画素に印加する電圧をＲＧＢ独立に制御すること
ができる。

【００４２】なお、本実施例においてソース信号線駆動
回路に供給される回路駆動電源は１系統を仮定したが、
２系統以上とし必要な部分にレベルシフタ回路を挿入し
てもよい。また、本実施例では階調電源線Ｖｒｅｆ−Ｌ
の電源電圧はＲＧＢに対して同一としたが、異なってい
てもよい。

【００４３】［実施例２］本実施例でも、実施例１と同
様にアクティブマトリクス型画像表示装置に本発明を適
用した例を示すが、実施例１と異なり１つのＤ／Ａ変換
回路で６本（ＲＧＢ×２）のソース信号線を駆動する例
を説明する。本実施例でも主にソース信号線駆動回路に
ついて説明する。シフトレジスタ部、ラッチ１部、ラッ
チ２部については実施例１と同じとし、以下ではそれら
の説明を省略する。本実施例におけるラッチ２回路より
下流の回路構成例を図８に示す。また、本実施例でも、
ＲＧＢ各色に対するデジタル映像信号は３ビットとす
る。

【００４４】パラレル／シリアル変換回路（図８ではＰ
／Ｓ変換回路Ｂとした）へは、３（ビット数）×６（Ｒ
ＧＢ×２で６本のソース信号線分）のラッチ２部に記憶
されているデジタル映像信号と、選択信号（ＳＳ１〜Ｓ
Ｓ６）が入力される。図９（Ａ）に示すように、Ｐ／Ｓ
変換回路ＢはＮＡＮＤ回路から構成されている。

【００４５】図１０に、第１〜第６ソース信号線（ＳＬ
１〜ＳＬ６）に関わるＰ／Ｓ変換回路Ｂに注目した信号
動作タイミングを示す。１ゲート線選択期間を６つに分
割した、それぞれの期間毎に６つの選択信号ＳＳ１、Ｓ
Ｓ４、ＳＳ２、ＳＳ５、ＳＳ３、ＳＳ６がこの順序でＨ
ｉレベルになるように入力される。こうしてＰ／Ｓ変換
回路Ｂは、ソース信号線ＳＬ１（Ｒ）、ＳＬ４（Ｒ）、
ＳＬ２（Ｇ）、ＳＬ５（Ｇ）、ＳＬ３（Ｂ）、ＳＬ６
（Ｂ）に対応するデジタル映像信号をこの順序でＤ／Ａ
変換回路に出力する。この様子を、図１０のＰＳ０[１]
〜ＰＳ２［１］に示した。ここで、ＰＳｌ［１］は、第
１〜第６ソース信号線（ＳＬ１〜ＳＬ６）に関わるＰ／
Ｓ変換回路Ｂの第（ｌ＋１）ビット目の出力データであ
る。また、前述したようにＤｌ[ｓ、ｇ]は第ｓ列第ｇ行
の画素に対する第（ｌ＋１）ビット目のデジタル映像信
号を示している。ここで、ＲＧＢで区別したＤＲｌ、Ｄ
Ｇｌ、ＤＢｌ（ｌ＝０〜２）やＤｌ[ｓ] （ｌ＝０〜
２）にも以下の関係が成立する。 ＤＲｌ[ｓ]＝Ｄｌ[３ｓ−２] （ｌ＝０〜２） ＤＧｌ[ｓ]＝Ｄｌ[３ｓ−１] （ｌ＝０〜２） ＤＢｌ[ｓ]＝Ｄｌ[３ｓ] （ｌ＝０〜２） また、ＤＲｌ[ｓ]などの表記にゲート信号線の情報を付
加したものをＤＲｌ[ｓ、ｇ]などと表記する。

【００４６】上記と同様な動作は他のソース信号線（Ｓ
Ｌ７〜ＳＬ１２、ＳＬ１３〜ＳＬ１８、・・・）に関わ
るＰ／Ｓ変換回路Ｂでも並行しておこなわれる。

【００４７】Ｄ／Ａ変換回路は実施例１と同じで図６に
示されるものとする。

【００４８】Ｄ／Ａ変換回路の出力は、ソース線選択回
路Ｂを介して適切なソース信号線に接続される。ソース
線選択回路Ｂの回路構成例を図９（Ｂ）に示す。ソース
線選択回路Ｂは６つのトランスミッションゲート（スイ
ッチ）からなり、各ゲートへ選択信号（ＳＳ１〜ＳＳ
６）とそれらの反転信号が入力される。図１０の信号動
作タイミングに従えば、１ゲート線選択期間を６つに分
割した、その各期間に６つの選択信号ＳＳ１、ＳＳ４、
ＳＳ２、ＳＳ５、ＳＳ３、ＳＳ６がこの順序でＨｉレベ
ルになる。これにより、ソース線選択回路Ｂ内のスイッ
チはｓｗ１、ｓｗ４、ｓｗ２、ｓｗ５、ｓｗ３、ｓｗ６
の順にオンし、ソース信号線ＳＬ１（Ｒ）、ＳＬ４
（Ｒ）、ＳＬ２（Ｇ）、ＳＬ５（Ｇ）、ＳＬ３（Ｂ）、
ＳＬ６（Ｂ）をこの順序でＤ／Ａ変換回路と接続し各ソ
ース信号線への書き込みをおこなう。

【００４９】このような書き込みは他のソース信号線に
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。

【００５０】本実施例でも、２本の階調電源線Ｖｒｅｆ
−Ｌ、Ｖｒｅｆ−Ｈのうち、Ｖｒｅｆ−ＬはＲＧＢ各色
について同一電圧Ｖ０とし、Ｖｒｅｆ−ＨはＲＧＢにつ
いてそれぞれＶＲ、ＶＧ、ＶＢとした。１ゲート線選択
期間に階調電源線の電源電圧を変化させる様子は図１０
に示されている。Ｒのソース信号線がソース線選択回路
に選択されている期間は、Ｒに対応する電源電圧が印加
され、Ｇのソース信号線がソース線選択回路に選択され
ている期間は、Ｇに対応する電源電圧が印加され、Ｂの
ソース信号線がソース線選択回路に選択されている期間
は、Ｂに対応する電源電圧が印加される。

【００５１】本実施例のように、１ゲート線選択期間内
においては、ＲＧＢについて同色のソース信号線は連続
的にＤ／Ａ変換回路と接続させることにより、階調電源
線に印加する電源電圧を変化させる周期を長くすること
ができ、回路動作負担の低減につながる。

【００５２】以上の駆動方法により、１つのＤ／Ａ変換
回路で６本のソース信号線を駆動する場合、ソース信号
線駆動回路に供給される階調電源線が１系統のみであっ
ても、画素に印加する電圧をＲＧＢ独立に制御すること
ができる。

【００５３】なお、本実施例においてソース信号線駆動
回路に供給される回路駆動電源は１系統を仮定したが、
２系統以上とし必要な部分にレベルシフタ回路を挿入し
てもよい。また、本実施例では階調電源線Ｖｒｅｆ−Ｌ
の電源電圧はＲＧＢに対して同一としたが、異なってい
てもよい。また、ソース線選択回路のソース信号線を選
択する順序は本実施例には限定されない。

【００５４】[実施例３]本実施例では、実施例１および
実施例２をアクティブマトリクス型液晶表示装置に適用
した場合の作成方法例として、画素部のスイッチング素
子である画素ＴＦＴと、画素部の周辺に設けられる駆動
回路（ソース信号線駆動回路、ゲート信号線駆動回路
等）のＴＦＴを同一基板上に作製する方法について工程
に従って詳細に説明する。但し、説明を簡単にするため
に、駆動回路部としてはその基本構成回路であるＣＭＯ
Ｓ回路を、画素ＴＦＴ部としてはｎチャネル型ＴＦＴと
を図示することにする。

【００５５】図１１において、基板４０１には、例えば
コーニング社の１７３７ガラス基板に代表される無アル
カリガラス基板を用いる。ＴＦＴが形成される基板４０
１の表面に、下地膜４０２をプラズマＣＶＤ法やスパッ
タ法で形成する。下地膜４０２は、窒化シリコン膜を２
５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリ
コン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さ
に形成する。また、下地膜４０２は、窒化シリコン膜や
窒化酸化シリコン膜のみを用いても良い。

【００５６】次に、この下地膜４０２の上に５０ｎｍの
厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成す
る。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。

【００５７】ここで、下地膜と非晶質シリコン膜とはい
ずれもプラズマＣＶＤ法で作製されるものであり、この
とき下地膜と非晶質シリコン膜を真空中で連続して形成
しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れない工程にすることにより、表面の汚染を防ぐことが
可能となり、作製されるＴＦＴの特性バラツキを低減さ
せることができる。

【００５８】非晶質シリコン膜を結晶化する工程は、公
知のレーザー結晶化技術または熱結晶化の技術を用いれ
ば良い。本実施例では、パルス発振型のＫｒＦエキシマ
レーザー光を線状に集光して非晶質シリコン膜に照射し
て結晶質シリコン膜を形成する。

【００５９】尚、本実施例では半導体層となる結晶質シ
リコン膜を、非晶質シリコン膜から形成するが、非晶質
シリコン膜の代わりに微結晶シリコン膜を用いても構わ
ないし、直接結晶質シリコン膜を成膜しても良い。

【００６０】こうして形成された結晶質シリコン膜をパ
ターニングして、島状の半導体層４０３、４０４、４０
５を形成する。

【００６１】次に、島状の半導体層４０３、４０４、４
０５を覆って、酸化シリコンまたは窒化シリコンを主成
分とするゲート絶縁膜４０６を形成する。ゲート絶縁膜
４０６は、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料と
した窒化酸化シリコン膜を１０〜２００ｎｍ、好ましく
は５０〜１５０ｎｍの厚さで形成すれば良い。ここでは
１００ｎｍの厚さに形成する。

【００６２】そして、ゲート絶縁膜４０６の表面に第１
のゲート電極となる第１の導電膜４０７と、第２のゲー
ト電極となる第２の導電膜４０８とを形成する。第１の
導電膜４０７はＳｉ、Ｇｅから選ばれた一種の元素、ま
たはこれらの元素を主成分とする半導体膜で形成すれば
良い。また、第１の導電膜４０７の厚さは５〜５０ｎ
ｍ、好ましくは１０〜３０ｎｍとする必要がある。ここ
では、２０ｎｍの厚さでＳｉ膜を形成する。

【００６３】第１の導電膜４０７として使用する半導体
膜にはｎ型あるいはｐ型の導電型を付与する不純物元素
が添加されていても良い。この半導体膜の作製法は公知
の方法に従えば良く、例えば、減圧ＣＶＤ法で基板温度
を４５０〜５００℃として、ジシラン（Ｓｉ₂Ｈ₆）を２
５０ＳＣＣＭ、ヘリウム（Ｈｅ）を３００ＳＣＣＭ導入
して作製することができる。このとき同時に、Ｓｉ₂Ｈ₆
に対してＰＨ₃を０．１〜２％混入させてｎ型の半導体
膜を形成しても良い。

【００６４】第２のゲート電極となる第２の導電膜４０
８は、Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるい
はこれらの元素を主成分とする化合物で形成すれば良
い。これはゲート電極の電気抵抗を下げるために考慮さ
れるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良
い。ここでは、Ｔａを使用し、スパッタ法で、２００〜
１０００ｎｍ、代表的には４００ｎｍの厚さに形成し
た。（図１１（Ａ））

【００６５】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、第２の導電膜４０８をエッチング
して第２のゲート電極を形成する工程を行う。第２の導
電膜４０８はＴａ膜で形成されているので、ドライエッ
チング法によりエッチングを行う。ドライエッチングの
条件として、Ｃｌ₂を８０ＳＣＣＭ導入して１００ｍＴ
ｏｒｒで５００Ｗの高周波電力を投入して行う。そし
て、図１１（Ｂ）に示すように第２のゲート電極４０
９、４１０、４１２、４１３と、配線４１１、４１４を
形成する。第２のゲート電極の、チャネル長方向の長さ
は、ＣＭＯＳ回路を形成する第２のゲート電極４０９、
４１０で３μｍとし、また、画素ＴＦＴはマルチゲート
の構造となっていて、第２のゲート電極４１２、４１３
の各々の長さを２μｍとした。

【００６６】また、第２の導電膜４０８はウエットエッ
チング法で除去することもできる。例えば、Ｔａの場
合、フッ酸系のエッチング液で容易に除去することがで
きる。

【００６７】また、画素ＴＦＴを構成するｎチャネル型
ＴＦＴのドレイン側に保持容量を設ける構造となってい
る。このとき、第２の導電膜と同じ材料で保持容量の配
線電極４１４が形成される。

【００６８】次に、ｎ型を付与する第１の不純物元素を
添加する工程を行う。この工程は第２の不純物領域を形
成するための工程である。ここでは、フォスフィン（Ｐ
Ｈ₃）を用いたイオンドープ法を行う。この工程では、
ゲート絶縁膜４０６と第１の導電膜４０７を通してその
下の半導体層４０３、４０４、４０５にリンを添加する
ために、加速電圧は８０ｋｅＶと高めに設定する。半導
体層４０３、４０４、４０５に添加されるリンの濃度
は、１×１０¹⁶〜１×１０¹⁹atoms/cm³の範囲にするの
が好ましく、ここでは１×１０¹⁸atoms/cm³とする。そ
して、半導体層にリンが添加された領域４１５、４１
６、４１７、４１８、４１９、４２０、４２１、４２２
が形成される。(図１１（Ｂ）)

【００６９】このとき、第１の導電膜４０７で、第２の
ゲート電極４０９、４１０、４１１、４１２、４１３、
４１４と重ならない領域にもリンが添加される。この領
域のリン濃度は特に規定されるものではないが、第１の
導電膜の抵抗率を下げる効果が得られる。

【００７０】次に、ｎチャネル型ＴＦＴが形成される領
域をレジストマスク４２３、４２４で覆って、第１の導
電膜４０７の一部を除去する工程をドライエッチング法
で行う。第１の導電膜４０７はＳｉであり、ドライエッ
チングの条件として、ＣＦ₄を５０ＳＣＣＭ、Ｏ₂を４５
ＳＣＣＭ導入し、５０ｍＴｏｒｒで２００Ｗの高周波電
力を投入して行う。その結果、レジストマスク或いはゲ
ート電極で覆われた、第１の導電膜の一部である４２
５、４２６、４２７、４２８が残る。

【００７１】そして、ｐチャネル型ＴＦＴが形成される
領域に、ｐ型を付与する第３の不純物元素を添加する工
程を行う。ここではジボラン（Ｂ₂Ｈ₆）を用いてイオン
ドープ法で添加する。ここでも加速電圧を８０ｋｅＶと
して、２×１０²⁰atoms/cm³の濃度にボロンを添加す
る。そして、図１１（Ｃ）に示すようにボロンが高濃度
に添加された第３の不純物領域４２９、４３０が形成さ
れる。(図１１（Ｃ）)

【００７２】さらに、レジストマスク４２３、４２４を
完全に除去して、再度レジストマスク４３１、４３２、
４３３、４３４、４３５、４３６を形成する。そして、
レジストマスク４３１、４３４、４３５、４３６を用
い、第１の導電膜の一部４２５、４２８をエッチング
し、新たに第１の導電膜の一部４３７、４３８、４３
９、４４０を形成する。（図１２（Ａ））

【００７３】レジストマスク４３１は９μｍの長さで、
レジストマスク４３４、４３５は７μｍの長さで形成す
る。これにより、ｎ型を付与する第１の不純物添加の工
程でリンが添加された半導体層のうち、レジストマスク
４３１、４３４、４３５で覆われた下の領域が、第２の
不純物領域として次の工程の後確定することになる。

【００７４】次に、ｎ型を付与する第２の不純物元素を
添加する工程を行う。ここでは、フォスフィン（Ｐ
Ｈ₃）を用いたイオンドープ法で行う。この工程でも、
ゲート絶縁膜４０６を通してその下の半導体層にリンを
添加するために、加速電圧は８０ｋｅＶと高めに設定す
る。そして、リンが添加された第１の不純物領域４４
１、４４２、４４３、４４４、４４５が形成される。こ
の領域のリンの濃度はｎ型を付与する第１の不純物元素
を添加する工程と比較して高濃度であり、１×１０¹⁹〜
１×１０²¹atoms/cm³とするのが好ましく、ここでは１
×１０²⁰atoms/cm³とする。（図１２（Ａ））

【００７５】さらに、レジストマスク４３１、４３２、
４３３、４３４、４３５、４３６を除去して新たにレジ
ストマスク４４６、４４７、４４８、４４９、４５０、
４５１を形成する。この工程において、ｎチャネル型Ｔ
ＦＴに形成されるレジストマスク４４６、４４９、４５
０のチャネル長方向の長さはＴＦＴの構造を決める上で
重要である。レジストマスク４４６、４４９、４５０は
第１の導電膜４３７、４３８、４３９の一部を除去する
目的で設けられるものであり、このレジストマスクの長
さにより、第２の不純物領域がゲート電極と重なる領域
と、重ならない領域をある範囲で自由に決めることがで
きる。（図１２（Ｂ））

【００７６】そして、レジストマスク４４６、４４９、
４５０を使用したエッチングにより、図１２（Ｃ）に示
すように第１のゲート電極４５２、４５３、４５４が形
成される。ここで、第１のゲート電極４５２の、チャネ
ル長方向の長さは６μｍ、第１のゲート電極４５３、４
５４のチャネル長方向の長さは４μｍとした。

【００７７】また、画素部には、保持容量部の電極４５
５が形成される。

【００７８】図１２（Ｃ）までの工程が終了したら、窒
化シリコン膜４５６、第１の層間絶縁膜４５７を形成す
る工程を行う。最初に窒化シリコン膜４５６を５０ｎｍ
の厚さに成膜する。窒化シリコン膜４５６はプラズマＣ
ＶＤ法で形成され、ＳｉＨ₄を５ＳＣＣＭ、ＮＨ₃を４０
ＳＣＣＭ、Ｎ₂を１００ＳＣＣＭ導入して０．７Ｔｏｒ
ｒ、３００Ｗの高周波電力を投入する。続いて、第１の
層間絶縁膜４５７として酸化シリコン膜を採用し、ＴＥ
ＯＳを５００ＳＣＣＭ、Ｏ₂を５０ＳＣＣＭ導入し１Ｔ
ｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの
厚さに成膜する。

【００７９】次に、熱処理の工程を行う。熱処理の工程
は、それぞれの濃度で添加されたｎ型またはｐ型を付与
する不純物元素を活性化するために行う必要がある。こ
の工程は、電気加熱炉を用いた熱アニール法や、前述の
エキシマレーザーを用いたレーザーアニール法や、ハロ
ゲンランプを用いたラピットサーマルアニール法（ＲＴ
Ａ法）で行えば良い。ここでは熱アニール法で活性化の
工程を行う。加熱処理は、窒素雰囲気中において３００
〜７００℃、好ましくは３５０〜５５０℃、ここでは４
５０℃、２時間の処理を行う。

【００８０】第１の層間絶縁膜４５７と窒化シリコン膜
４５６には、その後、パターニングでそれぞれのＴＦＴ
のソース領域と、ドレイン領域に達するコンタクトホー
ル形成のためエッチングされる。そして、ソース電極４
５８、４５９、４６０とドレイン電極４６１、４６２を
形成する。図示していないが、本実施例ではこの電極
を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎ
ｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層
構造の電極として用いる。

【００８１】そして、ソース電極４５８、４５９、４６
０とドレイン電極４６１、４６２と、第１の層間絶縁膜
４５７を覆ってパッシベーション膜４６３を形成する。
パッシベーション膜４６３は、窒化シリコン膜で５０ｎ
ｍの厚さで形成する。さらに、有機樹脂からなる第２の
層間絶縁膜４６４を約１０００ｎｍの厚さに形成する。
有機樹脂膜としては、ポリイミド、アクリル、ポリイミ
ドアミド等を使用することができる。有機樹脂膜を用い
ることの利点は、成膜方法が簡単である点や、比誘電率
が低いので、寄生容量を低減できる点、平坦性に優れる
点などが上げられる。なお上述した以外の有機樹脂膜を
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成する。

【００８２】以上の工程で、ＣＭＯＳ回路のｎチャネル
型ＴＦＴにはチャネル形成領域４６５、第１の不純物領
域４６８、４６９、第２の不純物領域４６６、４６７が
形成される。ここで、第２の不純物領域は、ゲート電極
と重なる領域（ＧＯＬＤ領域）４６６ａ、４６７ａが
１．５μｍの長さに、ゲート電極と重ならない領域（Ｌ
ＤＤ領域）４６６ｂ、４６７ｂが１．５μｍの長さにそ
れぞれ形成される。第１の不純物領域４６８はソース領
域、第１の不純物領域４６９はドレイン領域となる。

【００８３】ｐチャネル型ＴＦＴは、同様にクラッド構
造のゲート電極が形成され、チャネル形成領域４７０、
第３の不純物領域４７１、４７２が形成される。そし
て、第３の不純物領域４７１はソース領域、第３の不純
物領域４７２はドレイン領域となる。

【００８４】また、画素ＴＦＴであるｎチャネル型ＴＦ
Ｔはマルチゲートであり、チャネル形成領域４７３、４
７８と第１の不純物領域４７６、４７７、４８１と第２
の不純物領域４７４、４７５、４７９、４８０が形成さ
れる。ここで第２の不純物領域は、ゲート電極と重なる
領域４７４ａ、４７５ａ、４７９ａ、４８０ａと重なら
ない領域４７４ｂ、４７５ｂ、４７９ｂ、４８０ｂとが
形成される。

【００８５】こうして図１３に示すように、基板４０１
上にＣＭＯＳ回路と、画素ＴＦＴが形成されたアクティ
ブマトリクス基板が作製される。また、画素ＴＦＴであ
るｎチャネル型ＴＦＴのドレイン側には、保持容量部が
同時に形成されている。

【００８６】［実施例４］本実施例では、実施例３と同
じ工程で図１２（Ａ）に示す状態を得た後、他の方法で
第１の導電膜の一部を除去する例を、図１４を用いて説
明する。

【００８７】まず、図１２（Ａ）で形成したレジストマ
スク４３１、４３２、４３３、４３４、４３５、４３６
をそのまま使用して、図１２（Ａ）の第１の導電膜４３
７、４３８、４３９、４４０の一部をエッチングして除
去し、第１の導電膜を図１４の４８２、４８３、４８
４、４８５に示すような形状にする。

【００８８】ここでのエッチングの工程は、第１のゲー
ト電極がシリコン膜である場合、ドライエッチング法に
より、ＳＦ6を４０ＳＣＣＭ、Ｏ2を１０ＳＣＣＭ導入し
て、１００ｍＴｏｒｒ、２００Ｗの高周波電力を印加し
て行うことができる。

【００８９】このドライエッチングの条件では、下地に
あるゲート絶縁膜との選択比は高く、ゲート絶縁膜４０
６はほとんどエッチングされない。

【００９０】ここでは、レジストマスク４３１は、ＴＦ
Ｔのチャネル長方向に対して９μｍ、また、レジストマ
スク４３４、４３５は７μｍの長さで形成されている。
そして、ドライエッチングにより第１の導電膜を１．５
μｍずつ除去して、第１のゲート電極４８２、４８３、
４８４、４８５を形成する。

【００９１】レジストマスク４３１、４３２、４３３、
４３４、４３５、４３６を除去すればＴＦＴに関する部
分では、図１２（Ｃ）の状態になる。以降の工程は実施
例３に従えば良く、図１３に示すように窒化シリコン膜
４５６、第１の層間絶縁膜４５７、ソース電極４５８、
４５９、４６０、ドレイン電極４６１、４６２、パッシ
ベーション膜４６３、第２の層間絶縁膜４６４を形成し
て、図１３に示すアクティブマトリクス基板が形成され
る。

【００９２】［実施例５］本実施例では、実施例３にお
いて半導体層として用いる結晶質半導体膜を、触媒元素
を用いた熱結晶化法により形成する例を示す。触媒元素
を用いる場合、特開平７−１３０６５２号公報、特開平
８−７８３２９号公報で開示された技術を用いることが
望ましい。

【００９３】ここで、特開平７−１３０６５２号公報に
開示されている技術を本発明に適用する場合の例を図１
５に示す。まず基板１２０１に酸化シリコン膜１２０２
を設け、その上に非晶質シリコン膜１２０３を形成す
る。さらに、重量換算で１０ｐｐｍのニッケルを含む酢
酸ニッケル塩溶液を塗布してニッケル含有層１２０４を
形成する。（図１５（Ａ））

【００９４】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜１２０５
を形成する。こうして得られた結晶質シリコン膜１２０
５は非常に優れた結晶質を有する。（図１５（Ｂ））

【００９５】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本発明に適用した場合について、図１
６で説明する。

【００９６】まず、ガラス基板１３０１に酸化シリコン
膜１３０２を設け、その上に非晶質シリコン膜１３０
３、酸化シリコン膜１３０４を連続的に形成する。この
時、酸化シリコン膜１３０４の厚さは１５０ｎｍとす
る。

【００９７】次に酸化シリコン膜１３０４をパターニン
グして、選択的に開孔部１３０５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布する。これにより、ニッケル含有層１３０６が
形成され、ニッケル含有層１３０６は開孔部１３０５の
底部のみで非晶質シリコン膜１３０３と接触する。（図
１６（Ａ））

【００９８】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜１３０７を形成する。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜１３０７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある。(図１６（Ｂ）)

【００９９】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。

【０１００】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作製されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れていた。しかしながら、本発明のＴＦＴ構造を採用す
ることで、本実施例の技術を最大限に生かしたＴＦＴを
作製することが可能となった。

【０１０１】［実施例６］本実施例は、実施例３で用い
られる半導体層を形成する方法として、非晶質半導体膜
を初期膜として前記触媒元素を用いて結晶質半導体膜を
形成した後で、その触媒元素を結晶質半導体膜から除去
する工程を行った例を示す。本実施例ではその方法とし
て、特開平１０−１３５４６８号公報または特開平１０
−１３５４６９号公報に記載された技術を用いる。

【０１０２】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用により除去する技術である。同技術を用いる
ことで、結晶質半導体膜中の触媒元素の濃度を１×１０
¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³にまで
低減することができる。

【０１０３】本実施例の構成について図１７を用いて説
明する。ここではコーニング社の１７３７基板に代表さ
れる無アルカリガラス基板を用いる。図１７（Ａ）で
は、実施例５で示した結晶化の技術を用いて、下地膜１
４０２、結晶質シリコン膜１４０３が形成された状態を
示している。そして、結晶質シリコン膜１４０３の表面
にマスク用の酸化シリコン膜１４０４を１５０ｎｍの厚
さに形成し、さらにパターニングにより開孔部を設け、
結晶質シリコン膜を露出させた領域を形成してある。そ
して、リンを添加する工程を実施して、結晶質シリコン
膜にリンが添加された領域１４０５が設けられている。

【０１０４】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
１４０５がゲッタリングサイトとして働き、結晶質シリ
コン膜１４０３に残存していた触媒元素はリンが添加さ
れた領域１４０５に偏析させることができる。（図１７
（Ｂ））

【０１０５】そして、マスク用の酸化シリコン膜１４０
４と、リンが添加された領域１４０５とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０¹⁷atms/cm³以下にまで低減された結
晶質シリコン膜を得ることができる。この結晶質シリコ
ン膜はそのまま実施例３で示した本発明のＴＦＴの半導
体層として使用することができる。

【０１０６】［実施例７］本実施例では、実施例３で示
した本発明のＴＦＴを作製する工程において、半導体層
とゲート絶縁膜を形成する他の実施例を示す。本実施例
の構成は図１８に示されている。

【０１０７】ここでは、少なくとも７００〜１１００℃
程度の耐熱性を有する基板が必要であり、石英基板１５
０１が用いられる。そして実施例５及び実施例６で示し
た技術を用い、結晶質半導体が形成され、これをＴＦＴ
の半導体層にするために、島状にパターニングして半導
体層１５０２、１５０３を形成する。そして、半導体層
１５０２、１５０３を覆って、ゲート絶縁膜１５０４と
して酸化シリコンを主成分とする膜を形成する。本実施
例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０
ｎｍの厚さで形成する。（図１８（Ａ））

【０１０８】そして、ハロゲン（代表的には塩素）と酸
素を含む雰囲気中で熱処理を行う。本実施例では、９５
０℃、３０分とした。尚、処理温度は７００〜１１００
℃の範囲で選択すれば良く、処理時間も１０分から８時
間の間で選択すれば良い。（図１８（Ｂ））

【０１０９】その結果、本実施例の条件では、半導体層
１５０２、１５０３とゲート絶縁膜１５０４との界面で
熱酸化膜が形成され、成膜したゲート絶縁膜１５０４と
組み合わされたゲート絶縁膜１５０７が形成される。ま
た、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜１
５０４と半導体層１５０２、１５０３に含まれる不純物
で、特に金属不純物元素はハロゲンと化合物を形成し、
気相中に除去することができる。

【０１１０】以上の工程で作製されるゲート絶縁膜１５
０７は、絶縁耐圧が高く半導体層１５０５、１５０６と
ゲート絶縁膜１５０７の界面は非常に良好なものにな
る。本発明のＴＦＴの構成を得るためには、以降の工程
は実施例３に従えば良い。

【０１１１】［実施例８］本実施例では、実施例５に示
す方法で結晶質半導体膜を形成し、実施例３で示す工程
でアクティブマトリクス基板を作製する方法において、
結晶化の工程で使用した触媒元素をゲッタリングにより
除去する例を示す。まず、実施例３において、図１１
（Ａ）で示される半導体層４０３、４０４、４０５は、
触媒元素を用いて作製された結晶質シリコン膜であっ
た。このとき、結晶化の工程で用いられた触媒元素が半
導体層中に残存するので、ゲッタリングの工程を実施す
ることが望ましい。

【０１１２】ここでは、図１１（Ｃ）に示す工程までそ
のまま実施し、その後、レジストマスク４２３、４２４
を除去した。

【０１１３】そして、図１９に示すように、新たなレジ
ストマスク１６０１、１６０２、１６０３、１６０４、
１６０５、１６０６を形成する。次に、ｎ型を付与する
第２の不純物添加の工程を行う。その結果、半導体層に
リンが添加された領域１６０７、１６０８、１６０９、
１６１０、１６１１、１６１２、１６１３が形成され
る。

【０１１４】ここで、リンが添加された領域１６０９、
１６１０にはすでにｐ型を付与する不純物元素であるボ
ロンが添加されているが、このときリン濃度は１×１０
¹⁹〜１×１０²⁰atoms/cm³であり、ボロンに対して１／
２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの
特性には何ら影響を及ぼさない。

【０１１５】この状態で、窒素雰囲気中で４００〜８０
０℃、１〜２４時間、例えば６００℃、１２時間の加熱
処理の工程を行う。この工程により、添加されたｎ型及
びｐ型を付与する不純物元素を活性化することができ
る。さらに、前記リンが添加されている領域がゲッタリ
ングサイトとなり、結晶化の工程の後、残存していた触
媒元素を偏析させることができる。その結果、チャネル
形成領域から触媒元素を除去することが可能となる。
（図１９（Ｂ））

【０１１６】図１９（Ｂ）の工程が終了したら、以降の
工程は実施例３の工程に従い、図１３の状態を形成する
ことにより、アクティブマトリクス基板を作製すること
ができる。

【０１１７】［実施例９］本実施例では、実施例３で作
製されたアクティブマトリクス基板から、アクティブマ
トリクス型液晶表示装置を作製する工程を説明する。

【０１１８】図１３の状態のアクティブマトリクス基板
に対して、図２０（Ａ）に示すように遮光膜１１０１、
第３の層間絶縁膜１１０２を形成する。遮光膜１１０１
は顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を
用いると良い。また、第３の層間絶縁膜１１０２は、ポ
リイミドなどの有機樹脂膜で形成した。そして、第３の
層間絶縁膜１１０２と第２の層間絶縁膜４６４、パッシ
ベーション膜４６３にドレイン電極４６２に達するコン
タクトホールを形成し、画素電極１１０３を形成する。
画素電極１１０３は、透過型液晶表示装置の場合には透
明導電膜を用い、反射型の液晶表示装置の場合には金属
膜を用いれば良い。ここでは透過型の液晶表示装置とす
るために、酸化インジウム・スズ（ＩＴＯ）膜を１００
ｎｍの厚さにスパッタ法で形成し、画素電極１１０３を
形成する。

【０１１９】次に、図２０（Ｂ）に示すように、配向膜
１１０４を第３の層間絶縁膜１１０２と画素電極１１０
３を覆うように形成する。通常液晶表示素子の配向膜に
はポリイミド樹脂が多く用いられている。対向側の基板
１１０５には、透明導電膜１１０６と、配向膜１１０７
とを形成する。配向膜は、形成された後、ラビング処理
を施して液晶分子がある一定のプレチルト角を持って平
行配向させる役目を果たす。

【０１２０】上記の工程を経て、画素ＴＦＴと、ＣＭＯ
Ｓ回路が形成されたアクティブマトリクス基板と対向基
板とを、公知のセル組み工程によってシール材やスペー
サ（共に図示せず）などを介して貼りあわせる。その
後、両基板の間に液晶材料１１０８を注入し、封止剤
（図示せず）によって完全に封止する。このようにして
図２０（Ｂ）に示すアクティブマトリクス型液晶表示装
置が完成する。

【０１２１】なお、上記の行程により作成されるＴＦＴ
はトップゲート構造であるが、ボトムゲート構造のＴＦ
Ｔやその他の構造のＴＦＴに対しても本発明は適用され
得る。

【０１２２】また、液晶材料の代わりにエレクトロルミ
ネッセンス（ＥＬ：Electro Luminescence）材料を用い
た自発光型の表示装置であるＥＬ表示装置に対しても本
発明は適用され得る。なお、本明細書中では、陽極、有
機化合物層及び陰極で形成される素子を発光素子と呼
ぶ。発光素子は、エレクトロルミネッセンス（ElectroL
uminescence：電場を加えることで発生するルミネッセ
ンス）が得られる有機化合物を含む層（以下、有機化合
物層と記す）と、陽極と、陰極とを有する。有機化合物
におけるルミネッセンスには、一重項励起状態から基底
状態に戻る際の発光（蛍光）と三重項励起状態から基底
状態に戻る際の発光（リン光）とがあるが、本発明はど
ちらの発光を用いた発光装置にも適用可能である。

【０１２３】なお、本明細書では、陽極と陰極の間に設
けられた全ての層を有機化合物層と定義する。有機化合
物層には具体的に、発光層、正孔注入層、電子注入層、
正孔輸送層、電子輸送層等が含まれる。基本的に発光素
子は、陽極／発光層／陰極が順に積層された構造を有し
ており、この構造に加えて、陽極／正孔注入層／発光層
／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰
極等の順に積層した構造を有していることもある。

【０１２４】［実施例１０］本実施例では、実施例１お
よび実施例２をＥＬ表示装置に適用した場合の作製例に
ついて説明する。

【０１２５】図２１（Ａ）は本発明を適用したＥＬ表示
装置の上面図であり、図２１（Ｂ）は図２１（Ａ）に示
したＡ−Ａ‘で切断したＥＬ表示装置の断面図である。
図２１（Ａ）において、４０１０は基板、４０１１は画
素部、４０１２はソース信号線駆動回路、４０１３はゲ
ート信号線駆動回路であり、それぞれの駆動回路は配線
４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部
機器へと接続される。

【０１２６】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材４６０
０、シーリング材（ハウジング材ともいう）４１００、
密封材（第２のシーリング材）４１０１が設けられてい
る。

【０１２７】また、図２１（Ｂ）に示すように、基板４
０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但
し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
を組み合わせたＣＭＯＳ回路を図示している。）４０２
２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素
子への電流を制御するＴＦＴだけ図示している。）が形
成されている。これらのＴＦＴは公知の構造（トップゲ
ート構造またはボトムゲート構造）を用いれば良い。

【０１２８】公知の作製方法を用いて駆動回路用ＴＦＴ
４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂
材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素
部用ＴＦＴ４０２３のドレインと電気的に接続する透明
導電膜でなる画素電極４０２７を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０２７
を形成したら、絶縁膜４０２８を形成し、画素電極４０
２７上に開口部を形成する。

【０１２９】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０１３０】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０１３１】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０１３２】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０１３３】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０１３４】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜４６０３、充填材４６０
４、カバー材４６００が形成される。

【０１３５】さらに、ＥＬ素子部を囲むようにして、カ
バー材４６００と基板４０１０の内側にシーリング材４
１００が設けられ、さらにシーリング材４１００の外側
には密封材（第２のシーリング材）４１０１が形成され
る。

【０１３６】このとき、この充填材４６０４は、カバー
材４６００を接着するための接着剤としても機能する。
充填材４６０４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４６０４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０１３７】また、充填材４６０４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１３８】スペーサーを設けた場合、パッシベーショ
ン膜４６０３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１３９】また、カバー材４６００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材４６０
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１４０】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材４６００が透光性を有する
必要がある。

【０１４１】また、配線４０１６はシーリング材４１０
０および密封材４１０１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材４１００および
密封材４１０１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０１４２】なお本実施例では、充填材４６０４を設け
てからカバー材４６００を接着し、充填材４６０４の側
面（露呈面）を覆うようにシーリング材４１００を取り
付けているが、カバー材４６００及びシーリング材４１
００を取り付けてから、充填材４６０４を設けても良
い。この場合、基板４０１０、カバー材４６００及びシ
ーリング材４１００で形成されている空隙に通じる充填
材の注入口を設ける。そして前記空隙を真空状態（１０
^-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入
口を浸してから、空隙の外の気圧を空隙の中の気圧より
も高くして、充填材を空隙の中に充填する。

【０１４３】［実施例１１］本実施例では、本発明を用
いて実施例１０とは異なる形態のＥＬ表示装置を作製し
た例について、図２２（Ａ）、図２２（Ｂ）を用いて説
明する。図２１（Ａ）、図２１（Ｂ）と同じ番号のもの
は同じ部分を指しているので説明は省略する。

【０１４４】図２２（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図２２（Ａ）をＡ-Ａ'で切断した断面図
を図２２（Ｂ）に示す。

【０１４５】実施例１０に従って、ＥＬ素子の表面を覆
ってパッシベーション膜４６０３までを形成する。

【０１４６】さらに、EL素子を覆うようにして充填材４
６０４を設ける。この充填材４６０４は、カバー材４６
００を接着するための接着剤としても機能する。充填材
４６０４としては、ＰＶＣ（ポリビニルクロライド）、
エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）を
用いることができる。この充填材４６０４の内部に乾燥
剤を設けておくと、吸湿効果を保持できるので好まし
い。

【０１４７】また、充填材４６０４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１４８】スペーサーを設けた場合、パッシベーショ
ン膜４６０３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１４９】また、カバー材４６００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材４６０
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１５０】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材４６００が透光性を有する
必要がある。

【０１５１】次に、充填材４６０４を用いてカバー材４
６００を接着した後、充填材４６０４の側面（露呈面）
を覆うようにフレーム材４６０１を取り付ける。フレー
ム材４６０１はシーリング材（接着剤として機能する）
４６０２によって接着される。このとき、シーリング材
４６０２としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材４６０２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材４６０２の内部に乾燥剤を添加してあっても良
い。

【０１５２】また、配線４０１６はシーリング材４６０
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材４６０２の下を通ってＦＰＣ４０１７に
電気的に接続される。

【０１５３】なお本実施例では、充填材４６０４を設け
てからカバー材４６００を接着し、充填材４６０４の側
面（露呈面）を覆うようにフレーム材４６０１を取り付
けているが、カバー材４６００及びフレーム材４６０１
を取り付けてから、充填材４６０４を設けても良い。こ
の場合、基板４０１０、カバー材４６００及びフレーム
材４６０１で形成されている空隙に通じる充填材の注入
口を設ける。そして前記空隙を真空状態（１０^-2Ｔｏｒ
ｒ以下）にし、充填材の入っている水槽に注入口を浸し
てから、空隙の外の気圧を空隙の中の気圧よりも高くし
て、充填材を空隙の中に充填する。

【０１５４】［実施例１２］ここでＥＬ表示装置におけ
る画素部のさらに詳細な断面構造を図２３に、上面構造
を図２４（Ａ）に、回路図を図２４（Ｂ）に示す。図２
３、図２４（Ａ）及び図２４（Ｂ）では共通の符号を用
いるので互いに参照すれば良い。

【０１５５】図２３において、基板４５０１上に設けら
れたスイッチング用ＴＦＴ４５０２は公知の方法で形成
されたｎチャネル型ＴＦＴを用いる。本実施例ではダブ
ルゲート構造としているが、構造及び作製プロセスに大
きな違いはないので説明は省略する。但し、ダブルゲー
ト構造とすることで実質的に二つのＴＦＴが直列された
構造となり、オフ電流値を低減することができるという
利点がある。なお、本実施例ではダブルゲート構造とし
ているが、シングルゲート構造でも構わないし、トリプ
ルゲート構造やそれ以上のゲート本数を持つマルチゲー
ト構造でも構わない。また、公知の方法で形成されたｐ
チャネル型ＴＦＴを用いて形成しても構わない。

【０１５６】また、電流制御用ＴＦＴ４５０３は公知の
方法で形成されたｎチャネル型ＴＦＴを用いる。スイッ
チング用ＴＦＴ４５０２のソース配線（ソース信号線）
は３４である。そして、スイッチング用ＴＦＴ４５０２
のドレイン配線である３５は配線３６によって電流制御
用ＴＦＴのゲート電極３７に電気的に接続されている。
また、３８で示される配線は、スイッチング用ＴＦＴ４
５０２のゲート電極３９a、３９bを電気的に接続するゲ
ート配線（ゲート信号線）である。

【０１５７】電流制御用ＴＦＴ４５０３はＥＬ素子を流
れる電流量を制御する素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０３のドレイン側に、ゲート絶縁膜を介してゲート電極
に重なるようにＬＤＤ領域を設ける構造は極めて有効で
ある。

【０１５８】また、本実施例では電流制御用ＴＦＴ４５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０１５９】また、図２４（Ａ）に示すように、電流制
御用ＴＦＴ４５０３のゲート電極３７となる配線３６は
４５０４で示される領域で絶縁膜を介して、電流制御用
ＴＦＴ４５０３のドレイン配線４０と電気的に接続され
た電源供給線４５０６と重なる。このとき、４５０４で
示される領域ではコンデンサが形成され、電流制御用Ｔ
ＦＴ４５０３のゲート電極３７にかかる電圧を保持する
ための保持容量として機能する。保持容量４５０４は、
電源供給線４５０６と電気的に接続された半導体膜４５
０７、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び
配線３６との間で形成される。また、配線３６、第１層
間絶縁膜と同一の層（図示せず）及び電源供給線４５０
６で形成される容量も保持容量として用いることが可能
である。なお、電流制御用ＴＦＴのドレインは電源供給
線（電源線）４５０６に接続され、常に一定の電圧が加
えられている。

【０１６０】スイッチング用ＴＦＴ４５０２及び電流制
御用ＴＦＴ４５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。

【０１６１】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ４
５０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。

【０１６２】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお図２４
（Ａ）では、保持容量４５０４の位置を明確にするため
に一部バンクを省略しており、バンク４４a、４４bしか
図示していないが、電源供給線４５０６とソース配線
（ソース信号線）３４を一部覆うように電源供給線４５
０６とソース配線（ソース信号線）３４の間に設けられ
ている。また、ここでは二画素しか図示していないが、
Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層
を作り分けても良い。発光層とする有機ＥＬ材料として
はπ共役ポリマー系材料を用いる。代表的なポリマー系
材料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。

【０１６３】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０１６４】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０１６５】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０１６６】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０１６７】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。

【０１６８】陽極４７まで形成された時点でＥＬ素子４
５０５が完成する。なお、ここでいうＥＬ素子４５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２４
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。

【０１６９】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。

【０１７０】以上のように本発明のＥＬ表示装置は図２
３のような構造の画素からなる画素部を有し、オフ電流
値の十分に低いスイッチング用ＴＦＴと、ホットキャリ
ア注入に強い電流制御用ＴＦＴとを有する。従って、高
い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表
示装置が得られる。

【０１７１】［実施例１３］本実施例では、実施例１２
に示した画素部において、ＥＬ素子４５０５の構造を反
転させた構造について説明する。説明には図２５を用い
る。なお、図２３の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。

【０１７２】図２５において、電流制御用ＴＦＴ４５０
３は公知の方法で形成されたｐチャネル型ＴＦＴを用い
る。

【０１７３】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。

【０１７４】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子４７０１が形成さ
れる。

【０１７５】本実施例の場合、発光層５２で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。

【０１７６】［実施例１４］本実施例では、図２４
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図２６（Ａ）〜（Ｃ）に示す。なお、本実
施例において、４８０１はスイッチング用ＴＦＴ４８０
２のソース配線（ソース信号線）、４８０３はスイッチ
ング用ＴＦＴ４８０２のゲート配線（ゲート信号線）、
４８０４は電流制御用ＴＦＴ、４８０５は保持容量、４
８０６、４８０８は電源供給線、４８０７はＥＬ素子と
する。

【０１７７】図２６（Ａ）は、二つの画素間で電源供給
線４８０６を共通とした場合の例である。即ち、二つの
画素が電源供給線４８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０１７８】また、図２６（Ｂ）は、電源供給線４８０
８をゲート配線（ゲート信号線）４８０３と平行に設け
た場合の例である。なお、図２６（Ｂ）では電源供給線
４８０８とゲート配線（ゲート信号線）４８０３とが重
ならないように設けた構造となっているが、両者が異な
る層に形成される配線であれば、絶縁膜を介して重なる
ように設けることもできる。この場合、電源供給線４８
０８とゲート配線（ゲート信号線）４８０３とで専有面
積を共有させることができるため、画素部をさらに高精
細化することができる。

【０１７９】また、図２６（Ｃ）は、図２６（Ｂ）の構
造と同様に電源供給線４８０８をゲート配線（ゲート信
号線）４８０３と平行に設け、さらに、二つの画素を電
源供給線４８０８に対し線対称となるように形成する点
に特徴がある。また、電源供給線４８０８をゲート配線
（ゲート信号線）４８０３のいずれか一方と重なるよう
に設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化
することができる。

【０１８０】［実施例１５］実施例１２に示した図２４
（Ａ）、図２４（Ｂ）では電流制御用ＴＦＴ４５０３の
ゲートにかかる電圧を保持するために保持容量４５０４
を設ける構造としているが、保持容量４５０４を省略す
ることも可能である。実施例１２の場合、電流制御用Ｔ
ＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲ
ート電極に重なるように設けられたＬＤＤ領域を有して
いる。この重なり合った領域には一般的にゲート容量と
呼ばれる寄生容量が形成されるが、本実施例ではこの寄
生容量を保持容量４５０４の代わりとして積極的に用い
る点に特徴がある。

【０１８１】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０１８２】また、実施例１４に示した図２６（Ａ），
（Ｂ），（Ｃ）の構造においても同様に、保持容量４８
０５を省略することは可能である。

【０１８３】[実施例１６]本実施例では、本発明の駆動
方法を用いたアクティブマトリクス型液晶表示装置或い
はＥＬ表示装置を組み込んだ電子機器について説明す
る。これらの電子機器には、携帯情報端末（電子手帳、
モバイルコンピュータ、携帯電話等）、ビデオカメラ、
スチルカメラ、パーソナルコンピュータ、テレビ等が挙
げられる。それらの一例を図２７〜図２９に示す。ただ
し、アクティブマトリクス型液晶表示装置については、
図２７、図２８、図２９が適用され、ＥＬ表示装置につ
いては、図２７、図２８が適用される。

【０１８４】図２７（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
部９００４、操作スイッチ９００５、アンテナ９００６
から構成されている。本発明は表示部９００４に適用す
ることができる。

【０１８５】図２７（Ｂ）はビデオカメラであり、本体
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本発明は表示部９１０２に適用する
ことができる。

【０１８６】図２７（Ｃ）はパーソナルコンピュータの
一種であるモバイルコンピュータ或いは携帯型情報端末
であり、本体９２０１、カメラ部９２０２、受像部９２
０３、操作スイッチ９２０４、表示部９２０５で構成さ
れている。本発明は表示部９２０５に適用することがで
きる。

【０１８７】図２７（Ｄ）はヘッドマウントディスプレ
イ（ゴーグル型ディスプレイ）であり、本体９３０１、
表示部９３０２、アーム部９３０３で構成される。本発
明は表示部９３０２に適用することができる。

【０１８８】図２７（Ｅ）はテレビであり、本体９４０
１、スピーカー９４０２、表示部９４０３、受信装置９
４０４、増幅装置９４０５等で構成される。本発明は表
示部９４０３に適用することができる。

【０１８９】図２７（Ｆ）は携帯書籍であり、本体９５
０１、表示部９５０２、記憶媒体９５０４、操作スイッ
チ９５０５、アンテナ９５０６から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部９５０２に適用することができる。

【０１９０】図２８（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。本発明は表示
部９６０３に適用することができる。

【０１９１】図２８（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示部９７０２、スピーカ部９７０
３、記録媒体９７０４、操作スイッチ９７０５で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行なうことができる。本発明は表示部９７０２に適用
することができる。

【０１９２】図２８（Ｃ）はデジタルカメラであり、本
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
本発明は表示部９８０２に適用することができる。

【０１９３】図２８（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部９９０１、ヘッドマウント部９
９０２で構成される。本発明は表示部９９０１に適用す
ることができる。

【０１９４】図２９（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２で構成
される。

【０１９５】図２９（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。

【０１９６】なお、図２９（Ｃ）は、図２９（Ａ）及び
図２９（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、ダイク
ロイックミラー３８０３、マイクロレンズアレイ３８０
４、液晶表示部３８０５、フレネルレンズ３８０６、投
射光学系３８０７で構成される。投射光学系３８０７
は、投射レンズを含む光学系で構成される。本実施例は
単板式の投射装置である。また、図２９（Ｃ）中におい
て矢印で示した光路に実施者が適宜、光学レンズや、偏
光機能を有するフィルムや、位相差を調節するためのフ
ィルム、ＩＲフィルム等の光学系を設けてもよい。本発
明は液晶表示部３８０５に適用することができる。

【０１９７】また、図２９（Ｄ）は、図２９（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図２９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１９８】以上の様に、本発明の適用範囲はきわめて
広く、画像表示装置を用いるあらゆる分野の電子機器に
適用することが可能である。

【０１９９】

【発明の効果】本発明の駆動方法によると、１つのＤ／
Ａ変換回路で複数のソース信号線を駆動する方法におい
て、外部入力ピン数の増加や、駆動回路の占有面積の増
加を招くことなく液晶に印加する電圧をＲＧＢ独立に制
御することを可能にする。

【０２００】また、これによりコントラストの低下を防
ぎ、更に、色彩の表現性に優れたクオリティーの高い映
像を表示することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施形態による駆動回路の概略図で
ある。

【図２】 図１の実施形態による動作タイミングの例で
ある。

【図３】 実施例１におけるソース信号線駆動回路図で
ある。

【図４】 実施例１におけるフリップフロップ回路（Ｆ
Ｆ）と基本ラッチ回路（ＬＡＴ）の回路図である。

【図５】 実施例１におけるＰ／Ｓ変換回路とソース線
選択回路の回路図である。

【図６】 実施例１におけるＤ／Ａ変換回路の回路図で
ある。

【図７】 実施例１における信号動作タイミングを表す
図である。

【図８】 実施例２におけるソース信号線駆動回路図で
ある。

【図９】 実施例２におけるＰ／Ｓ変換回路とソース線
選択回路の回路図である。

【図１０】 実施例２における信号動作タイミングを表
す図である。

【図１１】 ＴＦＴの作製工程を示す断面図である。

【図１２】 ＴＦＴの作製工程を示す断面図である。

【図１３】 アクティブマトリクス基板断面図である。

【図１４】 ＴＦＴの作製工程を示す断面図である。

【図１５】 結晶質シリコン膜の作製工程を示す図であ
る。

【図１６】 結晶質シリコン膜の作製工程を示す図であ
る。

【図１７】 結晶質シリコン膜の作製工程を示す図であ
る。

【図１８】 結晶質シリコン膜の作製工程を示す図であ
る。

【図１９】 ＴＦＴの作製工程を示す断面図である。

【図２０】 液晶表示装置の作製工程を示す断面図であ
る。

【図２１】 ＥＬ表示装置の作製例を示す図である。

【図２２】 ＥＬ表示装置の作製例を示す図である。

【図２３】 ＥＬ表示装置の作製例を示す図である。

【図２４】 ＥＬ表示装置の作製例を示す図である。

【図２５】 ＥＬ表示装置の作製例を示す図である。

【図２６】 ＥＬ表示装置の作製例を示す図である。

【図２７】 画像表示装置の一例を示す図である。

【図２８】 画像表示装置の一例を示す図である。

【図２９】 投影型液晶表示装置の構成を示す図であ
る。

【図３０】 アクティブマトリクス型液晶表示装置の概
略図である。

【図３１】 従来のデジタル方式のソース信号線駆動回
路の概略図である。

【図３２】 １つのＤ／Ａ変換回路で４本のソース信号
線を駆動するソース信号線駆動回路の概略図である。

【図３３】 液晶表示装置における色別の輝度比―電圧
特性の１例である。

【符号の説明】

１０１ ソース信号線駆動回路 １０２ ゲート信号線駆動回路 １０３ 画素アレイ部 １０４ 各ソース信号線 １０５ 各ゲート信号線 １０６ 各画素のスイッチング素子であるＴＦＴ ２０１ シフトレジスタ部 ２０２ シフトレジスタ基本回路 ２０３ ラッチ１回路 ２０４ ラッチ２回路 ２０５ Ｄ／Ａ変換回路 ３０１ パラレル／シリアル変換回路 ３０２ ソース線選択回路

Claims (20)

【特許請求の範囲】
1. 【請求項１】複数のソース信号線と、複数のゲート信号
   線と、前記各ソース信号線と前記各ゲート信号線が交差
   する各領域に設けられた複数の画素電極と、該複数の画
   素電極を駆動するための複数のスイッチング素子と、を
   有する画素アレイ部と、前記複数のソース信号線を駆動
   するソース信号線駆動回路と、前記複数のゲート信号線
   を駆動するゲート信号線駆動回路と、を有するカラー画
   像表示装置において、前記ソース信号線駆動回路は、複
   数のＤ／Ａ変換回路と、複数のソース線選択回路と、を
   有し、前記各Ｄ／Ａ変換回路は、Ｒ（赤）Ｇ（緑）Ｂ
   （青）の３色に対応した３本のソース信号線を単位とし
   てその倍数の前記ソース信号線と、前記各ソース線選択
   回路を介して接続され、さらに前記各Ｄ／Ａ変換回路へ
   接続される複数本からなる階調電源線は１系統であり、
   該各階調電源線には１ゲート線選択期間内にＲＧＢの３
   色に対応した電源電圧が印加されることを特徴とするカ
   ラー画像表示装置。
2. 【請求項２】１ゲート線選択期間に、前記各ソース線選
   択回路は前記３の倍数本のソース信号線を全てのソース
   線選択回路で同期を取りながら順に選択して前記各Ｄ／
   Ａ変換回路と接続させ、さらに前記各選択期間では、前
   記各Ｄ／Ａ変換回路に接続されたソース信号線はＲＧＢ
   について全て同色に対応したものであり、該色に対応す
   る電源電圧が前記階調電源線に印加される、請求項１に
   記載のカラー画像表示装置。
3. 【請求項３】前記各Ｄ／Ａ変換回路が６以上で３の倍数
   の前記ソース信号線と前記各ソース線選択回路を介して
   接続され、前記各ソース線選択回路は、ＲＧＢについて
   同色に対応したソース信号線を連続的に選択し前記各Ｄ
   ／Ａ変換回路と接続させる、請求項２に記載のカラー画
   像表示装置。
4. 【請求項４】１ゲート線選択期間を第１、第２、第３の
   ３つの期間に分割し、前記第１の期間には、３色（ＲＧ
   Ｂ）のうち第１の色に対応する電源電圧が前記各階調電
   源線に印加され、同時に前記各ソース線選択回路は前記
   第１の色に対応する１本或いは複数本の前記ソース信号
   線を選択し前記各Ｄ／Ａ変換回路と接続させ、前記第２
   の期間には、３色（ＲＧＢ）のうち第２の色に対応する
   電源電圧が前記各階調電源線に印加され、同時に前記各
   ソース線選択回路は前記第２の色に対応する１本或いは
   複数本の前記ソース信号線を選択し前記各Ｄ／Ａ変換回
   路と接続させ、前記第３の期間には、３色（ＲＧＢ）の
   うち第３の色に対応する電源電圧が前記各階調電源線に
   印加され、同時に前記各ソース線選択回路は前記第３の
   色に対応する１本或いは複数本の前記ソース信号線を選
   択し前記各Ｄ／Ａ変換回路と接続させる、請求項１に記
   載のカラー画像表示装置。
5. 【請求項５】表示素子に液晶材料を用いる請求項１乃至
   請求項４のいずれか１項に記載のカラー画像表示装置。
6. 【請求項６】表示素子にエレクトロルミネッセンス（Ｅ
   Ｌ）材料を用いる請求項１乃至請求項４のいずれか１項
   に記載のカラー画像表示装置。
7. 【請求項７】請求項１乃至請求項６のいずれか１項に記
   載の前記カラー画像表示装置を用いることを特徴とする
   携帯電話。
8. 【請求項８】請求項１乃至請求項６のいずれか１項に記
   載の前記カラー画像表示装置を用いることを特徴とする
   ビデオカメラ。
9. 【請求項９】請求項１乃至請求項６のいずれか１項に記
   載の前記カラー画像表示装置を用いることを特徴とする
   パーソナルコンピュータ。
10. 【請求項１０】請求項１乃至請求項６のいずれか１項に
    記載の前記カラー画像表示装置を用いることを特徴とす
    るヘッドマウントディスプレイ。
11. 【請求項１１】請求項１乃至請求項６のいずれか１項に
    記載の前記カラー画像表示装置を用いることを特徴とす
    るテレビ。
12. 【請求項１２】請求項１乃至請求項６のいずれか１項に
    記載の前記カラー画像表示装置を用いることを特徴とす
    る携帯書籍。
13. 【請求項１３】請求項１乃至請求項６のいずれか１項に
    記載の前記カラー画像表示装置を用いることを特徴とす
    るＤＶＤプレーヤー。
14. 【請求項１４】請求項１乃至請求項６のいずれか１項に
    記載の前記カラー画像表示装置を用いることを特徴とす
    るデジタルカメラ。
15. 【請求項１５】請求項１乃至請求項５のいずれか１項に
    記載の前記カラー画像表示装置を用いることを特徴とす
    るプロジェクター。
16. 【請求項１６】請求項１乃至請求項６のいずれか１項に
    記載の前記カラー画像表示装置を用いることを特徴とす
    る電子機器。
17. 【請求項１７】複数のソース信号線と、複数のゲート信
    号線と、前記各ソース信号線と前記各ゲート信号線が交
    差する各領域に設けられた複数の画素電極と、該複数の
    画素電極を駆動するための複数のスイッチング素子と、
    を有する画素アレイ部と、前記複数のソース信号線を駆
    動するソース信号線駆動回路と、前記複数のゲート信号
    線を駆動するゲート信号線駆動回路と、を有するカラー
    画像表示装置において、前記ソース信号線駆動回路は、
    複数のＤ／Ａ変換回路と、複数のソース線選択回路と、
    を有し、前記各Ｄ／Ａ変換回路は、ＲＧＢの３色に対応
    した３本のソース信号線を単位としてその倍数の前記ソ
    ース信号線と、前記各ソース線選択回路を介して接続さ
    れ、さらに前記各Ｄ／Ａ変換回路へ接続される複数本か
    らなる階調電源線は１系統であり、該各階調電源線には
    １ゲート線選択期間内にＲＧＢの３色に対応した電源電
    圧が印加されることを特徴とするカラー画像表示装置の
    駆動方法。
18. 【請求項１８】１ゲート線選択期間に、前記各ソース線
    選択回路は前記３の倍数本のソース信号線を全てのソー
    ス線選択回路で同期を取りながら順に選択して前記各Ｄ
    ／Ａ変換回路と接続させ、さらに前記各選択期間では、
    前記各Ｄ／Ａ変換回路に接続されたソース信号線はＲＧ
    Ｂについて全て同色に対応したものであり、該色に対応
    する電源電圧が前記階調電源線に印加される、請求項１
    ７に記載のカラー画像表示装置の駆動方法。
19. 【請求項１９】前記各Ｄ／Ａ変換回路が、６以上で３の
    倍数の前記ソース信号線と前記各ソース線選択回路を介
    して接続され、前記各ソース線選択回路は、ＲＧＢにつ
    いて同色に対応したソース信号線を連続的に選択し前記
    各Ｄ／Ａ変換回路と接続させる、請求項１８に記載のカ
    ラー画像表示装置の駆動方法。
20. 【請求項２０】１ゲート線選択期間を第１、第２、第３
    の３つの期間に分割し、前記第１の期間には、３色（Ｒ
    ＧＢ）のうち第１の色に対応する電源電圧が前記各階調
    電源線に印加され、同時に前記各ソース線選択回路は前
    記第１の色に対応する１本或いは複数本の前記ソース信
    号線を選択し前記各Ｄ／Ａ変換回路と接続させ、前記第
    ２の期間には、３色（ＲＧＢ）のうち第２の色に対応す
    る電源電圧が前記各階調電源線に印加され、同時に前記
    各ソース線選択回路は前記第２の色に対応する１本或い
    は複数本の前記ソース信号線を選択し前記各Ｄ／Ａ変換
    回路と接続させ、前記第３の期間には、３色（ＲＧＢ）
    のうち第３の色に対応する電源電圧が前記各階調電源線
    に印加され、同時に前記各ソース線選択回路は前記第３
    の色に対応する１本或いは複数本の前記ソース信号線を
    選択し前記各Ｄ／Ａ変換回路と接続させる、請求項１７
    に記載のカラー画像表示装置の駆動方法。