JP2000020030A - 表示パネルの駆動回路及び表示装置 - Google Patents

Abstract

(57)【要約】 【課題】１つの画素セルを駆動するための回路の占有面
積を小さくすることができる表示パネルの駆動回路及び
表示装置を提供する。 【解決手段】表示パネルの駆動回路は、複数の外部出力
端子Ｐと、Ｄ／Ａ変換器１と、時分割スイッチ４１とを
備える。外部出力端子Ｐは、表示パネルのデータ線Ｄに
接続される。Ｄ／Ａ変換器１は、外部出力端子Ｐよりも
少ない数で設けられ、入力された画像信号Ｖｄに基づい
て、表示電圧Ｖs を出力する。時分割スイッチ４１は、
Ｄ／Ａ変換器１と複数の外部出力端子Ｐとの間に接続さ
れ、時分割制御信号Ｊに基づいて、１つのＤ／Ａ変換器
１の出力Ｖs を複数の前記外部出力端子Ｐに対して時分
割出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は表示装置に備えられ
て表示パネルを駆動する駆動回路に関するものである。

【０００２】近年、液晶パネル（ＬＣＤパネル）は、ノ
ート型パーソナルコンピュータ等に搭載されるようにな
ってきている。そのノート型パーソナルコンピュータ
は、表示能力の向上が図られている。その為、液晶パネ
ルにおいては、画素数の増加と、駆動回路が搭載される
ＩＣチップの小型化が要求されている。

【０００３】

【従来の技術】従来、液晶表示装置は、液晶パネル（Ｌ
ＣＤパネル）の各画素セルに供給する画像電圧の極性
（各画素セルに印加されているコモン電圧に対する極
性）を反転させることにより、パネルの寿命を長くして
いる。

【０００４】図１０は、液晶パネルを駆動する従来のデ
ータドライバのブロック回路図を示す。データドライバ
１１は、複数のＩＣチップにて構成されるデジタル部１
２及び複数のディジタル−アナログ変換器（Ｄ／Ａ変換
器）１３を含む。デジタル部１２は、ラッチ回路１４及
び図示しないシフトレジスタを含む。ラッチ回路１４
は、Ｄ／Ａ変換器１３毎に設けられる。尚、図１０で
は、図が煩雑になって見にくくなるのを防ぐために、ラ
ッチ回路１４を１つのみ図示している。Ｄ／Ａ変換器１
３の数は、外部出力端子Ｐの数と同数である。

【０００５】シフトレジスタは、入力されるラッチ制御
パルス信号を順次伝達するとともに、該パルス信号を伝
達位置に対応するラッチ回路１４へ出力する。ラッチ回
路１４は、シフトレジスタから入力されるラッチ制御パ
ルス信号に基づいて、外部から供給される画像信号ＤＤ
をそれぞれラッチし、そのラッチ信号をそれぞれ画像信
号Ｖd として対応するＤ／Ａ変換器１３に出力する。

【０００６】各Ｄ／Ａ変換器１３には、前記画像信号Ｖ
d と階調電圧Ｖ1 〜Ｖ128 が入力される。尚、階調電圧
Ｖ1 〜Ｖ128 の内の階調電圧Ｖ65〜Ｖ128 は、各画素セ
ルに印加されているコモン電圧より高い＋極性電圧であ
り、階調電圧Ｖ1 〜Ｖ64は、同コモン電圧より低い−極
性電圧である。各Ｄ／Ａ変換器１３は、画像信号Ｖdが
入力される１水平走査期間毎に、該画像信号Ｖd に基づ
いて＋極性の階調電圧Ｖ65〜Ｖ128 のうちの１つ又は−
極性の階調電圧Ｖ1 〜Ｖ64のうちの１つを交互に選択
し、その選択電圧をセグメント電圧Ｖs として出力す
る。又、同一水平走査期間では、隣合うＤ／Ａ変換器１
３が選択する階調電圧Ｖ1 〜Ｖ128 の極性は異なる。

【０００７】すなわち、１つのＤ／Ａ変換器１３は、例
えば図１１（ａ）に示すように、セグメント電圧Ｖsaを
１水平走査期間毎に＋極性と−極性とに交互に切り換え
て出力する。又、このとき、前記セグメント電圧Ｖsaを
出力するＤ／Ａ変換器１３の隣のＤ／Ａ変換器１３は、
例えば図１１（ｂ）に示すように、セグメント電圧Ｖsb
を１水平走査期間毎に−極性と＋極性とに交互に切り換
えて出力する。

【０００８】各外部出力端子Ｐには、液晶パネルのデー
タ線がそれぞれ接続される。セグメント電圧Ｖs は、デ
ータ線を介して液晶パネルの画素セルに供給される。画
素セルは、コモン電圧とセグメント電圧Ｖs の電位の差
に基づいて表示レベル（明暗）を変化させる。

【０００９】

【発明が解決しようとする課題】しかしながら、前記デ
ータドライバ１１では、液晶パネルの画素数と対応する
外部出力端子Ｐ毎にＤ／Ａ変換器１３が必要である。従
って、液晶パネルの表示能力を向上させるためにその画
素数を増加させると、Ｄ／Ａ変換器１３の数が増加し、
データドライバ１１の回路規模が増大してしまう。

【００１０】よって、ＩＣチップの数を制限すること
は、ＩＣチップのチップサイズの大型化を招く。又、Ｉ
Ｃチップのチップサイズを制限することは、ＩＣチップ
の数の増加を招く。これらは、液晶表示装置の大きさに
対するＬＣＤパネルの表示面積を小さく制限してしまう
原因となる。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、１つの画素セルを駆動
するための回路の占有面積を小さくすることができる表
示パネルの駆動回路及び表示装置を提供することにあ
る。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図を示す。即ち、表示パネルの駆動回路は、複数の外部
出力端子Ｐと、Ｄ／Ａ変換器１と、時分割スイッチ４１
とを備える。外部出力端子Ｐは、表示パネルのデータ線
Ｄに接続される。Ｄ／Ａ変換器１は、外部出力端子Ｐよ
りも少ない数で設けられ、入力された画像信号Ｖｄに基
づいて、表示電圧Ｖs を出力する。時分割スイッチ４１
は、Ｄ／Ａ変換器１と複数の外部出力端子Ｐとの間に接
続され、時分割制御信号Ｊに基づいて、１つのＤ／Ａ変
換器１の出力Ｖs を複数の前記外部出力端子Ｐに対して
時分割出力する。

【００１３】請求項２に記載の発明は、請求項１に記載
の表示パネルの駆動回路において、前記外部出力端子の
数は、表示パネルの１水平走査期間に相当する画素に対
応した数である。

【００１４】請求項３に記載の発明は、請求項１又は２
に記載の表示パネルの駆動回路において、前記外部出力
端子は、表示する色毎にまとめられる複数の群からな
り、前記１つのＤ／Ａ変換器に前記時分割スイッチを介
して接続される外部出力端子は、１つの群の外部出力端
子である。

【００１５】請求項４に記載の発明は、表示パネルのデ
ータ線に接続される少なくとも４つの外部出力端子と、
前記各外部出力端子に対応する各画像信号に基づいて生
成したコモン電圧よりも高い正極性の表示電圧を出力す
る第１Ｄ／Ａ変換器と、前記各外部出力端子に対応する
各画像信号に基づいて生成したコモン電圧よりも低い負
極性の表示電圧を出力する第２Ｄ／Ａ変換器とを備え、
第１，第２Ｄ／Ａ変換器は、前記外部出力端子の数より
も少ない数で設けられ、前記第１及び第２Ｄ／Ａ変換器
の両出力端子と、前記少なくとも４つの外部出力端子と
の間に接続され、切換制御信号に基づいて、前記各外部
出力端子を順次前記第１又は第２Ｄ／Ａ変換器の出力端
子に接続して、１水平走査期間内に第１及び第２Ｄ／Ａ
変換器から隣合う各外部出力端子に異なる極性の表示電
圧を順次供給させるとともに、１水平走査期間毎に、前
記各外部出力端子に異なる極性の表示電圧を順次供給さ
せるスイッチ部を備える。

【００１６】請求項５に記載の発明は、請求項４に記載
の表示パネルの駆動回路において、前記スイッチ部は、
前記第１Ｄ／Ａ変換器の出力端子と複数の第１中間端子
との間に接続され、前記切換制御信号が有する時分割制
御信号に基づいて、１水平走査期間内に前記第１中間端
子を順次前記第１Ｄ／Ａ変換器の出力端子に接続する第
１時分割スイッチと、前記第２Ｄ／Ａ変換器の出力端子
と複数の第２中間端子との間に接続され、前記時分割制
御信号に基づいて、１水平走査期間内に前記第２中間端
子を順次前記第２Ｄ／Ａ変換器の出力端子に接続する第
２時分割スイッチと、前記少なくとも４つの第１及び第
２中間端子と前記少なくとも４つの外部出力端子との間
に接続され、前記切換制御信号が有する極性切換信号に
基づいて、１水平走査期間毎に前記外部出力端子を前記
第１及び第２中間端子に交互に接続する極性切換スイッ
チとからなる。

【００１７】請求項６に記載の発明は、請求項４又は５
に記載の表示パネルの駆動回路において、前記外部出力
端子は、表示する色毎にまとめられる複数の群からな
り、前記一対の第１及び第２Ｄ／Ａ変換器の出力端子に
前記スイッチ部を介して接続される外部出力端子は、１
つの群の外部出力端子である。

【００１８】請求項７に記載の発明は、請求項１乃至６
のいずれか１項に記載の表示パネルの駆動回路におい
て、更に、前記時分割制御信号を生成する時分割信号生
成回路を備える。

【００１９】請求項８に記載の発明は、請求項７に記載
の表示パネルの駆動回路において、更に、１水平走査期
間毎に入力されるラッチ制御パルス信号を順次伝達する
シフトレジスタと、前記ラッチ制御パルス信号に基づい
て、前記画像信号をラッチする複数のラッチ回路とを備
え、前記時分割信号生成回路は、前記ラッチ制御パルス
信号に基づいてタイミング信号を生成し、該タイミング
信号に基づいて１水平走査期間を前記外部出力端子に対
応する数で分割した期間のパルス幅を持つ前記時分割制
御信号を生成するものである。

【００２０】請求項９に記載の発明は、請求項８に記載
の表示パネルの駆動回路は、複数のＩＣチップが直列に
接続されて構成され、前記タイミング信号は、前記ＩＣ
チップの内の少なくとも１つから出力される。

【００２１】請求項１０に記載の発明は、請求項９に記
載の表示パネルの駆動回路において、前記各隣合うＩＣ
チップ間をそれぞれ外部配線を介して接続し、前記各外
部配線を介して、前記タイミング信号を該隣合うＩＣチ
ップに供給する。

【００２２】請求項１１に記載の発明は、請求項９又は
１０に記載の表示パネルの駆動回路において、前記各Ｉ
Ｃチップは、前記ラッチ制御パルス信号が入力される転
送ゲートを有した時分割設定回路と、前記タイミング信
号に基づいて前記時分割制御信号を生成する制御回路と
をそれぞれ備え、前記タイミング信号を出力するＩＣチ
ップの時分割設定回路は、その転送ゲートがＩＣチップ
の外部から導通状態に固定されることにより、そのＩＣ
チップに前記ラッチ制御パルス信号が伝達されるタイミ
ングで前記タイミング信号を前記制御回路と他のＩＣチ
ップに出力する。

【００２３】請求項１２に記載の発明は、請求項１１に
記載の表示パネルの駆動回路において、前記タイミング
信号を出力するＩＣチップの他のＩＣチップの時分割設
定回路は、その転送ゲートがＩＣチップの外部から非導
通状態に固定されることにより、入力されるタイミング
信号を前記制御回路に出力する。

【００２４】請求項１３に記載の発明は、請求項１乃至
１２のいずれか１項に記載の表示パネルの駆動回路にお
いて、前記表示パネルは、液晶表示パネルである。請求
項１４に記載の発明は、請求項１乃至１３のいずれか１
項に記載の表示パネルの駆動回路を備えた表示装置であ
る。

【００２５】（作用）従って、請求項１に記載の発明に
よれば、Ｄ／Ａ変換器１は、外部出力端子Ｐよりも少な
い数で設けられる。そして、時分割スイッチ４１が時分
割制御信号Ｊに基づいて、１つのＤ／Ａ変換器１の出力
電圧Ｖs を複数の前記外部出力端子Ｐに対して時分割出
力する。これにより、Ｄ／Ａ変換器１が占める総回路面
積を縮小することができる。

【００２６】請求項２に記載の発明によれば、外部出力
端子は、表示パネルの１水平走査期間に相当する画素に
対応した数であるため、Ｄ／Ａ変換器の出力電圧Ｖs は
１水平走査期間内に各画素に出力される。

【００２７】請求項３に記載の発明によれば、１つのＤ
／Ａ変換器は時分割スイッチを介して表示する色毎にま
とめられる１つの群の外部出力端子に接続される。そし
て、画像信号は表示する色毎にまとめられる複数の群か
らなり、その画像信号はまず表示する色毎に設けられた
ラッチ回路にそれぞれ供給されるため、該ラッチ回路と
１つのＤ／Ａ変換器とを接続するパターンが簡単にな
る。

【００２８】請求項４に記載の発明によれば、スイッチ
部が切換制御信号に基づいて、少なくとも４つの各外部
出力端子を順次前記第１又は第２Ｄ／Ａ変換器の出力端
子に接続して、１水平走査期間内に第１及び第２Ｄ／Ａ
変換器から隣合う各外部出力端子に異なる極性の表示電
圧を順次供給させるとともに、１水平走査期間毎に前記
各外部出力端子に異なる極性の表示電圧を順次供給させ
る。そして、外部出力端子の数よりＤ／Ａ変換器の数は
少ない。これにより、第１及び第２Ｄ／Ａ変換器が占め
る総回路面積を縮小することができる。又、第１及び第
２Ｄ／Ａ変換器の正極性と負極性の各表示電圧を１水平
走査期間毎に各外部出力端子に交互に供給することがで
きる。

【００２９】請求項５に記載の発明によれば、第１時分
割スイッチが時分割制御信号に基づいて、１水平走査期
間内に前記第１中間端子を順次前記第１Ｄ／Ａ変換器の
出力端子に接続する。従って、１水平走査期間内に第１
Ｄ／Ａ変換器からは複数の第１中間端子に表示電圧が順
次供給される。又、第２時分割スイッチが前記時分割制
御信号に基づいて、１水平走査期間内に前記第２中間端
子を順次前記第２Ｄ／Ａ変換器の出力端子に接続する。
従って、１水平走査期間内に第２Ｄ／Ａ変換器からは複
数の第２中間端子に表示電圧が順次供給される。さら
に、極性切換スイッチが極性切換信号に基づいて、１水
平走査期間毎に前記外部出力端子を前記第１及び第２中
間端子に交互に接続する。従って、前記各外部出力端子
には異なる極性の表示電圧が順次供給される。

【００３０】請求項６に記載の発明によれば、一対の第
１及び第２Ｄ／Ａ変換器の出力端子はスイッチ部を介し
て表示する色毎にまとめられる１つの群の外部出力端子
に接続される。そして、画像信号は表示する色毎にまと
められる複数の群からなり、その画像信号はまず表示す
る色毎に設けられたラッチ回路にそれぞれ供給されるた
め、該ラッチ回路と一対の第１及び第２Ｄ／Ａ変換器と
を接続するパターンが簡単になる。

【００３１】請求項７に記載の発明によれば、駆動回路
には時分割制御信号を生成する時分割信号生成回路が備
えられる。これにより、時分割制御信号を生成する回路
を外部に設ける必要がない。又、時分割制御信号を駆動
回路内部で生成するため、例えば１水平走査期間毎に入
力される前記ラッチ制御パルス信号に基づいて、該時分
割制御信号を容易にかつ精度良く生成することができ
る。

【００３２】請求項８に記載の発明によれば、時分割信
号生成回路では、前記ラッチ制御パルス信号に基づいて
タイミング信号が生成され、該タイミング信号に基づい
て１水平走査期間を前記外部出力端子に対応する数で分
割した期間のパルス幅を持つ前記時分割制御信号が生成
される。即ち、時分割制御信号は、１水平走査期間毎に
入力されるラッチ制御パルス信号に基づいて生成される
ため、例えばカウンタ等を必要とせず、時分割制御信号
を容易にかつ精度良く生成することができる。

【００３３】請求項９に記載の発明によれば、時分割制
御信号は、直列に接続された複数のＩＣチップの内の少
なくとも１つから出力されるタイミング信号に基づいて
生成される。これにより、全てのＩＣチップでの時分割
制御信号のタイミングが一致される。

【００３４】請求項１０に記載の発明によれば、前記タ
イミング信号は、各隣合うＩＣチップ間にそれぞれ接続
された外部配線を介して供給される。即ち、タイミング
信号は、外部配線を介して隣のＩＣチップに供給され、
そのＩＣチップからさらに別の外部配線を介して隣のＩ
Ｃチップに供給される。そして、複数のＩＣチップは直
線的に並べられることから、各外部配線を短く形成する
ことができる。

【００３５】請求項１１に記載の発明によれば、タイミ
ング信号を出力するＩＣチップの時分割設定回路は、そ
の転送ゲートがＩＣチップの外部から導通状態に固定さ
れる。そして、その時分割設定回路からは、そのＩＣチ
ップに前記ラッチ制御パルス信号が伝達されるタイミン
グで前記タイミング信号が該ＩＣチップの制御回路と他
のＩＣチップに出力される。これにより、全てのＩＣチ
ップの制御回路で生成される時分割制御信号のタイミン
グが一致する。しかも、タイミング信号を出力させるＩ
Ｃチップの時分割制御信号の転送ゲートをＩＣチップの
外部から導通状態に固定すれば、タイミング信号を出力
するタイミングを設定することができるので、各ＩＣチ
ップを同一構成の時分割設定回路を備えたＩＣチップと
することができる。

【００３６】請求項１２に記載の発明によれば、タイミ
ング信号を出力するＩＣチップの他のＩＣチップの時分
割設定回路は、その転送ゲートがＩＣチップの外部から
非導通状態に固定される。そして、該時分割設定回路か
らは、入力されるタイミング信号がそのＩＣチップの制
御回路に出力される。従って、各制御回路では、前記タ
イミング信号に基づいて前記時分割制御信号がそれぞれ
生成される。

【００３７】請求項１３に記載の発明によれば、液晶表
示パネルの駆動回路におけるＤ／Ａ変換器の占める総回
路面積を縮小することができる。請求項１４に記載の発
明によれば、表示装置は請求項１乃至１３のいずれか１
項に記載の表示パネルの駆動回路を備えるため、そのＤ
／Ａ変換器が占める総回路面積が縮小される。

【００３８】

【発明の実施の形態】（第１の実施の形態）以下、本発
明を液晶表示装置に具体化した第１の実施の形態を図２
〜図７に従って説明する。尚、説明の便宜上、従来技術
（図１０）と同様の構成については同一の符号を付して
その説明を一部省略する。

【００３９】図２は、液晶表示装置のブロック回路図を
示す。液晶表示装置３１は、液晶表示パネル（ＬＣＤパ
ネル）３２、垂直駆動回路（ゲートドライバ）３３、水
平駆動回路（データドライバ）３４を含む。

【００４０】液晶表示パネル３２には、それぞれ直交す
る走査線（ゲート配線）Ｇ１〜Ｇｎと、データ線（ドレ
イン配線）Ｄ1 〜Ｄｍとが備えられている。尚、ｎおよ
びｍは整数である。

【００４１】各走査線Ｇ１〜Ｇｎと各データ線Ｄ1 〜Ｄ
ｍとの交点には、画素セルＧＣが接続されている。各画
素セルＧＣは、信号蓄積素子としての補助（蓄積）容量
ＣＳと液晶セルＬＣとを含む。画素セルＧＣは、ＴＦＴ
（Thin Film Transistor: 薄膜トランジスタ）３５を介
して走査線Ｇ１〜Ｇｎとデータ線Ｄ1 〜Ｄｍとに接続さ
れている。

【００４２】即ち、各走査線Ｇ１〜Ｇｎには各ＴＦＴ３
５のゲートが接続され、各データ線Ｄ1 〜Ｄｍには各Ｔ
ＦＴ３５のドレインが接続されている。各ＴＦＴ３５の
ソースには、液晶セルＬＣの第１電極（表示電極）が接
続され、液晶セルＬＣの第２電極（共通電極）にはコモ
ン電圧Ｖcom が印加されている。液晶セルＬＣには、補
助容量ＣＳが並列に接続されている。

【００４３】尚、図２において、図が煩雑になって見に
くくなるのを防ぐために、走査線Ｇ１とデータ線Ｄ３と
の交点に接続された画素セルＧＣについてのみ符号を付
してある。

【００４４】各走査線Ｇ１〜Ｇｎは、ゲートドライバ３
３に接続されている。ゲートドライバ３３には、制御信
号Ｓが入力される。ゲートドライバ３３は、制御信号Ｓ
に基づいて、走査信号（ゲート信号）を走査線Ｇ１〜Ｇ
ｎに順次印加する。

【００４５】データ線Ｄ1 〜Ｄｍは、データドライバ３
４に接続されている。データドライバ３４には、制御信
号Ｓと画像信号ＤＤが入力される。データドライバ３４
は、制御信号Ｓ，画像信号ＤＤに基づいて、各データ線
Ｄ1 〜Ｄｍにセグメント電圧を供給する。

【００４６】これにより、ゲートドライバ３３，データ
ドライバ３４は、それぞれ制御信号Ｓに基づいて水平走
査，垂直走査を行う。このようにして、表示装置３１
は、制御信号Ｓ，画像信号ＤＤに基づく出力画像を液晶
表示パネル３２に表示する。

【００４７】データドライバ３４は、図４に示すよう
に、複数のＩＣチップ３６ａ〜３６ｅを備えている。
尚、本実施の形態では、データドライバ３４は５個のＩ
Ｃチップ３６ａ〜３６ｅを備えている。

【００４８】ＩＣチップ３６ａ〜３６ｅは、直列に接続
されている。ＩＣチップ３６ａには、前記制御信号Ｓが
入力される。この制御信号Ｓは、画像信号ＤＤに基づい
て各画素ＧＳに供給するセグメント電圧を生成するタイ
ミングをとるためのクロック信号とラッチ制御パルス信
号を含む。

【００４９】ＩＣチップ３６ａは、クロック信号に基づ
いて制御信号Ｓを次段のＩＣチップ３６ｂに出力する。
各ＩＣチップ３６ｂ〜３６ｅは初段のＩＣチップ３６ａ
と同様に動作する。これにより、ＩＣチップ３６ａ〜３
６ｅは、制御信号Ｓを転送する。

【００５０】図３は、１つのＩＣチップ３６ａに搭載さ
れるデータドライバ３４の一部のブロック回路図を示
す。尚、他のＩＣチップ３６ｂ〜３６ｅの構成はＩＣチ
ップ３６ａと同じであるため、それらの図面及び詳細な
説明は省略する。

【００５１】ＩＣチップ３６ａは、デジタル部３７、複
数のディジタル−アナログ変換器（Ｄ／Ａ変換器）１３
及び外部出力端子（パッド）Ｐａ，Ｐｂを含む。デジタ
ル部３７は、ラッチ回路３８、図示しないシフトレジス
タ及び図示しない時分割信号生成回路を含む。又、時分
割信号生成回路は、時分割設定回路としての時分割駆動
制御回路（図５，図６参照）３９及び制御回路（図６参
照）４０を含む。ラッチ回路３８は、１つのＤ／Ａ変換
器１３に対して一対（２つ）設けられ、その数はＤ／Ａ
変換器１３の数の２倍である。尚、図３では、図が煩雑
になって見にくくなるのを防ぐために、ラッチ回路３８
を一対のみ図示している。

【００５２】シフトレジスタは、入力されるラッチ制御
パルス信号を順次伝達するとともに、該パルス信号を伝
達位置に対応するラッチ回路３８へ出力する。ラッチ回
路３８は、シフトレジスタから入力されるラッチ制御パ
ルス信号に基づいて、外部から供給される画像信号ＤＤ
をそれぞれラッチする。１つのＤ／Ａ変換器１３に対し
て設けられる一対のラッチ回路３８は、時分割信号生成
回路から出力される１水平走査期間を２分割した期間毎
の時分割制御信号Ｊに基づいて、それぞれラッチしたラ
ッチ信号を、それぞれ画像信号Ｖd として交互に１つの
Ｄ／Ａ変換器１３に出力する。尚、本実施の形態では、
時分割制御信号Ｊは、図７（ａ）に示すように、１水平
走査期間を２で分割した期間毎に立ち上がりと立ち下が
りを繰り返すパルス信号であって、一対のラッチ回路３
８の内の奇数番目のラッチ回路３８は、その立ち上がり
に基づいてラッチ信号を出力し、偶数番目のラッチ回路
３８は、その立ち下がりに基づいてラッチ信号を出力す
る。

【００５３】各Ｄ／Ａ変換器１３には、前記画像信号Ｖ
d と階調電圧Ｖ1 〜Ｖ128 が入力される。尚、階調電圧
Ｖ1 〜Ｖ128 の内の階調電圧Ｖ65〜Ｖ128 は、前記コモ
ン電圧Ｖcom より高い＋極性電圧であり、階調電圧Ｖ1
〜Ｖ64は、同コモン電圧Ｖcom より低い−極性電圧であ
る。各Ｄ／Ａ変換器１３は、１水平走査期間の中間点毎
に、即ち前記時分割制御信号Ｊの立ち下がり毎に、該画
像信号Ｖd に基づいて＋極性の階調電圧Ｖ65〜Ｖ128 の
うちの１つ又は−極性の階調電圧Ｖ1 〜Ｖ64のうちの１
つを交互に選択し、その選択電圧をセグメント電圧（表
示電圧）Ｖs として出力する。そして、前述したよう
に、１つのＤ／Ａ変換器１３には一対のラッチ回路３８
から１水平走査期間を２分割した期間毎に交互に画像信
号Ｖd が入力されることから、Ｄ／Ａ変換器１３から出
力されるセグメント電圧Ｖs は、１水平走査期間を２分
割した期間毎に変化するとともに、１水平走査期間の中
間点毎にその極性が切り換わり、例えば、図７（ｂ）に
示す波形となる。

【００５４】１つのＤ／Ａ変換器１３の出力端子と２つ
のパッドＰａ，Ｐｂとの間には、時分割スイッチ４１が
接続されている。詳述すると、各時分割スイッチ４１
は、隣合う奇数番目のパッド（以下、奇数パッドとい
う）Ｐａと偶数番目のパッド（以下、偶数パッド）Ｐｂ
とからなる各一対のパッドＰａ，Ｐｂと、各Ｄ／Ａ変換
器１３の出力端子との間にそれぞれ接続されている。

【００５５】時分割スイッチ４１は、前記デジタル部３
７から出力される前記時分割制御信号Ｊに基づいて、Ｄ
／Ａ変換器１３の出力端子と接続されるパッドＰａ，Ｐ
ｂを切り換える。詳述すると、時分割スイッチ４１は、
時分割制御信号Ｊの立ち上がりに基づいて、Ｄ／Ａ変換
器１３の出力端子と奇数パッドＰａとを接続し、時分割
制御信号Ｊの立ち下がりに基づいて、Ｄ／Ａ変換器１３
の出力端子と偶数パッドＰｂとを接続する。従って、図
７（ａ），（ｂ）に示すように、時分割制御信号ＪがＨ
レベルのとき（図中、Ｋ１，Ｋ３の期間）、Ｄ／Ａ変換
器１３から出力されるセグメント電圧Ｖs は奇数パッド
Ｐａに供給され、時分割制御信号ＪがＬレベルのとき
（図中、Ｋ２，Ｋ４の期間）、セグメント電圧Ｖs は偶
数パッドＰｂに供給される。このことから、前記各奇数
パッドＰａには、１水平走査期間毎に＋極性と−極性の
セグメント電圧Ｖs が交互に印加される。又、各偶数パ
ッドＰｂには、奇数パッドＰａに印加するセグメント電
圧Ｖs と逆極性のセグメント電圧Ｖs が印加される。

【００５６】各パッドＰａ，Ｐｂには、前記データ線Ｄ
１，Ｄ２・・・がそれぞれ接続される。これによりセグ
メント電圧Ｖs は、データ線Ｄを介して液晶表示パネル
３２の画素セルＧＣに供給される。画素セル３２は、コ
モン電圧Ｖcom とセグメント電圧Ｖs の電位の差Ｖｌに
基づいて表示レベル（明暗）を変化させる。

【００５７】ここで、前記時分割信号生成回路を図５及
び図６に従って説明する。図５に示すように、各時分割
駆動制御回路３９は、各ＩＣチップ３６ａ〜３６ｅの内
部配線Ｌにそれぞれ接続され、その各内部配線Ｌは、各
ＩＣチップ３６ａ〜３６ｅ間の外部配線４２を介して接
続されている。

【００５８】図６に示すように、時分割駆動制御回路３
９は、ＣＭＯＳ形の転送ゲート４３及び３つのインバー
タ回路４４〜４６を含む。インバータ回路４４には、前
記シフトレジスタ（図示略）にて転送されるラッチ制御
パルス信号（スタートパルス信号）ＳＴが入力され、イ
ンバータ回路４４の出力端子は転送ゲート４３を介して
前記内部配線Ｌに接続されている。内部配線Ｌはインバ
ータ回路４５を介して前記制御回路４０に接続される。

【００５９】転送ゲート４３を構成するＰチャネルＭＯ
ＳトランジスタのゲートにはＩＣチップ３６ｃの外部端
子４７が接続され、ＮチャネルＭＯＳトランジスタのゲ
ートにはインバータ回路４６を介して同外部端子４７が
接続される。外部端子４７は、図６に示すように、高電
位側ヒューズ４８を介して高電位側電源Ｖccに接続され
るとともに、低電位側ヒューズ４９を介して低電位側電
源Ｖssに接続される。

【００６０】前記直列に接続されたＩＣチップ３６ａ〜
３６ｅの内の中央に接続されたＩＣチップ３６ｃにおい
て、前記外部端子４７には、前記高電位側ヒューズ４８
が切断されることにより、低電位側電源Ｖssが入力され
る。即ち、ＩＣチップ３６ｃにおける転送ゲート４３
は、導通状態に固定されている。

【００６１】従って、ＩＣチップ３６ｃにおける時分割
駆動制御回路３９は、該ＩＣチップ３６ｃのシフトレジ
スタの入力端子に前記ラッチ制御パルス信号が入力され
るタイミングに基づいて、外部配線４２にタイミング信
号Ｔを出力する。又、このとき、タイミング信号Ｔは、
インバータ回路４５を介して制御回路４０に出力され、
制御回路４０では該タイミング信号Ｔバーに基づいて前
記時分割制御信号Ｊが生成される。尚、本実施の形態で
は、ラッチ制御パルス信号はＩＣチップ３６ａ〜３６ｅ
のシフトレジスタにより順次伝達される。そして、その
ラッチ制御パルス信号がＩＣチップ３６ｃのシフトレジ
スタの入力端子に入力されるときが、１水平走査期間の
中間点であるため、ＩＣチップ３６ｃを所定のＩＣチッ
プとして、その転送ゲート４３を導通状態に固定してい
る。

【００６２】前記ＩＣチップ３６ａ〜３６ｅの内の中間
以外のＩＣチップ３６ａ，３６ｂ，３６ｄ，３６ｅにお
いて、前記外部端子４７には、前記低電位側ヒューズ４
９が切断されることにより、高電位側電源Ｖccが入力さ
れる。即ち、ＩＣチップ３６ａ，３６ｂ，３６ｄ，３６
ｅにおける転送ゲート４３は、非導通状態に固定されて
いる。

【００６３】従って、ＩＣチップ３６ａ，３６ｂ，３６
ｄ，３６ｅにおける時分割駆動制御回路３９には、ＩＣ
チップ３６ｃにおける時分割駆動制御回路３９から外部
配線４２を介してタイミング信号Ｔが入力される。そし
て、そのタイミング信号Ｔは、インバータ回路４５を介
して制御回路４０に出力され、制御回路４０では該タイ
ミング信号Ｔバーに基づいて前記時分割制御信号Ｊが生
成される。このようにして、ＩＣチップ３６ａ，３６
ｂ，３６ｄ，３６ｅの時分割スイッチ４１は、基準とす
るＩＣチップ３６ｃの時分割スイッチ４１と同期動作さ
れる。

【００６４】前記第１の実施の形態では、以下の効果を
奏する。 （１）時分割スイッチ４１は１水平走査期間を２分割し
た期間毎の時分割制御信号Ｊに基づいて、Ｄ／Ａ変換器
１３の出力端子と接続されるパッドＰａ，Ｐｂを切り換
える。これにより、１水平走査期間内に１つのＤ／Ａ変
換器１３から２つのパッドＰａ，Ｐｂにそれぞれセグメ
ント電圧Ｖs が供給される。従って、Ｄ／Ａ変換器１３
の数は、パッドＰａ，Ｐｂの数の半分の数しか必要とし
ない。その結果、Ｄ／Ａ変換器１３が占める総回路面積
を縮小することができる。よって、ＩＣチップ３６ａ〜
３６ｅの数を増加させることなく、液晶表示パネルの画
素数を増加させることができる。又、ＩＣチップ３６ａ
〜３６ｅのチップサイズを大型化することなく、液晶表
示パネルの画素数を増加させることができる。

【００６５】（２）データドライバ３４のＩＣチップ３
６ａ〜３６ｅには、時分割制御信号Ｊを生成する時分割
信号生成回路が備えられる。これにより、時分割制御信
号Ｊを生成する回路を外部に設ける必要がない。

【００６６】（３）時分割制御信号Ｊは、データドライ
バ３４に１水平走査期間毎に入力されるラッチ制御パル
ス信号に基づいて生成される。これにより、時分割制御
信号Ｊを容易にかつ精度良く生成することができる。

【００６７】（４）時分割制御信号ＪはＩＣチップ３６
ｃにおけるシフトレジスタの入力端子にラッチ制御パル
ス信号が入力されるタイミングに基づいて生成される。
これにより、一般的に全ＩＣチップ３６ａ〜３６ｅを同
期動作させるためのタイミング信号を生成するカウンタ
等により構成される回路を必要とせず、時分割制御信号
Ｊを容易にかつ精度良く生成することができる。このこ
とは、ＩＣチップ３６ａ〜３６ｅ以外のＩＣチップの必
要性を無くし、データドライバ３４の回路構成を簡単に
する。

【００６８】（５）時分割制御信号Ｊは、複数のＩＣチ
ップ３６ａ〜３６ｅの内のＩＣチップ３６ｃから出力さ
れるタイミング信号Ｔに基づいて生成される。これによ
り、ＩＣチップ３６ｃでの時分割制御信号Ｊのタイミン
グが他のＩＣチップ３６ａ，３６ｂ，３６ｄ，３６ｅで
の時分割制御信号Ｊのそれと精度良く一致する。

【００６９】（６）タイミング信号Ｔは、ＩＣチップ３
６ｃから隣合うＩＣチップ３６ｂ，３６ｄに、それぞれ
接続された各外部配線４２を介して供給され、ＩＣチッ
プ３６ｂ，３６ｄから隣合うＩＣチップ３６ａ，３６ｅ
に、それぞれ接続された各外部配線４２を介して供給さ
れる。そして、複数のＩＣチップ３６ａ〜３６ｅは直線
的に並べられることから、各外部配線４２を短く形成す
ることができ、ＩＣチップ３６ａからＩＣチップ３６ｅ
まで延びる共通配線を形成するのに比べて、外部に形成
される総配線を短くすることができる。

【００７０】（７）タイミング信号Ｔは、ＩＣチップ３
６ｃにおける時分割設定回路３９の転送ゲート４３が導
通状態に固定されることにより、ＩＣチップ３６ｃに供
給されるラッチ制御パルス信号のタイミングで出力され
る。即ち、ＩＣチップ３６ａ〜３６ｅの内のどれかの転
送ゲート４３を導通状態に固定することにより、タイミ
ング信号Ｔを出力するタイミングを設定することができ
る。そして、転送ゲート４３は、ＩＣチップ３６ａ〜３
６ｅの外部の高電位側ヒューズ４８を切断することによ
り導通状態に固定することができるので、各ＩＣチップ
３６ａ〜３６ｅを同一構成の時分割設定回路３９を備え
たＩＣチップとすることができる。従って、ＩＣチップ
３６ａ〜３６ｅの開発・製造コスト及び管理コスト等が
低減される。

【００７１】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図８に従って説明する。尚、
本実施の形態では、第１の実施の形態と比べてＩＣチッ
プ３６ｆに特徴があるため、第１の実施の形態と同様の
構成については同一の符号を付してその説明を一部省略
する。

【００７２】図８は、１つのＩＣチップ３６ｆに搭載さ
れるデータドライバ３４の一部のブロック回路図を示
す。ＩＣチップ３６ｆは、デジタル部５０、複数の第１
及び第２Ｄ／Ａ変換器１３H ，１３L 、複数の第１及び
第２中間端子Ｍa1，Ｍa2，Ｍb1，Ｍb2及び複数の第１〜
第４パッドＰ１〜Ｐ４を含む。デジタル部５０は、複数
の第１〜第４ラッチ回路５１ａ〜５１ｄ、図示しないシ
フトレジスタ及び図示しない時分割信号生成回路を含
む。又、時分割信号生成回路は、時分割設定回路として
の時分割駆動制御回路（図５，図６参照）３９及び制御
回路４０を含む。第１〜第４ラッチ回路５１ａ〜５１ｄ
は、第１及び第２Ｄ／Ａ変換器１３H ，１３L に対して
一組設けられている。尚、図８では、図が煩雑になって
見にくくなるのを防ぐために、第１〜第４ラッチ回路５
１ａ〜５１ｄを一組のみ図示している。第１〜第４ラッ
チ回路５１ａ〜５１ｄは、シフトレジスタから入力され
るラッチ制御パルス信号に基づいて、外部から供給され
る画像信号ＤＤをそれぞれラッチする。一組の第１〜第
４ラッチ回路５１ａ〜５１ｄは、前記時分割制御信号Ｊ
に基づいて、それぞれラッチした各第１〜第４パッドＰ
１〜Ｐ４に対応する各第１〜第４ラッチ信号を、それぞ
れ画像信号Ｖd として第１及び第２Ｄ／Ａ変換器１３H
，１３L に出力する。

【００７３】詳述すると、一組の第１〜第４ラッチ回路
５１ａ〜５１ｄは、第１の１水平走査期間内において、
第１ラッチ回路５１ａが第１Ｄ／Ａ変換器１３H に第１
ラッチ信号を出力するとともに、第２ラッチ回路５１ｂ
が第２Ｄ／Ａ変換器１３L に第２ラッチ信号を出力し、
次に第３ラッチ回路５１ｃが第１Ｄ／Ａ変換器１３Hに
第３ラッチ信号を出力するとともに、第４ラッチ回路５
１ｄが第２Ｄ／Ａ変換器１３L に第４ラッチ信号を出力
する。そして、その第１〜第４ラッチ回路５１ａ〜５１
ｄは、次の第２の１水平走査期間内において、第２ラッ
チ回路５１ｂが第１Ｄ／Ａ変換器１３H に第２ラッチ信
号を出力するとともに、第１ラッチ回路５１ａが第２Ｄ
／Ａ変換器１３L に第１ラッチ信号を出力し、次に第４
ラッチ回路５１ｄが第１Ｄ／Ａ変換器１３H に第４ラッ
チ信号を出力するとともに、第３ラッチ回路５１ｃが第
２Ｄ／Ａ変換器１３L に第３ラッチ信号を出力する。そ
して、第１〜第４ラッチ回路５１ａ〜５１ｄは、上記第
１及び第２の１水平走査期間を繰り返す。

【００７４】従って、第１及び第２の１水平走査期間か
らなる２水平走査期間内において、第１Ｄ／Ａ変換器１
３H には、第１ラッチ信号、第３ラッチ信号、第２ラッ
チ信号、第４ラッチ信号の順で画像信号Ｖd が入力され
る。又、第１及び第２の１水平走査期間からなる２水平
走査期間内において、第２Ｄ／Ａ変換器１３L には、第
２ラッチ信号、第４ラッチ信号、第１ラッチ信号、第３
ラッチ信号の順で画像信号Ｖd が入力される。

【００７５】各第１Ｄ／Ａ変換器１３H には、前記画像
信号Ｖd と＋極性の階調電圧Ｖ65〜Ｖ128 が入力され、
各第２Ｄ／Ａ変換器１３L には前記画像信号Ｖd と−極
性の階調電圧Ｖ1 〜Ｖ64が入力される。各第１Ｄ／Ａ変
換器１３H は画像信号Ｖｄに基づいて、＋極性の階調電
圧Ｖ65〜Ｖ128 のうち１つをセグメント電圧Ｖs として
出力する。各第２Ｄ／Ａ変換器１３L は画像信号Ｖｄに
基づいて、−極性の階調電圧Ｖ1 〜Ｖ64のうち１つをセ
グメント電圧Ｖs として出力する。

【００７６】１つの第１Ｄ／Ａ変換器１３H の出力端子
と２つの第１中間端子Ｍa1，Ｍa2との間には、第１時分
割スイッチ４１ａがそれぞれ接続されている。又、１つ
の第２Ｄ／Ａ変換器１３L の出力端子と２つの第２中間
端子Ｍb1，Ｍb2との間には、第２時分割スイッチ４１ｂ
がそれぞれ接続されている。

【００７７】第１及び第２時分割スイッチ４１ａ，４１
ｂは、前記デジタル部５０から出力される前記時分割制
御信号Ｊに基づいて、第１Ｄ／Ａ変換器１３H の出力端
子と接続される第１中間端子Ｍa1，Ｍa2を切り換えると
ともに、第２Ｄ／Ａ変換器１３L の出力端子と接続され
る第２中間端子Ｍb1，Ｍb2を切り換える。詳述すると、
第１時分割スイッチ４１ａは、時分割制御信号Ｊの立ち
上がりに基づいて、第１Ｄ／Ａ変換器１３H の出力端子
と第１中間端子Ｍa1とを接続し、時分割制御信号Ｊの立
ち下がりに基づいて、第１Ｄ／Ａ変換器１３H の出力端
子と第１中間端子Ｍa2とを接続する。第２時分割スイッ
チ４１ｂは、時分割制御信号Ｊの立ち上がりに基づい
て、第２Ｄ／Ａ変換器１３L の出力端子と第２中間端子
Ｍb1とを接続し、時分割制御信号Ｊの立ち下がりに基づ
いて、第２Ｄ／Ａ変換器１３L の出力端子と第２中間端
子Ｍb2とを接続する。

【００７８】前記第１中間端子Ｍa1と第１及び第２パッ
ドＰ１，Ｐ２との間、前記第１中間端子Ｍa2と第３及び
第４パッドＰ３，Ｐ４との間、前記第２中間端子Ｍb1と
第１及び第２パッドＰ１，Ｐ２との間、及び前記第２中
間端子Ｍb2と第３及び第４パッドＰ３，Ｐ４との間に
は、極性切替スイッチ５２がそれぞれ接続されている。

【００７９】前記極性切替スイッチ５２は、前記デジタ
ル部５０から出力される極性切替信号ＦＡに基づいて、
１水平走査線毎に各第１及び第２中間端子Ｍa1，Ｍa2，
Ｍb1，Ｍb2と接続される第１〜第４パッドＰ１〜Ｐ４を
切り換える。詳述すると、極性切替スイッチ５２は、前
記奇数番目の１水平走査期間で、第１中間端子Ｍa1と第
１パッドＰ１、第１中間端子Ｍa2と第３パッドＰ３、第
２中間端子Ｍb1と第２パッドＰ２、第２中間端子Ｍb2と
第４パッドＰ４をそれぞれ接続する。又、極性切替スイ
ッチ５２は、前記偶数番目の１水平走査期間で、第１中
間端子Ｍa1と第２パッドＰ２、第１中間端子Ｍa2と第４
パッドＰ４、第２中間端子Ｍb1と第１パッドＰ１、第２
中間端子Ｍb2と第３パッドＰ３をそれぞれ接続する。

【００８０】これにより、このＩＣチップ３６ｆでは、
前記奇数番目の１水平走査期間内に、第１Ｄ／Ａ変換器
１３H から第１及び第３パッドＰ１，Ｐ３に＋極性のセ
グメント電圧Ｖs が出力されるとともに、第２Ｄ／Ａ変
換器１３L から第２及び第４パッドＰ２，Ｐ４に−極性
のセグメント電圧Ｖs が出力される。又、前記偶数番目
の１水平走査期間内に、第１Ｄ／Ａ変換器１３H から第
２及び第４パッドＰ２，Ｐ４に＋極性のセグメント電圧
Ｖs が出力されるとともに、第２Ｄ／Ａ変換器１３L か
ら第１及び第３パッドＰ１，Ｐ３に−極性のセグメント
電圧Ｖs が出力される。尚、本実施の形態では、第１及
び第２時分割スイッチ４１ａ，４１ｂと極性切替スイッ
チ５２がスイッチ部を構成し、時分割制御信号Ｊと極性
切替信号ＦＡが切換制御信号を構成する。

【００８１】前記各第１〜第４パッドＰ１〜Ｐ４には、
前記データ線Ｄがそれぞれ接続される。これによりセグ
メント電圧Ｖs は、データ線Ｄを介して前記液晶表示パ
ネル３２の画素セルＧＣに供給される。画素セル３２
は、コモン電圧Ｖcom とセグメント電圧Ｖs の電位の差
に基づいて表示レベル（明暗）を変化させる。

【００８２】前記第２の実施の形態では、以下の効果を
奏する。 （１）第１及び第２時分割スイッチ４１ａ，４１ｂは１
水平走査期間を２分割した期間毎の時分割制御信号Ｊに
基づいて、第１Ｄ／Ａ変換器１３H の出力端子と接続さ
れる第１中間端子Ｍa1，Ｍa2を切り換えるとともに、第
２Ｄ／Ａ変換器１３L の出力端子と接続される第２中間
端子Ｍb1，Ｍb2を切り換える。これにより、１水平走査
期間内に一対の第１及び第２Ｄ／Ａ変換器１３H ，１３
L から第１〜第４パッドＰ１〜Ｐ４にそれぞれセグメン
ト電圧Ｖs が供給される。従って、第１及び第２Ｄ／Ａ
変換器１３H ，１３L の数は、第１〜第４パッドＰ１〜
Ｐ４の数の半分の数しか必要としない。その結果、第１
及び第２Ｄ／Ａ変換器１３H ，１３L が占める総回路面
積を縮小することができる。よって、ＩＣチップ３６ｆ
の数を増加させることなく、液晶表示パネルの画素数を
増加させることができる。又、ＩＣチップ３６ｆのチッ
プサイズを大型化することなく、液晶表示パネルの画素
数を増加させることができる。

【００８３】（２）第１Ｄ／Ａ変換器１３H は、＋極性
の階調電圧Ｖ65〜Ｖ128 のうち１つを選択して出力し、
第２Ｄ／Ａ変換器１３L は、−極性の階調電圧Ｖ1 〜Ｖ
64のうち１つを選択して出力するＤ／Ａ変換器である。
これにより、第１及び第２Ｄ／Ａ変換器１３H ，１３L
の構成は、階調電圧Ｖ1 〜Ｖ128 のうち１つを選択して
出力する第１の実施の形態のＤ／Ａ変換器１３に比べ
て、簡単なものとなる。従って、第１及び第２Ｄ／Ａ変
換器１３H ，１３L が占める総回路面積を第１の実施の
形態に比べてさらに縮小することができる。

【００８４】（３）各第１Ｄ／Ａ変換器１３H は、＋極
性の階調電圧Ｖ65〜Ｖ128 のうち１つをセグメント電圧
Ｖs として出力し、各第２Ｄ／Ａ変換器１３L は、−極
性の階調電圧Ｖ1 〜Ｖ64のうち１つをセグメント電圧Ｖ
s として出力する。そして、第１及び第２Ｄ／Ａ変換器
１３H ，１３L の＋極性と−極性の各セグメント電圧Ｖ
s は、磁性切替スイッチ５２により、１水平走査期間毎
に各第１〜第４パッドＰ１〜Ｐ４に交互に供給される。
これにより、１つのＤ／Ａ変換器で＋極性のセグメント
電圧Ｖs と−極性のセグメント電圧Ｖs を交互に出力す
るのに比べて、１水平走査期間毎におけるコモン電圧Ｖ
com とセグメント電圧Ｖs の電位の差が安定し、画面の
ちらつき、所謂フリッカが防止される。

【００８５】上記実施の形態は、以下のように変更して
もよい。 ・上記第１の実施の形態におけるデータドライバ３４の
ＩＣチップ３６ａ〜３６ｅでは、各時分割スイッチ４１
を隣合う奇数パッドＰａと偶数パッドＰｂとからなる一
対のパッドＰａ，Ｐｂと、Ｄ／Ａ変換器１３との間にそ
れぞれ接続したが、各時分割スイッチ４１を隣合わない
一対のパッドと、Ｄ／Ａ変換器１３との間にそれぞれ接
続したＩＣチップとしてもよい。

【００８６】例えば、図９に示すように、カラー液晶表
示パネルを駆動するデータドライバのＩＣチップ３６ｇ
に変更して実施してもよい。このＩＣチップ３６ｇは、
カラー液晶表示パネルの画素が表示する色（レッド、グ
リーン、ブルー）毎にまとめられる３つの群（レッド
用、グリーン用、ブルー用）のパッドＰR ，ＰG ，ＰB
を持つ。パッドＰR ，ＰG ，ＰB は、レッド用のパッド
ＰR 、グリーン用のパッドＰG 、ブルー用のパッドＰB
の順に繰り返して配置される。

【００８７】デジタル部６０は、前記色（レッド、グリ
ーン、ブルー）毎に対応した３系統の図示しないシフト
レジスタ及びラッチ回路６１R ，６１G ，６１B を含
む。尚、図９では、図が煩雑になって見にくくなるのを
防ぐために、３系統のラッチ回路６１R ，６１G ，６１
B をそれぞれ一対づつのみ図示している。

【００８８】ＩＣチップ３６ｇは、前記色（レッド、グ
リーン、ブルー）毎に対応した３系統（レッド用、グリ
ーン用、ブルー用）のＤ／Ａ変換器１３R ，１３G ，１
３Bを持つ。

【００８９】前記時分割スイッチ４１は、レッド用のＤ
／Ａ変換器１３R の出力端子と２つのレッド用のパッド
ＰR との間に接続される。又、時分割スイッチ４１は、
グリーン用のＤ／Ａ変換器１３G の出力端子と２つのグ
リーン用のパッドＰG との間に接続される。さらに、時
分割スイッチ４１は、ブルー用のＤ／Ａ変換器１３Bの
出力端子と２つのブルー用のパッドＰB との間に接続さ
れる。

【００９０】このように構成されたＩＣチップ３６ｇで
は、前記時分割制御信号Ｊに基づいて、Ｄ／Ａ変換器１
３R の出力端子に接続された時分割スイッチ４１が該出
力端子と接続されるパッドＰR を切り換えるとともに、
Ｄ／Ａ変換器１３G の出力端子に接続された時分割スイ
ッチ４１が該出力端子と接続されるパッドＰG を切り換
えるとともに、Ｄ／Ａ変換器１３B の出力端子に接続さ
れた時分割スイッチ４１が該出力端子と接続されるパッ
ドＰB を切り換える。

【００９１】これにより、１水平走査期間内に各Ｄ／Ａ
変換器１３R ，１３G ，１３B から同じ群の２つのパッ
ドＰR ，ＰG ，ＰB にそれぞれセグメント電圧Ｖs が供
給される。従って、Ｄ／Ａ変換器１３R ，１３G ，１３
B の数は、パッドＰR ，ＰG，ＰB の数の半分の数しか
必要としない。その結果、Ｄ／Ａ変換器１３R ，１３G
，１３B が占める総回路面積を縮小することができ
る。

【００９２】又、前記３種類のラッチ回路６１R ，６１
G ，６１B とＤ／Ａ変換器１３R ，１３G ，１３B とを
対応する色毎に接続すればよいため、その配線パターン
が簡単になる。

【００９３】尚、上記第２の実施の形態におけるＩＣチ
ップ３６ｆにおいても、各一組の第１〜第４パッドＰ１
〜Ｐ４をそれぞれレッド用のパッドＰR 、グリーン用の
パッドＰG 、ブルー用のパッドＰB の位置にそれぞれ配
置すれば、同様にカラー液晶表示パネルを駆動すること
ができる。

【００９４】・上記各実施の形態では、各時分割スイッ
チ４１，４１ａ，４１ｂは、それぞれ２つのパッドＰ
ａ，Ｐｂ又は２つの中間端子Ｍa1，Ｍa2，Ｍb1，Ｍb2に
接続したが、その個数は２以上であればいくつとしても
よい。このように例えば、時分割スイッチ４１を３つの
パッドに接続した場合、前記時分割制御信号Ｊも１水平
走査期間を３で分割した期間毎の時分割制御信号とする
必要がある。このようにすると、Ｄ／Ａ変換器１３の数
を、パッドの数の３分の１の数とすることができる。

【００９５】・上記各実施の形態では、ＩＣチップ３６
ａ〜３６ｇには、時分割制御信号Ｊを生成する時分割信
号生成回路が備えられるとしたが、時分割制御信号Ｊは
外部から供給される信号としてもよい。このようにして
も、各Ｄ／Ａ変換器１３，１３H ，１３L ，１３R ，１
３G ，１３B が占める総回路面積を縮小することができ
る。

【００９６】・上記各実施の形態では、時分割制御信号
Ｊは所定の位置の（ＩＣチップ３６ｃ）のシフトレジス
タにラッチ制御パルス信号が供給されるタイミングに基
づいて生成されるとしたが、１水平走査期間を２分割し
た期間毎の時分割制御信号Ｊが生成できれば、例えば、
ＩＣチップ３６ａのシフトレジスタにラッチ制御パルス
信号が入力されたときから所定のクロックパルス数をカ
ウントするカウンタ等を使用して生成してもよい。

【００９７】・上記各実施の形態では、時分割制御信号
Ｊは、複数のＩＣチップ３６ａ〜３６ｇの内の所定のＩ
Ｃチップ（３６ｃ）から出力されるタイミング信号Ｔに
基づいて生成されるとしたが、各ＩＣチップ３６ａ〜３
６ｇ内でカウンタ等を使用してそれぞれ生成してもよ
い。

【００９８】・上記各実施の形態では、各ＩＣチップ３
６ａ〜３６ｇは同様の時分割設定回路３８を備えるとし
たが、所定の位置のＩＣチップ（３６ｃ）のみ該シフト
レジスタにラッチ制御パルス信号が入力されるタイミン
グを検出できればよいため、他のＩＣチップは、転送ゲ
ート４１等を備えた時分割設定回路３８でなくてもよ
い。

【００９９】・上記第１の実施の形態では、ラッチ制御
パルス信号がＩＣチップ３６ｃにおけるシフトレジスタ
の入力端子に入力されるときが、１水平走査期間の中間
点であるため、ＩＣチップ３６ｃを所定のＩＣチップと
して、その転送ゲート４３を導通状態に固定したが、１
水平走査期間の中間点となるタイミングに応じて、ＩＣ
チップ３６ｂやＩＣチップ３６ｄ等を所定のＩＣチップ
として、その転送ゲート４３を導通状態に固定してもよ
い。

【０１００】・上記第１の実施の形態では、データドラ
イバ３４は５個のＩＣチップ３６ａ〜３６ｅを備えると
したが、４個以下、又は６個以上のＩＣチップを備える
データドライバとしてもよい。例えば８個のＩＣチップ
を備えるデータドライバとした場合、１水平走査期間の
中間点となるタイミングに応じて、例えば５段目に備え
られるＩＣチップを所定のＩＣチップとしてその転送ゲ
ート４３を導通状態に固定する等の変更が必要となる。

【０１０１】・上記各実施形態において、データドライ
バ３４を液晶表示パネル３２に一体形成した、所謂ドラ
イバ一体型の液晶表示パネルに具体化して実施しても良
い。 ・上記各実施の形態では、液晶表示パネル３２を備えた
液晶表示装置に具体化したが、例えばプラズマ表示パネ
ル（ＰＤＰ）やエレクトロルミネセンス（ＥＬ）等を備
えた他の表示装置に具体化してもよい。

【０１０２】

【発明の効果】以上詳述したように、本発明によれば、
１つの画素セルを駆動するための回路の占有面積を小さ
くすることができる表示パネルの駆動回路及び表示装置
を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 第１の実施の形態の液晶表示パネルのブロッ
ク回路図。

【図３】 第１の実施の形態のＩＣチップを示すブロッ
ク回路図。

【図４】 データドライバのＩＣチップを示す説明図。

【図５】 時分割駆動制御回路を示す説明図。

【図６】 時分割駆動制御回路を示す回路図。

【図７】 （ａ）時分割制御信号の波形図。（ｂ）第１
の実施の形態のセグメント電圧の波形図。

【図８】 第２の実施の形態のＩＣチップを示すブロッ
ク回路図。

【図９】 別のＩＣチップを示すブロック回路図。

【図１０】 従来のＩＣチップを示すブロック回路図。

【図１１】 （ａ）従来のセグメント電圧の波形図。
（ｂ）同じく、従来のセグメント電圧の波形図。

【符号の説明】

１ Ｄ／Ａ変換器 ４１ 時分割スイッチ Ｐ 外部出力端子（パッド） Ｄ データ線 Ｖd 画像信号 Ｖs 表示電圧（セグメント電圧） Ｊ 時分割制御信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C006 AA22 AF83 BB16 BC12 BF03 BF04 BF24 FA43 FA52 5C058 AA06 AB01 BA01 5C080 AA05 AA06 AA10 BB05 CC03 DD07 DD22 DD27 EE29 EE30 FF11 JJ02 JJ04

Claims (14)

【特許請求の範囲】
1. 【請求項１】 表示パネルのデータ線に接続される複数
   の外部出力端子と、 前記外部出力端子よりも少ない数で設けられ、入力され
   た画像信号に基づいて、表示電圧を出力するＤ／Ａ変換
   器と、 前記Ｄ／Ａ変換器と前記外部出力端子との間に接続さ
   れ、時分割制御信号に基づいて、１つのＤ／Ａ変換器の
   出力を複数の前記外部出力端子に対して時分割出力する
   時分割スイッチとを備えた表示パネルの駆動回路。
2. 【請求項２】 請求項１に記載の表示パネルの駆動回路
   において、 前記外部出力端子の数は、表示パネルの１水平走査期間
   に相当する画素に対応した数である表示パネルの駆動回
   路。
3. 【請求項３】 請求項１又は２に記載の表示パネルの駆
   動回路において、 前記外部出力端子は、表示する色毎にまとめられる複数
   の群からなり、 前記１つのＤ／Ａ変換器に前記時分割スイッチを介して
   接続される外部出力端子は、１つの群の外部出力端子で
   ある液晶パネルの駆動回路。
4. 【請求項４】 表示パネルのデータ線に接続される少な
   くとも４つの外部出力端子と、 前記各外部出力端子に対応する各画像信号に基づいて生
   成したコモン電圧よりも高い正極性の表示電圧を出力す
   る第１Ｄ／Ａ変換器と、 前記各外部出力端子に対応する各画像信号に基づいて生
   成したコモン電圧よりも低い負極性の表示電圧を出力す
   る第２Ｄ／Ａ変換器とを備え、 第１，第２Ｄ／Ａ変換器は、前記外部出力端子の数より
   も少ない数で設けられ、 前記第１及び第２Ｄ／Ａ変換器の両出力端子と、前記少
   なくとも４つの外部出力端子との間に接続され、切換制
   御信号に基づいて、前記各外部出力端子を順次前記第１
   又は第２Ｄ／Ａ変換器の出力端子に接続して、１水平走
   査期間内に第１及び第２Ｄ／Ａ変換器から隣合う各外部
   出力端子に異なる極性の表示電圧を順次供給させるとと
   もに、１水平走査期間毎に、前記各外部出力端子に異な
   る極性の表示電圧を順次供給させるスイッチ部を備えた
   表示パネルの駆動回路。
5. 【請求項５】 請求項４に記載の表示パネルの駆動回路
   において、 前記スイッチ部は、 前記第１Ｄ／Ａ変換器の出力端子と複数の第１中間端子
   との間に接続され、前記切換制御信号が有する時分割制
   御信号に基づいて、１水平走査期間内に前記第１中間端
   子を順次前記第１Ｄ／Ａ変換器の出力端子に接続する第
   １時分割スイッチと、 前記第２Ｄ／Ａ変換器の出力端子と複数の第２中間端子
   との間に接続され、前記時分割制御信号に基づいて、１
   水平走査期間内に前記第２中間端子を順次前記第２Ｄ／
   Ａ変換器の出力端子に接続する第２時分割スイッチと、 前記少なくとも４つの第１及び第２中間端子と前記少な
   くとも４つの外部出力端子との間に接続され、前記切換
   制御信号が有する極性切換信号に基づいて、１水平走査
   期間毎に前記外部出力端子を前記第１及び第２中間端子
   に交互に接続する極性切換スイッチとからなる表示パネ
   ルの駆動回路。
6. 【請求項６】 請求項４又は５に記載の表示パネルの駆
   動回路において、 前記外部出力端子は、表示する色毎にまとめられる複数
   の群からなり、 前記一対の第１及び第２Ｄ／Ａ変換器の出力端子に前記
   スイッチ部を介して接続される外部出力端子は、１つの
   群の外部出力端子である表示パネルの駆動回路。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   表示パネルの駆動回路において、 更に、前記時分割制御信号を生成する時分割信号生成回
   路を備えた表示パネルの駆動回路。
8. 【請求項８】 請求項７に記載の表示パネルの駆動回路
   において、 更に、 １水平走査期間毎に入力されるラッチ制御パルス信号を
   順次伝達するシフトレジスタと、 前記ラッチ制御パルス信号に基づいて、前記画像信号を
   ラッチする複数のラッチ回路とを備え、 前記時分割信号生成回路は、前記ラッチ制御パルス信号
   に基づいてタイミング信号を生成し、該タイミング信号
   に基づいて１水平走査期間を前記外部出力端子に対応す
   る数で分割した期間のパルス幅を持つ前記時分割制御信
   号を生成するものである表示パネルの駆動回路。
9. 【請求項９】 請求項８に記載の表示パネルの駆動回路
   は、複数のＩＣチップが直列に接続されて構成され、 前記タイミング信号は、前記ＩＣチップの内の少なくと
   も１つから出力される表示パネルの駆動回路。
10. 【請求項１０】 請求項９に記載の表示パネルの駆動回
    路において、 前記各隣合うＩＣチップ間をそれぞれ外部配線を介して
    接続し、 前記各外部配線を介して、前記タイミング信号を該隣合
    うＩＣチップに供給する表示パネルの駆動回路。
11. 【請求項１１】 請求項９又は１０に記載の表示パネル
    の駆動回路において、 前記各ＩＣチップは、前記ラッチ制御パルス信号が入力
    される転送ゲートを有した時分割設定回路と、前記タイ
    ミング信号に基づいて前記時分割制御信号を生成する制
    御回路とをそれぞれ備え、 前記タイミング信号を出力するＩＣチップの時分割設定
    回路は、その転送ゲートがＩＣチップの外部から導通状
    態に固定されることにより、そのＩＣチップに前記ラッ
    チ制御パルス信号が伝達されるタイミングで前記タイミ
    ング信号を前記制御回路と他のＩＣチップに出力する表
    示パネルの駆動回路。
12. 【請求項１２】 請求項１１に記載の表示パネルの駆動
    回路において、 前記タイミング信号を出力するＩＣチップの他のＩＣチ
    ップの時分割設定回路は、その転送ゲートがＩＣチップ
    の外部から非導通状態に固定されることにより、入力さ
    れるタイミング信号を前記制御回路に出力する表示パネ
    ルの駆動回路。
13. 【請求項１３】 請求項１乃至１２のいずれか１項に記
    載の表示パネルの駆動回路において、 前記表示パネルは、液晶表示パネルである表示パネルの
    駆動回路。
14. 【請求項１４】 請求項１乃至１３のいずれか１項に記
    載の表示パネルの駆動回路を備えた表示装置。