JP2013126194A

JP2013126194A - タイミング制御装置および映像処理システム

Info

Publication number: JP2013126194A
Application number: JP2011275090A
Authority: JP
Inventors: Daisuke Kuroki; 大輔黒木; Shinichi Sunakawa; 伸一砂川; Kohei Murayama; 公平村山; Atsushi Date; 厚伊達
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2011-12-15
Filing date: 2011-12-15
Publication date: 2013-06-24
Anticipated expiration: 2031-12-15
Also published as: US20130155321A1; JP6027739B2; US8786778B2

Abstract

【課題】基準タイミングを生成するための外部モジュールを、映像処理ＬＳＩチップの外部に設けることなく、複数の映像処理ＬＳＩチップの動作を同期させて、一の映像を分割した映像処理を行うこと。
【解決手段】タイミング制御装置は、映像信号から入力タイミング信号を出力する抽出部と、抽出部から出力された入力タイミング信号を出力するか、もしくは、外部からの入力タイミング信号を入力するかを切り替える入力タイミング切替部と、抽出部から出力された入力タイミング信号に対して遅延情報を付加することが可能な入力タイミング遅延付加部と、入力タイミング信号から基準タイミング信号を生成する基準タイミング生成部と、基準タイミング信号を出力するか、もしくは、外部からの基準タイミング信号を入力するかを切り替える基準タイミング切替部と、基準タイミング信号から映像処理タイミング信号と出力タイミング信号とを生成する個別タイミング生成手段と、を備える。
【選択図】図１

Description

本発明は、タイミング制御装置および映像処理システムに関する。

デジタルテレビや液晶プロジェクターに代表される映像表示装置は、表示する映像信号を受け取り、映像処理後、表示デバイスに映像信号を出力する機能を内部に持つ。映像処理には、ノイズ除去処理、エッジ強調処理から、低解像度の映像をより高解像度の映像へ変換する超解像処理など、様々な映像処理があり、映像表示装置での差別化要因の一つとなっている。映像信号の出力に関しては、一般的なＶＥＳＡ規格に従った出力から、表示デバイス独自の信号フォーマットやタイミングまで様々なものがある。また、映像信号の受信、映像処理、映像信号の出力までの機能を１つの映像処理ＬＳＩチップに集約し、映像表示装置のコストダウンを行うことが一般的に行われている。

デジタルテレビやＰＣにおいては、ＦｕｌｌＨＤ（１９２０ｘ１０８０）や、ＷＵＸＧＡ（１９２０ｘ１２００）などが一般的な解像度である。しかし、４Ｋ２Ｋ（４０９６ｘ２１６０）やスーパーハイビジョン（７６８０ｘ４３２０）といったより高解像度表示デバイスが開発され、それら備えた映像表示装置が出始めている。高解像度映像における映像信号の受信、映像処理および映像信号の出力には、より広帯域な映像入出力インターフェースやメモリインターフェースを必要とし、また、演算量も増大するため、１つの映像処理ＬＳＩチップでは処理しきれない場合がある。

そこで、高解像度映像の受信、映像処理そして出力を行うために、映像を空間で分割して、分割した映像単位で映像の処理を行う方法がある。例えば、映像を左右半分に分割し、映像処理ＬＳＩチップを２つ並列に同期して動作させ、それぞれ分割された映像空間の映像信号を受信し、映像処理を行い、表示デバイスに映像信号を出力する方法がある。２つの映像処理ＬＳＩチップを並列で動作させる場合、表示デバイスへは同期させて映像信号を出力させる必要がある。そのため、２チップ構成では、映像処理ＬＳＩチップとは別に、基準タイミングとなる信号を作成するモジュールを設け、基準タイミング信号を２つの映像処理ＬＳＩチップへ配ることで、２つの映像処理ＬＳＩチップを同期して動作させている。図６は、その構成を示した図である。映像処理装置６０１は、映像信号の受信、映像処理、映像信号の出力の機能を映像処理ＬＳＩチップで実現したものである。映像処理ＬＳＩチップ６０２は、左側の映像であるＬ映像を受信し、基準タイミング生成モジュール６０４で生成した基準タイミング信号６０７に基づいて映像処理を行い、表示パネルへ映像信号としてＬ映像＋を出力する。同様に、映像処理ＬＳＩチップ６０３は、右側の映像であるＲ映像を受信し、基準タイミング生成モジュール６０４で生成した基準タイミング信号６０７に基づいて、映像処理を行い、表示パネルへ映像信号としてＲ映像＋を出力する。基準タイミング生成モジュール６０４は、Ｌ映像の入力同期信号６０５とＲ映像の入力同期信号６０６を受け取り、基準タイミング信号６０７を生成する。Ｌ映像の入力同期信号６０５とＲ映像の入力同期信号６０６の２つの同期信号のずれを吸収し、かつ、入出力間で映像フレームレートの変換、映像フレームの追い越し・抜けを考慮して、基準タイミング信号６０７を生成する。

特許文献１では、自らが映像信号を発生し出力する映像表示装置において、映像表示装置に内蔵する基準タイミング信号生成モジュールを、他の映像表示装置と共有することで、モジュールの追加を不要としている。

特開平１０−８４５１９号公報

しかしながら、入力される複数の映像信号から基準となるタイミング信号を生成するモジュールを設けることは、映像表示装置のコストアップとなる。２つに分割した映像信号をそれぞれに映像処理ＬＳＩチップへ入力する場合、入力する２つの映像信号が必ず同期しているとは限らない。基準となるタイミング信号を生成するモジュールは、２つの映像信号の同期信号を参照して、基準タイミング信号を生成する必要がある。特に、ＳＭＰＴＥ４２５（３Ｇ−ＳＤＩ）やＳＭＰＴＥ２９２Ｍ（ＨＤ−ＳＤＩ）のような映像信号において、同期信号は、データの中にタイミングコードとして埋め込まれている。そのため、基準タイミング信号を生成するモジュールは、データ信号を取り込むためのチップ端子数増加と、同期信号を抽出するためのデコード機能を持つ必要があり、さらなるコストアップの要因となる。

また、特許文献１の方法では、映像表示装置間の入力映像信号の遅延が考慮されていない。そのため、複数映像表示装置の構成において、厳密に映像信号の出力タイミングを合わせることは難しい。

上記課題を鑑み、本発明は基準タイミングを生成するための外部モジュールを、映像処理ＬＳＩチップの外部に設けることなく、映像処理ＬＳＩチップの動作タイミングを制御する技術を提供することを目的とする。

上記目的を達成する本発明の一つの側面に係るタイミング制御装置は、映像信号を受信する受信手段と、前記映像信号に対して映像処理を行う映像処理手段と、前記映像処理された映像信号を出力する出力手段と、を有する映像処理ＬＳＩチップに搭載されているタイミング制御装置であって、
前記受信手段で受信した前記映像信号から、当該映像信号を処理するタイミングを定めた情報を抽出し、当該情報から入力タイミング信号を生成し、出力する抽出手段と、
前記抽出手段から出力された前記入力タイミング信号を前記映像処理ＬＳＩチップから出力するか、もしくは、外部からの入力タイミング信号を入力するかを切り替える入力タイミング切替手段と、
前記抽出手段から出力された前記入力タイミング信号に対して、当該入力タイミング信号を遅延させるための遅延情報を付加することが可能な入力タイミング遅延付加手段と、
入力タイミング信号から前記映像処理ＬＳＩチップの動作の基準となる基準タイミング信号を生成する基準タイミング生成手段と、
前記基準タイミング信号を前記映像処理ＬＳＩチップから出力するか、もしくは、外部からの基準タイミング信号を入力するかを切り替える基準タイミング切替手段と、
基準タイミング信号から、前記映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、前記出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成する個別タイミング生成手段と、
を備えることを特徴とする。

上記の目的を達成する本発明の他の側面に係る映像処理システムは、複数の映像処理ＬＳＩチップの動作を同期させて、一の映像を分割した映像処理を並列に行う映像処理システムであって、
複数の映像処理ＬＳＩチップのそれぞれは、上記のタイミング制御装置を備え、
前記複数の映像処理ＬＳＩチップの動作を同期させるための基準タイミング信号を生成する一の映像処理ＬＳＩチップのタイミング制御装置では、
前記入力タイミング切替手段が、他の映像処理ＬＳＩチップからの入力タイミング信号を入力し、
前記基準タイミング生成手段が、前記他の映像処理ＬＳＩチップからの入力タイミング信号と、前記遅延情報が付加された入力タイミング信号とを用いて前記基準タイミング信号を生成し、
前記基準タイミング切替手段が、前記基準タイミング生成手段で生成された前記基準タイミング信号を前記他の映像処理ＬＳＩチップへ出力し、
基準タイミング遅延付加手段が、前記基準タイミング信号に対して、当該基準タイミングを遅延させるための遅延情報を付加し、
前記個別タイミング生成手段が、前記遅延情報が付加された基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成し、
前記一の映像処理ＬＳＩチップのタイミング制御装置で生成された前記基準タイミング信号を用いる前記他の映像処理ＬＳＩチップのタイミング制御装置では、
前記入力タイミング切替手段が、入力タイミング信号を前記一の映像処理ＬＳＩチップへ出力し、
前記基準タイミング切替手段が、前記一の映像処理ＬＳＩチップから前記基準タイミング信号を入力し、
前記個別タイミング生成手段が、前記基準タイミング切替手段を介して入力された前記基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成すること特徴とする。

本発明によれば、基準タイミングを生成するための外部モジュールを、映像処理ＬＳＩチップの外部に設けることなく、映像処理ＬＳＩチップの動作タイミングを制御することが可能になる。

本発明における映像処理ＬＳＩチップの全体構成を表す図。タイミング信号を説明する図。２つの映像処理ＬＳＩチップによる構成を説明する図。２チップ構成におけるタイミング信号を説明する図。映像処理ＬＳＩチップのクロック領域を説明する図。従来の高解像度映像を扱うシステム構成を説明する図。

（実施形態１）
図１〜図５を用いて実施形態１を説明する。図１は、本発明の実施形態１における映像処理ＬＳＩチップの全体構成を示す図である。映像処理ＬＳＩチップ１０１は、映像信号の受信、映像処理、映像信号の出力までの機能を１つに集約したＬＳＩチップである。映像処理ＬＳＩチップ１０１の内部に、映像受信部１０２、映像処理部１０３、映像出力部１０４を備える。映像受信部１０２は、２つの映像信号を受信することができる。１つの映像を２つに分割した映像信号を受信する場合と、２つの異なる映像を受信する場合とがある。映像処理部１０３は、映像受信部１０２から映像信号を受け取り、メモリ１０６を介して高画質化処理や出力パネルの特性に合わせた処理などの映像処理を行う。映像出力部１０４は、映像処理部１０３から映像信号を受け取り、パネル１０７（表示デバイス）のインターフェースプロトコルに従い、出力クロックに同期させて、パネル１０７へ映像信号を出力し、表示させる。

映像処理ＬＳＩチップ１０１は、更に、映像処理部１０３、映像出力部１０４の動作タイミングを生成するモジュールとして、タイミング生成部１０５を備える（タイミング制御装置）。タイミング生成部１０５（タイミング制御装置）は、映像処理ＬＳＩチップに搭載されており、基準タイミング生成部１０８と個別タイミング生成部１０９とを構成要素として備える。基準タイミング生成部１０８は、受信した映像信号のタイミングを基に、映像処理ＬＳＩチップ１０１の基本動作タイミングとなる基準タイミング信号１１２を生成する。個別タイミング生成部１０９は、基準タイミング信号１１２から、映像処理部１０３の動作タイミングとなる映像処理タイミング信号１１３と、映像出力部１０４の動作タイミングとなる出力タイミング信号１１４とを生成する。

映像受信部１０２はタイミング抽出部１１０を備える。タイミング抽出部１１０は、映像受信部１０２が受信した映像信号から、タイミング情報である垂直同期タイミングを抽出し、入力タイミング信号１１１として、タイミング生成部１０５（タイミング制御装置）へ送信する。映像受信部１０２は複数の映像信号（例えば、２つの映像信号）を受信することができ、映像受信部１０２のタイミング抽出部１１０は、複数の入力タイミング信号１１１（図１の場合は２つの入力タイミング信号）を抽出することができる。映像受信部１０２がデータ信号と、データ信号とは別に垂直同期信号とを受信する場合、タイミング抽出部１１０は垂直同期信号から入力タイミング信号１１１を生成する。ＳＭＰＴＥ４２５（３Ｇ−ＳＤＩ）やＳＭＰＴＥ２９２Ｍ（ＨＤ−ＳＤＩ）のような映像信号においては、垂直同期信号は、データの中にタイミングコードとして埋め込まれている。その場合、タイミング抽出部１１０は、データ信号をデコードし垂直同期信号を抽出してから、入力タイミング信号１１１を生成する。

また、映像処理ＬＳＩチップ１０１は、遅延付加部１１５、遅延付加部１１８、入出力切替部１１６（第１入出力切替部）、および入出力切替部１１７（第２入出力切替部）を備える。遅延付加部１１５は、タイミング抽出部１１０と基準タイミング生成部１０８との間に配置されており、入力タイミング信号１１１に対して、制御信号に基づいて遅延情報（以下、単に「遅延」ともいう）を付加することができる入力タイミング遅延付加部である。遅延付加部１１８は、個別タイミング生成部１０９の前段に配置され、基準タイミング信号１１２に対して、制御信号に基づいて遅延を付加することができる基準タイミング遅延付加部である。

入出力切替部１１６は、内部の入力タイミング信号を映像処理ＬＳＩチップのチップ端子から出力させるか、外部信号をチップ端子から入力し、基準タイミング生成部１０８へ入力タイミング信号として入力させるかを切り替える。入出力切替部１１６は、内部の入力タイミング信号または外部信号に基づく入力タイミング信号を切り替える入力タイミング切替部として機能する。入出力切替部１１６を介して入力された入力タイミング信号（外部信号）は、遅延付加部１１５を通らずに、基準タイミング生成部１０８へ入力される。入出力切替部１１７は、基準タイミング生成部１０８で生成された基準タイミング信号を映像処理ＬＳＩチップのチップ端子から出力させるか、外部信号をチップ端子から基準タイミング信号として入力させるかを切り替える。入出力切替部１１７は、基準タイミング生成部で生成された信号または外部信号に基づく信号を切り替える基準タイミング切替部として機能する。

セレクタ部１１９は、基準タイミング生成部１０８が生成した信号を使用するか、外部から入出力切替部１１７を介して入力された信号を使用するかを選択し、選択した信号を基準タイミング信号１１２として出力する。

さらに、映像処理ＬＳＩチップ１０１は、クロック載替部１２０（第１クロック載替部）、クロック載替部１２１（第２クロック載替部）を備える。

タイミング生成部１０５はパネル１０７を駆動するための厳密なタイミング情報を生成するために、映像出力部１０４の映像出力クロックのタイミングで基準タイミング生成部１０８および個別タイミング生成部１０９を動作させる。

クロック載替部１２０は、映像受信部１１０のクロックのタイミングで送られてくる入力タイミング信号１１１をタイミング生成部１０５のクロックのタイミングに変換する。同様に、クロック載替部１２１は、タイミング生成部１０５のクロックのタイミングである映像処理タイミング信号１１３を映像処理部１０３のクロックのタイミングに変換する。

図５を用いて、映像処理ＬＳＩチップのクロック領域を説明する。映像処理ＬＳＩチップを破線により３つの領域（領域５０１、領域５０２、領域５０３）に区切っている。領域５０１は、映像受信部１０２の一部を含む、入力映像信号のクロックで動作する領域である。領域５０２は、映像受信部１０２と映像処理部１０３を含む映像処理クロックで動作する領域である。領域５０３は、タイミング生成部１０５と映像出力部１０４を含む出力クロックで動作する領域である。従って、クロック載替部１２０は、映像処理クロックから出力クロックへの載せ替えを行う。クロック載替部１２１は、出力クロックから映像処理クロックへの載せ替えを行う。

図２を用いて、タイミング信号を説明する。受信映像２０１および受信映像２０３は、映像受信部１０２が受信する映像信号である。受信映像２０１および受信映像２０３は、垂直同期信号、水平同期信号、および映像データからなる。受信映像２０１の映像信号と受信映像２０３の映像信号とは、周波数が異なる映像信号である。タイミング抽出部１１０は、受信映像２０１から垂直同期信号のみを抽出し、入力タイミング信号２０２として出力する。同様に、タイミング抽出部１１０は、受信映像２０３から垂直同期信号のみを抽出し、入力タイミング信号２０４として出力する。基準タイミング生成部１０８は、入力タイミング信号２０２および入力タイミング信号２０４を受け取り、映像処理ＬＳＩチップ１０１の基本動作タイミングとなる垂直同期タイミングである基準タイミング信号２０５を生成する。受信映像２０３をパネルへ表示する基本映像とし、基準タイミング生成部１０８は入力タイミング信号２０４である垂直同期タイミングから、基準タイミング信号２０５である垂直同期タイミングを生成している。受信映像２０３がいきなり途絶えた場合でも映像出力部１０４はパネル１０７に対して何らかの映像を出力する必要がある。そこで、基準タイミング生成部１０８は、入力タイミング信号２０４がなくなったことを検出し、独自の基準タイミングを生成する機能を持つ。個別タイミング生成部１０９は、基準タイミング信号２０５を受け、映像処理タイミング信号２０６および出力タイミング信号２０７を生成する。映像処理部１０３は、垂直同期タイミングと水平同期タイミングを必要とし、受信映像２０３と同じレートで、映像処理を行う。映像出力部１０４は、垂直同期タイミングと水平同期タイミングを必要とし、受信映像２０３の２倍のレートで、映像出力を行う。個別タイミング生成部１０９は、内部にカウンタをもち、映像処理タイミング信号２０６として、垂直同期信号と水平同期信号を生成する。また、出力タイミング信号２０７として、基準タイミング信号２０５の２倍のレートの垂直同期信号と水平同期信号を生成する。

図１で示すように、映像処理ＬＳＩチップを１つ用いて、映像表示装置を構成する場合は、遅延付加部１１５、遅延付加部１１８でのタイミング信号への遅延付加は必要ないため、遅延ＯＦＦに設定する。セレクタ部１１９は、基準タイミング生成部１０８からの基準タイミング信号を用いるため、内部信号を選択するよう設定する。また、チップ端子を介してのタイミング信号の入力および出力を行わないため、入出力切替部１１６および入出力切替部１１７の設定は必要ない。

（実施形態２）
次に図３を用いて、映像処理ＬＳＩチップを２つ用いた映像処理システムの構成を説明する。映像処理システムは、複数の映像処理ＬＳＩチップの動作を同期させて、一の映像を分割した映像処理を並列に行う。１つの映像処理ＬＳＩチップでは処理が間に合わない高解像度映像の処理を行うために、映像処理ＬＳＩチップ１０１と同じ構成を有する２つの映像処理ＬＳＩチップ３０１、３０２を用いて映像処理を行う。本実施形態では、４つの空間に分割した高解像度映像を、それぞれ異なる映像信号として２つずつ、２つのチップに入力する。各映像処理ＬＳＩチップは、受信した２つの映像信号を、各タイミング生成部からの映像処理タイミング信号に基づいて画像処理を行う。そして、各映像処理ＬＳＩチップは、１つの映像信号にマージ後、各タイミング生成部からの出力タイミング信号に基づいて表示デバイスであるパネル３０３へ出力する。パネル３０３は、高解像度対応パネルであり、映像処理ＬＳＩチップ３０１、３０２のからの２つの映像信号を受け取り、映像の表示を行う。

一般的に、映像処理ＬＳＩチップ３０１、３０２へ入力される空間分割した４つの映像信号は、送信する装置や伝送経路に依存し、必ずしも同期しているとは限らない。また、２つの映像処理ＬＳＩチップ３０１、３０２は、パネル３０３に対して同期した映像信号を出力しなければならない。即ち、高解像度映像を表示するために、映像処理ＬＳＩチップ３０１、３０２は、同期していない４つの映像信号を受信し、映像処理後、２つの同期した映像信号を出力しなければならない。

２チップ構成の場合、基準タイミング信号を生成するチップをマスターチップ、他方をスレーブチップとして動作する。映像処理ＬＳＩチップ３０１は、マスターチップとなる映像処理ＬＳＩチップである。映像処理ＬＳＩチップ３０２は、スレーブチップとなる映像処理ＬＳＩチップである。

２つの映像処理ＬＳＩチップは入出力切替部308、309を介して入力タイミング信号を送受信する２本の信号線と、入出力切替部310、311を介して基準タイミング信号を送受信する１本の信号線との３本の信号線で接続する。

２チップ構成では、マスター側である映像処理ＬＳＩチップ３０１の基準タイミング生成部３０６が、４つの映像信号の入力タイミング信号を受け取り、基準タイミング信号３２２を生成する。スレーブ側の映像処理ＬＳＩチップ３０２の入力切替部３０９を出力側に、マスター側の映像処理ＬＳＩチップ３０１の入力切替部３０８を入力側に制御する。そうすることで、スレーブ側のタイミング抽出部３２０が出力する入力タイミング信号３２１を、マスター側の基準タイミング生成部３０６へ送信することができる。

しかし、入力タイミング信号３２１を基準タイミング生成部３０６へ送信する際、フリップフロップ回路を追加で通過するため、マスター側のタイミング抽出部３１８が出力する入力タイミング信号３１９に対して遅延が発生する。

そこで、遅延ＯＮに設定することで、マスター側の遅延付加部３０４は入力タイミング信号３１９のみに遅延を付加する。入力タイミング信号３１９に対して遅延が付加されることにより、基準タイミング生成部３０６へ入力される４つの入力タイミング信号は、４つの入力タイミング信号の同期した関係を保持することができる。

従って、マスター側の基準タイミング生成部３０６において、４つの映像信号から、２つの映像処理ＬＳＩチップに対する１つの基準タイミング信号を生成することができる。マスター側の基準タイミング生成部３０６は、４つの入力タイミング信号から、映像処理ＬＳＩチップ３０１、３０２の動作を同期させるための基準動作タイミングとなる基準タイミング信号３２２を生成する。そして、基準タイミング生成部３０６は、生成した基準タイミング信号３２２をマスター側の個別タイミング生成部３１６、およびスレーブ側の個別タイミング生成部３１７へ送信する。マスター側の入出力切替部３１０は制御信号によって出力側として動作し、スレーブ側の入出力切替部３１１は制御信号によって入力側として動作する。

また、スレーブ側のセレクタ部３１３は、外部からの信号を選択する外部セレクト制御信号によって、外部からの信号を基準タイミング信号として選択するよう設定される。そうすることで、マスター側の基準タイミング生成部３０６が出力する基準タイミング信号３２２を、スレーブ側の個別タイミング生成部３１７へ送信することができる。マスター側のセレクタ部３１２は、内部からの信号を選択する内部セレクト制御信号によって、基準タイミング生成部３０６からの基準タイミング信号を選択するよう設定される。

しかし、基準タイミング信号３２２をスレーブ側の個別タイミング生成部３１７へ送信する際、フリップフロップ回路を追加で通過することになる。マスター側の個別タイミング生成部３１６に入力される基準タイミング信号３２２に対して、個別タイミング生成部３１７に入力される基準タイミング信号３２２には遅延が発生する。そこで、遅延付加部３１４に対して遅延ＯＮを設定し、遅延付加部３１５に対して遅延ＯＦＦを設定することで、マスター側の個別タイミング生成部３１６への入力タイミング信号のみに遅延を付加する。そうすることで、マスター側の個別タイミング生成部３１６の基準タイミング信号、およびスレーブ側の個別タイミング生成部３１７の基準タイミング信号を、同期した信号にすることができる。同期したマスター側の映像処理タイミング３２３信号とスレーブ側の映像処理タイミング信号３２４、同期したマスター側の出力タイミング信号３２５とスレーブ側の出力タイミング信号３２６を生成することができる。従って、２つの映像処理ＬＳＩチップ３０１、３０２は、同期したタイミングで、映像を出力することが可能となる。

また、スレーブ側の映像処理ＬＳＩチップ３０２において基準タイミング生成部３０７は、基準タイミングを生成する必要がないため、制御信号によって生成ＯＦＦに設定してもよい。

図３において、クロック載替部３２７、３２８は、図１のクロック載替部１２０と同様に動作し、クロック載替部３２９、３３０は、図１のクロック載替部１２１と同様に動作する。

図４を用いて、映像処理ＬＳＩチップを２つ用いた場合のタイミング信号を説明する。４０１は入力タイミング信号を示す。４０３、４０５は、マスター側のタイミング抽出部３１８が出力する入力タイミング信号である。また、４０４、４０６は、マスター側の基準タイミング生成部３０６の入り口における入力タイミング信号であり、マスター側の３０４遅延付加部３０４により、遅延が付加されている。４０７、４０９は、スレーブ側のタイミング抽出部３２０が出力する入力タイミング信号である。また、４０８、４１０は、マスター側の基準タイミング生成部３０６の入り口における入力タイミング信号であり、チップ間を渡って送信される際の遅延が付加されている。遅延付加部３０４で付加する遅延量とチップ間の送信により付加された遅延量とを同じにする。これにより、入力タイミング信号４０３、４０５、４０７、４０９の関係と、基準タイミング生成部３０６の入り口の入力タイミング信号４０４、４０６、４０８、４１０の関係は、同じになる。

４０２は基準タイミング信号を示す。入力タイミング信号４０４、４０６、４０８、４１０から基準タイミング生成部３０６は基準タイミング信号４１１を生成する。４１２は、マスター側の個別タイミング生成部３１６の入り口における基準タイミング信号である。４１３は、スレーブ側の個別タイミング生成部３１７の入り口における基準タイミング信号である。基準タイミング信号４１２は、マスター側の遅延付加部３１４により遅延が付加されている。基準タイミング信号４１３は、チップ間を渡って送信される際の遅延が付加されている。遅延付加部３１４で付加する遅延量とチップ間の送信により付加された遅延量とを同じにすることで、映像処理ＬＳＩチップ３０１、３０２における個別タイミング生成部３１６、３１７の入り口での基準タイミング信号４１２、４１３は同じタイミングとなる。

以上説明したように、本発明によれば、別途タイミング生成のためのモジュールを追加することなく、同期した映像出力が可能な２つの映像処理ＬＳＩチップを用いた映像表示装置を実現することができる。また、同期信号を抽出するための機能を持ち、タイミング信号を送受信するチップ端子の入出力切り替えを行うことで、最小限のチップ端子の映像処理ＬＳＩチップを実現することができる。

本発明の実施形態において、タイミング抽出部１１０、３１８、３２０は、垂直同期タイミングを抽出しているが、垂直同期タイミングのみに限定するものではない。タイミング抽出部１１０、３１８、３２０は、例えば、水平同期タイミングや、インターレース信号における偶数フィールド・奇数フィールドのフラグなども抽出し、取得可能である。同様に、基準タイミング生成部１０８、３０６、３０７は、基準タイミング信号として、垂直同期タイミングのみを生成しているが、これに限定するものではない。２つの映像処理ＬＳＩチップは、入力タイミング信号を送受信する２本の信号線と、基準タイミング信号を送受信する１本の信号線１本と、の計３本のタイミング信号線で接続されているが、３本の信号線に限定するものではない。例えば、入力タイミング信号および基準タイミング信号の数によって、接続する信号の本数も異なることは容易に想像できる。

本発明の実施形態において、基準タイミング生成部１０８、３０６、３０７は、入力タイミング信号１１１、３１９、３２１を基に、基準タイミング信号１１２を生成している。この他、例えば、基準タイミング生成部１０８、３０６、３０７が内部に持つ独自のタイミングに基づいて、基準タイミング信号１１２、３２２を生成することも可能である。

本発明の実施形態において、映像処理部１０３および映像処理タイミング信号１１３は、映像処理ＬＳＩチップ内に１つを設けた構成であるが、この構成に限定されるものではない。例えば、複数の映像処理部によりパイプライン処理を行う構成で、映像処理部にそれぞれ異なる映像処理タイミング信号をタイミング生成部が生成する構成とすることも可能である。

本発明の実施形態において、映像受信部１０２は、２つの映像信号を受信可能としているが、２つに限定するものではなく、１つの映像信号、もしくは、３以上の映像信号を受信可能な構成とすることも可能である。

また、映像処理部１０３は受信映像と同じレートで処理を行ない、映像出力部１０４は受信映像の２倍のレートで処理を行うとしているが、これに限定するものではない。また、受信映像の特性により、映像処理部や映像出力部の処理のレートを変更することも可能である。

本発明の実施形態において、図５に示すように、映像処理ＬＳＩチップの内部を３つのクロック領域に分けているが、クロック領域の分割は、この例に限定されるものではない。例えば、映像受信部１０２と映像処理部１０３とを異なるクロックで動作させてもよい。映像処理部１０３を細かく分割し、複数の映像処理部から構成し、各映像処理部ごとに異なるクロックで動作させる構成も考えられる。

本発明の実施形態によれば、基準タイミングを生成するための外部モジュールを、映像処理ＬＳＩチップの外部に設けることなく、映像処理ＬＳＩチップの動作タイミングを制御することが可能になる。一方（マスター側）の映像処理ＬＳＩチップの遅延付加部３１４は、基準タイミング情報に対して遅延情報を付加してタイミングを遅らせる。他方（スレーブ側）の映像処理ＬＳＩチップの遅延付加部３１５は、基準タイミング情報に対して基準タイミング情報に対して遅延情報を付加しない。このような構成にすることで、一の映像処理ＬＳＩチップにおいて遅延情報が付加された基準タイミング信号と、他の映像処理ＬＳＩチップにおいて遅延情報が付加されない基準タイミング信号とを同期させることが可能となる。

映像処理ＬＳＩの１チップ構成時、または複数チップ構成時においても、基準タイミングを生成する外部モジュールを必要としない。また、２チップ構成時において、タイミング信号を受け渡すチップ端子を共有することで、映像処理ＬＳＩチップのチップ端子数を減らすことができる。従って、高解像度の映像処理装置を安価に構築することが可能になる。

（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims

映像信号を受信する受信手段と、前記映像信号に対して映像処理を行う映像処理手段と、前記映像処理された映像信号を出力する出力手段と、を有する映像処理ＬＳＩチップに搭載されているタイミング制御装置であって、
前記受信手段で受信した前記映像信号から、当該映像信号を処理するタイミングを定めた情報を抽出し、当該情報から入力タイミング信号を生成し、出力する抽出手段と、
前記抽出手段から出力された前記入力タイミング信号を前記映像処理ＬＳＩチップから出力するか、もしくは、外部からの入力タイミング信号を入力するかを切り替える入力タイミング切替手段と、
前記抽出手段から出力された前記入力タイミング信号に対して、当該入力タイミング信号を遅延させるための遅延情報を付加することが可能な入力タイミング遅延付加手段と、
入力タイミング信号から前記映像処理ＬＳＩチップの動作の基準となる基準タイミング信号を生成する基準タイミング生成手段と、
前記基準タイミング信号を前記映像処理ＬＳＩチップから出力するか、もしくは、外部からの基準タイミング信号を入力するかを切り替える基準タイミング切替手段と、
基準タイミング信号から、前記映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、前記出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成する個別タイミング生成手段と、
を備えることを特徴とするタイミング制御装置。
前記基準タイミング生成手段が生成した基準タイミング信号、または、外部から前記基準タイミング切替手段を介して入力された基準タイミング信号を選択し、選択した基準タイミング信号を出力する選択手段と、
前記選択手段から出力された前記基準タイミング信号に対して、当該基準タイミングを遅延させるための遅延情報を付加することが可能な基準タイミング遅延付加手段と、
を更に備えることを特徴とする請求項１に記載のタイミング制御装置。
前記受信手段のクロックのタイミングで出力される前記入力タイミング信号を、前記タイミング制御装置のクロックのタイミングに変換する第１クロック載替手段と、
前記タイミング制御装置のクロックのタイミングで生成された映像処理タイミング信号を、前記映像処理手段のクロックのタイミングに変換する第２クロック載替手段と、
を更に備えることを特徴とする請求項１または２に記載のタイミング制御装置。
前記入力タイミング遅延付加手段は、
前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力する場合に、前記抽出手段から出力された前記入力タイミング信号に対して、前記遅延情報を付加して、前記外部からの入力タイミング信号とタイミングを合わせることを特徴とする請求項１乃至３のいずれか１項に記載のタイミング制御装置。
前記基準タイミング生成手段は、
前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力する場合に、当該外部からの入力タイミング信号と、前記入力タイミング遅延付加手段によって前記遅延情報が付加された入力タイミング信号と、を用いて前記基準タイミング信号を生成することを特徴とする請求項１乃至４のいずれか１項に記載のタイミング制御装置。
前記入力タイミング遅延付加手段は、
前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力しない場合に、前記抽出手段から出力された前記入力タイミング信号に前記遅延情報を付加しないことを特徴とする請求項１乃至３のいずれか１項に記載のタイミング制御装置。
前記基準タイミング生成手段は、
前記入力タイミング切替手段が前記外部からの入力タイミング信号を入力しない場合に、前記遅延情報が付加されていない入力タイミング信号を用いて前記基準タイミング信号を生成することを特徴とする請求項６に記載のタイミング制御装置。
複数の映像処理ＬＳＩチップの動作を同期させて、一の映像を分割した映像処理を並列に行う映像処理システムであって、
複数の映像処理ＬＳＩチップのそれぞれは、請求項１乃至７のいずれか１項に記載のタイミング制御装置を備え、
前記複数の映像処理ＬＳＩチップの動作を同期させるための基準タイミング信号を生成する一の映像処理ＬＳＩチップのタイミング制御装置では、
前記入力タイミング切替手段が、他の映像処理ＬＳＩチップからの入力タイミング信号を入力し、
前記基準タイミング生成手段が、前記他の映像処理ＬＳＩチップからの入力タイミング信号と、前記遅延情報が付加された入力タイミング信号とを用いて前記基準タイミング信号を生成し、
前記基準タイミング切替手段が、前記基準タイミング生成手段で生成された前記基準タイミング信号を前記他の映像処理ＬＳＩチップへ出力し、
基準タイミング遅延付加手段が、前記基準タイミング信号に対して、当該基準タイミングを遅延させるための遅延情報を付加し、
前記個別タイミング生成手段が、前記遅延情報が付加された基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成し、
前記一の映像処理ＬＳＩチップのタイミング制御装置で生成された前記基準タイミング信号を用いる前記他の映像処理ＬＳＩチップのタイミング制御装置では、
前記入力タイミング切替手段が、入力タイミング信号を前記一の映像処理ＬＳＩチップへ出力し、
前記基準タイミング切替手段が、前記一の映像処理ＬＳＩチップから前記基準タイミング信号を入力し、
前記個別タイミング生成手段が、前記基準タイミング切替手段を介して入力された前記基準タイミング信号から、映像処理手段による映像処理のタイミングを定める映像処理タイミング信号と、出力手段による出力のタイミングをさだめる出力タイミング信号と、を生成する
こと特徴とする映像処理システム。
前記一の映像処理ＬＳＩチップにおいて前記遅延情報が付加された前記基準タイミング信号は、前記他の映像処理ＬＳＩチップにおいて前記遅延情報が付加されない前記基準タイミング信号と同期した信号であることを特徴とする請求項８に記載の映像処理システム。
前記一の映像処理ＬＳＩチップのタイミング制御装置において、
前記入力タイミング遅延付加手段は、
前記入力タイミング切替手段が前記他の映像処理ＬＳＩチップからの入力タイミング信号を入力する場合に、前記抽出手段から出力された前記入力タイミング信号に対して、前記遅延情報を付加して、前記他の映像処理ＬＳＩチップからの入力タイミング信号とタイミングを合わせることを特徴とする請求項８または９に記載の映像処理システム。