KR101007523B1 - 디스플레이 컨트롤러 - Google Patents

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KR101007523B1
KR101007523B1 KR1020090076128A KR20090076128A KR101007523B1 KR 101007523 B1 KR101007523 B1 KR 101007523B1 KR 1020090076128 A KR1020090076128 A KR 1020090076128A KR 20090076128 A KR20090076128 A KR 20090076128A KR 101007523 B1 KR101007523 B1 KR 101007523B1
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김신형
백창희
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(주)알파칩스
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Abstract

본 발명에 의한 디스플레이 컨트롤러는 시스템 클럭(SCLK), 제 1 비디오 클럭(VCLK1) 및 상기 제 1 비디오 클럭을 2 분주한 제 2 비디오 클럭(VCLK2)을 출력하는 클럭 컨트롤러(220); 고해상도 비디오 데이터 입력모드와 저해상도 비디오 데이터 입력모드를 구분하는 모드 제어 신호에 따라 상기 제 1 비디오 클럭과 상기 제 2 비디오 클럭 중 하나를 선택하여 출력하는 클럭 선택부(220); 상기 모드 제어 신호, 상기 시스템 클럭 및 상기 클럭 선택부의 출력에 따라 비디오 데이터 중 짝수 번째 데이터인 이븐 픽셀의 데이터와 홀수 번째 데이터인 오드 픽셀의 데이터를 입력받아 동시에 선입선출하는 다중 픽셀 선입선출부(240); 상기 모드 제어 신호 및 상기 클럭 선택부의 출력에 따라 상기 다중 픽셀 선입선출부로부터 출력된 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 입력받아 동시에 이미지 처리하는 다중 픽셀 처리부(250); 및 상기 모드 제어 신호 및 상기 제1 비디오 클럭에 따라 상기 다중 픽셀 처리부로부터 출력된 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 순서대로 정렬하여 모든 픽셀의 데이터를 출력하는 픽셀 정렬부(270)를 구비하는 것을 특징으로 한다.
픽셀, 디스플레이, 컨트롤러

Description

디스플레이 컨트롤러{Display Controller}
본 발명은 디스플레이 컨트롤러에 관한 것으로, 구체적으로는 고해상도 비디오 데이터의 처리 시 전력 소모를 감소시킬 수 있는 디스플레이 컨트롤러에 관한 것이다.
도 1은 종래의 디스플레이 컨트롤러를 도시한 것이다.
도 1에 도시된 디스플레이 컨트롤러는 프레임 버퍼(110), 클럭 컨트롤러(120), 비디오 데이터 리드 컨트롤러(130), 픽셀 선입선출부(140), 픽셀 처리부(150) 및 출력 인터페이스 회로(160)로 구성된다.
비디오 데이터 리드 컨트롤러(130)는 프레임 버퍼(110)로부터 비디오 데이터를 리드한다.
픽셀 선입선출부(140)는 시스템 클럭(SCLK)과 비디오 클럭(VCLK)에 의해 제어되어 비디오 데이터를 임시 저장하며, 픽셀 처리부(150)는 비디오 클럭(VCLK)에 의해 제어되어 비디오 데이터를 이미지 처리하며, 출력 인터페이스 회로(160)는 디스플레이 장치로 픽셀 데이터를 출력한다.
도 1을 참조하면, 종래의 디스플레이 컨트롤러는 비디오 데이터 리드 컨트롤 러에서 고주파의 고해상도 비디오 데이터를 입력받기 위해 비디오 데이터 입력 클럭인 시스템 클럭(SCLK)의 주파수를 높여야 하는데, 이것은 결과적으로 시스템 전체의 동작 주파수를 높이는 결과를 초래하고, 시스템의 다른 장치들의 타이밍 제약조건(timing constraint)를 악화시킬 뿐만 아니라 전력 소모도 커지게 한다.
또한, 고해상도일수록 비디오 데이터 처리를 위한 비디오 클럭(VCLK)이 높아지게 되는데 타이밍 제약조건 만족과 전력 소모를 줄이기 위해 해상도가 증가한다고 비디오 클럭(VCLK)의 주파수를 계속적으로 높일 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 시스템 클럭으로 고정된 비디오 입력 클럭으로 인해 제한된 데이터 입력 능력을 대역폭 확장을 통해 높이고 고해상도 비디오 데이터 처리 시 고주파수의 비디오 클럭 대신 분주된 비디오 클럭을 사용함으로써 전력 소모를 줄이면서도 데이터 처리 속도를 보장하는 고해상도 비디오 데이터 처리를 할 수 있는 디스플레이 컨트롤러를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 디스플레이 컨트롤러는 시스템 클럭(SCLK), 제 1 비디오 클럭(VCLK1) 및 상기 제 1 비디오 클럭을 2 분주한 제 2 비디오 클럭(VCLK2)을 출력하는 클럭 컨트롤러(220); 고해상도 비디오 데이터 입력모드와 저해상도 비디오 데이터 입력모드를 구분하는 모드 제어 신호에 따라 상기 제 1 비디오 클럭과 상기 제 2 비디오 클럭 중 하나를 선택하여 출력하는 클 럭 선택부(220); 상기 모드 제어 신호, 상기 시스템 클럭 및 상기 클럭 선택부의 출력에 따라 비디오 데이터 중 짝수 번째 데이터인 이븐 픽셀의 데이터와 홀수 번째 데이터인 오드 픽셀의 데이터를 입력받아 동시에 선입선출하는 다중 픽셀 선입선출부(240); 상기 모드 제어 신호 및 상기 클럭 선택부의 출력에 따라 상기 다중 픽셀 선입선출부로부터 출력된 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 입력받아 동시에 이미지 처리하는 다중 픽셀 처리부(250); 및 상기 모드 제어 신호 및 상기 제1 비디오 클럭에 따라 상기 다중 픽셀 처리부로부터 출력된 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 순서대로 정렬하여 모든 픽셀의 데이터를 출력하는 픽셀 정렬부(270)를 구비하는 것을 특징으로 한다.
본 발명에 의한 디스플레이 컨트롤러는 고해상도 비디오 데이터 처리 시 시스템 클럭을 높이지 않고 비디오 프레임 버퍼에서 읽어오는 비디오 데이터 양을 2배로 높여 시스템 전체의 주파수가 높아지는 점을 해결하고, 분주된 비디오 클럭을 사용함으로써 전력 소모를 감소시키는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.
도 2a는 고해상도의 비디오 데이터가 입력되는 동작 모드에서의 본 발명에 따른 디스플레이 컨트롤러의 구성과 입출력 경로를 도시한 것이다.
도 2a에 도시된 디스플레이 컨트롤러(200)는 프레임 버퍼(210), 비디오 데이터 리드 컨트롤러(230), 클럭 컨트롤러(220), 클럭 선택부(280), 다중 픽셀 선입선 출부(240), 다중 픽셀 처리부(250), 픽셀 정렬부(270) 및 출력 인터페이스 회로(260)로 구성된다.
본 발명에 의한 고해상도 비디오 데이터 입력 모드와 저해상도 비디오 데이터 입력 모드는 모드 제어 신호(VHRVDEN)에 의해 구분된다. 예를 들면, 상기 모드 제어 신호(VHRVDEN)가 인에이블되면 고해상도 비디오 데이터를 입력받고, 디스에이블되면 저해상도 비디오 데이터를 입력받는다.
프레임 버퍼(210)는 비디오 데이터가 저장되어 있다. 프레임 버퍼는 모드 제어 신호(VHRVDEN)가 디스에이블되면, 1 배의 대역폭의 비디오 데이터를 전송하고(도 2b), 모드 제어 신호(VHRVDEN)가 인에이블되면, 2 배의 대역폭의 비디오 데이터를 전송한다(도 2a).
비디오 데이터 리드 컨트롤러(230)는 모드 제어 신호(VHRVDEN)가 디스에이블되면 프레임 버퍼(210)로부터 1 배의 대역폭으로 비디오 데이터를 리드(read)하여 출력하며, 모드 제어 신호(VHRVDEN)가 인에이블되면 프레임 버퍼(210)로부터 2 배의 대역폭으로 비디오 데이터를 리드하고 이븐 픽셀의 데이터와 오드 픽셀의 데이터로 구별하여 출력한다.
예를 들면, 비디오 데이터 리드 컨트롤러(230)는 모드 제어 신호(VHRVDEN)가 디스에이블되면 시스템 클럭에 동기되어 1 개의 픽셀을 리드하여 출력하고, 모드 제어 신호(VHRVDEN)가 인에이블되면 동일 시스템 클럭에 동기되어 2 개의 픽셀(이븐 픽셀과 오드 픽셀)을 리드하여 출력한다.
클럭 컨트롤러(220)는 시스템 클럭(SCLK), 제 1 비디오 클럭(VCLK1) 및 제 1 비디오 클럭(VCLK1)을 2 분주한 제 2 비디오 클럭(VCLK2)을 출력한다.
시스템 클럭(SCLK)은 본 발명에 의한 디스플레이 컨트롤러뿐만 아니라 디스플레이 컨트롤러를 포함하는 시스템을 전체적으로 제어하는 클럭으로 프레임 버퍼(210)에서 디스플레이 컨트롤러로 비디오 데이터를 읽어 들이는데 사용하는 클럭이다. 제 1 비디오 클럭(VCLK1)은 디스플레이 컨트롤러가 비디오 데이터를 처리하고 디스플레이 컨트롤러의 출력을 받는 디스플레이 장치가 사용하는 클럭이다.
클럭 선택부(280)는 모드 제어 신호(VHRVDEN)에 따라 제 1 비디오 클럭(VCLK1)과 제 2 비디오 클럭(VCLK2) 중 하나를 선택하여 출력한다.
클럭 선택부(280)는 모드 제어 신호(VHRVDEN)가 인에이블되면 제 2 비디오 클럭(VCLK2)을 출력하고, 디스에이블되면 제 1 비디오 클럭(VCLK1)을 출력하는 멀티 플렉서(multiplexer)로 구현할 수 있다.
다중 픽셀 선입선출부(240)는 상기 모드 제어 신호(VHRVDEN), 시스템 클럭(SCLK) 및 클럭 선택부(280)의 출력에 따라 비디오 데이터 중 짝수번째 데이터인 이븐 픽셀의 데이터와 홀수 번째 데이터인 오드 픽셀의 데이터를 입력받아 동시에 선입선출한다.
다중 픽셀 처리부(250)는 모드 제어 신호(VHRVDEN) 및 상기 클럭 선택부(280)의 출력에 따라 상기 다중 픽셀 선입선출부(240)로부터 출력된 이븐 픽셀의 데이터 와 오드 픽셀의 데이터를 입력받아 동시에 이미지 처리한다.
픽셀 정렬부(270)는 상기 모드 제어 신호(VHRVDEN) 및 상기 제 1 비디오 클럭에 따라 상기 다중 픽셀 처리부(250)로터 출력된 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 순서대로 정렬하여 모든 픽셀의 데이터를 출력한다.
출력 인터페이스 회로(260)는 픽셀 정렬부(270)에서 입력 받은 모든 픽셀의 데이터를 특정 포맷으로 변환하여 출력한다. 비디오 데이터는 최종적으로 출력 인터페이스 회로를 통해 액정 디스플레이와 같은 디스플레이 수단에 디스플레이된다.
도 2a를 참조하면, 상기 모드 제어 신호(VHRVDEN)가 인에이블되면 시스템 클럭과 제 2 비디오 클럭에 의해 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 각각의 경로에 의해 상기 픽셀 정렬부까지 전송하고, 그 후부터 하나의 경로에 의해 상기 출력 인터페이스 회로까지 전송한다.
도 2b는 저해상도의 비디오 데이터 입력모드에서의 본 발명에 의한 디스플레이 컨트롤러의 구성과 입출력 경로를 도시한 것이다.
도 2b에 도시된 각각의 구성은 도 2a에 도시된 구성과 동일하므로 설명을 생략한다.
도 2b를 참조하면, 상기 모드 제어 신호(VHRVDEN)가 디스에이블되면 시스템 클럭과 제 1 비디오 클럭에 의해 이븐 픽셀의 데이터와 오드 픽셀의 데이터의 구분이 없이 모든 픽셀의 데이터를 한 경로에 의해 상기 출력 인터페이스 회로까지 전송한다.
도 3은 도 2a 및 도 2b에 도시된 다중 픽셀 선입선출부(240)의 구체적인 구성을 도시한 것이다.
상기 다중 픽셀 선입선출부(240)는 이븐 픽셀 선입선출부(241), 오드 픽셀 선입선출부(242), 제 1 클럭 게이팅 멀티플렉서(243) 및 제 2 클럭 게이팅 멀티플렉서(244)로 구성된다.
제 1 클럭 게이팅 멀티플렉서(243)는 상기 모드 제어 신호(VHRVDEN)에 따라 상기 클럭 선택부(280)로부터 출력되는 클럭의 출력 여부를 선택한다.
제 1 클럭 게이팅 멀티플렉서(243)는 모드 제어 신호(VHRVDEN)가 인에이블되면 시스템 클럭(SCLK)을 출력하고, 디스에이블되면 접지 전압을 출력하는 멀티플렉서로 구현할 수 있다.
제 2 클럭 게이팅 멀티플렉서(244)는 모드 제어 신호(VHRVDEN)가 인에이블되면 제 2 비디오 클럭(VCLK2)을 출력하고, 디스에이블되면 접지 전압을 출력하는 멀티플렉서로 구현할 수 있다.
이븐 픽셀 선입선출부(241)는 상기 시스템 클럭과 상기 클럭 선택부(280)의 출력에 의해 입력받은 데이터를 일시 저장한다.
오드 픽셀 선입출부(242)는 상기 제 1 클럭 게이팅 멀티 플렉서(243)의 출력과 상기 제 2 클럭 게이팅 멀티 플렉서의 출력에 의해 입력받은 데이터를 일시 저장한다.
이븐 픽셀 선입선출부(241) 및 오드 픽셀 선입선출부(242)는 데이터를 임시 저장하는 버퍼로 구현할 수 있으며 예를 들면, 비동기 선입선출 회로(async. FIFO(First In First Out))로 구현하는 것이 바람직하며, 저장된 데이터는 선입 선출 방식에 따라 동작한다.
도 4는 도 2a 및 도 2b에 도시된 다중 픽셀 처리부(250)의 구체적인 구성을 도시한 것이다.
다중 픽셀 처리부(250)는 이븐 픽셀 처리부(251), 오드 픽셀 처리부(252) 및 제 3 클럭 게이팅 멀티플렉서(253)로 구성된다.
이븐 픽셀 처리부(251)(even pixel processor)는 상기 클럭 선택부(280)의 출력에 의해 이븐 픽셀 선입선출부(241)으로부터 출력되는 픽셀 데이터를 입력받아 처리한다.
오드 픽셀 처리부(252)(odd pixel processor)는 상기 제 3 클럭 게이팅 멀티플렉서(253)의 출력에 따라 상기 오드 픽셀 선입출부(242)으로부터 출력되는 픽셀 데이터를 입력받아 이미지 처리한다.
제 3 클럭 게이팅 멀티플렉서(253)는 상기 모드 제어 신호(VHRVDEN)에 따라 상기 클럭 선택부(280)로부터 출력되는 클럭의 출력 여부를 선택한다.
제 3 클럭 게이팅 멀티플렉서(253)는 모드 제어 신호(VHRVDEN)가 인에이블되면 제 2 비디오 클럭(VCLK2)을 오드 픽셀 처리부(252)에 출력하고, 디스에이블되면 제 1 비디오 클럭(VCLK1)이 오드 픽셀 처리부(252)에의 출력을 차단하는 멀티플렉서로 구현할 수 있다.
도 5는 도 2a 및 도 2b에 도시된 픽셀 정렬부(270)의 구체적인 구성을 도시한 것이다.
픽셀 정렬부(270)는 픽셀 제너레이터(271), 픽셀 제너레이터 바이패스 디멀티플렉서(273) 및 제 4 클럭 게이팅 멀티플렉서(272)로 구성된다.
픽셀 제너레이터(271)는 상기 제 4 클럭 게이팅 멀티 플렉서(272)의 출력에 따라 상기 픽셀 제너레이터 바이패스 디멀티플렉서(273)의 출력과 상기 오드 픽셀 처리부(252)의 출력을 입력받아 순서대로 정렬한다.
픽셀 제너레이터 바이패스 디멀티플렉서(273)는 상기 모드 제어 신호(VHRVDEN)에 따라 상기 이븐 픽셀 처리부(251)의 출력을 입력받아 픽셀 정렬부(270)의 출력으로 전송하거나, 픽셀 제너레이터(271)로 입력한다.
픽셀 제너레이터 바이패스 디멀티플렉서(273)는 모드 제어 신호(VHRVDEN)가 인에이블되면 이븐 픽셀 처리부(251)의 출력을 픽셀 제너레이터(271)로 전달하고 모드 제어 신호(VHRVDEN)가 디스에이블되면 출력 인터페이스 회로(output I/F)(260)로 전송하는 디멀티플렉서로 구현할 수 있다.
제 4 클럭 게이팅 멀티플렉서(272)는 상기 모드 제어 신호(VHRVDEN)에 따라 상기 클럭 선택부(280)로부터 출력되는 클럭의 출력여부를 선택한다.
제 4 클럭 게이팅 멀티플렉서(272)는 모드 제어 신호(VHRVDEN)가 인에이블되면 제 1 비디오 클럭(VCLK1)을 픽셀 제너레이터(271)에 출력하고, 디스에이블되면 접 지 전압을 출력하는 멀티플렉서로 구현할 수 있다.
픽셀 정렬부(270)는 모드 제어 신호(VHRVDEN)가 디스에이블되면 상기 다중 픽셀 처리부(250)로부터 출력된 픽셀 데이터를 픽셀 제너레이터(271)를 거치지 않고 곧바로 픽셀 정렬부(270)의 출력 단자로 전달하며, 모드 제어 신호(VHRVDEN)가 인에이블되면 이븐 픽셀 처리부(251)로부터 출력된 이븐 픽셀 데이터와 오드 픽셀 처리부(252)로부터 출력된 오드 픽셀 데이터를 픽셀 제너레이터(271)에 의해 순서대로 정렬한 후 픽셀 정렬부(270)의 출력 단자로 전송한다.
도 6은 도 2a 내지 도 5에 도시된 본 발명에 따른 디스플레이 컨트롤러의 구성을 합친 도면이다. 각 구성에 대한 설명은 도 2a 내지 도 5에 관한 설명을 참조할 수 있다.
도 2a 내지 도 6을 참조하여, 본 발명에 의한 디스플레이 컨트롤러의 동작을 설명하면 다음과 같다.
먼저 고해상도 비디오 데이터를 입력받는 경우의 동작을 설명하겠다.
고해상도 비디오 데이터를 입력받는 경우, 모드 제어 신호(VHRVDEN)는 인에이블된다. 따라서, 상기 클럭 선택부(280)는 제 2 비디오 클럭(VCLK2)을 출력한다. 그리고, 제 1 클럭 게이팅 멀티플렉서(243)는 시스템 클럭(SCLK)을 오드 픽셀 선입선출부(242)에 출력하고, 제 2 클럭 게이팅 멀티 플렉서 및 제 3 클럭 게이팅 멀티 플렉서는 제 2 비디오 클럭(VCLK2)을 각각 오드 픽셀 선입선출부(242)와 오드 픽셀 처리부(252)에 출력한다. 제 4 클럭 게이팅 멀티플렉서(272)는 제 1 비디오 클 럭(VCLK1)을 픽셀 제너레이터(271)에 출력한다.
비디오 데이터 리드 컨트롤러(230)는 이븐 픽셀 선입선출부(241)에 이븐 픽셀 데이터를 출력하고, 오드 픽셀 선입선출부(242)에 오드 픽셀 데이터를 출력한다.
또한, 이븐 픽셀 선입선출부(241)는 시스템 클럭(SCLK)과 제 2 비디오 클럭(VCLK2)을 입력받아 2 분의 1의 동작 속도로 이븐 픽셀 데이터를 선입선출하며, 오드 픽셀 선입선출부(242)는 시스템 클럭(SCLK)과 제 2 비디오 클럭(VCLK2)을 입력받아 2 분의 1의 동작 속도로 오드 픽셀 데이터를 선입선출한다.
그리고 이븐 픽셀 처리부(251)는 상기 제 2 비디오 클럭(VCLK2)에 의해 제어되어 상기 이븐 픽셀 선입선출부(241)의 출력인 이븐 픽셀의 데이터를 처리하고, 오드 픽셀 처리부(252)는 제 2 비디오 클럭(VCLK2)에 의해 제어되어 상기 오드 픽셀 선입선출부(242)의 출력인 오드 픽셀의 데이터를 처리한다.
그리고, 픽셀 제너레이터(271)는 이븐 픽셀 처리부(251)의 출력을 픽셀 제너레이터 바이패스 디멀티플렉서로부터 입력받고, 오드 픽셀 처리부(252)의 출력을 입력받아 순서대로 정렬하여 모든 픽셀의 데이터로 출력 인터페이스 회로(260)에 전송한다.
따라서, 고해상도 비디오 데이터의 입력 모드에서, 시스템 클럭을 높이지 않고 비디오 프레임 버퍼에서 읽어오는 비디오 데이터 양을 2 배로 높여 시스템 전체의 주파수가 높아지는 점을 해결하였다. 그리고, 2 분주된 비디오 클럭(VCLK2)에 의해 동작하면서, 이븐 픽셀 데이터와 오드 픽셀 데이터를 동시에 처리함으로써 데 이터의 처리 속도를 보장하였다. 또한, 2 분주된 비디오 클럭(VCLK2)을 사용함으로써 고주파수의 비디오 클럭(VCLK1)시 발생할 수 있는 전력 소모를 감소시킬 수 있다.
그리고, 저해상도 비디오 데이터를 입력받는 경우의 동작은 다음과 같다.
저해상도 비디오 데이터를 입력받는 경우, 모드 제어 신호(VHRVDEN)는 디스에이블된다. 따라서, 상기 클럭 선택부(280)는 제 1 비디오 클럭(VCLK1)을 출력한다. 그리고, 제 1 클럭 게이팅 멀티플렉서(243)는 시스템 클럭(SCLK)이 오드 픽셀 선입선출부(242)로의 출력을 차단하고, 제 2 클럭 게이팅 멀티 플렉서 및 제 3 클럭 게이팅 멀티플렉서(253)는 제 1 비디오 클럭(VCLK1)이 각각 오드 픽셀 선입선출부(242)와 오드 픽셀 처리부(252)로의 출력을 차단한다. 제 4 클럭 게이팅 멀티플렉서(272)는 제 1 비디오 클럭(VCLK1)이 픽셀 제너레이터(271)로의 출력을 차단한다.
비디오 데이터 리드 컨트롤러(230)는 이븐 픽셀 선입선출부(241)에 모든 픽셀 데이터를 출력하고, 오드 픽셀 선입선출부(242)에 모든 픽셀 데이터를 출력한다.
또한, 이븐 픽셀 선입선출부(241)는 시스템 클럭(SCLK)과 제 1 비디오 클럭(VCLK1)을 입력받아 모든 픽셀 데이터를 선입선출하며, 오드 픽셀 선입선출부(242)는 시스템 클럭(SCLK)과 제 1 비디오 클럭(VCLK1)이 차단되어 동작하지 않는다.
그리고 이븐 픽셀 처리부(251)는 상기 제 1 비디오 클럭(VCLK1)에 의해 제어되어 상기 이븐 픽셀 선입선출부(241)의 출력인 모든 픽셀의 데이터를 처리하고, 오드 픽셀 처리부(252)는 제 1 비디오 클럭(VCLK1)이 차단되어 동작하지 않는다.
그리고, 픽셀 제너레이터(271)는 제 1 비디오 클럭(VCLK1)이 차단되어 동작하지 않고, 이븐 픽셀 처리부(251)의 출력인 모든 픽셀의 데이터가 픽셀 제너레이터 바이패스 디멀티플렉서(273)에 의해 출력 인터페이스 회로(260)로 전송된다.
따라서, 저해상도 비디오 데이터의 입력 모드에서, 분주되지 않은 제 1 비디오 클럭(VCLK1)에 의해 모든 픽셀의 데이터를 상기 이븐 픽셀 선입선출부와 이븐 픽셀 처리부에 의해 전송하고, 오드 픽셀 선입선출부와 오드 픽셀 처리부는 동작하지 않는다.
따라서, 본 발명은 저해상도 비디오 데이터의 입력 모드에서, 1 배 대역폭으로 프레임 버퍼(210)로부터 데이터를 읽어 들이고 고해상도 비디오 데이터의 입력 모드에서, 시스템 클럭을 높이지 않고 프레임 버퍼(210)에서 2 배 대역폭으로 데이터를 읽어 들여 해상도에 따라 플렉서블하게 데이터를 처리함으로써 시스템 전체의 주파수가 높아졌던 종래의 문제점을 해결할 수 있다.
또한, 고해상도 비디오 데이터의 입력 모드에서는 다중 픽셀 선입선출부(240)에 의해 복수의 픽셀 데이터를 동시에 각 저장 공간에 저장하고, 2 분주된 비디오 클럭으로 다중 픽셀 처리부(250)에서 복수개의 픽셀 데이터를 동시에 각 처리장치에서 처리하고 저해상도 비디오 데이터의 입력 모드에서는 분주되지 않은 비디오 클럭을 사용하되 이븐 픽셀 선입선출부(241), 이븐 픽셀 처리부(251)만 사용 하고 오드 픽셀 선입선출부(242), 오드 픽셀 처리부(252), 픽셀제너레이터(271)는 사용하지 않게 함으로써 해상도에 따른 데이터의 처리 속도를 보장하면서 전력 소모를 감소시킬 수 있는 장점이 있다.
본 실시예는 이븐 픽셀과 오드 픽셀로 나누어 데이터의 전송 속도를 2 배로 증가시킨 경우로 설명하였지만 데이터를 N(N은 3이상의 자연수) 개의 그룹으로 나누어 데이터의 전송 속도를 N 배로 증가시키고 비디오 클럭(VCLK1)을 N 분주하여 사용하는 경우에도 적용이 가능하다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래 기술에 따른 디스플레이 컨트롤러를 도시한 것이다.
도 2a는 본 발명에 따른 고해상도 비디오 데이터 입력 모드에서의 디스플레이 컨트롤러의 구성과 입출력의 경로를 도시한 것이다.
도 2b는 본 발명에 따른 저해상도 비디오 데이터 입력 모드에서의 디스플레이 컨트롤러의 구성과 입출력의 경로를 도시한 것이다.
도 3은 도 2a 및 도 2b에 도시된 다중 픽셀 선입선출부의 구체적인 구성을 도시한 것이다.
도 4는 도 2a 및 도 2b에 도시된 다중 픽셀 처리부의 구체적인 구성을 도시한 것이다.
도 5는 도 2a 및 도 2b에 도시된 픽셀 정렬부의 구체적인 구성을 도시한 것이다.
도 6은 도 2a 내지 도5에 도시된 본 발명에 따른 디스플레이 컨트롤러의 구성을 합친 도면이다.

Claims (13)

  1. 시스템 클럭(SCLK), 제 1 비디오 클럭(VCLK1) 및 상기 제 1 비디오 클럭을 2 분주한 제 2 비디오 클럭(VCLK2)을 출력하는 클럭 컨트롤러(220);
    고해상도 비디오 데이터 입력모드와 저해상도 비디오 데이터 입력모드를 구분하는 모드 제어 신호에 따라 상기 제 1 비디오 클럭과 상기 제 2 비디오 클럭 중 하나를 선택하여 출력하는 클럭 선택부(280);
    상기 모드 제어 신호, 상기 시스템 클럭 및 상기 클럭 선택부의 출력에 따라 모든 픽셀의 데이터 중 짝수 번째 데이터인 이븐 픽셀의 데이터와 홀수번째 데이터인 오드 픽셀의 데이터를 입력받아 동시에 선입선출하는 다중 픽셀 선입선출부(240);
    상기 모드 제어 신호 및 상기 클럭 선택부의 출력에 따라 상기 다중 픽셀 선입선출부로부터 출력된 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 입력받아 동시에 이미지 처리하는 다중 픽셀 처리부(250); 및
    상기 모드 제어 신호 및 상기 제 1 비디오 클럭에 따라 상기 다중 픽셀 처리부로부터 출력된 이븐 픽셀의 데이터와 오드 픽셀의 데이터를 순서대로 정렬하여 모든 픽셀의 데이터를 출력하는 픽셀 정렬부(270)를 구비하는 것을 특징으로 하는 디스플레이 컨트롤러.
  2. 제 1항에 있어서,
    프레임 버퍼(210); 및
    상기 모드 제어 신호가 인에이블됨에 따라 상기 프레임 버퍼로부터 2 배의 대역폭의 비디오 데이터를 리드하고 상기 이븐 픽셀의 데이터와 상기 오드 픽셀의 데이터로 구별하여 상기 다중 픽셀 선입선출부로 출력하며, 상기 모드 제어 신호가 디스에이블됨에 따라 상기 프레임 버퍼로부터 1 배의 대역폭의 모든 픽셀의 데이터를 리드하여 상기 다중 픽셀 선입선출부로 출력하는 비디오 데이터 리드 컨트롤러(230)를 추가로 구비하는 것을 특징으로 하는 디스플레이 컨트롤러.
  3. 제 1항 또는 제 2 항에 있어서,
    상기 픽셀 정렬부로부터의 출력된 모든 픽셀의 데이터를 디스플레이 수단에 디스플레이하는 출력 인터페이스 회로(260)를 추가로 구비하는 것을 특징으로 하는 디스플레이 컨트롤러.
  4. 제 3항에 있어서,
    상기 다중 픽셀 선입선출부(240)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 시스템 클럭을 출력하고, 상기 모드 제어 신호가 디스에이블됨에 따라 접지 전압을 출력하는 제1 클럭 게이팅 멀티 플렉서(243);
    상기 모드 제어 신호가 인에이블됨에 따라 상기 클럭 선택부로부터 출력되는 상기 제2 비디오 클럭을 출력하고, 상기 모드 제어 신호가 디스에이블됨에 따라 접 지 전압을 출력하는 제2 클럭 게이팅 멀티 플렉서(244);
    상기 시스템 클럭과 상기 클럭 선택부의 출력에 의해 상기 비디오 데이터 리드 컨트롤러(230)로부터 입력되는 데이터를 일시 저장하는 이븐 픽셀 선입선출부(241); 및
    상기 제1 클럭 게이팅 멀티 플렉서의 출력과 상기 제2 클럭 게이팅 멀티 플렉서의 출력에 의해 상기 비디오 데이터 리드 컨트롤러(230)로부터 입력되는 데이터를 일시 저장하는 오드 픽셀 선입선출부(242)를 구비하는 것을 특징으로 하는 디스플레이 컨트롤러.
  5. 제 4항에 있어서,
    상기 이븐 픽셀 선입선출부(241)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 이븐 픽셀의 데이터를 일시 저장하고, 상기 모드 제어 신호가 디스에이블됨에 따라 상기 모든 픽셀의 데이터를 일시 저장하는 것을 특징으로 하는 디스플레이 컨트롤러.
  6. 제 4항에 있어서,
    상기 오드 픽셀 선입선출부(242)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 오드 픽셀의 데이터를 일시 저장하고, 상기 모드 제어 신호가 디스에이블됨에 따라 동작하지 않는 것을 특징으로 하는 디스플레이 컨트롤러.
  7. 제 4항에 있어서,
    상기 다중 픽셀 처리부(250)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 클럭 선택부로부터 출력되는 상기 제2 비디오 클럭을 출력하고, 상기 모드 제어 신호가 디스에이블됨에 따라 접지 전압을 출력하는 제3 클럭 게이팅 멀티플렉서(253);
    상기 클럭 선택부의 출력에 의해 상기 이븐 픽셀 선입선출부(241)로부터 입력받은 픽셀 데이터를 이미지 처리하는 이븐 픽셀 처리부(251); 및
    상기 제3 클럭 게이팅 멀티플렉서의 출력에 응답하여 상기 오드 픽셀 선입출부(242)에서 입력 받은 픽셀 데이터를 이미지 처리하는 오드 픽셀 처리부(252)를 구비하는 것을 특징으로 하는 디스플레이 컨트롤러.
  8. 제 7항에 있어서,
    상기 이븐 픽셀 처리부(251)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 이븐 픽셀 선입선출부로부터 출력되는 이븐 픽셀 데이터를 이미지 처리하고, 상기 모드 제어 신호가 디스에이블됨에 따라 상기 이븐 픽셀 선입선출부로부터 출력되는 모든 픽셀 데이터를 이미지 처리하는 것을 특징으로 하는 디스플레이 컨트롤러.
  9. 제 7항에 있어서,
    상기 오드 픽셀 처리부(252)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 오드 픽셀 선입선출부로부터 출력되는 오드 픽셀 데이터를 처리하고, 상기 모드 제어 신호가 디스에이블됨에 따라 동작하지 않는 것을 특징으로 하는 디스플레이 컨트롤러.
  10. 제 7항에 있어서,
    상기 픽셀 정렬부(270)는,
    상기 모드 제어 신호에 응답하여 상기 이븐 픽셀 처리부의 출력을 복수의 출력 라인에 선택적으로 공급하기 위한 픽셀 제너레이터 바이패스 디멀티플렉서(273);
    상기 모드 제어 신호가 인에이블됨에 따라 상기 클럭 선택부의 출력되는 클럭을 출력하고, 상기 모드 제어 신호가 디스에이블됨에 따라 접지 전압을 출력하는 제 4 클럭 게이팅 멀티플렉서(272); 및
    상기 제 4 클럭 게이팅 멀티 플렉서의 출력에 응답하여 상기 픽셀 제너레이터 바이패스 디멀티플렉서(273)의 출력과 상기 오드 픽셀 처리부(252)의 출력을 입력받아 순서대로 정렬하는 픽셀 제너레이터(271)를 구비하는 것을 특징으로 하는 디스플레이 컨트롤러.
  11. 제 10항에 있어서,
    상기 픽셀 제너레이터 바이패스 디멀티플렉서(273)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 이븐 픽셀 처리부의 출력을 상기 픽셀 제너레이터에 출력하고, 상기 모드 제어 신호가 디스에이블됨에 따라 상기 이븐 픽셀 처리부의 출력을 상기 픽셀 정렬부의 출력으로 전달하는 디멀티플렉서(dimultiplexer)인 것을 특징으로 하는 디스플레이 컨트롤러.
  12. 제 10항에 있어서,
    상기 픽셀 제너레이터(271)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 이븐 픽셀 처리부로부터 출력되는 이븐 픽셀 데이터와 상기 오드 픽셀 처리부로부터 출력되는 오드 픽셀 데이터를 순서대로 정렬하여 출력하고, 상기 모드 제어 신호가 디스에이블됨에 따라 동작하지 않는 것을 특징으로 하는 디스플레이 컨트롤러.
  13. 제 1항에 있어서,
    상기 클럭 선택부(280)는,
    상기 모드 제어 신호가 인에이블됨에 따라 상기 제 2 비디오 클럭을 출력하고, 상기 모드 제어 신호가 디스에이블됨에 따라 상기 제 1 비디오 클럭을 출력하는 멀티플렉서인 것을 특징으로 하는 디스플레이 컨트롤러.
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