JP2002328657A - 表示装置 - Google Patents
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- JP2002328657A JP2002328657A JP2001132921A JP2001132921A JP2002328657A JP 2002328657 A JP2002328657 A JP 2002328657A JP 2001132921 A JP2001132921 A JP 2001132921A JP 2001132921 A JP2001132921 A JP 2001132921A JP 2002328657 A JP2002328657 A JP 2002328657A
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Abstract
(57)【要約】
【課題】 画素アレイ部が形成される絶縁基板上でデジ
タル画素データの並び替えを行うことにより、ゲートア
レイを不要にした表示装置を提供する。 【解決手段】 表示装置内の信号線駆動回路１２は、レ
ベルシフタ１と、分周回路２と、サンプリングラッチ３
と、第１ロードラッチ４ａと、第１ロードラッチ４ａで
ラッチされたデジタル画素データの並び替えを行う並び
替え回路５と、並び替え回路５で並び替えたデジタル画
素データをラッチする第２ロードラッチ４ｂと、第１お
よび第２ラッチ回路４ａ，４ｂでラッチされたデジタル
画素データをＤ／Ａ変換するＤＡＣ６と、ＡＭＰ７と、
信号線選択回路８とを備えている。第１ロードラッチ４
ａでラッチした後、ガラス基板上でデータの並び替えを
行ってから第２ロードラッチ４ｂでラッチ動作を行うた
め、ゲートアレイ内部でデジタル画素データの並び替え
を行う必要がなくなり、ゲートアレイが不要になる。
タル画素データの並び替えを行うことにより、ゲートア
レイを不要にした表示装置を提供する。 【解決手段】 表示装置内の信号線駆動回路１２は、レ
ベルシフタ１と、分周回路２と、サンプリングラッチ３
と、第１ロードラッチ４ａと、第１ロードラッチ４ａで
ラッチされたデジタル画素データの並び替えを行う並び
替え回路５と、並び替え回路５で並び替えたデジタル画
素データをラッチする第２ロードラッチ４ｂと、第１お
よび第２ラッチ回路４ａ，４ｂでラッチされたデジタル
画素データをＤ／Ａ変換するＤＡＣ６と、ＡＭＰ７と、
信号線選択回路８とを備えている。第１ロードラッチ４
ａでラッチした後、ガラス基板上でデータの並び替えを
行ってから第２ロードラッチ４ｂでラッチ動作を行うた
め、ゲートアレイ内部でデジタル画素データの並び替え
を行う必要がなくなり、ゲートアレイが不要になる。
Description
【０００１】
【発明の属する技術分野】本発明は、駆動回路と画素ア
レイ部とを同一の絶縁基板上に形成する表示装置に関す
る。
レイ部とを同一の絶縁基板上に形成する表示装置に関す
る。
【０００２】
【従来の技術】従来の液晶表示装置は、ホストコンピュ
ータから出力された映像信号をゲートアレイで信号処理
した後に信号線駆動回路に供給するのが一般的である。
ゲートアレイの内部では、信号線の駆動順序に従って映
像信号の並び替えを行う。
ータから出力された映像信号をゲートアレイで信号処理
した後に信号線駆動回路に供給するのが一般的である。
ゲートアレイの内部では、信号線の駆動順序に従って映
像信号の並び替えを行う。
【０００３】
【発明が解決しようとする課題】このようなゲートアレ
イは、画素アレイ基板とは別個の基板に実装されたり、
あるいは画素アレイ基板の額縁部分に実装されたりす
る。いずれにしても、ゲートアレイが必要なために、液
晶表示装置の小型化が妨げられ、コストダウンも図れな
い。
イは、画素アレイ基板とは別個の基板に実装されたり、
あるいは画素アレイ基板の額縁部分に実装されたりす
る。いずれにしても、ゲートアレイが必要なために、液
晶表示装置の小型化が妨げられ、コストダウンも図れな
い。
【０００４】本発明は、このような点に鑑みてなされた
ものであり、その目的は、画素アレイ部が形成される絶
縁基板上でデジタル画素データの並び替えを行うことに
より、データ並び替え用のゲートアレイを不要にした表
示装置を提供することにある。
ものであり、その目的は、画素アレイ部が形成される絶
縁基板上でデジタル画素データの並び替えを行うことに
より、データ並び替え用のゲートアレイを不要にした表
示装置を提供することにある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、絶縁基板上に縦横に列設される信号
線および走査線と、前記信号線および走査線の各交点付
近に形成される表示素子と、前記走査線を駆動する走査
線駆動回路と、前記絶縁基板上に形成され前記信号線を
駆動する信号線駆動回路と、を備えた表示装置におい
て、前記信号線駆動回路は、外部から供給されたデジタ
ル画素データをシフトクロックに同期させて順にシフト
する第１ラッチ回路と、前記第１ラッチ回路のラッチ出
力を複数画素分同タイミングでラッチする第２ラッチ回
路と、前記第２ラッチ回路の出力を信号線の駆動順序に
合わせて並び替える並び替え回路と、前記並び替え回路
で並び替えたデジタル画素データをアナログ画素電圧に
変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器で変換され
たアナログ画素電圧を対応する信号線に供給する信号線
選択回路と、を備える。
ために、本発明は、絶縁基板上に縦横に列設される信号
線および走査線と、前記信号線および走査線の各交点付
近に形成される表示素子と、前記走査線を駆動する走査
線駆動回路と、前記絶縁基板上に形成され前記信号線を
駆動する信号線駆動回路と、を備えた表示装置におい
て、前記信号線駆動回路は、外部から供給されたデジタ
ル画素データをシフトクロックに同期させて順にシフト
する第１ラッチ回路と、前記第１ラッチ回路のラッチ出
力を複数画素分同タイミングでラッチする第２ラッチ回
路と、前記第２ラッチ回路の出力を信号線の駆動順序に
合わせて並び替える並び替え回路と、前記並び替え回路
で並び替えたデジタル画素データをアナログ画素電圧に
変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器で変換され
たアナログ画素電圧を対応する信号線に供給する信号線
選択回路と、を備える。
【０００６】本発明では、絶縁基板上でデジタル画素デ
ータの並び替えを行うため、並び替え用のゲートアレイ
等を設ける必要がなくなる。
ータの並び替えを行うため、並び替え用のゲートアレイ
等を設ける必要がなくなる。
【０００７】
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として液晶表示装置について主に説
明する。
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として液晶表示装置について主に説
明する。
【０００８】図１は液晶表示装置の概略構成を示すブロ
ック図である。本実施形態の液晶表示装置は、信号線お
よび走査線が列設され信号線および走査線の各交点付近
に画素ＴＦＴが形成された画素アレイ部１１と、各信号
線を駆動する信号線駆動回路１２と、各走査線を駆動す
る走査線駆動回路１３とを、同一のガラス基板上に形成
したものであり、デジタル画素データの並び替えをゲー
トアレイを用いずにガラス基板上で行うことを特徴とす
る。
ック図である。本実施形態の液晶表示装置は、信号線お
よび走査線が列設され信号線および走査線の各交点付近
に画素ＴＦＴが形成された画素アレイ部１１と、各信号
線を駆動する信号線駆動回路１２と、各走査線を駆動す
る走査線駆動回路１３とを、同一のガラス基板上に形成
したものであり、デジタル画素データの並び替えをゲー
トアレイを用いずにガラス基板上で行うことを特徴とす
る。
【０００９】本実施形態では、信号線を４つのブロック
に分けて駆動する。図２は１ブロック分の構成を詳細に
示したブロック図である。
に分けて駆動する。図２は１ブロック分の構成を詳細に
示したブロック図である。
【００１０】信号線駆動回路１２は、外部から供給され
たデジタル画素データの電圧レベルの変換を行うレベル
シフタ（Ｌ／Ｓ、レベルシフト回路）１と、レベルシフ
タ１でレベル変換されたデジタル画素データの周波数変
換を行う分周回路２と、分周回路２から出力されたデジ
タル画素データをシフトクロックに同期させて順にシフ
トするサンプリングラッチ（Ｓ／Ｒ、第１ラッチ回路）
３と、サンプリングラッチ３でラッチされた複数画素分
のデジタル画素データを同タイミングでラッチする第１
ロードラッチ（第２ラッチ回路）４ａと、第１ロードラ
ッチ４ａでラッチされたデジタル画素データの並び替え
を行う並び替え回路５と、並び替え回路５で並び替えた
デジタル画素データをラッチする第２ロードラッチ（第
３ラッチ回路）４ｂと、第１および第２ラッチ回路４
ａ，４ｂでラッチされたデジタル画素データをＤ／Ａ変
換するＤ／Ａ変換器（以下、ＤＡＣ）６と、ＤＡＣ６か
ら出力されたアナログ映像信号のゲイン調整を行うＡＭ
Ｐ７と、ＡＭＰ７の出力をどの信号線に供給するかを切
替制御する信号線選択回路８とを備えている。
たデジタル画素データの電圧レベルの変換を行うレベル
シフタ（Ｌ／Ｓ、レベルシフト回路）１と、レベルシフ
タ１でレベル変換されたデジタル画素データの周波数変
換を行う分周回路２と、分周回路２から出力されたデジ
タル画素データをシフトクロックに同期させて順にシフ
トするサンプリングラッチ（Ｓ／Ｒ、第１ラッチ回路）
３と、サンプリングラッチ３でラッチされた複数画素分
のデジタル画素データを同タイミングでラッチする第１
ロードラッチ（第２ラッチ回路）４ａと、第１ロードラ
ッチ４ａでラッチされたデジタル画素データの並び替え
を行う並び替え回路５と、並び替え回路５で並び替えた
デジタル画素データをラッチする第２ロードラッチ（第
３ラッチ回路）４ｂと、第１および第２ラッチ回路４
ａ，４ｂでラッチされたデジタル画素データをＤ／Ａ変
換するＤ／Ａ変換器（以下、ＤＡＣ）６と、ＤＡＣ６か
ら出力されたアナログ映像信号のゲイン調整を行うＡＭ
Ｐ７と、ＡＭＰ７の出力をどの信号線に供給するかを切
替制御する信号線選択回路８とを備えている。
【００１１】図１に示すように、各ブロックには、ＲＧ
Ｂそれぞれ１６０本の信号線が設けられ、各ブロックご
とに専用のデータバスＤＢ１〜ＤＢ４が設けられてい
る。
Ｂそれぞれ１６０本の信号線が設けられ、各ブロックご
とに専用のデータバスＤＢ１〜ＤＢ４が設けられてい
る。
【００１２】データバスＤＢ１〜ＤＢ４には、まず１水
平ライン分の赤色の奇数画素データが供給された後、赤
色の偶数画素データが供給され、その次に緑色の奇数画
素データが、その次に緑色の偶数画素データが、その次
に青色の奇数画素データが、その次に青色の偶数画素デ
ータが順に供給される。
平ライン分の赤色の奇数画素データが供給された後、赤
色の偶数画素データが供給され、その次に緑色の奇数画
素データが、その次に緑色の偶数画素データが、その次
に青色の奇数画素データが、その次に青色の偶数画素デ
ータが順に供給される。
【００１３】データバスＤＢ１〜ＤＢ４上のデジタル画
素データは、レベルシフタ１でレベル変換された後、サ
ンプリングラッチ３でラッチされる。サンプリングラッ
チ３は、各ブロックごとに、例えば８０画素分×６ビッ
ト＝４８０個設けられている。各ブロックで同時に駆動
すべき信号線が１６０本あるにもかかわらず、サンプリ
ングラッチ３がその半分しか設けられていない理由は、
隣接する奇数画素と偶数画素とを、タイミングをずらし
て同じサンプリングラッチ３で駆動するためである。
素データは、レベルシフタ１でレベル変換された後、サ
ンプリングラッチ３でラッチされる。サンプリングラッ
チ３は、各ブロックごとに、例えば８０画素分×６ビッ
ト＝４８０個設けられている。各ブロックで同時に駆動
すべき信号線が１６０本あるにもかかわらず、サンプリ
ングラッチ３がその半分しか設けられていない理由は、
隣接する奇数画素と偶数画素とを、タイミングをずらし
て同じサンプリングラッチ３で駆動するためである。
【００１４】サンプリングラッチ３をロードラッチ４
ａ，４ｂと同じ数だけ設けてもよいが、本実施形態の方
がサンプリングラッチ３の占有面積を減らすことができ
る。データバスの負荷はサンプリングラッチ３の数に比
例して小さくなり、信号遅延を小さくできるとともに、
消費電力の低減が図れる。
ａ，４ｂと同じ数だけ設けてもよいが、本実施形態の方
がサンプリングラッチ３の占有面積を減らすことができ
る。データバスの負荷はサンプリングラッチ３の数に比
例して小さくなり、信号遅延を小さくできるとともに、
消費電力の低減が図れる。
【００１５】ロードラッチ４ａ，４ｂは、すべてのサン
プリングラッチ３が一通りラッチし終わった時点で、サ
ンプリングラッチ３のラッチ出力すべてを同タイミング
でまとめてラッチする。ロードラッチ４ａ，４ｂは二系
統に分かれており、一方のロードラッチ４ａは１水平ラ
イン分の同一色（赤、緑または青）の奇数画素すべてを
同タイミングでラッチし、他方のロードラッチ４ｂはブ
ロック内の同一色の偶数画素すべてを同タイミングでラ
ッチする。
プリングラッチ３が一通りラッチし終わった時点で、サ
ンプリングラッチ３のラッチ出力すべてを同タイミング
でまとめてラッチする。ロードラッチ４ａ，４ｂは二系
統に分かれており、一方のロードラッチ４ａは１水平ラ
イン分の同一色（赤、緑または青）の奇数画素すべてを
同タイミングでラッチし、他方のロードラッチ４ｂはブ
ロック内の同一色の偶数画素すべてを同タイミングでラ
ッチする。
【００１６】ロードラッチ４ａ，４ｂでラッチされたデ
ータは、ＤＡＣ６に入力されてアナログ画素電圧に変換
され、次にＡＭＰ７で増幅された後、信号線選択回路８
で選択された信号線に供給される。
ータは、ＤＡＣ６に入力されてアナログ画素電圧に変換
され、次にＡＭＰ７で増幅された後、信号線選択回路８
で選択された信号線に供給される。
【００１７】ＤＡＣ６は、ブロック内のすべての赤色デ
ジタル画素データを同時にＤ／Ａ変換した後、ブロック
内のすべての緑色デジタル画素データをＤ／Ａ変換し、
その後ブロック内のすべての青色デジタル画素データを
Ｄ／Ａ変換する。
ジタル画素データを同時にＤ／Ａ変換した後、ブロック
内のすべての緑色デジタル画素データをＤ／Ａ変換し、
その後ブロック内のすべての青色デジタル画素データを
Ｄ／Ａ変換する。
【００１８】図３は信号線駆動回路１２の動作タイミン
グ図である。まず、各ブロックごとに、時刻ｔ１〜ｔ２
の間に赤色奇数画素のデジタル画素データをサンプリン
グラッチ３にて順次ラッチした後、時刻ｔ３で、すべて
の赤色奇数画素のデジタル画素データをまとめて第１ロ
ードラッチ４ａにてラッチする。その後、時刻ｔ４〜ｔ
５の間に赤色偶数画素のデジタル画素データをサンプリ
ングラッチ３にて順次ラッチした後、時刻ｔ６で、すべ
ての赤色偶数画素のデジタル画素データをまとめて第１
ロードラッチ４ａにてラッチするとともに、すべての赤
色奇数画素のデジタル画素データをまとめて第２ロード
ラッチ４ｂにてラッチする。
グ図である。まず、各ブロックごとに、時刻ｔ１〜ｔ２
の間に赤色奇数画素のデジタル画素データをサンプリン
グラッチ３にて順次ラッチした後、時刻ｔ３で、すべて
の赤色奇数画素のデジタル画素データをまとめて第１ロ
ードラッチ４ａにてラッチする。その後、時刻ｔ４〜ｔ
５の間に赤色偶数画素のデジタル画素データをサンプリ
ングラッチ３にて順次ラッチした後、時刻ｔ６で、すべ
ての赤色偶数画素のデジタル画素データをまとめて第１
ロードラッチ４ａにてラッチするとともに、すべての赤
色奇数画素のデジタル画素データをまとめて第２ロード
ラッチ４ｂにてラッチする。
【００１９】以下同様に、緑色奇数画素、緑色偶数画
素、青色奇数画素および青色偶数画素の順に、サンプリ
ングラッチ３およびロードラッチ４ａ，４ｂでラッチす
る。
素、青色奇数画素および青色偶数画素の順に、サンプリ
ングラッチ３およびロードラッチ４ａ，４ｂでラッチす
る。
【００２０】本実施形態では、外部から供給されたデジ
タル画素データを第１ロードラッチ４ａでラッチした
後、ガラス基板上のデータの並び替えを行ってから第２
ロードラッチ４ｂでラッチ動作を行うため、ゲートアレ
イ内部でデジタル画素データの並び替えを行う必要がな
くなり、ゲートアレイが不要になる。
タル画素データを第１ロードラッチ４ａでラッチした
後、ガラス基板上のデータの並び替えを行ってから第２
ロードラッチ４ｂでラッチ動作を行うため、ゲートアレ
イ内部でデジタル画素データの並び替えを行う必要がな
くなり、ゲートアレイが不要になる。
【００２１】また、本実施形態では、ガラス基板上の配
線の引き回しによりデジタル画素データの並び替えを行
うため、並び替えを行うのにコストがかからない。
線の引き回しによりデジタル画素データの並び替えを行
うため、並び替えを行うのにコストがかからない。
【００２２】さらに、本実施形態では、第１ロードラッ
チ４ａのラッチ出力を並び替えるため、第１ロードラッ
チ４ａを含めて前段の回路、すなわち、レベルシフタ
１、分周回路２、サンプリングラッチ３、第１ロードラ
ッチ４ａの配置に特に制限がなくなり、回路の配置設計
がやりやすくなる。
チ４ａのラッチ出力を並び替えるため、第１ロードラッ
チ４ａを含めて前段の回路、すなわち、レベルシフタ
１、分周回路２、サンプリングラッチ３、第１ロードラ
ッチ４ａの配置に特に制限がなくなり、回路の配置設計
がやりやすくなる。
【００２３】上述した実施形態では、ロードラッチを、
第１ロードラッチ４ａと第２ロードラッチ４ｂに分ける
例を説明したが、一種類にまとめてもよい。この場合、
サンプリングラッチ３の出力、あるいはロードラッチの
ラッチ出力に基づいて並び替えを行えばよい。
第１ロードラッチ４ａと第２ロードラッチ４ｂに分ける
例を説明したが、一種類にまとめてもよい。この場合、
サンプリングラッチ３の出力、あるいはロードラッチの
ラッチ出力に基づいて並び替えを行えばよい。
【００２４】また、並び替えを行う場所は、本実施例の
ほかに、（Ａ）サンプリングラッチとロードラッチの
間、（Ｂ）Ｄ／Ａ変換回路とアンプ回路の間、（Ｃ）ア
ンプ回路と信号線の間などが考えられるが、本実施形態
のようにロードラッチ回路とＤ／Ａ変換回路の間が特に
良い。
ほかに、（Ａ）サンプリングラッチとロードラッチの
間、（Ｂ）Ｄ／Ａ変換回路とアンプ回路の間、（Ｃ）ア
ンプ回路と信号線の間などが考えられるが、本実施形態
のようにロードラッチ回路とＤ／Ａ変換回路の間が特に
良い。
【００２５】（Ｃ）では、アンプ回路と信号線のあいだ
が信号線毎に変わってしまい、アンプからみた負荷容量
が異なってしまうため、電圧書き込みばらつきを招きや
すい問題がある。
が信号線毎に変わってしまい、アンプからみた負荷容量
が異なってしまうため、電圧書き込みばらつきを招きや
すい問題がある。
【００２６】（Ｂ）では、Ｄ／Ａ変換回路とアンプ回路
の間の配線が長くなると、その配線がもつ寄生容量によ
り、Ｄ／Ａ変換されたアナログ電圧が誤差を持ってしま
う問題がある。
の間の配線が長くなると、その配線がもつ寄生容量によ
り、Ｄ／Ａ変換されたアナログ電圧が誤差を持ってしま
う問題がある。
【００２７】（Ａ）は本実施例の次に有力である。た
だ、サンプリングラッチのデータをロードラッチに移す
のにより長い時間が必要となる。並べ替えのための配線
容量を充放電する時間が必要だからである。図３の小デ
ータブロック間のロードクロックのハイ期間を必要なだ
け長くすればよい。
だ、サンプリングラッチのデータをロードラッチに移す
のにより長い時間が必要となる。並べ替えのための配線
容量を充放電する時間が必要だからである。図３の小デ
ータブロック間のロードクロックのハイ期間を必要なだ
け長くすればよい。
【００２８】また、本実施の形態において、複数の信号
線を順に駆動するような構成にしていることは、並べ替
え配線の規模を縮小するのに役立っている。１水平期間
分のデータ全てを並べ替える配線規模は、１水平期間の
Ｎ分の１のデータを並べ替える配線規模のＮ倍になるか
らである。
線を順に駆動するような構成にしていることは、並べ替
え配線の規模を縮小するのに役立っている。１水平期間
分のデータ全てを並べ替える配線規模は、１水平期間の
Ｎ分の１のデータを並べ替える配線規模のＮ倍になるか
らである。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、絶縁基板上でデジタル画素データの並び替えを行
うため、並び替え用のゲートアレイ等を設ける必要がな
くなり、液晶表示装置全体を小型化できるとともに、コ
スト削減も図れる。
れば、絶縁基板上でデジタル画素データの並び替えを行
うため、並び替え用のゲートアレイ等を設ける必要がな
くなり、液晶表示装置全体を小型化できるとともに、コ
スト削減も図れる。
【図１】液晶表示装置の概略構成を示すブロック図。
【図２】１ブロック分の構成を詳細に示したブロック
図。
図。
【図３】信号線駆動回路の動作タイミング図。
１ レベルシフタ ２ 分周回路 ３ サンプリングラッチ ４ａ 第１ロードラッチ ４ｂ 第２ロードラッチ ５ 並び替え回路 ６ ＤＡＣ ７ ＡＭＰ ８ 信号線選択回路 １１ 画素アレイ部 １２ 信号線駆動回路 １３ 走査線駆動回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｇ ６２３Ｈ ６２３Ｑ ６２３Ｒ Ｆターム(参考） 2H093 NA16 NC11 NC23 NC26 NC34 ND42 ND54 5C006 AA01 AF22 AF82 BB16 BC12 BC20 BF03 BF04 BF23 BF24 BF46 EB05 FA43 FA51 5C080 AA10 BB05 DD25 DD27 FF11 JJ02 JJ04
Claims (6)
- 【請求項１】絶縁基板上に縦横に列設される信号線およ
び走査線と、 前記信号線および走査線の各交点付近に形成される表示
素子と、 前記走査線を駆動する走査線駆動回路と、 前記絶縁基板上に形成され前記信号線を駆動する信号線
駆動回路と、を備えた表示装置において、 前記信号線駆動回路は、 外部から供給されたデジタル画素データをシフトクロッ
クに同期させて順にシフトする第１ラッチ回路と、 前記第１ラッチ回路のラッチ出力を複数画素分同タイミ
ングでラッチする第２ラッチ回路と、 前記第２ラッチ回路の出力を信号線の駆動順序に合わせ
て並び替える並び替え回路と、 前記並び替え回路で並び替えたデジタル画素データをア
ナログ画素電圧に変換するＤ／Ａ変換器と、 前記Ｄ／Ａ変換器で変換されたアナログ画素電圧を対応
する信号線に供給する信号線選択回路と、を備えること
を特徴とする表示装置。 - 【請求項２】前記並び替え回路で並び替えたデジタル画
素データをラッチする第３ラッチ回路を備え、 前記Ｄ／Ａ変換器は、前記第２および第３ラッチ回路の
ラッチ出力を同時にアナログ画素電圧に変換することを
特徴とする請求項１に記載の表示装置。 - 【請求項３】前記並び替え回路は、前記絶縁基板上の配
線パターンで形成されることを特徴とする請求項１また
は２に記載の表示装置。 - 【請求項４】前記絶縁基板上に形成され外部から供給さ
れたデジタル画素データの周波数変換を行う分周回路を
備え、 前記分周回路は、周波数変換されたデジタル画素データ
を各ブロックに供給し、 前記第１ラッチ回路は、前記分周回路から出力されたデ
ジタル画素データをシフトクロックに同期させて順にシ
フトすることを特徴とする請求項１〜３のいずれかに記
載の表示装置。 - 【請求項５】前記絶縁基板上に形成され外部から入力さ
れたデジタル画素データの電圧レベルの変換を行うレベ
ルシフト回路を備え、 前記分周回路は、前記レベルシフト回路で電圧レベルを
変換した後のデジタル画素データを周波数変換すること
を特徴とする請求項４に記載の表示装置。 - 【請求項６】前記Ｄ／Ａ変換器は、複数の信号線ごとに
設けられ、これら複数の信号線を順に駆動することを特
徴とする請求項１〜５のいずれかに記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001132921A JP4854129B2 (ja) | 2001-04-27 | 2001-04-27 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001132921A JP4854129B2 (ja) | 2001-04-27 | 2001-04-27 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002328657A true JP2002328657A (ja) | 2002-11-15 |
| JP4854129B2 JP4854129B2 (ja) | 2012-01-18 |
Family
ID=18980863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001132921A Expired - Fee Related JP4854129B2 (ja) | 2001-04-27 | 2001-04-27 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4854129B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188072A (ja) * | 2005-12-16 | 2007-07-26 | Semiconductor Energy Lab Co Ltd | デジタル駆動型表示装置 |
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