JP2002140053A

JP2002140053A - ディスプレイ

Info

Publication number: JP2002140053A
Application number: JP2001272636A
Authority: JP
Inventors: Graham Andrew Cairns; アンドリューカーンズグラハム; Michael James Brownlow; ジェームズブラウンローマイケル
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-09-14
Filing date: 2001-09-07
Publication date: 2002-05-17
Anticipated expiration: 2021-09-07
Also published as: US6806854B2; US20020030653A1; GB2367176A; TW522358B; DE60126879T2; EP1191513A3; DE60126879D1; KR100468339B1; JP4124582B2; GB0022509D0; EP1191513A2; EP1191513B1; KR20020021346A

Abstract

(57)【要約】【課題】全回路構成要素をディスプレイパネル上に集
積させることによって、ディスプレイのサイズを低減す
る、デジタルデータ駆動装置アーキテクチャを提供す
る。【解決手段】本発明のアクティブマトリクスディスプ
レイは、共通の集積処理により、共通基板上に形成され
たアクティブマトリクスおよびデジタルデータドライバ
を備え、該アクティブマトリクスはＭ本のデータ線を有
し、該ドライバは、ｍ個の画素用の表示データを格納す
るための少なくとも１つの集合を形成するｍ個のレジス
タで、ｍがＭよりも小さいレジスタと、該ｍ個のレジス
タから、それぞれ、該表示データを受信するように構成
されたｍ個のデジタル／アナログ変換器とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クスディスプレイに関する。

【０００２】このコンテクストにおいて、「ディスプレ
イ」なる用語は、観察者により直接見られるように意図
されたデバイスだけでなく、他の目的、例えば、光学的
処理のために光を生成または変調するためのデバイスも
含む。よって、アクティブ（すなわち、光を生成する）
およびパッシブ（すなわち、光を変化させる）空間光変
調器が、本明細書中において、「ディスプレイ」なる用
語に包含される。

【０００３】

【従来の技術】添付図面の図１は、Ｎ行×Ｍ列の画素
（ピクセル）から成るアクティブマトリクス１を含む、
典型的な公知のタイプのアクティブマトリクスディスプ
レイを示す。このディスプレイは、入力３でデータを受
信し、データ線（例えば、５）を介して、液晶ピクセル
の電極（例えば、４）にアナログデータ電圧を供給する
ためのデータ線ドライバ２を含む。各ピクセルは、ピク
セル電極４と個々のデータ線５の間に接続されるＴＦＴ
６を含ため、列のピクセルは共通のデータ線に接続され
る。トランジスタ６のゲートは、整列して走査線７に接
続され、各走査線は、ディスプレイの行またはラインの
リフレッシュのために、各ピクセル行を順番にイネーブ
ルする走査線ドライバ８に接続される。

【０００４】

【発明が解決しようとする課題】データ線ドライバ２
は、アナログビデオデータまたはデジタルビデオデータ
を受信し得る。デジタルビデオデータの場合、データ線
ドライバは、所望のイメージを表示するために、デジタ
ル／アナログ変換を実施して、入来するピクセル表示デ
ータを、ピクセルへの印加に適した電圧に変換する。デ
ジタル／アナログ変換は、全非線形液晶電圧（ｇｅｎｅ
ｒａｌｌｙｎｏｎ−ｌｉｎｅａｒｌｉｑｕｉｄｃ
ｒｙｓｔａｌｖｏｌｔａｇｅ）／光透過特性を補償す
るように、非線形であり得る。

【０００５】データ線ドライバ２等の回路を、アクティ
ブマトリクスと同じ基板上にモノリシックに集積するた
めには、克服すべきいくつかの問題点がある。これらの
問題点は、一般に、データ線ドライバ２の動作に要する
周波数を増すとともに増加し、ポリシリコントランジス
タの比較的低い半導体性能、および大きな基板領域上で
達成可能なリソグラフィック解像度により制限される集
積密度により生じる。これらの要因により、動作周波
数、回路領域、および消費電力量が問題となる以前に、
データ線ドライバが複雑になることに制限が設けられ
る。

【０００６】デジタル表示データは、通常、連続した形
式でデジタルデータドライバに供給される。データは、
一般にデータのラインと呼ばれる群にセグメント化さ
れ、各データのラインは、アクティブマトリクス１内の
Ｎ個のピクセル行のうちの１つと対応する。データは、
マトリクス１内の上段のピクセル行から始まって、ライ
ンごとに入力され、ディスプレイの下段へと進む。

【０００７】各データのライン内には、Ｍ項目のデータ
が存在し、各データの項目は、ピクセル表示状態のデジ
タル表現である。通常、各データのライン内では、行内
で最も左にあるピクセルに対応するデータの項目が最初
に入力され、その後に、左から右へと行に沿って進むピ
クセルに対応するデータの項目が続く。

【０００８】データは、フレームレートＦとして公知の
周波数で、アクティブマトリクスの全てのピクセルに供
給される。これを達成するためには、データレートｆが
Ｆ．Ｎ．Ｍ．以上でなければならない。連続する水平同
期（ＨＳＹＮＣ）パルス間の周期である（水平）線時間
が、１／ＦＮ以下でなければならない。

【０００９】添付図面の図２に示す波形は、デジタル信
号がデジタルデータドライバ２に供給される方式の一例
を示す。信号ＨＳＹＮＣは、各データのライン間でアク
ティブになり、１ラインのデータの伝送の開始を表わ
す。各データのライン内で、項目Ｄ１、Ｄ２、．．．Ｄ
Ｍが連続して伝送される。

【００１０】公知のタイプのモノリシック集積デジタル
データドライバは、デジタルデータが伝送された時と、
対応するアナログデータがデータ線に書き込まれた時と
の時間間隔に依存して、主に２つのタイプに分類され得
る。この識別点が図２の時間ｔｘにより示される。１ラ
インのデータが、時間ｔｘ以前に、対応するピクセル行
に書き込まれる場合、その駆動方法は「ポイント−アッ
ト−ア−タイム（ｐｏｉｎｔ−ａｔ−ａ−ｔｉｍｅ）」
と呼ばれる。１ラインのデータが、時間ｔｘ以降に、対
応するピクセル行に書き込まれる場合、その駆動方法は
「ライン−アット−ア−タイム（ｌｉｎｅ−ａｔ−ａ−
ｔｉｍｅ）」と呼ばれる。

【００１１】ライン−アット−ア−タイムの駆動では、
いずれの１ライン時間においても、デジタルデータドラ
イバは、現在のラインのデジタルデータをサンプリング
する一方で、同時に、先行するラインのデータをデジタ
ルからアナログ形式に変換し、そのアナログデータをデ
ータ線に供給し得る。この技術の利点は、全体のライン
時間が、デジタル／アナログ変換、アナログデータのデ
ータ線への書込み、およびデータ線からのデータをピク
セル行の電極へ走査するために、（データの最後の項目
ＤＭが供給された時から、次の１つの信号ＨＳＹＮＣが
供給されるまで）利用できることである。この比較的に
長い時間周期により、ドライバ回路、および特にデジタ
ル／アナログ変換器（ＤＡＣ）回路の性能要件が低減さ
れるため、より低い性能の処理での実装が可能になる。
しかしながら、この技術の不利な点は、少なくとも１ラ
イン全体（一般には、２ライン全体）のデジタルデータ
格納レジスタが必要とされることである。さらに、多く
のＤＡＣ回路が必要とされる。これは、特に、トランジ
スタの要素のサイズが、多くのポリ−シリコンＴＦＴ処
理の場合ほどは小さくない場合に、集積回路内に比較的
に大きな物理領域を必要とする。

【００１２】添付図面の図３は、本質的に同じ処理工程
を用いて、アクティブマトリクスと同じ基板上に集積さ
れる公知のモノリシック集積デジタルデータドライバを
概略ブロック図の形式で示す。このドライバは、周波数
ｆで、「単相」デジタルデータをパラレルで受信し、か
つ周波数ｆのクロックを受信するＭ個の入力レジスタ１
０を含む。入力レジスタは、Ｍ個の格納レジスタ１１に
接続され、それにより、ｆ／Ｍの周波数で、「Ｍ相」の
デジタルデータを受信する。レジスタ１１は、同じ周波
数で、Ｍ相デジタルデータをＭ個のデジタル−アナログ
変換器１２に供給し、Ｍ個のデジタル−アナログ変換器
１２は、同じ周波数で、Ｍ相アナログデータをアクティ
ブマトリクス１に供給する。

【００１３】デジタルデータは、１ライン全てのデータ
がサンプリングされ、入力レジスタ１０内に格納される
ような方法で、周波数ｆで供給される。１ライン全てを
格納した後に、全てのデジタルデータが格納レジスタ１
１に転送され、レジスタ１１内のデータが変換器１２に
より、マトリクス１のデータ線に供給されるアナログデ
ータに変換されている間、入力レジスタが、次のライン
時間中に、次のデータのラインをサンプリングおよび格
納することを可能にする。このタイプの構成は、Ｙ．Ｍ
ａｔｓｕｅｄａ、Ｔ．Ｏｚａｗａ、Ｍ．Ｋｉｍｕｒａ、
Ｔ．Ｉｔｏｈ、Ｋ．Ｎａｋａｚａｗａ、およびＨ．Ｏｈ
ｓｈｉｍａの「Ａ６−ｂｉｔｃｏｌｏｕｒＶＧＡ
ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅｐｏｌｙ−Ｓｉ
ＴＦＴ−ＬＣＤｗｉｔｈｉｎｔｅｇｒａｔｅｄｄ
ｉｇｉｔａｌｄａｔａｄｒｉｖｅｒｓ」（Ｓｏｃｉ
ｅｔｙｆｏｒＩｎｆｏｒｍａｔｉｏｎＤｉｓｐｌ
ａｙ９８Ｄｉｇｅｓｔ、８７９〜８８２頁、１９９
８年）に開示されており、これもまた、そのような構成
のために基板領域の大部分が必要とされることを示して
いる。実際には、アクティブマトリクス基板の片側のみ
にそのような構成を実装することは可能ではなかった。
その代わりに、「上部」および「下部」デジタルドライ
バがデータ線の集積デジタル化された集合に接続され
る。この構成のさらなる問題は、変換器１２の性能を調
和させることが困難なことである。

【００１４】添付図面の図４は、これもまた、本質的に
同じ処理工程を用いて、アクティブマトリクスと同じ基
板上に集積され、ＤＡＣ１２の前後でマルチプレクシン
グおよびデマルチプレクシングすることにより、必要な
領域の低減、およびトランジスタ数の最小化を図る、公
知の改変されたタイプのデジタルデータドライバを示
す。格納レジスタ１１の出力は、Ｍ−ｍ相マルチプレク
サ１３に接続される。Ｍ−ｍ相マルチプレクサ１３は、
一度にｍ個のレジスタ出力を選択し、それらをｍ個のＤ
ＡＣ１２に供給する（ここで、ｍはＭよりも小さい）。
この動作は、Ｍ「単位」のデータ全てが、各ライン時間
中にアナログ形式に変換されるように、１ライン時間毎
にＭ／ｍ回繰り返される。

【００１５】ＤＡＣの出力は、ｍ−Ｍ相デマルチプレク
サ１４に接続される。ｍ−Ｍ相デマルチプレクサ１４
は、各ＤＡＣの出力を方向づけて、マトリクス１の適切
なデータ線を駆動する。添付図面の図５に示すとおり、
各ＤＡＣ１２の出力は、デマルチプレクサ１４のデマル
チプレクシング構成に接続される。デマルチプレクサ１
４は、次に、ＤＡＣ出力を、アクティブマトリクス１内
で物理的に相互に隣接するデータ線５の集合に選択的に
接続する。図５に示す構成では、Ｍ／ｍは４に等しい。
このタイプの構成は、Ｍ．Ｏｓａｍｅ、Ｍ．Ａｚａｍ
ｉ、Ｊ．Ｋｏｙａｍａ、Ｙ．Ｏｇａｔａ、Ｈ．Ｏｈｔａ
ｎｉ、およびＳ．Ｙａｍａｚａｋｉの「Ａ２−６−ｉ
ｎ．ｐｏｌｙ−ＳｉＴＦＴ−ＬＣＤＨＤＴＶｄ
ｉｓｐｌａｙｗｉｔｈｍｏｎｏｌｉｔｈｉｃｉｎｔ
ｅｇｒａｔｅｄ８−ｂｉｔｄｉｇｉｔａｌｄａｔ
ａｄｒｉｖｅｒｓ」（ＳｏｃｉｅｔｙｆｏｒＩｎ
ｆｏｒｍａｔｉｏｎＤｉｓｐｌａｙ９８Ｄｉｇｅ
ｓｔ、１０５９〜１０６２頁、１９９８年）、ＵＳ５
１７０１５８、およびＥＰ０９３８０７４に
開示されている。

【００１６】添付図面の図６は、本質的に同じ処理工程
を用いて、アクティブマトリクスと同じ基板上に集積さ
れ、アナログデータが、次のラインのデジタルデータが
ドライバに伝送される前に、マトリクス１のデータ線に
供給される、公知のタイプのポイント−アット−ア−タ
イムデジタルデータドライバを示す。

【００１７】この構成には、ｍ個の入力レジスタ１０、
ｍ個の格納レジスタ１１、ｍ個のデジタル−アナログ変
換器１２、およびｍ−Ｍ相デマルチプレクサ１４が存在
する。この構成は、デジタルデータが迅速に変換される
ため、デジタル格納の合計が比較的に少なくなるという
利点を有する。しかしながら、これには、デジタル−ア
ナログ変換が比較的迅速に起こることが必要とされる。

【００１８】ｍ個の入力レジスタ１０、ｍ個の格納レジ
スタ１１、およびｍ個のＤＡＣ１２の各々は、１ライン
時間毎にＭ／ｍ回動作し、ＤＡＣの各々は、ｍ−Ｍ相デ
マルチプレクサを介して、Ｍ／ｍ本のデータ線を駆動す
る。

【００１９】ＤＡＣ１２は、添付図面の図５に示すよう
に、その出力に物理的に「ローカル」であるデータ線を
駆動する。従って、入力データを再配置するためには、
オフパネルデータ操作が必要とされる。これは、図６の
データ再配置ユニット１５で示される。例えば、Ｍ＝１
６で、ｍ＝４である場合、データは、Ｄ１、Ｄ５、Ｄ
９、Ｄ１３、Ｄ２、Ｄ６、Ｄ１０、Ｄ１４、Ｄ３、Ｄ
７、Ｄ１１、Ｄ１５、Ｄ４、Ｄ８、Ｄ１２、Ｄ１６の順
序で伝送される。このタイプの構成は、ＪＰ１１０３
８９４６、ＧＢ２３２７１３７、およびＥＰ０
８３７４４６に開示されており、さらなるオフパネ
ル回路を必要とするという不利な点を有する。

【００２０】Ｙ．Ｈａｎａｚａｗａ、Ｈ．Ｈｉｒａｉ、
Ｋ．Ｋｕｍａｇａｉ、Ｋ．Ｇｏｓｈｏｏ、Ｈ．Ｎａｋａ
ｍｕｒａ、およびＪ．Ｈａｎａｒｉの「Ａ２０２ｐ
ｐｉＴＦＴ−ＬＣＤｕｓｉｎｇＬｏｗＴｅｍｐｅ
ｒａｔｕｒｅｐｏｌ−ＳｉＴｅｃｈｎｏｌｏｇｙ」
（ｐｒｏｃｅｅｄｉｎｇｓｏｆＥｕｒｏＤｉｓｐｌ
ａｙ ’９９、３６９〜３７２頁、１９９９年）は、ス
イッチのアレイにより、複数のバス線に接続されたアク
ティブマトリクスを含む、低温ポリ−シリコンＬＣＤを
開示している。このスイッチは、アクティブマトリクス
の隣接するデータ線の集合を、順番にバス線に接続する
ように制御される。

【００２１】バス線は、アナログ信号の集合を、順番に
データ線の集合に供給するためのオフパネル回路に接続
される。このオフパネル回路は、入力ビデオデータを受
信し、それを、出力がバス線と接続されているデジタル
／アナログ変換器の集合に供給するコントローラを含
む。

【００２２】ＥＰ０９２９０６４は、共通の入力
に接続されたライン回路の集合を含む構成を開示してい
る。各ライン回路は、近くにあるが隣接していない数本
のデータ線に、出力がデマルチプレクシングされるＤＡ
Ｃを有する。この構成では、ピクセルデータの最小のデ
ジタル格納状態で、ＤＡＣはより長い変換時間を要す
る。

【００２３】ＥＰ０４５８１６９は、最下位のビ
ットに対応する１つだけ、ＤＡＣ内のスイッチの数を低
減することに関連する。ピクセル更新フェーズが、２つ
のサブフェーズに分割される。第１のサブフェーズで
は、最下位のビットがないデータがピクセルをリフレッ
シュするために用いられる。第２のサブフェーズでは、
ピクセル全体の平均フィールドが、データワード全体が
変換された場合に供給されたであろう平均フィールドと
なるように、同じデジタルデータが再度適用されるが、
最下位のビットは次に下位にあるビットに加えられる。
これには、１データ線毎に１つのＤＡＣが必要とされ
る。

【００２４】ＪＰ８１３７４４６は、各水平線の
ためのピクセルデータが最初から再配置される構成に関
連する。ピクセルワードが、一度に１つずつ、単一のＤ
ＡＣに印加される。次いで、データ線が、新たな順序で
復号することによりアドレシングされ、ＤＡＣの出力
を、順番に、各適切なデータ線に切換える。

【００２５】

【課題を解決するための手段】本発明のディスプレイ
は、共通の集積処理により、共通基板（１００）上に形
成されたアクティブマトリクス（１）およびデジタルデ
ータドライバ（２）を備えるアクティブマトリクスディ
スプレイであって、該アクティブマトリクス（１）はＭ
本のデータ線（５）を有し、該ドライバ（２）は、ｍ個
の画素用の表示データを格納するための少なくとも１つ
の集合を形成するｍ個のレジスタ（２６、２６ａ）であ
って、ここで、ｍがＭよりも小さい、レジスタ（２６、
２６ａ）と、該ｍ個のレジスタ（２６、２６ａ）から、
それぞれ、該表示データを受信するように構成されたｍ
個のデジタル／アナログ変換器（２１）と、を含み、該
ｍ個の変換器（２１）から、それぞれ、所望の画素状態
を表わすアナログ信号を受信するためのｍ本のバス線
（５１〜５６）と、該データ線（５）のうちの物理的に
隣接するｍ本のデータ線群を、順番に、該ｍ本のバス線
（５１〜５６）に、それぞれ、接続するためのスイッチ
ングネットワーク（６１）とを特徴とする。

【００２６】本発明のディスプレイは、前記レジスタ
（２６、２６ａ）が１つの集合を形成し、ｍが２以上で
あり、かつＭ／２以下であることを特徴としてもよい。

【００２７】本発明のディスプレイは、ｍが６に等しい
ことを特徴としてもよい。

【００２８】本発明のディスプレイは、Ｍｍｏｄｍ
の値がゼロでなく、前記スイッチングネットワーク（６
１）が、前記データ線（５）のうちのＭｍｏｄｍの
値の物理的に隣接するデータ線のさらなる群を、それぞ
れ、Ｍｍｏｄｍの値前記バス線（５１〜５６）に接
続するように構成されることを特徴としてもよい。

【００２９】本発明のディスプレイは、前記レジスタは
ｍ／ｎ個のレジスタから成るｎ個の集合を含み、ここ
で、ｎがｍよりも小さく、各集合が、個々の色成分用の
表示データを格納するように構成されることを特徴とし
てもよい。

【００３０】本発明のディスプレイは、ｎが３に等しい
ことを特徴としてもよい。

【００３１】本発明のディスプレイは、ｍが１８に等し
いことを特徴としてもよい。

【００３２】本発明のディスプレイは、Ｍｍｏｄ
（ｍ．ｎ）の値がゼロでなく、前記スイッチングネット
ワークが、前記データ線のうちのＭｍｏｄ（ｍ．
ｎ）の値のＭの物理的に隣接するデータ線のさらなる群
を、それぞれ、前記Ｍｍｏｄ（ｍ．ｎ）の値のＭのバ
ス線に接続するように構成されることを特徴としてもよ
い。

【００３３】本発明のディスプレイは、前記集合または
各集合が、該集合の前記レジスタ（２６、２６ａ）を順
番にイネーブルするための第１のシフトレジスタ（３１
〜３６）を含んでもよい。

【００３４】本発明のディスプレイは、前記または各集
合が、１〜ｉまで順番にイネーブルされるｉ個のレジス
タを含み、該１番目のレジスタ〜（ｉ−１）番目のレジ
スタの各々が、１〜（ｉ−１）まで順番にイネーブルさ
れた入力レジスタ（３８〜４２）、および該ｉ番目のレ
ジスタと同期してイネーブルされた出力レジスタ（４３
〜４７）を含むことを特徴としてもよい。

【００３５】本発明のディスプレイは、前記入力および
出力レジスタ（３８〜４７）の各々が、単一のピクセル
データワードの格納容量を有することを特徴としてもよ
い。

【００３６】本発明のディスプレイは、前記スイッチン
グネットワーク（６１）が複数のスイッチ群を含み、各
群のスイッチが、前記バス線（５１〜５６）を、前記デ
ータ線（５）の個々の群に接続するように同期してスイ
ッチするように構成されることを特徴としてもよい。

【００３７】本発明のディスプレイは、第２のシフトレ
ジスタ（６０₀〜６０₅₄）の段が前記スイッチ群の各々
を制御するように構成されることを特徴としてもよい。

【００３８】本発明のディスプレイは、前記第２のシフ
トレジスタ（６０₀〜６０₅₄）が、前記第１のシフトレ
ジスタ（３１〜３６）の段（３６）によりクロックされ
るように構成され、前記集合または各集合が、該集合の
前記レジスタ（２６、２６ａ）を順番にイネーブルする
ための第１のシフトレジスタ（３１〜３６）を含んでも
よい。

【００３９】本発明のディスプレイは、前記マトリクス
（１）が液晶ディスプレイマトリクスであることを特徴
としてもよい。

【００４０】本発明のディスプレイは、前記ドライバ
（２）および前記マトリクス（１）がポリ−シリコン薄
膜トランジスタから形成されることを特徴としてもよ
い。

【００４１】本発明のディスプレイは、前記ドライバ
（２）が前記基板（１００）の片側に形成されることを
特徴としてもよい。

【００４２】本発明のディスプレイは、前記アクティブ
マトリクス（１）が前記基板（１００）の片側に形成さ
れることを特徴としてもよい。

【００４３】本発明に従って、共通の集積処理により、
共通基板上に形成されたアクティブマトリクスおよびデ
ジタルデータドライバを備えるアクティブマトリクスデ
ィスプレイが提供され、上記アクティブマトリクスはＭ
本のデータ線を有し、上記ドライバは、ｍ個の画素用の
表示データを格納するための少なくとも１つの集合を形
成するｍ個のレジスタを含み、ここで、ｍがＭよりも小
さい、レジスタと、上記ｍ個のレジスタから、それぞ
れ、上記表示データを受信するように構成されたｍ個の
デジタル／アナログ変換器と、を含み、上記ｍ個の変換
器から、それぞれ、所望の画素状態を表わすアナログ信
号を受信するためのｍ本のバス線と、上記データ線のう
ちの物理的に隣接するｍ本のデータ線群を、順番に、上
記ｍ本のバス線に、それぞれ、接続するためのスイッチ
ングネットワークを特徴とする。

【００４４】上記レジスタが１つの集合を形成し得、ｍ
が２以上であり、かつＭ／２以下であり得る。例えば、
ｍが６に等しくてもよい。Ｍｍｏｄｍの値がゼロで
なくともよく、上記スイッチングネットワークが、上記
データ線のうちのＭｍｏｄｍの値の物理的に隣接する
データ線のさらなる群を、それぞれ、上記Ｍｍｏｄ
ｍの値のバス線に接続するように構成され得る。

【００４５】上記レジスタはｍ／ｎ個のレジスタから成
るｎ個の集合を含み得、ここで、ｎがｍよりも小さく、
各集合が、個々の色成分用の表示データを格納するよう
に構成される。例えば、ｎが３に等しくあり得る。ｍが
１８に等しくあり得る。Ｍｍｏｄ（ｍ．ｎ）の値がゼ
ロでなくてもよく、上記スイッチングネットワークが、
上記データ線のうちのＭｍｏｄｍの値の物理的に隣
接するデータ線のさらなる群を、それぞれ、上記Ｍｍ
ｏｄ（ｍ．ｎ）の値のＭのバス線に接続するように構
成され得る。

【００４６】上記集合または各集合が、上記集合の上記
レジスタを順番にイネーブルするための第１のシフトレ
ジスタを含み得る。上記集合または各集合が、１〜ｉま
で順番にイネーブルされるｉ個のレジスタを含み得、上
記１番目のレジスタ〜（ｉ−１）番目のレジスタの各々
が、１〜（ｉ−１）まで順番にイネーブルされた入力レ
ジスタ、および上記ｉ番目のレジスタと同期してイネー
ブルされた出力レジスタを含む。上記入力および出力レ
ジスタの各々が、単一のピクセルデータワードの格納容
量を有し得る。

【００４７】上記スイッチングネットワークが複数のス
イッチ群を含み得、各群のスイッチが、上記バス線を、
上記データ線の個々の群に接続するように同期してスイ
ッチするように構成される。上記ドライバは第２のシフ
トレジスタを含み得、第２のシフトレジスタの段は上記
スイッチ群の各々を制御するように構成される。上記第
２のシフトレジスタが、上記第１のシフトレジスタの段
によりクロックされるように構成され得る。

【００４８】上記マトリクスが液晶ディスプレイマトリ
クスであり得る。

【００４９】上記ドライバおよび上記マトリクスがポリ
−シリコン薄膜トランジスタから形成され得る。

【００５０】上記ドライバが上記基板の片側に形成され
得る。上記アクティブマトリクスが上記基板の片側に形
成され得る。

【００５１】よって、アクティブマトリクスとモノリシ
ックに集積された場合に、基板領域に対して、比較的に
小型で、そのようなマトリクスを十分に迅速に駆動する
と同時に、ポリ−シリコンＴＦＴにより実現されること
ができるデジタルデータドライバを有するディスプレイ
を提供することが可能である。実際、ポリ−シリコンＤ
ＡＣ回路が、マトリクスの各データ線により表わされる
負荷に加えて、ドライバの全長、よって、アクティブマ
トリクスの全幅を交差するバス線により表わされる負荷
を駆動することができることが意外にも見出された。必
要とされるコンポーネントははるかに少なく、その結果
として、消費電力量がより少なくなり、生産量が改善さ
れ、ディスプレイの額縁サイズが低減される。デジタル
データドライバ全体がディスプレイの片側に実装され
得、領域が低減された結果、電子構成要素がさらに均一
になる。よって、デジタル／アナログ変換の精度が改善
され得、これにより、より良好な画質が提供される。ス
イッチングネットワークは、実質的な部分のデータドラ
イバを表わし、既存の実装方法を用いて実現され得る、
多相アナログドライバとして実現され得るため、設計お
よび製造のコストを低減し、効率的な実装を利用でき
る。

【００５２】

【発明の実施の形態】添付の図面を参照して、例を用い
て本発明をさらに説明する。

【００５３】図面全てを通して、同様の参照符号は同様
の要素を示す。

【００５４】図７に示すディスプレイは、周波数ｆの単
相デジタルデータを、図２に示す形式で受信するように
構成される。このディスプレイは、共通の集積処理によ
り、共通基板１００の同じ側に形成された、Ｍ×Ｎアク
ティブマトリクス１およびデジタルデータドライバを含
む。例えば、マトリクス１およびドライバは、本質的に
同じ処理工程（ドライバがＣＭＯＳトランジスタを含む
一方で、マトリクスがＮＭＯＳトランジスタを含む点で
異なり得る）を用いて集積された、高温または低温ポリ
シリコン薄膜トランジスタを含み得る。

【００５５】ドライバは、周波数ｆの単相デジタルデー
タおよびクロックを受信し、そのデータをｆ／ｍの周波
数のｍ相デジタルデータに変換する、シリアル−パラレ
ル変換器２０を含む。変換器２０の出力は、デジタルデ
ータを周波数ｆ／ｍのｍ相アナログデータに変換する、
ｍ個のデジタル−アナログ変換器２１の入力に供給され
る。このアナログデータは、変換器２０から周波数ｆ／
ｍのクロックを受信し、周波数ｆ／Ｍのｍ相アナログデ
ータをＭ×Ｎアクティブマトリクス１に供給する、ｍ相
アナログドライバ２２に供給される。

【００５６】変換器２０は、各ｍ項目のデータの群を、
ｍ相パラレルデジタルデータに変換し、ｍ相パラレルデ
ジタルデータは、変換器２１により対応するアナログデ
ータに変換される。ｍ個の変換器の各々は、その入力の
デジタルデータの項目を、マトリクス１のピクセル電極
を駆動するために適したアナログ電圧に変換する。例え
ば、変換器は、ピクセルの非線形電圧／光透過特性を補
償する（「ガンマ補正」）ために、非線形デジタル−ア
ナログ変換を実施し得る。

【００５７】変換器２１は、任意の適切なタイプのもの
であり得る。例えば、低いグレースケール解像度（例え
ば、３または４ビット）の比較的に小さなディスプレイ
の場合には、各変換器は、基準電圧を選択して、対応す
るデータ線を駆動するデコーダ回路を含み得る。あるい
は、バッファがないパラレル（バイナリ重みつきキャパ
シタ）回路が、電荷共有によりデータ線をチャージさせ
るために用いられ得る。さらに、アナログコンパレータ
回路に基づいて、サンプルランプ方式（ｓａｍｐｌｅｄ
ｒａｍｐｓｃｈｅｍｅ）を用いて変換が実施され
る。高性能のディスプレイのためには、データ線がさら
なるバッファを介してチャージさせられ得る。通常、そ
のようなバッファは、バイナリ重みつきキャパシタまた
はレジスタチェーンに基づいて、パラレル変換器ととも
に用いられる。

【００５８】データ線に加えて、変換器が、バス線、す
なわち、「ビデオ線」をチャージさせるために必要とさ
れる本例において、変換器２１の各々が高駆動バッファ
を含み得る。

【００５９】ｍ相アナログドライバ２２は、変換器２０
で生成されたクロックにより制御され、周波数ｆ／ｍ
で、データをサンプリングするために適したＭ／ｍサン
プリングパルスを生成する。各サンプリングパルスは、
ｍ本のバス線（ビデオ線）を、アクティブマトリクス１
の物理的に隣接するｍ本のデータ線に接続する、ｍ個の
スイッチからなる群を閉じるために用いられる。よっ
て、データ線は、バス線と同じ電位にチャージさせられ
る。Ｍ／ｍ個のスイッチ群が存在し、単一のライン時間
中に、各群のｍ個のスイッチが一度閉じられ、その結
果、全てのＭデータ線が、ライン時間周期内にチャージ
させられる。よって、（図２にｔｘとして示す）次のラ
イン時間の開始までに、データ線の全てが所望の電圧に
チャージさせられる。

【００６０】シリアル−パラレル変換器２０の１つの実
施形態を図８にさらに詳細に示す。変換器は、ｍ段シフ
トレジスタ２５、ｍ個の入力レジスタ２６、および（ｍ
−１）個の格納レジスタ２７を含む。変換器は、周波数
ｆのクロックにより制御され、シフトレジスタ２５内で
単一の「１」状態を再循環させる、。シフトレジスタ２
５のｍ個の段の各々は、順番に、サンプリングパルスを
ｍ個の入力レジスタの対応する１つに供給し、これによ
り、単相デジタルデータのｍ個の項目をサンプリングお
よび格納する。

【００６１】（ｍ−１）個の入力レジスタの最初の出力
は、（ｍ−１）個の格納レジスタ２７の入力に接続さ
れ、その（ｍ−１）個の格納レジスタ２７の出力は、入
力レジスタ２６のｎ番目のレジスタ２６ａの出力ととも
に、シリアル−パラレル変換器２０の出力を形成する。

【００６２】シリアル−パラレル変換の各サイクルのシ
フトレジスタからのｍ個のサンプリングパルスは、入力
レジスタ２６にｍ項目のデジタルデータをサンプリング
および格納させる。ｍ番目のサンプリングパルスは、ｍ
番目のレジスタ２６ａに最後の項目をサンプリングさ
せ、同時に、（ｍ−１）個の格納レジスタ２７に他のレ
ジスタの出力を受信および格納させる。よって、変換器
の出力は、ｆ／ｍの周波数のｍ相デジタルデータを変換
器の出力に供給する。ｍ番目のサンプリングパルスはま
た、ドライバ２２へのクロックとしても供給される。

【００６３】ドライバ２２は、ｍ個の変換器２１の出力
に接続されるｍ本のバス線を有するスイッチングネット
ワークとして動作する。マトリクス１の物理的に隣接す
るデータ線の群が、変換器２０からのクロックにより制
御されたタイミングで、一度に一群ずつ、ｍ本のバス線
に接続される。

【００６４】図９ａおよびｂは、図７および８に示すデ
ジタルデータドライバをさらに詳細に示す。特に、３２
０列×２４０行を含む液晶タイプの６ビットモノクロー
ムクォーターＶＧＡ（ＱＶＧＡ）アクティブマトリクス
（６−ｂｉｔｍｏｎｏｃｈｒｏｍｅｑｕａｒｔｅｒ
−ＶＧＡａｃｔｉｖｅｍａｔｒｉｘ）を駆動するた
めの特定の例を示す。よって、ドライバ３０は、マトリ
クス１の対応するデータ線を駆動するための３２０個の
データ線出力を有するが、明瞭さのためにその全ては示
さない。

【００６５】ドライバ３０は、クロック信号ＣＬＯＣ
Ｋ、および水平同期信号ＨＳＹＮＣにより制御され、６
ビットデジタル入力ＤＡＴＡに従って、アクティブマト
リクスデータ線に画像データを供給する。画像データ
は、マトリクス１を少なくとも６０Ｈｚのフレームレー
トでアドレシングまたは「リフレッシュ」することがで
きるように、６ＭＨｚの周波数でドライバに供給され
る。基準電圧ＲＥＦＳも、ディスプレイ３０のＤＡＣ２
１に供給される。この特定の例では、Ｍは３２０に等し
く、ｍは６に等しい。

【００６６】シフトレジスタ２５は、一連の６つのフリ
ップフロップ回路（すなわち、段）３１〜３６、および
ＯＲゲート３７を含む。フリップフロップ回路３１〜３
６の各々は、クロック信号ＣＬＯＣＫを受信するように
接続されたクロック入力を有する。最後のフリップフロ
ップ回路３６の出力は、ゲート３７の入力の１つに供給
される。ゲート３７の他の入力は、水平同期信号ＨＳＹ
ＮＣを受信する。シフトレジスタは、動作の前に、フリ
ップフロップ回路３１〜３６の全てを、確実に「ゼロ」
論理状態にリセットする従来のタイプのリセット構成
（図示せず）を含む。

【００６７】公知の技術に従って、フリップフロップ回
路３１〜３６のクロック入力に供給されるクロック信号
は、データレートの半分の周波数（例えば、６ＭＨｚの
データレートに対しては３ＭＨｚ）である。これは、ク
ロックライン内の電力消費量を最小にし、例えば、一連
のＤタイプフリップフロップを含むシフトレジスタの隣
接するマスターおよびスレーブ出力を「ＡＮＤ」するこ
とにより、３ＭＨｚのクロックから６ＭＨｚのサンプリ
ングパルスを生成することが容易であるため、アナログ
ドライバに関しては、一般に実施されている。このよう
な技術は、ＵＳ４７８５２９７に開示されている。

【００６８】変換器２０の動作は、第１のフリップフロ
ップ回路３１にクロックされる第１の水平同期パルスの
受信時に開始される。後続のクロックパルスが、サンプ
リングパルスを生成するために、この単一の「１」論理
状態をシフトレジスタの前後で再循環させる。シフトレ
ジスタの最後のフリップフロップ回路３６は、５００ｋ
Ｈｚのクロック信号を生成し、このクロック信号は、６
相アナログドライバ２２に供給される。

【００６９】入力レジスタ２６は、第１のレジスタ３８
〜第５のレジスタ４２、および第６すなわち最後のレジ
スタ２６ａを含む。これらのレジスタの各々は、６ビッ
ト幅であり、共通の６ビットのバスを介して接続される
データ入力を有し、６百万「ワード」／秒の速度で、入
力デジタルデータを受信する。最初の５つの入力レジス
タ用の格納レジスタは、同様に、６ビット幅であり、４
３〜４７で示される。格納レジスタ４３〜４７の出力、
および最後の入力レジスタ２６ａの出力は、共通の基準
電圧バスから基準電圧を受け取る、個々のＤＡＣ２１に
供給される。ＤＡＣ２１の出力は、ドライバ３０の長さ
全体およびマトリクス１の幅全体に渡って延びる、個々
のバス線（ビデオ線）５１〜５６に接続される。

【００７０】アナログドライバ２２は、スイッチングネ
ットワークの形式であり、最初の段６０₀および後続の
段６０₁〜６０₅₄を有するシフトレジスタを含む。個別
のフリップフロップ回路６０₀〜６０₅₄のクロック入力
は、シフトレジスタ２５の最終段３６の出力に接続さ
れ、最初の段６０₀は、水平同期信号ＨＳＹＮＣを受信
するように接続された入力を有する。段６０₁〜６０₅₄
の各々は、個々のサンプリングスイッチ群（例えば、段
６０₁に対しては６１と示す）を制御する。よって、各
群のスイッチは、シフトレジスタの対応する段により、
同期して動作し、バス線５１〜５６を、マトリクス１の
物理的に隣接する６本のデータ線に接続する。よって、
段６０₁がアクティブである場合には、第１のサンプリ
ングスイッチ群６１が、バス線５１〜５６を、それぞ
れ、マトリクス１の第１〜第６のデータ線に接続し、シ
フトレジスタの次の段６０₂がアクティブである場合に
は、次のスイッチ群が、バス線５１〜５６を、それぞ
れ、マトリクスの第７〜第１２のデータ線に接続する。
シフトレジスタの動作は、水平同期パルスＨＳＹＮＣの
受信時に開始され、「１」状態が、シフトレジスタ２５
の最終段３６からのクロックパルスにより、シフトレジ
スタ全体をクロックされる。このシフトレジスタもリセ
ット構成（図示せず）を有する。

【００７１】各水平線周期の開始時に、水平同期パルス
ＨＳＹＮＣが、ＯＲゲート３７を介して、シフトレジス
タ２５の第１の段３１、およびドライバ２２内のシフト
レジスタの最初の段６０₀に供給される。水平同期パル
スは、論理レベル１がフリップフロップ回路３１で設定
され、入力レジスタ３８がデータの第１のワードを格納
することをイネーブルするように、第１のデータワード
および第１のクロック信号の伝送開始を発信する。次の
クロックパルスが、「１」状態を回路３２に転送し、そ
れにより、入力レジスタ３９が画像データの第２のワー
ドを格納するようにイネーブルする。この動作は、第５
のワードがレジスタ４２内に格納されるまで続く。

【００７２】次のクロックパルスが第６のデータワード
と同期して受信される場合、「１」状態が回路３６に転
送され、第６のワードを最終レジスタ２６ａに格納さ
せ、同時に、第１〜第５のワードが、それぞれ、格納レ
ジスタ４３〜４７に転送されるようにイネーブルする。
よって、最初の６つの表示データワードは、同時に、対
応するＤＡＣ２１に供給され、ＤＡＣ２１は、デジタル
データを、現在アドレシングされているライン（すなわ
ち、行）の個別のピクセルから所望の光応答を生じさせ
る電圧を有する対応するアナログデータに変換する。最
終段３６はまた、クロックパルスを、アナログドライバ
２２内のシフトレジスタに供給し、これにより、「１」
状態を、段６０₀から段６０₁に転送する。段６０₁は、
マトリクス１の第１〜第６のデータ線を、個々のＤＡＣ
２１の出力に接続されたバス線５１〜５６に接続するよ
うに、６つのサンプリングスイッチ６１を閉じる。よっ
て、ＤＡＣは、バス線５１〜５６を介して、適切な電圧
レベルにチャージさせられる第１〜第６のデータ線に接
続される。

【００７３】レジスタ４３〜４７および２６ａ内のデジ
タルデータは、ＤＡＣ２１が１マイクロセカンドで、デ
ジタル／アナログ変換を実施し、対応するアナログ電圧
を、現在アドレシングされているデータ線に供給するよ
うに、６クロック周期の間保持される。この周期の間、
データの次の６ワードがレジスタ３８〜４２および２６
ａに書き込まれる。次いで、最終段３６からのクロック
パルスが、「１」状態を、アナログドライバ２２の段６
０₂に転送する。よって、段６０₁により制御される第１
のスイッチ群が開き、段６０₂により制御される次のス
イッチ群が閉じて、バス線５１〜５６を、マトリクス１
の第７〜第１２のデータ線に接続する。

【００７４】この処理は、行全体のピクセルが更新され
る状態になるように、ライン全体のデータが変換され、
マトリクス１のデータ線に転送されるまで繰り返され
る。次いで、走査パルスがそのピクセル行に印加される
と、更新が行われる。次いで、この処理は、次の水平同
期パルスの受信時に繰り返される。

【００７５】図９ａおよびｂで示すとおり、ｍはＭの因
数である必要はない。本例では、Ｍは３２０の値を有
し、ｍは６の値を有する。よって、アナログドライバ２
２のシフトレジスタの最終段６０₅₄は、バス線５１、お
よびバス線５２を、それぞれ、マトリクス１の３１９番
目のデータ線、および３２０番目のデータ線に接続す
る、２つのスイッチのみを制御する。さらに一般には、
段６０₁〜６０₅₄（便宜上、一般に最終段であるが、必
ずしもそうである必要はない）のうちの１つが、Ｍｍｏ
ｄｍの値のバス線５１〜５６をマトリクス１の対応す
る隣接するデータ線に接続する。本例では、マトリクス
１の３２０本のデータ線を供給するために、アナログド
ライバ２２は、６０₁〜６０₅₄の５４の段を必要とす
る。

【００７６】所与の処理に関しては、デジタルデータド
ライバ３０の最も効率的な実装のための最適な数の相ｍ
は、デジタル／アナログ変換動作が実施され得る速度、
およびバス線５１〜５６、およびデータ線がチャージさ
せられ得る速度に依存する。最も効率的なトランジスタ
実装は、安定したデジタル／アナログ変換動作、ならび
にバスおよびデータ線のチャージのための十分な時間を
なおも許容する最小の数の相により得られる。通常の低
温ポリ−シリコン薄膜トランジスタ（ＴＦＴ）処理に関
しては、４相〜１６相が良好な選択範囲であると考えら
れる。本明細書中において既述の６相を用いる特定の例
では、デジタル／アナログ変換、ならびにバスおよびデ
ータ線のチャージのために、１マイクロセカンドが利用
可能である。よって、多くのデジタルデータドライバの
実装に関しては、６相が良好な選択であると考えられ
る。

【００７７】図９ａおよびｂのデジタルデータドライバ
３０は、モノクロームディスプレイパネルに適する。し
かしながら、同じ技術が、カラーディスプレイパネルに
も容易に採用され得る。図１０ａ、ｂ、およびｃは、Ｒ
ＧＢストライプピクセル形式の６ビットカラーＱＶＧＡ
アクティブマトリクスをアドレシングすることに適し
た、デジタルデータドライバ３０の回路図である。

【００７８】図１０ａ、ｂ、およびｃのデータドライバ
は、３つのシリアル−パラレル変換器２０Ｒ、２０Ｇ、
および２０Ｂを含み、その変換器の各々が、個々のＤＡ
Ｃの集合２１Ｒ、２１Ｇ、および２１Ｂに接続される点
で、図９のデータドライバと異なる。色成分データが入
力および格納レジスタに同時にクロックされるように、
赤色、緑色、および青色ピクセル用の表示データが、３
つの個別の入力に同時に供給され、かつクロック信号と
同期する。

【００７９】また、６本のバス線（ビデオ線）の代わり
に、図１０ａ、ｂおよびｃのデジタルディスプレイドラ
イバ３０は、合計１８本のバス線（ビデオ線）５０が存
在するように、各色に対して６本のバス線を繰り返して
いる。同様に、アナログドライバ２２のシフトレジスタ
の最終段を除く各段は、赤色、緑色、および青色バス線
を、マトリクス１の各データ線群の物理的に隣接する赤
色、緑色、および青色データ線に接続する１８個のスイ
ッチを制御する。最終段は、ＲＧＢデータ線３１９およ
び３２０を、それぞれ、赤色、緑色、および青色バス線
の第１および第２のバス線に接続する６つのスイッチを
制御する。よって、アナログドライバは、図９ａおよび
ｂを参照して本明細書中で既述したとおり、シフトレジ
スタが、シリアル−パラレル変換器シフトレジスタのう
ちの１つの最終段（本例では、青色成分表示データ用の
シフトレジスタの最終段）によりクロックされるように
機能する。

【００８０】よって、アクティブマトリクス基板の片側
に集積されるように、必要なモノリシック集積回路領域
に対して、十分に小型であるデジタルデータドライバを
有する一方で、ポリシリコンＴＦＴ等の比較的に低性能
のトランジスタを用いることが可能なディスプレイを提
供することが可能である。

【００８１】アクティブマトリクスディスプレイが、共
通の集積処理により、共通基板１００上に形成されたア
クティブマトリクス１およびデジタルデータドライバ３
０を備える。ドライバ３０は、ｍ個の画素用の表示デー
タを格納するための少なくとも１つの集合を形成するｍ
個のレジスタを有するシリアル−パラレル変換器２０を
含み、ここで、ｍがマトリクス１のデータ線の数Ｍより
も小さい。レジスタの出力は、その出力がスイッチング
ネットワークの形式で、ｍ相アナログドライバ２２のｍ
本のバス線５０に接続されるｍ個のデジタル／アナログ
変換器２１に接続される。スイッチングネットワーク
は、マトリクス１の物理的に隣接するｍ本のデータ線群
を、順番に、ｍ本のバス線に、それぞれ、接続する。

【００８２】

【発明の効果】本発明のディスプレイによって、必要な
構成要素を少なくすることができ、そのため電力量がよ
り少なくなり、生産量が改善され、ディスプレイの額縁
サイズが低減される。またデジタルデータドライバ全体
がディスプレイの片側に実装され得、領域が低減され電
子構成要素がさらに均一になる。よって、デジタル／ア
ナログ変換の精度が改善され得、より良好な画質が提供
することができる。

【図面の簡単な説明】

【図１】図１は、公知のタイプのアクティブマトリクス
ディスプレイを示す概略図である。

【図２】図２は、水平同期信号と表示データの項目との
関係を示す波形図である。

【図３】図３は、公知のモノリシックデジタルデータド
ライバの概略ブロック図である。

【図４】図４は、別の公知のモノリシックデジタルデー
タドライバの概略ブロック図である。

【図５】図５は、図４のドライバの一部を示すブロック
回路図である。

【図６】図６は、さらに別の公知のモノリシックデジタ
ルデータドライバの概略ブロック図である。

【図７】図７は、モノリシックデジタルデータドライバ
を含み、本発明の第１の実施形態を構成するアクティブ
マトリクスディスプレイの概略ブロック図である。

【図８】図８は、図７のドライバの一部をさらに詳細に
示す概略ブロック図である。

【図９ａ】図９ａは、図７に示すドライバの回路図であ
る。

【図９ｂ】図９ｂは、図７に示すドライバの回路図であ
る。

【図１０ａ】図１０ａは、モノリシックデジタルデータ
ドライバを含み、本発明の第２の実施形態を構成するア
クティブマトリクスディスプレイの回路図である。

【図１０ｂ】図１０ｂは、モノリシックデジタルデータ
ドライバを含み、本発明の第２の実施形態を構成するア
クティブマトリクスディスプレイの回路図である。

【図１０ｃ】図１０ｃは、モノリシックデジタルデータ
ドライバを含み、本発明の第２の実施形態を構成するア
クティブマトリクスディスプレイの回路図である。

【符号の説明】

１アクティブマトリクス２デジタルデータドライバ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０９Ｇ 3/20 ６２３Ｈ６２４６２４ＢＦターム(参考） 2H093 NA16 NC22 ND42 5C006 AA01 AA16 AA22 AF82 BB16 BC03 BC12 BC20 BC23 BF03 BF04 EB05 FA41 FA47 5C080 AA10 BB05 DD22 DD26 EE17 FF11 JJ02 JJ07

Claims

【特許請求の範囲】

【請求項１】共通の集積処理により、共通基板上に形
成されたアクティブマトリクスおよびデジタルデータド
ライバを備えるアクティブマトリクスディスプレイであ
って、該アクティブマトリクスはＭ本のデータ線を有し、該ドライバは、ｍ個の画素用の表示データを格納するための少なくとも
１つの集合を形成するｍ個のレジスタであって、ここ
で、ｍがＭよりも小さい、レジスタと、該ｍ個のレジスタから、それぞれ、該表示データを受信
するように構成されたｍ個のデジタル／アナログ変換器
と、を含み、該ｍ個の変換器から、それぞれ、所望の画素状態を表わ
すアナログ信号を受信するためのｍ本のバス線と、該データ線のうちの物理的に隣接するｍ本のデータ線群
を、順番に、該ｍ本のバス線に、それぞれ、接続するた
めのスイッチングネットワークと、を特徴とする、ディ
スプレイ。
【請求項２】前記レジスタが１つの集合を形成し、ｍ
が２以上であり、かつＭ／２以下であることを特徴とす
る、請求項１に記載のディスプレイ。
【請求項３】ｍが６に等しいことを特徴とする、請求
項２に記載のディスプレイ。
【請求項４】Ｍｍｏｄｍの値がゼロでなく、前記
スイッチングネットワークが、前記データ線のうち、Ｍ
ｍｏｄｍの値の物理的に隣接するデータ線のさらな
る群を、それぞれ、Ｍｍｏｄｍの値の前記バス線に
接続するように構成されることを特徴とする、請求項２
に記載のディスプレイ。
【請求項５】前記レジスタはｍ／ｎ個のレジスタから
成るｎ個の集合を含み、ここで、ｎがｍよりも小さく、
各集合が、個々の色成分用の表示データを格納するよう
に構成されることを特徴とする、請求項１に記載のディ
スプレイ。
【請求項６】ｎが３に等しいことを特徴とする、請求
項５に記載のディスプレイ。
【請求項７】ｍが１８に等しいことを特徴とする、請
求項６に記載のディスプレイ。
【請求項８】Ｍｍｏｄ（ｍ．ｎ）の値がゼロでな
く、前記スイッチングネットワークが、前記データ線の
うちのＭｍｏｄ（ｍ．ｎ）の値の物理的に隣接する
データ線のさらなる群を、それぞれ、前記Ｍｍｏｄ
（ｍ．ｎ）の値のバス線に接続するように構成されるこ
とを特徴とする、請求項５に記載のディスプレイ。
【請求項９】前記集合または各集合が、該集合の前記
レジスタを順番にイネーブルするための第１のシフトレ
ジスタを含む、請求項１に記載のディスプレイ。
【請求項１０】前記または各集合が、１〜ｉまで順番
にイネーブルされるｉ個のレジスタを含み、該１番目の
レジスタ〜（ｉ−１）番目のレジスタの各々が、１〜
（ｉ−１）まで順番にイネーブルされた入力レジスタ、
および該ｉ番目のレジスタと同期してイネーブルされた
出力レジスタを含むことを特徴とする、請求項９に記載
のディスプレイ。
【請求項１１】前記入力および出力レジスタの各々
が、単一のピクセルデータワードの格納容量を有するこ
とを特徴とする、請求項１０に記載のディスプレイ。
【請求項１２】前記スイッチングネットワークが複数
のスイッチ群を含み、各群のスイッチが、前記バス線
を、前記データ線の個々の群に接続するように同期して
スイッチするように構成されることを特徴とする、請求
項１に記載のディスプレイ。
【請求項１３】第２のシフトレジスタの段が前記スイ
ッチ群の各々を制御するように構成されることを特徴と
する、請求項１２に記載のディスプレイ。
【請求項１４】前記第２のシフトレジスタが、前記第
１のシフトレジスタの段によりクロックされるように構
成され、前記集合または各集合が、該集合の前記レジス
タを順番にイネーブルするための第１のシフトレジスタ
を含む、請求項１３に記載のディスプレイ。
【請求項１５】前記マトリクスが液晶ディスプレイマ
トリクスであることを特徴とする、請求項１に記載のデ
ィスプレイ。
【請求項１６】前記ドライバおよび前記マトリクスが
ポリ−シリコン薄膜トランジスタから形成されることを
特徴とする、請求項１に記載のディスプレイ。
【請求項１７】前記ドライバが前記基板の片側に形成
されることを特徴とする、請求項１に記載のディスプレ
イ。
【請求項１８】前記アクティブマトリクスが前記基板
の片側に形成されることを特徴とする、請求項１７に記
載のディスプレイ。