KR100468339B1 - 디스플레이 - Google Patents

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KR100468339B1
KR100468339B1 KR10-2001-0056428A KR20010056428A KR100468339B1 KR 100468339 B1 KR100468339 B1 KR 100468339B1 KR 20010056428 A KR20010056428 A KR 20010056428A KR 100468339 B1 KR100468339 B1 KR 100468339B1
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샤프 가부시키가이샤
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Abstract

액티브 매트릭스 디스플레이는 공통 집적 처리에 의해 공통 기판(100) 상에 형성된 액티브 매트릭스(1) 및 디지털 데이터 드라이버(30)를 포함한다. 드라이버(30)는 m개 화소에 대한 디스플레이 데이터를 저장하기 위한 적어도 하나의 세트를 형성하는 m개 레지스터를 갖는 직렬-병렬 변환기(20)를 포함하고, 여기서 m은 매트릭스(1)의 데이터 라인의 수(M) 미만이다. 레지스터의 출력은 그 출력이 스위칭 네트워크 형태의 m 상 아날로그 드라이버(22)의 m개 버스 라인(50)에 접속되는 m 디지털/아날로그 변환기(21)에 접속된다. 스위칭 네트워크는 매트릭스(1)의 m개의 물리적으로 인접한 데이터 라인의 그룹을 차례로 m개 버스 라인에 각각 접속한다.

Description

디스플레이{DISPLAY}
본 발명은 액티브 매트릭스 디스플레이에 관한 것이다. 본 명세서에서, "디스플레이"라는 용어는 관찰자가 직접 볼 수 있도록 제작된 장치뿐만 아니라, 예컨대 광 처리(optical processing) 등 다른 목적으로 광을 발생시키거나 광을 변조하는 장치를 포함하는 개념으로 사용된다. 따라서, 액티브 또는 발광(light-generating) 및 수동(passive) 또는 변광 공간 광 조절기(light-varying spatial light modulator)는 여기에서의 "디스플레이"라는 용어에 포함된다.
첨부 도면중 도 1은 N행 M열의 화소(픽셀)를 갖는 액티브 매트릭스(1)를 포함하는 전형적인 주지 형태의 액티브 매트릭스 디스플레이를 나타내고 있다. 여기서, 디스플레이는 입력(3)에서 데이터를 수신하고, 예컨대 "5"와 같은 데이터 라인을 거쳐서 액정 픽셀의 예컨대 "4"와 같은 전극에 아날로그 데이터 전압을 공급하는 데이터 라인 드라이버(2)를 포함하고 있다. 각 픽셀은 픽셀 전극(4)과 각 데이터 라인(5) 사이에서 접속되는 TFT(6)를 포함함으로써, 픽셀의 열이 공통의 데이터 라인에 접속될 수 있다. 트랜지스터(6)의 게이트는 스캔 라인(7)에 행으로 접속되고, 각각의 스캔 라인(7)은 디스플레이 행 또는 라인의 재생(refreshing)을 위해 차례로 각각의 픽셀의 행을 인에이블(enable)시키는 스캔 라인 드라이버(8)에 접속된다.
데이터 라인 드라이버(2)는 아날로그 비디오 데이터 또는 디지털 비디오 데이터를 수신할 수도 있다. 디지털 비디오 데이터의 경우, 데이터 라인 드라이버가 디지털/아날로그 변환을 수행함으로써, 입력되는 픽셀 디스플레이 데이터를 픽셀에 인가하기에 적합한 전압으로 변환하여 소망하는 이미지를 표시할 수 있다. 디지털/아날로그 변환은 일반적으로 비선형 액정 전압/광 전송 특성을 보상하기 위하여 비선형이어도 좋다.
액티브 매트릭스와 동일한 기판 상에 데이터 라인 드라이버(2)와 같은 회로 소자를 모놀리스식으로 집적하기 위해서는 극복하여야 할 여러가지 어려움이 있다. 이러한 어려움은 일반적으로 데이터 라인 드라이버(2)의 동작에 대해 요구되는 주파수가 증가함에 따라 증가하고, 이러한 어려움은 상대적으로 낮은 폴리실리콘 트랜지스터의 반도체 성능과, 넓은 기판 영역 상에서 얻어질 수 있는 리소그래피 해상도에 의해 제한되는 집적도로부터 발생한다. 이러한 요인들은 주파수 조작 전에 데이터 라인 드라이버의 복잡성에 대한 제약을 두며, 회로 영역과 전력 소비가 문제가 될 것이다.
디지털 디스플레이 데이터는 주로 디지털 데이터 드라이버에 직렬 형태로 공급된다. 데이터는 일반적으로 라인 데이터(lines of data)라 칭하는 그룹으로 분할되며, 여기서 각 라인 데이터는 액티브 매트릭스(1) 내의 픽셀의 N 행중 하나에 대응한다. 액티브 매트릭스(1)에서의 픽셀의 상단 행으로부터 시작하여, 데이터가 한 라인씩 입력됨으로써, 디스플레이가 구현된다.
각 라인 데이터 내에는, M개 항목의 데이터가 있으며, 여기서 각 항목은 픽셀 디스플레이 상태의 디지털 표시이다. 보통, 각 라인 데이터 내에서, 행의 최좌측 픽셀에 대응하는 데이터 항목이 먼저 입력되고, 행을 따라서 좌측으로부터 우측으로 진행되는 픽셀에 대응하는 데이터 항목이 이에 뒤따르게 된다.
데이터는 프레임율(F)로 주지된 주파수에서 액티브 매트릭스의 모든 픽셀에 공급된다. 이것을 달성하기 위해서는, 데이터 율(f)이 F.N.M. 이상이어야 한다. 연속적인 수평 동기(HSYNC) 펄스 사이의 기간인 (수평) 라인 시간은 1/FN 이하이어야 한다.
첨부 도면중 도 2에 나타낸 파형은 디지털 신호가 데이터 라인 드라이버(2)에 공급되는 방식의 일 예를 나타내고 있다. 신호(HSYNC)는 각 라인 데이터 사이에서 활성화되어, 그 라인 데이터의 전송 시작을 나타낸다. 각 라인 데이터 내에서, 항목들(D1, D2, … DM)이 직렬로 전송된다.
주지 형태의 모놀리스식 집적 디지털 데이터 드라이버는 디지털 데이터가 전송될 때와 이에 대응하는 아날로그 데이터가 데이터 라인에 기록될 때의 그 사이 시간 간격에 따라서 2가지 주된 형태로 구별할 수 있다. 구별 기준은 도 2의 시간(tx)에 의해 나타내어진다. 라인 데이터가 시간(tx) 전에 대응하는 픽셀의 행에 기록되면, 그 구동 방법은 "포인트 엣 어 타임(point-at-a-time)"이라고 불려진다. 만약 라인 데이터가 시간(tx) 후에 대응하는 픽셀 행에 기록되면, 그 구동 방법은 "라인 엣 어 타임(line-at-a-time)이라고 불려진다.
"라인 엣 어 타임" 구동에서, 임의의 1 라인 시간에서도, 디지털 데이터 드라이버는 이전 라인 데이터를 디지털 포맷으로부터 아날로그 포맷으로 변환하고 이 아날로그 데이터를 데이터 라인에 공급함과 동시에 현재 라인용 디지털 데이터를 샘플링할 수 있다. 이 기술의 이점은 디지털/아날로그 변환, 아날로그 데이터의 데이터 라인에의 기록, 및 데이터를 데이터 라인으로부터 픽셀의 행의 전극 상에 스캔하는 데 전체 라인 시간(데이터의 마지막 항목(DM)이 공급될 때부터 그 다음 신호(HSYNC) 바로 후까지)을 이용할 수 있다는 데 있다. 이러한 상대적으로 큰 시간 간격은 드라이버 회로 소자, 특히 디지털/아날로그 변환기(DAC) 회로 소자의 성능 조건을 저감할 수 있고, 따라서 더 낮은 성능 처리(performance process)로 수행할 수 있게 된다. 그러나, 이 기술의 단점은 디지털 데이터 기억 레지스터의, 적어도 하나의 전체 라인, 및 일반적으로 2개의 전체 라인이 필요하다는 것이다. 또한, 많은 DAC 회로가 필요하다. 따라서, 집적 회로에서 상대적으로 큰 물리적 공간이 필요하게 되며, 특히 많은 폴리실리콘 TFT 공정의 경우에서와 같이 트랜지스터의 최소 배선폭(feature size)이 매우 작지 않을 경우에는 더욱 그러하다.
첨부 도면중 도 3은 기본적으로 동일한 처리 단계를 사용한 액티브 매트릭스와 동일한 기판 상에 집적한 주지의 모놀리스식 집적 디지털 데이터 드라이버를 개략적인 블럭 형태로 나타내고 있다. 드라이버는 주파수(f)에서 병렬로 "단상(single phase)" 디지털 데이터와, 주파수(f)에서의 클럭(clock)을 수신하는 M 개의 입력 레지스터(10)를 포함한다. 입력 레지스터는 M 개의 기억 레지스터(11)에 접속되고, 따라서 기억 레지스터(11)는 주파수(f/M)에서 "M 상" 디지털 데이터를 수신한다. 기억 레지스터(11)는 동일 주파수에서 M 상 디지털 데이터를 M 개의 디지털-아날로그 변환기(12)에 공급하고, 디지털-아날로그 변환기(12)는 동일 주파수에서 M 상 아날로그 데이터를 액티브 매트릭스(1)에 공급한다.
디지털 데이터는 전체 라인 데이터가 샘플링되어 입력 레지스터(10)에 저장되는 방식으로 주파수(f)에서 공급된다. 전체 라인의 저장후에, 모든 디지털 데이터는 기억 레지스터(11)에 전달되고, 기억 레지스터(11)는, 기억 레지스터(11) 내의 데이터가 변환기(12)에 의해 아날로그 데이터로 변환되는 동안, 입력 레지스터(10)가 다음 라인 시간 동안 상기 다음 라인의 데이터를 샘플링하여 저장하도록 하며, 이 때 아날로그 데이터는 액티브 매트릭스(1)의 데이터 라인에 공급된다. 이러한 형태의 배열(arrangement)은 1998년 발간된 "Society for Information Display 98 Digest" 879-882쪽의 Y. Matsueda, T. Ozawa, M. Kimura, T. Itoh, K. Nakazawa, H. Ohsima저의 "A 6-bit colour VGA low-temperature poly-Si TFT-LCD with integrated digital data drivers"에 개시되어 있으며, 여기에는 또한 이러한 배열에 요구되는 넓은 기판 영역의 크기를 나타내고 있다. 사실상, 액티브 매트릭스 기판의 한측면 상에만 이러한 배열을 구현하는 것은 가능하지 않았다. 대신에, "상단(top)" 및 "하단(bottom)" 디지털 드라이버가 데이터 라인의 연동 세트(interdigitated set)에 접속된다. 이러한 배열의 또 다른 문제는 변환기(12)의 성능과 조화를 이루기 어렵다는 데 있다.
첨부 도면증 도 4는 본질적으로 동일 처리 단계를 사용한 액티브 매트릭스와 동일한 기판 상에 집적되고, 필요 영역을 저감시키고 또한 DAC(12) 주위에서 멀티플렉싱 및 디멀티플렉싱에 의해 트랜지스터의 수를 최소화하고자 하는 주지의 변형된 형태의 디지털 데이터 드라이버를 나타내고 있다. 기억 레지스터(11)의 출력은 M-m 상 멀티플렉서(M to m phase multiplexer)(13)에 접속되고, 이는 레지스터 출력의 m 개를 한번에 선택하여 이들을 m 개의 DAC(12)에 공급하며, 여기서 m은 M보다 작다. 이러한 동작은 라인 시간 당 M/m 번 반복됨으로써, 데이터의 모든 M "유닛(unit)"이 각 라인 시간 중에 아날로그 형태로 변환된다.
DAC의 출력은 m-M 상 디멀티플렉서(m to M phase demultiplexer)(14)에 접속되고, 이 디멀티플렉서(14)가 각 DAC의 출력을 경로설정(route)하여 액티브 매트릭스(1)의 적절한 데이터 라인을 구동시킨다. 첨부 도면중 도 5에 나타낸 바와 같이, 각 DAC(12)의 출력은 디멀티플렉서(14)의 디멀티플렉싱 배열에 접속되고, 이 디멀티플렉서(14)는 액티브 매트릭스(1) 내에서 서로 물리적으로 인접한 데이터 라인(5) 세트에 차례로 DAC 출력을 선택적으로 접속한다. 도 5에 나타낸 배열에서, M/m은 4이다. 이러한 형태의 배열은 M. Osame, M. Azami, J. Koyama, Y. Ogata, H. Ohtani, S. Yamazaki 저의 1998년 발간된 "Society for Information Display 98 Digest" 1059-1062쪽 "A 2-6-in. poly-Si TFT-LCD HDTV display with monolithic integrated 8-bit digital data drivers"(미국 특허 제 US5170158 호 및 유럽 특허 제 EP0938074 호)에 개시되어 있다.
첨부 도면중 도 6은 본질적으로 동일한 처리 단계를 사용한 액티브 매트릭스와 동일한 기판 상에 집적된 주지 형태의 "포인트 엣 어 타임" 디지털 데이터 드라이버를 나타내고 있으며, 여기서 아날로그 데이터는 다음 라인의 디지털 데이터가 드라이버에 전송되기 전에 액티브 매트릭스(1)의 데이터 라인에 공급된다. 이러한 배열에는, m 개의 입력 레지스터(10), m 개의 기억 레지스터(11), m 개의 디지털-아날로그 변환기(12) 및 M 상 디멀티플렉서(14)가 있다. 이러한 구성은 디지털 데이터가 신속히 변환되기 때문에, 디지털 기억의 전체량이 상대적으로 적다는 데 장점이 있다. 그러나, 이것은 디지털 아날로그 변환이 상대적으로 빨리 이루어져야 할 것을 요구한다.
m개의 입력 레지스터(10), m 개의 기억 레지스터(11) 및 m 개의 DAC(12)의 각각은 라인 시간 당 M/m 번 동작하고, 각 DAC(12)는 m-M 상 디멀티플렉서를 거쳐서 M/m 데이터 라인을 구동한다.
DAC(12)는 도 5에서 나타낸 방법으로 그 출력에 물리적으로 "국부적(local)"인 데이터 라인을 구동한다. 따라서, 입력 데이터를 재정리하기 위해서는 오프 패널(off-panel) 데이터 조정이 요구되며, 이는 도 6의 데이터 재정리 유닛(15)으로 도시되어 있다. 예컨대, M = 16이고 m = 4이면, 데이터는 D1, D5, D9, D13, D2, D6, D10, D14, D3, D7, D11, D15, D4, D8, D12, D16 시퀀스로 전송된다. 이러한 형태의 구성은 일본 특허 제 11038946 호, 영국 특허 GB2327137 호, 유럽 특허 EP0837446 호에 개시되어 있으며, 부가적인 오프 패널 회로 소자를 필요로 한다는 데 단점이 있다.
1999년 발간된 "EuroDisplay"의 학회지 369-372쪽의 Y. Hanazawa, H. Hirai, K.Kumagai, K.Goshoo, H. Nakamura, J. Hanari저의 "A 202 ppi TFT-LCD using Low Temperature pol-Si Technology"에는 스위치 어레이에 의해 복수의 버스 라인에 접속된 액티브 매트릭스를 포함하는 저온 폴리실리콘 LCD를 개시하고 있다. 여기서 스위치는 액티브 매트릭스의 인접하는 데이터 라인의 세트를 차례로 버스 라인에 접속하도록 제어된다.
버스 라인은 데이터 라인 세트에 대한 아날로그 신호 세트를 차례로 공급하기 위한 오프 패널 회로 소자에 접속된다. 오프 패널 회로 소자는 입력 비디오 데이터를 수신하여 이것을 그 출력이 버스 라인에 접속된 디지털/아날로그 변환기 세트에 공급하는 제어기를 포함한다.
유럽 특허 제 EP0929064 호는 공통 입력에 접속된 라인 회로 세트를 포함하는 구성을 개시하고 있다. 각 라인 회로는 출력이 몇몇 근방의 그러나 인접하지는 않은 데이터 라인으로 디멀티플렉싱된 DAC를 구비한다. 이러한 배열은 픽셀 데이터의 디지털 저장을 최소로 하면서, DAC에 더 많은 변환 시간을 줄 수 있게 된다.
유럽 특허(EP) 제0458169호는 최하위 비트에 대응하는 것 만큼 DAC 내의 스위치의 수를 감소시키는 것에 관한 것이다. 픽셀 갱신 상은 2개의 서브-상으로 분할된다. 제1 서브-상에서는, 그 최하위 비트가 없는 데이터가 픽셀을 리프레시하는데 사용된다. 제2 서브-상에서는 상기와 동일한 디지털 데이터가 재인가되나 그 최하위 비트가 그 다음 최하위 비트에 부가되어 평균 필드는 전체 데이터 워드가 변환되었다면 공급되었을 픽셀을 가로지른다. 이것은 데이터 라인 당 하나의 DAC를 필요로 한다.
일본 특허 제8137446호는 각 수평 라인 마다 픽셀 데이터가 초기에 재정리되는 구성과 관련된다. 다음 픽셀 워드들은 한번에 하나씩 단일 DAC에 인가된다. 그리고나서 데이터 라인들은 새로운 순서로 디코딩함으로써 어드레싱되어 DAC의 출력을 각각의 적절한 데이터 라인으로 차례로 스위칭한다.
본 발명에 따르면, 공통 집적 처리에 의해 공통 기판 상에 형성된 액티브 매트릭스와 디지털 데이터 드라이버를 포함하고, 상기 액티브 매트릭스는 M 데이터 라인을 갖고 상기 드라이버는 m 화소에 대한 디스플레이 데이터를 저장하기 위한 적어도 하나의 세트를 형성하는 m 레지스터(m은 M미만임)와 이 m 레지스터로부터 디스플레이 데이터를 각각 수신하도록 배치된 m 디지털/아날로그 변환기를 포함하며, 상기 m 변환기로부터 소망의 화소 상태를 나타내는 아날로그 신호들을 각각 수신하는 데이터 라인들 중 m개의 물리적으로 인접한 라인들의 그룹을 차례로 m 버스 라인에 각각 연결하는 스위칭 네트워크에 특징이 있는 액티브 매트릭스 디스플레이가 제공된다.
레지스터들은 하나의 세트를 형성할 수도 있고 m은 2 이상이거나 M/2 이하일 수도 있다. 예를 들면, m은 6과 같을 수도 있다. M mod m은 논-제로(non-zero)일 수도 있고 스위칭 네트워크는 데이터 라인들 중 M mod m의 물리적으로 인접한 또다른 그룹을 각각 M mod m의 버스 라인에 연결하도록 배치될 수도 있다.
레지스터들은 n세트의 m/n 레지스터(n은 m 미만)- 각 세트는 각 컬러 성분에 대한 표시 데이터를 저장하도록 배치됨 -를 포함할 수도 있다. 예를 들어 n은 3과 같을 수도 있다. m은 18과 같을 수도 있다. M mod (m/n)은 논-제로(non-zero)일 수도 있고 스위칭 네트워크는 데이터 라인들 중 M mod (m/n)의 물리적으로 인접한 것들의 또다른 그룹을 M mod (m/n)의 버스 라인들에 각각 연결하도록 배치될 수도 있다.
상기 또는 각 세트는 이 세트의 레지스터들을 차례로 인에이블하기 위한 제1 시프트 레지스터를 포함할 수도 있다. 상기 또는 각 세트는 1에서 i까지 차례로 인에이블되고, 각 제1 내지 제 i-1 레지스터는 1에서 (i-1)까지 차례로 인에이블되는 입력 레지스터와 제i 레지스터와 동기하여 인에이블되는 출력 레지스터를 포함하는 i 레지스터들을 포함할 수도 있다. 입력 및 출력 레지스터 각각은 단일 픽셀 데이터 워드의 저장 용량을 가질 수도 있다.
스위칭 네트워크는 다수의 스위치 그룹들을 포함할 수도 있고, 각 그룹의 스위치들은 버스 라인들을 각 그룹의 데이터 라인들에 연결하기 위해 동기하여 스위칭하도록 배치된다. 드라이버는 그 단들이 스위치의 그룹들 각각을 제어하도록 배치되는 제2 시프트 레지스터를 포함할 수도 있다. 제2 시프트 레지스터는 제1 시프트 레지스터의 단에 의해 클러킹되도록 배치될 수도 있다.
매트릭스는 액정 디스플레이 매트릭스일 수도 있다.
드라이버 및 매트릭스는 폴리-실리콘 박막 트랜지스터들로 형성될 수도 있다.
드라이버는 기판의 일측 상에 형성될 수도 있다. 액티브 매트릭스는 기판의 그 일측 상에 형성될 수도 있다.
따라서 액티브 매트릭스에 의해 모노리식으로 집적되는 경우에 기판 면적 면에서 비교적 소형이고, 이와 같은 매트릭스를 충분히 신속하게 구동하는 동시에 폴리-실리콘 TFT에 의해 실시될 수 있는 디지털 데이터 드라이버를 갖는 디스플레이를 제공하는 것이 가능하다. 사실상, 놀랍게도 폴리-실리콘 DAC 회로들은 매트릭스의 각 데이터 라인으로 나타나는 로드(load) 뿐만 아니라 전체 길이의 드라이버와 이에 따라 전체 폭의 액티브 매트릭스를 횡단하는 버스 라인들에 의해 나타나는 로드들도 구동할 수 있음이 발견되었다. 훨씬 더 적은 성분들이 요구되고 이 결과 더 낮은 소비 전력과 향상된 제조 수율과 감소된 디스플레이 베젤(bezel) 사이즈가 얻어진다. 전체 디지털 데이터 드라이버는 디스플레이의 일측상에서 구현될 수 있고 면적이 감소되어 더 균일한 전자 성분이 얻어진다. 따라서, 디지털/아날로그 변환기들의 정확도는 향상될 수 있고 이것은 더 양호한 화질을 제공한다. 스위칭 네트워크는 다상 아날로그 드라이버로서 실시될 수 있고, 이것은 상당한 크기의 데이터 드라이버를 나타내고 현존하는 구현 방식에 의해 실시될 수 있고, 따라서, 설계 및 제조 비용이 감소되고 효율적인 구현을 이용할 수 있다.
도 1은 공지의 액티브 매트릭스 디스플레이를 나타내는 개략도.
도 2는 표시 데이터의 아이템들과 수평 동기 신호들 사이의 관계를 나타내는 파형도.
도 3은 공지의 모노리식 디지털 데이터 드라이버의 개략 블록도.
도 4는 또다른 공지의 모노리식 디지털 데이터 드라이버의 개략 블록도.
도 5는 도 4의 드라이버의 일부를 나타내는 블록 회로도.
도 6은 또다른 공지의 모노리식 디지털 데이터 드라이버의 개략 블록도.
도 7은 본 발명의 제1 실시예를 구성하며 모노리식 디지털 데이터 드라이버를 포함하는 액티브 매트릭스 디스플레이의 개략 블록도.
도 8은 도 7의 드라이버의 일부를 더 상세히 나타내는 개략 블록도.
도 9는 도 9a 및 9b를 포함하며, 도 7에 도시된 드라이버의 회로도.
도 10은 도 10a 내지 10c를 포함하며, 모노리식 디지털 데이터 드라이버를 포함하고 본 발명의 제2 실시예를 구성하는 액티브 매트릭스 디스플레이의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 액티브 매트릭스
20 : 직렬-병렬 변환기
21 : 디지털-아날로그 변환기
22 : m 상 아날로그 드라이버
25 : 시프트 레지스터
26 : 입력 레지스터
27 : 기억 레지스터
도면 전체에 있어서, 동일한 참조부호는 동일한 부분을 지칭한다.
도 7에 도시된 디스플레이는 도 2에 도시된 포맷 및 주파수(f)의 단상 디지털 데이터를 수신하도록 구성된다. 이 디스플레이는 공통 집적 처리에 의해 공통 기판(100)의 동일측 상에 형성된 디지털 데이터 드라이버 및 M×N 액티브 매트릭스(1)를 포함한다. 예를 들어, 매트릭스(1)와 드라이버는 본질적으로 동일한 처리 단계를 사용하여 집적된 고온 또는 저온 폴리-실리콘 박막 트랜지스터들을 포함할 수도 있고, 드라이버는 CMOS 트랜지스터들을 포함하는 반면 매트릭스는 NMOS 트랜지스터들을 포함하는 점에서 다를 수 있다.
드라이버는 주파수(f)에서의 단상 디지털 데이터 및 클럭을 수신하고 상기 데이터를 주파수(f/m)의 m 상 디지털 데이터로 변환하는 직렬-병렬 변환기(20)를 포함한다. 변환기(20)의 출력들은 디지털 데이터를 주파수(f/m)의 m 상 아날로그 데이터로 변환하는 m 디지털-아날로그 변환기들(21)의 입력들에 공급된다. 아날로그 데이터는 변환기(20)로부터 주파수(f/m)의 클럭을 수신하고 주파수(f/M)의 m 상 아날로그 데이터를 M×N 액티브 매트릭스(1)에 공급하는 m 상 아날로그 드라이버(22)에 공급된다.
변환기(20)는 m 항목의 데이터의 각 그룹을 변환기(21)에 의해 대응 아날로그 데이터로 변환되는 m상 병렬 디지털 데이터로 변환한다. m개 변환기의 각각은 그 입력에서의 디지털 데이터의 항목을 매트릭스(1)의 픽셀 전극을 구동하는데 적합한 아날로그 전압으로 변환한다. 변환기들은 예를 들어 비선형 디지털-아날로그 변환을 행하여 픽셀들의 비선형 전압/광-투과 특성을 보상한다(감마 정정).
변환기들(21)은 임의의 적절한 유형일 수 있다. 예를 들어, 낮은 그레이 스케일 레졸루션(resolution), 예로서 3 또는 4비트의 비교적 작은 디스플레이의 경우에, 각 변환기들은 기준 전압들을 선택하여 대응 데이터 라인을 구동하는 디코더 회로를 포함할 수도 있다. 또한, 버퍼링되지 않은 병렬(2진 가중 커패시터) 회로들은 전하 공유에 의해 데이터 라인을 충전하는데 사용될 수도 있다. 또 다르게는, 아날로그 비교기 회로에 의거하여 샘플링된 램프 구조(sampled ramp scheme)를 사용함으로써 변환이 행해진다. 고성능 디스플레이에 있어서, 데이터 라인들은 부가적인 버퍼들을 통해 충전될 수도 있다. 통상적으로, 이와 같은 버퍼들은 2진 가중 커패시터들 또는 저항기 체인들에 의거하여 병렬 변환기로 사용된다.
변환기들이 데이터 라인들 뿐만 아니라 버스 라인들 또는 "비디오 라인들"을 충전하도록 요구되는 경우에, 각 변환기들(21)은 높은 구동 버퍼를 포함할 수도 있다.
m상 아날로그 드라이버(22)는 변환기(20)에서 발생된 클럭에 의해 제어되고 주파수(f/m)에서의 샘플링 데이터에 적합한 M/m 샘플링 펄스를 생성한다. 각 샘플링 펄스는 m개 버스 라인 또는 비디오 라인을 액티브 매트릭스(1)의 m개의 물리적으로 인접한 데이터 라인에 연결하는 m개 스위치의 그룹을 닫는데 사용된다. 따라서 데이터 라인들은 버스 라인들과 동일한 전위로 충전된다. 단일 라인 시간 동안, M/m 그룹의 스위치들이 있고, 각 그룹의 m개 스위치는 모든 M개 데이터 라인이 그 라인 기간 내에 충전되도록 일단 폐쇄된다. 따라서, 그 다음 라인 시간(도 2에 tx로 도시됨)의 개시에 의해, 모든 데이터 라인은 소망의 전압으로 충전된다.
직렬-병렬 변환기(20)의 실시예는 도 8에 더 상세히 도시된다. 이 변환기는 m단 시프트 레지스터(25), m개의 입력 레지스터(26) 및 (m-1)개의 기억 레지스터(27)를 포함한다. 이 변환기는 주파수(f)의 클럭에 의해 제어되고, 이것은 시프트 레지스터(25)에서 단일 "1" 상태를 재순환한다. 각 m단의 시프트 레지스터(25)는 m 입력 레지스터들 중 대응하는 것에 샘플링 펄스를 공급하고, 따라서 이것은 m 아이템의 단상 디지털 데이터를 샘플링하고 저장한다.
제1 (m-1) 입력 레지스터들의 출력은 (m-1) 기억 레지스터들(27)의 입력들에 연결되고, 그 출력들은 입력 레지스터들(26) 중 제n 레지스터(26a)의 출력과 함께 직렬-병렬 변환기(20)의 출력을 형성한다.
직렬-병렬 변환으로의 각 사이클의 시프트 레지스터로부터 m 샘플링 펄스는 입력 레지스터(26)가 m 항목의 디지털 데이터를 샘플링하고 저장하게 한다. 제m 샘플링 펄스는 제m 레지스터(26a)가 최종 항목을 샘플링하게 하고 동시에 (m-1) 기억 레지스터(27)가 다른 레지스터의 출력을 수신하고 기억하게 한다. 따라서, 변환기 출력은 변환기 출력에서 f/m 의 주파수에서 m 상 디지털 데이터를 공급한다. 제m 샘플링 펄스는 또한 드라이버(22)에 클럭으로서 공급된다.
드라이버(22)는 m개의 변환기(21)의 출력에 접속된 m개의 버스 라인을 갖는 스위칭 네트워크로서 동작한다. 매트릭스(1)의 물리적으로 인접한 데이터 라인의 그룹은 변환기(20)로부터의 클럭에 의해 제어되는 타이밍으로 한 번에 한 그룹씩 m개의 버스 라인에 접속된다.
도 9는 도 7 및 도 8에 도시된 디지털 데이터 드라이버를 상세하게 나타낸다. 특히, 320열과 240행으로 구성되는 액정 유형의 6비트 흑백 쿼터-VGA(QVAG) 액티브 매트릭스를 구동하기 위한 특정 예가 도시된다. 따라서 드라이버(30)는 명확하게 하기 위해서 모든 매트릭스의 데이터 라인이 도시되지는 않지만매트릭스(1)의 대응하는 데이터 라인을 구동하기 위한 320개의 데이터 라인 출력을 갖는다.
드라이버(30)는 클럭 신호 CLOCK과 수평 동기 신호 HSYNC에 의해 제어되고, 6비트 디지털 입력 DATA에 따라 액티브 매트릭스 데이터 라인에 이미지 데이터를 공급한다. 이미지 데이터는 6㎒의 주파수에서 드라이버에 공급되어서 매트릭스(1)는 적어도 60㎐의 프레임율로 어드레스될 수 있거나 "리프레시"될 수 있다. 기준 전압 REFS는 또한 DAC(21)에 대해 표시 장치(30)에 공급된다. 이 특정 예에서, M은 320과 동일하고, m은 6과 동일하다.
시프트 레지스터(25)는 6플립플롭 회로 또는 단(31-36) 및 OR 게이트(37)의 체인을 포함한다. 각각의 플립플롭 회로(31-36)는 클럭 신호 CLOCK를 수신하도록 접속되는 클럭 입력을 갖는다. 최종 플립플롭 회로(36)의 출력은 게이트(37)의 한 입력에 공급되고, 게이트(37)의 다른 입력은 수평 동기 신호 HSYNC를 수신한다. 시프트 레지스터는 모든 플립플롭 회로(31)가 동작 전에 "제로" 논리 상태로 리셋되는 것을 보장하기 위해 종래 유형의 리세팅 배열(미도시)을 포함한다.
공지의 기술에 따르면, 플립플롭 회로(31-36)의 클럭 입력에 공급되는 클럭 신호는 데이터 속도의 주파수의 반이고, 예를 들어 6㎒의 데이터 속도에 대해서는 3㎒이다. 이것은 아날로그 드라이버에서는 흔하게 사용될 수 있는데, 그 이유는 클럭 라인에서의 전력 소모를 최소화하고, 예를 들어 D형 플립플롭의 체인을 포함하는 시프트 레지스터의 인접한 마스터 및 슬레이브 출력을 "AND"함으로써, 3㎒클럭으로부터 6㎒ 샘플링 펄스를 발생하는 것은 쉽기 때문이다. 이러한 기술은 미국특허 US 4785297에 개시되어 있다.
변환기(20)의 동작은 제1 플립플롭 회로(31)로 클럭되는 제1 수평 동기 펄스의 수신시에 개시된다. 후속적인 클럭 펄스는 샘플링 펄스를 발생하도록 시프트 레지스터 주변에 이 단일 "1" 논리 상태를 재순환시킨다. 시프트 레지스터의 최종 플립플롭(36)은 500㎑ 클럭 신호를 발생시키고, 이 클럭 신호는 6상 아날로그 드라이버(22)에 공급된다.
입력 레지스터(26)는 제1 내지 제5 레지스터(38-42) 및 제6 또는 최종 레지스터(26a)를 포함한다. 각각의 이러한 레지스터는 6비트 폭이고, 초당 6백만 "워드"의 속도로 입력 디지털 데이터를 수신하도록 공통 6비트 버스를 통해 접속되는 데이터 입력을 갖는다. 처음 5개의 입력 레지스터에 대한 기억 레지스터는 마찬가지로 6비트이고 (43-47)에 도시된다. 기억 레지스터(43-47)의 출력 및 최종 입력 레지스터(26a)는 각각 하나의 DAC(21)에 공급되고, 각각 하나의 DAC(21)는 공통 기준 전압 버스로부터 기준 전압을 수신한다. DAC(21)의 출력은 드라이버(30)의 전체 길이를 따라 그리고 매트릭스(1)의 전체 폭을 따라 연장하는 각각의 버스 라인 또는 비디오 라인(51-56)에 접속된다.
아날로그 드라이버(22)는 스위칭 네트워크의 형태이고 처음 단(600) 및 후속 단(601-6054)을 갖는 시프트 레지스터를 포함한다. 개별 플립플롭 회로(600-6054)의 클럭 입력은 시프트 레지스터(25)의 최종 단(36)의 출력에 접속되고, 처음 단(600)은 수평 동기 신호 HSYNC를 수신하도록 접속된 출력을 갖는다. 각각의 단(601-6054)은 단 601에 대해 61로 표시한 것과 같이 각각의 그룹의 샘플링 스위치를 제어한다. 따라서 각 그룹의 스위치는 시프트 레지스터의 대응하는 단에 의해 동기하여 동작하고 라인(51-56)을 매트릭스(1)의 6개의 물리적으로 인접한 데이터 라인에 접속시킨다. 따라서, 단(601)이 작동할 때, 샘플링 스위치의 제1 그룹(61)은 매트릭스(1)의 제1 내지 제6 데이터 라인에 버스 라인(51-56)을 각각 접속한다. 시프트 레지스터의 다음 단(602)이 작동할 때, 스위치의 다음 그룹은 버스 라인(51-56)을 매트릭스의 제7 내지 제12 데이터 라인에 각각 접속하는 식으로 한다. 시프트 레지스터의 동작은 수평 동기 펄스 HSYNC의 수신시에 개시되고, "1" 상태는 클럭 펄스에 의해 시프트 레지스터를 통해 시프트 레지스터(25)의 최종 단(36)으로부터 클럭된다. 시프트 레지스터는 또한 리세팅 배열을 갖는다(미도시).
각각의 수평 라인 기간의 개시시에, 수평 동기 펄스 HSYNC는 OR 게이트(37)를 경유하여 시프트 레지스터(25)의 제1 단(31)으로 그리고 드라이버(22)에서의 시프트 레지스터의 제1 단(600)으로 공급된다. 수평 동기 펄스는 제1 데이터 워드의 전송의 개시 및 제1 클럭 신호를 신호해서, 논리 레벨 1이 플립플롭(31)에서 설정되고, 이는 데이터의 제1 워드를 저장하도록 입력 레지스터(38)를 인에이블한다. 다음 클럭 펄스는 "1" 상태를 회로(32)로 전송하고, 따라서 이미지 데이터의 제2 워드를 저장하도록 입력 레지스터(39)를 인에이블하는 식으로 하여, 제5 워드가 레지스터(42)에 저장될때까지 한다.
다음 클럭 펄스가 제6 데이터 워드와 동기하여 수신될 때, "1" 상태는회로(36)로 전송되는데, 이는 제6 워드가 최종 레지스터(26a)에 저장되게 하고 동시에 제1 내지 제6 워드를 각각 기억 레지스터(43-47)로 전송하게 한다. 처음 6개의 표시 데이터 워드는 따라서 현재 어드레스되고 있는 라인 또는 행의 개별 화소로부터 원하는 광학 응답을 일으키기 위한 전압을 갖는 대응하는 아날로그 데이터로 디지털 데이터를 변환하는 대응 DAC(21)에 동시에 공급된다. 최종 단(36)은 또한 아날로그 드라이버(22)내의 시프트 레지스터로 클럭 펄스를 공급하고, 이것은 단(600)에서 단(601)로 "1" 상태를 전송한다. 단(601)은 매트릭스(1)의 제1 데이터 라인 내지 제6 데이터 라인을 버스 라인(51-56)에 접속하도록 6개의 샘플링 스위치를 닫고, 차례로 DAC(21) 중 각각 하나의 출력에 접속된다. 따라서 DAC는 버스 라인(51-56)을 경유하여 제1 내지 제6 데이터 라인에 접속되고, 데이터 라인들은 적당한 전압 레벨로 충전된다.
레지스터(43-47, 26a)에서의 디지털 데이터는 6 클럭 기간 동안 유지되어서, DAC(21)는 디지털/아날로그 변환을 수행하고 현재 어드레스되고 있는 데이터 라인에 대응하는 아날로그 전압을 공급하는데 1 마이크로초가 걸린다. 이 기간 동안, 데이터의 다음 6개의 워드는 레지스터(38-42, 26a)로 기록된다. 그런 다음 최종 단(36)으로부터의 클럭 펄스는 "1" 상태를 아날로그 드라이버(22)의 단(602)으로 전송한다. 따라서 단(601)에 의해 제어되는 스위치의 제1 그룹은 개방되고, 단(602)에 의해 제어되는 스위치의 다음 그룹은 닫혀서, 버스 라인(51-56)은 매트릭스(1)의 제7 내지 제12 데이터 라인에 접속한다.
이 과정은 하나의 완전한 라인 데이터가 변환되어 매트릭스(1)의 데이터 라인에 전송될 때까지 반복되어서 모든 화소의 행은 갱신될 준비가 된다. 그런 다음 스캔 펄스가 화소의 행에 인가될 때 갱신이 일어난다. 그러면 이 과정은 다음 수평 동기 펄스의 수신시에 반복된다.
도 9에 도시한 바와 같이, m은 M의 인수가 될 필요가 없다. 본 경우에서, M은 값 320을 갖고, m은 값 6을 갖는다. 따라서 아날로그 드라이버(22)의 시프트 레지스터의 최종 단(6054)은 단 2개의 스위치만 제어하고, 이 스위치들은 각각 매트릭스(1)의 제319 및 제320 데이터 라인에 버스 라인(51, 52)을 접속한다. 더 일반적으로, 단(601내지 6054) 중 하나(필수적이지는 않지만 일반적으로 편리하게 최종 단)는 매트릭스(1)의 대응 인접 데이터 라인에 버스 라인(51-56)의 M mod m을 접속한다. 본 경우에서, 아날로그 드라이버(22)는 매트릭스(1)의 320개의 데이터 라인을 공급하기 위해서 54개 단(601-6054)을 요구한다.
소정의 처리 과정에 대해, 디지털 데이터 드라이버(30)의 가장 효과적은 구현을 위해 최적인 수의 상 m은, 디지털/아날로그 변환 동작이 수행될 수 있는 속도와 버스 라인(51-56) 및 데이터 라인이 충전될 수 있는 속도에 따른다. 트랜지스터의 가장 효율적 구현은 안정된 디지털/아날로그 변환 동작과 버스 및 데이터 라인 충전을 위해 충분한 시간을 계속 허용하는 최소의 상에 의해 주어진다. 통상적인 저온 폴리실리콘 박막 트랜지스터(TFT) 처리 과정에 대해, 4상과 16상 사이가 양호한 선택으로 생각된다. 상술된 6상을 갖는 특정 예에서, 1 마이크로초는 디지털/아날로그 변환과, 버스 및 데이터 라인 충전에 유효하다. 따라서, 6상은 디지털 데이터 드라이버의 많은 구현에 대해 양호한 선택으로 보인다.
도 9의 디지털 데이터 드라이버(30)는 흑백 표시 패널에 적당하다. 그러나, 동일한 기술이 컬러 표시 패널에 대해서도 쉽게 채용될 수 있고, 도 10은 RGB 스트라이프 화소 포맷을 갖는 6비트 컬러 QVGA 액티브 매트릭스를 어드레싱하는데 적합한 디지털 데이터 드라이버(30)의 회로도이다.
도 10의 데이터 드라이버는 3개의 직렬-병렬 변환기(20R, 20G 및 20B)를 포함하며 각각이 DAC(21R, 21G 및 21B)의 개별 세트에 접속된다는 점에서 도 9의 데이터 드라이버와 상이하다. 레드, 그린 및 블루 화소에 대한 표시 데이터는 동시에 그리고 클럭 신호와 동기하여 3개의 개별 입력에 공급되어서, 컬러 성분 데이터는 입력 및 기억 레지스터로 동시에 클럭된다.
또한, 6 버스 라인 또는 비디오 라인 대신에, 도 10의 디지털 표시 드라이버(30)는 각각의 컬러에 대해 6 버스 라인을 복제하여 전체가 18 버스 라인 또는 비디오 라인(50)이 된다. 마찬가지로, 아날로그 드라이버(22)의 시프트 레지스터의 최종 시프트 레지스터를 제외하고 각각의 단은 레드, 그린 및 블루 버스 라인을 매트릭스(1)의 각각의 그룹의 데이터 라인의 물리적으로 인접한 레드, 그린 및 블루 데이터 라인에 접속하게 위한 18개의 스위치를 제어한다. 최종 단은 RGB 데이터 라인(319, 320)을 레드, 그린 및 블루 버스 라인의 제1 및 제2 버스 라인에 각각 접속하는 6개의 스위치를 제어한다. 따라서 아날로그 드라이버는 직렬 - 병렬 변환기 시프트 레지스터 중 하나의 최종 단(본 경우에서, 블루 성분 표시 데이터에 대한 시프트 레지스터의 최종 단)에 의해 클럭되는 시프트 레지스터로 도 9를 참조하여 상술된 바와 같이 기능한다.
따라서, 액티브 매트릭스 기판의 한면상에 집적될 필요한 모노리식 집적 회로 영역에 관하여 충분히 소형인 디지털 데이터 드라이버를 구비하는 한편, 폴리 실리콘 TFT와 같은 상대적으로 저 성능 트랜지스터가 사용가능한 표시 장치를 제공하는 것이 가능해진다.

Claims (18)

  1. 공통 집적 처리에 의해 공통 기판 상에 형성된 액티브 매트릭스 및 디지털 데이터 드라이버를 포함하는 액티브 매트릭스 디스플레이에 있어서,
    상기 액티브 매트릭스는 M개의 데이터 라인을 갖고,
    상기 드라이버는 m개 화소에 대한 디스플레이 데이터를 저장하기 위한 적어도 하나의 세트를 형성하는 m개 레지스터(m은 M 미만임), 및 상기 m개 레지스터로부터 디스플레이 데이터를 각각 수신하도록 배치된 m개의 디지털/아날로그 변환기를 포함하며,
    m개의 버스 라인은 상기 m개의 디지털/아날로그 변환기로부터 소망의 화소 상태를 나타내는 아날로그 신호들을 각각 수신하고, 스위칭 네트워크는 상기 데이터 라인들 중 m개의 물리적으로 인접한 데이터 라인의 그룹을 차례로 상기 m개의 버스 라인에 각각 연결하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  2. 제1항에 있어서,
    상기 레지스터들은 하나의 세트를 형성하고, 상기 m은 2 이상이고 M/2 이하인 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  3. 제2항에 있어서,
    상기 m은 6인 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  4. 제2항에 있어서,
    M mod m은 비-제로(non-zero)이고, 상기 스위칭 네트워크는 상기 데이터 라인들 중 M mod m의 물리적으로 인접한 데이터 라인의 다른 그룹을 M mod m의 버스 라인에 연결하도록 배치되는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  5. 제1항에 있어서,
    상기 레지스터들은 n세트의 m/n 레지스터- 상기 n은 m 미만이고, 각 세트는 각각의 컬러 성분에 대한 디스플레이 데이터를 저장하도록 배치됨 -를 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  6. 제5항에 있어서,
    상기 n은 3인 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  7. 제6항에 있어서,
    상기 m은 18인 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  8. 제5항에 있어서,
    M mod (m/n)은 비-제로(non-zero)이고, 상기 스위칭 네트워크는 데이터 라인들중 M mod (m/n)개의 물리적으로 인접한 데이터 라인의 추가 그룹을 M mod (m/n)개의 버스 라인에 각각 연결하도록 배치되는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  9. 제1항에 있어서,
    상기 세트 또는 각각의 세트는 상기 세트의 레지스터들을 차례로 인에이블하기 위한 제1 시프트 레지스터를 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  10. 제9항에 있어서,
    상기 세트 또는 각각의 세트는 1에서 i까지 차례로 인에이블되는 i 레지스터를 포함하되, 제1 내지 제i-1번째 레지스터 각각은 1에서 (i-1)까지 차례로 인에이블되는 입력 레지스터와 제i번째 레지스터와 동기하여 인에이블되는 출력 레지스터를 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  11. 제10항에 있어서,
    상기 입력 및 출력 레지스터 각각은 단일 픽셀 데이터 워드의 저장 용량을 갖는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  12. 제1항에 있어서,
    상기 스위칭 네트워크는 다수의 스위치 그룹들을 포함하고, 상기 각 그룹의 스위치들은 상기 버스 라인들을 데이터 라인들의 각 그룹에 연결하기 위해 동기적으로 스위칭하도록 배치되는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  13. 제12항에 있어서,
    스위치의 그룹들중 각 그룹을 제어하도록 단들이 배치된 제2 시프트 레지스터를 더 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  14. 제13항에 있어서,
    상기 세트 또는 각각의 세트는 상기 세트의 레지스터들을 인에이블하기 위한 제1 시프트 레지스터를 포함하고, 상기 제2 시프트 레지스터는 상기 제1 시프트 레지스터의 단에 의해 클러킹되도록 배치되는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  15. 제1항에 있어서,
    상기 매트릭스는 액정 디스플레이 매트릭스인 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  16. 제1항에 있어서,
    상기 드라이버 및 상기 매트릭스는 폴리실리콘 박막 트랜지스터로 형성되는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  17. 제1항에 있어서,
    상기 드라이버는 상기 기판의 일측 상에 형성되는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  18. 제17항에 있어서,
    상기 액티브 매트릭스는 상기 기판의 일측 상에 형성되는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
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