JP4854129B2 - 表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、駆動回路と画素アレイ部とを同一の絶縁基板上に形成する表示装置に関する。
【0002】
【従来の技術】
従来の液晶表示装置は、ホストコンピュータから出力された映像信号をゲートアレイで信号処理した後に信号線駆動回路に供給するのが一般的である。ゲートアレイの内部では、信号線の駆動順序に従って映像信号の並び替えを行う。
【0003】
【発明が解決しようとする課題】
このようなゲートアレイは、画素アレイ基板とは別個の基板に実装されたり、あるいは画素アレイ基板の額縁部分に実装されたりする。いずれにしても、ゲートアレイが必要なために、液晶表示装置の小型化が妨げられ、コストダウンも図れない。
【0004】
本発明は、このような点に鑑みてなされたものであり、その目的は、画素アレイ部が形成される絶縁基板上でデジタル画素データの並び替えを行うことにより、データ並び替え用のゲートアレイを不要にした表示装置を提供することにある。
【0005】
【課題を解決するための手段】
本発明の一態様では、絶縁基板上に縦横に列設される信号線および走査線と、
前記信号線および走査線の各交点付近に形成される表示素子と、
前記走査線を駆動する走査線駆動回路と、
前記絶縁基板上に形成され前記信号線を駆動する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
外部から供給されたデジタル画素データをシフトクロックに同期させて順にシフトする第1ラッチ回路と、
前記第1ラッチ回路のラッチ出力を複数画素分同タイミングでラッチする第2ラッチ回路と、
前記第2ラッチ回路の出力を信号線の駆動順序に合わせて並び替える並び替え回路と、
前記並び替え回路で並び替えたデジタル画素データをアナログ画素電圧に変換するD/A変換器と、
前記D/A変換器で変換されたアナログ画素電圧を対応する信号線に供給する信号線選択回路と、
前記並び替え回路で並び替えたデジタル画素データをラッチする第3ラッチ回路と、を備え、
前記D/A変換器は、前記第2および第3ラッチ回路のラッチ出力を同時にアナログ画素電圧に変換することを特徴とする表示装置が提供される。
【0006】
本発明では、絶縁基板上でデジタル画素データの並び替えを行うため、並び替え用のゲートアレイ等を設ける必要がなくなる。
【0007】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。以下では、表示装置の一例として液晶表示装置について主に説明する。
【0008】
図1は液晶表示装置の概略構成を示すブロック図である。本実施形態の液晶表示装置は、信号線および走査線が列設され信号線および走査線の各交点付近に画素TFTが形成された画素アレイ部11と、各信号線を駆動する信号線駆動回路12と、各走査線を駆動する走査線駆動回路13とを、同一のガラス基板上に形成したものであり、デジタル画素データの並び替えをゲートアレイを用いずにガラス基板上で行うことを特徴とする。
【0009】
本実施形態では、信号線を4つのブロックに分けて駆動する。図2は1ブロック分の構成を詳細に示したブロック図である。
【0010】
信号線駆動回路12は、外部から供給されたデジタル画素データの電圧レベルの変換を行うレベルシフタ(L/S、レベルシフト回路)1と、レベルシフタ1でレベル変換されたデジタル画素データの周波数変換を行う分周回路2と、分周回路2から出力されたデジタル画素データをシフトクロックに同期させて順にシフトするサンプリングラッチ(S/R、第1ラッチ回路)3と、サンプリングラッチ3でラッチされた複数画素分のデジタル画素データを同タイミングでラッチする第1ロードラッチ(第2ラッチ回路)4aと、第1ロードラッチ4aでラッチされたデジタル画素データの並び替えを行う並び替え回路5と、並び替え回路5で並び替えたデジタル画素データをラッチする第2ロードラッチ(第3ラッチ回路)4bと、第1および第2ラッチ回路4a,4bでラッチされたデジタル画素データをD/A変換するD/A変換器(以下、DAC)6と、DAC6から出力されたアナログ映像信号のゲイン調整を行うAMP7と、AMP7の出力をどの信号線に供給するかを切替制御する信号線選択回路8とを備えている。
【0011】
図1に示すように、各ブロックには、RGBそれぞれ160本の信号線が設けられ、各ブロックごとに専用のデータバスDB1〜DB4が設けられている。
【0012】
データバスDB1〜DB4には、まず1水平ライン分の赤色の奇数画素データが供給された後、赤色の偶数画素データが供給され、その次に緑色の奇数画素データが、その次に緑色の偶数画素データが、その次に青色の奇数画素データが、その次に青色の偶数画素データが順に供給される。
【0013】
データバスDB1〜DB4上のデジタル画素データは、レベルシフタ1でレベル変換された後、サンプリングラッチ3でラッチされる。サンプリングラッチ3は、各ブロックごとに、例えば80画素分×6ビット=480個設けられている。各ブロックで同時に駆動すべき信号線が160本あるにもかかわらず、サンプリングラッチ3がその半分しか設けられていない理由は、隣接する奇数画素と偶数画素とを、タイミングをずらして同じサンプリングラッチ3で駆動するためである。
【0014】
サンプリングラッチ3をロードラッチ4a,4bと同じ数だけ設けてもよいが、本実施形態の方がサンプリングラッチ3の占有面積を減らすことができる。データバスの負荷はサンプリングラッチ3の数に比例して小さくなり、信号遅延を小さくできるとともに、消費電力の低減が図れる。
【0015】
ロードラッチ4a,4bは、すべてのサンプリングラッチ3が一通りラッチし終わった時点で、サンプリングラッチ3のラッチ出力すべてを同タイミングでまとめてラッチする。ロードラッチ4a,4bは二系統に分かれており、一方のロードラッチ4aは1水平ライン分の同一色(赤、緑または青)の奇数画素すべてを同タイミングでラッチし、他方のロードラッチ4bはブロック内の同一色の偶数画素すべてを同タイミングでラッチする。
【0016】
ロードラッチ4a,4bでラッチされたデータは、DAC6に入力されてアナログ画素電圧に変換され、次にAMP7で増幅された後、信号線選択回路8で選択された信号線に供給される。
【0017】
DAC6は、ブロック内のすべての赤色デジタル画素データを同時にD/A変換した後、ブロック内のすべての緑色デジタル画素データをD/A変換し、その後ブロック内のすべての青色デジタル画素データをD/A変換する。
【0018】
図3は信号線駆動回路12の動作タイミング図である。まず、各ブロックごとに、時刻t1〜t2の間に赤色奇数画素のデジタル画素データをサンプリングラッチ3にて順次ラッチした後、時刻t3で、すべての赤色奇数画素のデジタル画素データをまとめて第1ロードラッチ4aにてラッチする。その後、時刻t4〜t5の間に赤色偶数画素のデジタル画素データをサンプリングラッチ3にて順次ラッチした後、時刻t6で、すべての赤色偶数画素のデジタル画素データをまとめて第1ロードラッチ4aにてラッチするとともに、すべての赤色奇数画素のデジタル画素データをまとめて第2ロードラッチ4bにてラッチする。
【0019】
以下同様に、緑色奇数画素、緑色偶数画素、青色奇数画素および青色偶数画素の順に、サンプリングラッチ3およびロードラッチ4a,4bでラッチする。
【0020】
本実施形態では、外部から供給されたデジタル画素データを第1ロードラッチ4aでラッチした後、ガラス基板上のデータの並び替えを行ってから第2ロードラッチ4bでラッチ動作を行うため、ゲートアレイ内部でデジタル画素データの並び替えを行う必要がなくなり、ゲートアレイが不要になる。
【0021】
また、本実施形態では、ガラス基板上の配線の引き回しによりデジタル画素データの並び替えを行うため、並び替えを行うのにコストがかからない。
【0022】
さらに、本実施形態では、第1ロードラッチ4aのラッチ出力を並び替えるため、第1ロードラッチ4aを含めて前段の回路、すなわち、レベルシフタ1、分周回路2、サンプリングラッチ3、第1ロードラッチ4aの配置に特に制限がなくなり、回路の配置設計がやりやすくなる。
【0023】
上述した実施形態では、ロードラッチを、第1ロードラッチ4aと第2ロードラッチ4bに分ける例を説明したが、一種類にまとめてもよい。この場合、サンプリングラッチ3の出力、あるいはロードラッチのラッチ出力に基づいて並び替えを行えばよい。
【0024】
また、並び替えを行う場所は、本実施例のほかに、(A)サンプリングラッチとロードラッチの間、(B)D/A変換回路とアンプ回路の間、(C)アンプ回路と信号線の間などが考えられるが、本実施形態のようにロードラッチ回路とD/A変換回路の間が特に良い。
【0025】
(C)では、アンプ回路と信号線のあいだが信号線毎に変わってしまい、アンプからみた負荷容量が異なってしまうため、電圧書き込みばらつきを招きやすい問題がある。
【0026】
(B)では、D/A変換回路とアンプ回路の間の配線が長くなると、その配線がもつ寄生容量により、D/A変換されたアナログ電圧が誤差を持ってしまう問題がある。
【0027】
(A)は本実施例の次に有力である。ただ、サンプリングラッチのデータをロードラッチに移すのにより長い時間が必要となる。並べ替えのための配線容量を充放電する時間が必要だからである。図3の小データブロック間のロードクロックのハイ期間を必要なだけ長くすればよい。
【0028】
また、本実施の形態において、複数の信号線を順に駆動するような構成にしていることは、並べ替え配線の規模を縮小するのに役立っている。1水平期間分のデータ全てを並べ替える配線規模は、1水平期間のN分の1のデータを並べ替える配線規模のN倍になるからである。
【0029】
【発明の効果】
以上詳細に説明したように、本発明によれば、絶縁基板上でデジタル画素データの並び替えを行うため、並び替え用のゲートアレイ等を設ける必要がなくなり、液晶表示装置全体を小型化できるとともに、コスト削減も図れる。
【図面の簡単な説明】
【図1】液晶表示装置の概略構成を示すブロック図。
【図2】1ブロック分の構成を詳細に示したブロック図。
【図3】信号線駆動回路の動作タイミング図。
【符号の説明】
1 レベルシフタ
2 分周回路
3 サンプリングラッチ
4a 第1ロードラッチ
4b 第2ロードラッチ
5 並び替え回路
6 DAC
7 AMP
8 信号線選択回路
11 画素アレイ部
12 信号線駆動回路
13 走査線駆動回路
Claims (5)
- 絶縁基板上に縦横に列設される信号線および走査線と、
前記信号線および走査線の各交点付近に形成される表示素子と、
前記走査線を駆動する走査線駆動回路と、
前記絶縁基板上に形成され前記信号線を駆動する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
外部から供給されたデジタル画素データをシフトクロックに同期させて順にシフトする第1ラッチ回路と、
前記第1ラッチ回路のラッチ出力を複数画素分同タイミングでラッチする第2ラッチ回路と、
前記第2ラッチ回路の出力を信号線の駆動順序に合わせて並び替える並び替え回路と、
前記並び替え回路で並び替えたデジタル画素データをアナログ画素電圧に変換するD/A変換器と、
前記D/A変換器で変換されたアナログ画素電圧を対応する信号線に供給する信号線選択回路と、
前記並び替え回路で並び替えたデジタル画素データをラッチする第3ラッチ回路と、を備え、
前記D/A変換器は、前記第2および第3ラッチ回路のラッチ出力を同時にアナログ画素電圧に変換することを特徴とする表示装置。 - 前記並び替え回路は、前記絶縁基板上の配線パターンで形成されることを特徴とする請求項1に記載の表示装置。
- 前記絶縁基板上に形成され外部から供給されたデジタル画素データの周波数変換を行う分周回路を備え、
前記第1ラッチ回路は、前記分周回路から出力されたデジタル画素データをシフトクロックに同期させて順にシフトすることを特徴とする請求項1または2に記載の表示装置。 - 前記絶縁基板上に形成され外部から入力されたデジタル画素データの電圧レベルの変換を行うレベルシフト回路を備え、
前記分周回路は、前記レベルシフト回路で電圧レベルを変換した後のデジタル画素データを周波数変換することを特徴とする請求項3に記載の表示装置。 - 前記D/A変換器は、複数の信号線ごとに設けられ、これら複数の信号線を順に駆動することを特徴とする請求項1〜4のいずれかに記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001132921A JP4854129B2 (ja) | 2001-04-27 | 2001-04-27 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001132921A JP4854129B2 (ja) | 2001-04-27 | 2001-04-27 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002328657A JP2002328657A (ja) | 2002-11-15 |
JP4854129B2 true JP4854129B2 (ja) | 2012-01-18 |
Family
ID=18980863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001132921A Expired - Fee Related JP4854129B2 (ja) | 2001-04-27 | 2001-04-27 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4854129B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007188072A (ja) * | 2005-12-16 | 2007-07-26 | Semiconductor Energy Lab Co Ltd | デジタル駆動型表示装置 |
JP4905484B2 (ja) * | 2009-03-06 | 2012-03-28 | セイコーエプソン株式会社 | 集積回路装置、電気光学装置及び電子機器 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4984337B2 (ja) * | 1998-06-30 | 2012-07-25 | 富士通セミコンダクター株式会社 | 表示パネルの駆動回路及び表示装置 |
JP2000330500A (ja) * | 1999-05-21 | 2000-11-30 | Matsushita Electric Ind Co Ltd | 液晶表示装置およびその応用機器 |
JP2001051656A (ja) * | 1999-08-06 | 2001-02-23 | Fujitsu Ltd | データ・ドライバ及びそれを備えた液晶表示装置 |
JP2001109435A (ja) * | 1999-10-05 | 2001-04-20 | Toshiba Corp | 表示装置 |
JP2002196732A (ja) * | 2000-04-27 | 2002-07-12 | Toshiba Corp | 表示装置、画像制御半導体装置、および表示装置の駆動方法 |
JP2002328659A (ja) * | 2001-04-27 | 2002-11-15 | Toshiba Corp | 表示装置 |
-
2001
- 2001-04-27 JP JP2001132921A patent/JP4854129B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002328657A (ja) | 2002-11-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070821 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100721 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100803 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101004 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111004 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111025 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4854129 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |