JP2001013908A - 表示装置 - Google Patents
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- JP2001013908A JP2001013908A JP2000129293A JP2000129293A JP2001013908A JP 2001013908 A JP2001013908 A JP 2001013908A JP 2000129293 A JP2000129293 A JP 2000129293A JP 2000129293 A JP2000129293 A JP 2000129293A JP 2001013908 A JP2001013908 A JP 2001013908A
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Abstract
(57)【要約】
【課題】 高解像度化および多階調化を実現することの
できるデジタルドライバを有する液晶表示装置を提供す
ること。 【解決手段】 本発明によると、複数の画素ＴＦＴがマ
トリクス状に配置された画素部と、前記複数のＴＦＴを
駆動するソースドライバおよびゲートドライバと、を有
する液晶表示装置であって、外部から入力されるｍビッ
トデジタルビデオデータを２m-n個のｎビットデジタル
ビデオデータに変換し、前記ソースドライバに前記ｎビ
ットデジタルビデオデータを供給する回路と（ｍ、ｎは
共に２以上の正数、ｍ＞ｎ）、を有する液晶表示装置で
あって、前記２m-n個のｎビットデジタルデータはラン
ダムに出力され、前記ｎビットデジタルビデオデータに
よって形成されるサブフレームを２m-n個表示すること
によって１フレームの映像を形成することを特徴とする
液晶表示装置が提供される。
できるデジタルドライバを有する液晶表示装置を提供す
ること。 【解決手段】 本発明によると、複数の画素ＴＦＴがマ
トリクス状に配置された画素部と、前記複数のＴＦＴを
駆動するソースドライバおよびゲートドライバと、を有
する液晶表示装置であって、外部から入力されるｍビッ
トデジタルビデオデータを２m-n個のｎビットデジタル
ビデオデータに変換し、前記ソースドライバに前記ｎビ
ットデジタルビデオデータを供給する回路と（ｍ、ｎは
共に２以上の正数、ｍ＞ｎ）、を有する液晶表示装置で
あって、前記２m-n個のｎビットデジタルデータはラン
ダムに出力され、前記ｎビットデジタルビデオデータに
よって形成されるサブフレームを２m-n個表示すること
によって１フレームの映像を形成することを特徴とする
液晶表示装置が提供される。
Description
【０００１】
【０００２】本発明は、アクティブマトリクス型の表示
装置に関する。特に、電圧階調と時間階調との両方によ
って階調表示を行う表示装置に関する。
装置に関する。特に、電圧階調と時間階調との両方によ
って階調表示を行う表示装置に関する。
【０００３】
【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置の需要が高ま
ってきたことによる。
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置の需要が高ま
ってきたことによる。
【０００５】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素部に
それぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続さ
れた画素電極に出入りする電荷を画素ＴＦＴのスイッチ
ング機能により制御するものである。
マトリクス状に配置された数十〜数百万個もの画素部に
それぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続さ
れた画素電極に出入りする電荷を画素ＴＦＴのスイッチ
ング機能により制御するものである。
【０００６】近年、アクティブマトリクス型液晶表示装
置は、従来からよく用いられているノートブック型のパ
ーソナルコンピュータのディスプレイとしてのみなら
ず、デスクトップ型のパーソナルコンピュータのディス
プレイとして普及してきている。
置は、従来からよく用いられているノートブック型のパ
ーソナルコンピュータのディスプレイとしてのみなら
ず、デスクトップ型のパーソナルコンピュータのディス
プレイとして普及してきている。
【０００７】パーソナルコンピュータにおいては、複数
の情報（文字情報や画像情報を含む）を一度に表示する
ことが求められており、パーソナルコンピュータの表示
能力としての画像の高解像度化、多階調表示化（望まし
くはフルカラー表示化）が図られている。
の情報（文字情報や画像情報を含む）を一度に表示する
ことが求められており、パーソナルコンピュータの表示
能力としての画像の高解像度化、多階調表示化（望まし
くはフルカラー表示化）が図られている。
【０００８】このようなパーソナルコンピュータの表示
能力の向上にともない、その表示装置としてのアクティ
ブマトリクス型液晶表示装置の改良が進められている。
そこで、最近は、パーソナルコンピュータとのインター
フェイスが容易であり、かつドライバの高速駆動が可能
なデジタル駆動方式のアクティブマトリクス型液晶表示
装置が注目されてきている。
能力の向上にともない、その表示装置としてのアクティ
ブマトリクス型液晶表示装置の改良が進められている。
そこで、最近は、パーソナルコンピュータとのインター
フェイスが容易であり、かつドライバの高速駆動が可能
なデジタル駆動方式のアクティブマトリクス型液晶表示
装置が注目されてきている。
【０００９】
【００１０】デジタル駆動方式のアクティブマトリクス
型液晶表示装置には、パーソナルコンピュータ等のデー
タソースからデジタルビデオデータが入力される。デジ
タルドライバを有するアクティブマトリクス型液晶表示
装置には、外部から入力されるデジタルビデオデータを
アナログデータ（階調電圧）に変換するＤ／Ａ変換回路
（ＤＡＣ：Digital-Analog Converter）が必要である。
Ｄ／Ａ変換回路には、様々な種類のものが存在する。
型液晶表示装置には、パーソナルコンピュータ等のデー
タソースからデジタルビデオデータが入力される。デジ
タルドライバを有するアクティブマトリクス型液晶表示
装置には、外部から入力されるデジタルビデオデータを
アナログデータ（階調電圧）に変換するＤ／Ａ変換回路
（ＤＡＣ：Digital-Analog Converter）が必要である。
Ｄ／Ａ変換回路には、様々な種類のものが存在する。
【００１１】デジタルドライバを有するアクティブマト
リクス型液晶表示装置の多階調表示能力は、このＤ／Ａ
変換回路の能力、つまりＤ／Ａ変換回路が何ビットのデ
ジタルビデオデータをアナログデータに変換することが
できるかに依存している。例えば、一般的に、２ビット
のデジタルビデオデータを処理するＤ／Ａ変換回路を有
するアクティブマトリクス型液晶表示装置であれば、２
2＝４階調表示を行うことができ、８ビットならば２8＝
２５６階調表示を行うことができ、またｎビットならば
２n階調表示を行うことが可能である。
リクス型液晶表示装置の多階調表示能力は、このＤ／Ａ
変換回路の能力、つまりＤ／Ａ変換回路が何ビットのデ
ジタルビデオデータをアナログデータに変換することが
できるかに依存している。例えば、一般的に、２ビット
のデジタルビデオデータを処理するＤ／Ａ変換回路を有
するアクティブマトリクス型液晶表示装置であれば、２
2＝４階調表示を行うことができ、８ビットならば２8＝
２５６階調表示を行うことができ、またｎビットならば
２n階調表示を行うことが可能である。
【００１２】上述した様に、最近では、アクティブマト
リクス型液晶表示装置の多階調表示、このましくはフル
カラー表示が求められている。デジタルドライバを有す
るアクティブマトリクス型液晶表示装置の階調表示能力
を向上させるためには、Ｄ／Ａ変換回路の信号処理能力
を向上させる必要がある。しかし、Ｄ／Ａ変換回路の能
力を向上させるためには、Ｄ／Ａ変換回路の回路構成が
複雑になり、かつレイアウト面積が大きくなる。
リクス型液晶表示装置の多階調表示、このましくはフル
カラー表示が求められている。デジタルドライバを有す
るアクティブマトリクス型液晶表示装置の階調表示能力
を向上させるためには、Ｄ／Ａ変換回路の信号処理能力
を向上させる必要がある。しかし、Ｄ／Ａ変換回路の能
力を向上させるためには、Ｄ／Ａ変換回路の回路構成が
複雑になり、かつレイアウト面積が大きくなる。
【００１３】最近では、Ｄ／Ａ変換回路を画素部と同一
基板上にポリシリコンＴＦＴによって形成する液晶表示
装置が報告されてきている。しかし、この場合、Ｄ／Ａ
変換回路の回路構成が複雑になると、Ｄ／Ａ変換回路の
歩留まりが低下し、液晶表示装置の歩留まりも低下して
しまう。また、Ｄ／Ａ変換回路のレイアウト面積が大き
くなると、小型の液晶表示装置を実現することが困難に
なる。
基板上にポリシリコンＴＦＴによって形成する液晶表示
装置が報告されてきている。しかし、この場合、Ｄ／Ａ
変換回路の回路構成が複雑になると、Ｄ／Ａ変換回路の
歩留まりが低下し、液晶表示装置の歩留まりも低下して
しまう。また、Ｄ／Ａ変換回路のレイアウト面積が大き
くなると、小型の液晶表示装置を実現することが困難に
なる。
【００１４】そこで、高解像度および多階調を実現でき
る小型のアクティブマトリクス型液晶表示装置の実現が
望まれている。
る小型のアクティブマトリクス型液晶表示装置の実現が
望まれている。
【００１５】
【００１６】本発明は上述の問題に鑑みてなされたもの
であり、高解像度化および多階調化を実現することので
きるデジタルドライバを有する表示装置を提供するもの
である。
であり、高解像度化および多階調化を実現することので
きるデジタルドライバを有する表示装置を提供するもの
である。
【００１７】本願発明によると、複数の画素ＴＦＴがマ
トリクス状に配置された画素部と、前記複数のＴＦＴを
駆動するソースドライバおよびゲートドライバと、外部
から入力されるｍビットデジタルビデオデータを２m-n
個のｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する表示装置であって、前記２m-n個のｎビットデジ
タルデータはランダムに出力され、前記ｎビットデジタ
ルビデオデータによって形成されるサブフレームを２
m-n個表示することによって１フレームの映像を形成す
ることを特徴とする表示装置が提供される。
トリクス状に配置された画素部と、前記複数のＴＦＴを
駆動するソースドライバおよびゲートドライバと、外部
から入力されるｍビットデジタルビデオデータを２m-n
個のｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する表示装置であって、前記２m-n個のｎビットデジ
タルデータはランダムに出力され、前記ｎビットデジタ
ルビデオデータによって形成されるサブフレームを２
m-n個表示することによって１フレームの映像を形成す
ることを特徴とする表示装置が提供される。
【００１８】また、本願発明によると、複数の画素ＴＦ
Ｔがマトリクス状に配置された画素部と、前記複数のＴ
ＦＴを駆動するソースドライバおよびゲートドライバ
と、外部から入力されるｍビットデジタルビデオデータ
を２m-n個のｎビットデジタルビデオデータに変換し、
前記ソースドライバに前記ｎビットデジタルビデオデー
タを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、前記２m-n個のｎビ
ットデジタルデータはランダムに出力され、前記ｎビッ
トデジタルビデオデータによって形成されるサブフレー
ムを２m-n個表示することによって１フレームの映像を
形成し、（２m−（２m-n−１））通りの表示階調を得る
ことを特徴とする表示装置が提供される。
Ｔがマトリクス状に配置された画素部と、前記複数のＴ
ＦＴを駆動するソースドライバおよびゲートドライバ
と、外部から入力されるｍビットデジタルビデオデータ
を２m-n個のｎビットデジタルビデオデータに変換し、
前記ソースドライバに前記ｎビットデジタルビデオデー
タを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、前記２m-n個のｎビ
ットデジタルデータはランダムに出力され、前記ｎビッ
トデジタルビデオデータによって形成されるサブフレー
ムを２m-n個表示することによって１フレームの映像を
形成し、（２m−（２m-n−１））通りの表示階調を得る
ことを特徴とする表示装置が提供される。
【００１９】また、本願発明によると、複数の画素ＴＦ
Ｔがマトリクス状に配置された画素部と、前記複数のＴ
ＦＴを駆動するソースドライバおよびゲートドライバ
と、外部から入力されるｍビットデジタルビデオデータ
を２m-n個のｎビットデジタルビデオデータに変換し、
前記ソースドライバに前記ｎビットデジタルビデオデー
タを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、前記２m-n個のｎビ
ットデジタルデータは、複数の出力パターンからランダ
ムに選択されたパターンによって出力され、前記ｎビッ
トデジタルビデオデータによって形成されるサブフレー
ムを２m-n個表示することによって１フレームの映像を
形成することを特徴とする表示装置が提供される。
Ｔがマトリクス状に配置された画素部と、前記複数のＴ
ＦＴを駆動するソースドライバおよびゲートドライバ
と、外部から入力されるｍビットデジタルビデオデータ
を２m-n個のｎビットデジタルビデオデータに変換し、
前記ソースドライバに前記ｎビットデジタルビデオデー
タを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、前記２m-n個のｎビ
ットデジタルデータは、複数の出力パターンからランダ
ムに選択されたパターンによって出力され、前記ｎビッ
トデジタルビデオデータによって形成されるサブフレー
ムを２m-n個表示することによって１フレームの映像を
形成することを特徴とする表示装置が提供される。
【００２０】また、本願発明によると、複数の画素ＴＦ
Ｔがマトリクス状に配置された画素部と、前記複数のＴ
ＦＴを駆動するソースドライバおよびゲートドライバ
と、外部から入力されるｍビットデジタルビデオデータ
を２m-n個のｎビットデジタルビデオデータに変換し、
前記ソースドライバに前記ｎビットデジタルビデオデー
タを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、前記２m-n個のｎビ
ットデジタルデータは、複数の出力パターンからランダ
ムに選択されたパターンによって出力され、前記ｎビッ
トデジタルビデオデータによって形成されるサブフレー
ムを２m-n個表示することによって１フレームの映像を
形成し、（２m−（２m-n−１））通りの表示階調を得る
ことを特徴とする表示装置が提供される。
Ｔがマトリクス状に配置された画素部と、前記複数のＴ
ＦＴを駆動するソースドライバおよびゲートドライバ
と、外部から入力されるｍビットデジタルビデオデータ
を２m-n個のｎビットデジタルビデオデータに変換し、
前記ソースドライバに前記ｎビットデジタルビデオデー
タを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、前記２m-n個のｎビ
ットデジタルデータは、複数の出力パターンからランダ
ムに選択されたパターンによって出力され、前記ｎビッ
トデジタルビデオデータによって形成されるサブフレー
ムを２m-n個表示することによって１フレームの映像を
形成し、（２m−（２m-n−１））通りの表示階調を得る
ことを特徴とする表示装置が提供される。
【００２１】
【００２２】図１を参照する。図１には、本発明の表示
装置の概略構成図が示されている。１０１はデジタルド
ライバを有するアクティブマトリクス型表示装置であ
る。アクティブマトリクス型表示装置１０１は、アクテ
ィブマトリクス基板１０１−１および対向基板１０１−
２（図示せず）を有している。アクティブマトリクス基
板１０１−１は、ソースドライバ１０１−１−１、ゲー
トドライバ１０１−１−２および１０１−１−３、およ
び複数の画素ＴＦＴがマトリクス状に配置された画素部
１０１−１−４を有している。ソースドライバ１０１−
１−４およびゲートドライバ１０１−１−２ならびに１
０１−１−３は、画素部１０１−１−４の複数の画素Ｔ
ＦＴを駆動する。また、対向基板１０１−２は、対向電
極１０１−２−１（図示せず）を有している。
装置の概略構成図が示されている。１０１はデジタルド
ライバを有するアクティブマトリクス型表示装置であ
る。アクティブマトリクス型表示装置１０１は、アクテ
ィブマトリクス基板１０１−１および対向基板１０１−
２（図示せず）を有している。アクティブマトリクス基
板１０１−１は、ソースドライバ１０１−１−１、ゲー
トドライバ１０１−１−２および１０１−１−３、およ
び複数の画素ＴＦＴがマトリクス状に配置された画素部
１０１−１−４を有している。ソースドライバ１０１−
１−４およびゲートドライバ１０１−１−２ならびに１
０１−１−３は、画素部１０１−１−４の複数の画素Ｔ
ＦＴを駆動する。また、対向基板１０１−２は、対向電
極１０１−２−１（図示せず）を有している。
【００２３】１０２はデジタルビデオデータ時間階調処
理回路である。デジタルビデオデータ時間階調処理回路
１０２は、外部から入力されるｍビットデジタルビデオ
データに基づいて電圧階調の為の２m-n個のシリアルな
ｎビットデジタルビデオデータを作成する。外部から入
力されるｍビットデジタルビデオデータが、デジタルビ
デオデータ時間階調処理回路１０２によって電圧階調の
為の２m-n個のシリアルなｎビットデジタルビデオデー
タに変換されるわけである。
理回路である。デジタルビデオデータ時間階調処理回路
１０２は、外部から入力されるｍビットデジタルビデオ
データに基づいて電圧階調の為の２m-n個のシリアルな
ｎビットデジタルビデオデータを作成する。外部から入
力されるｍビットデジタルビデオデータが、デジタルビ
デオデータ時間階調処理回路１０２によって電圧階調の
為の２m-n個のシリアルなｎビットデジタルビデオデー
タに変換されるわけである。
【００２４】ｍビットデジタルビデオデータを２m-n個
のシリアルなｎビットデジタルビデオデータに変換する
場合、２m-n個のｎビットデジタルビデオデータの出力
順序はランダムに行われる。
のシリアルなｎビットデジタルビデオデータに変換する
場合、２m-n個のｎビットデジタルビデオデータの出力
順序はランダムに行われる。
【００２５】なお、前記ｍビットのデジタルビデオデー
タのうち（ｍ−ｎ）ビットの階調情報は、時間階調によ
る階調表示に用いられる。本願明細書における、時間階
調によって階調表示を行う方法については後で詳述す
る。
タのうち（ｍ−ｎ）ビットの階調情報は、時間階調によ
る階調表示に用いられる。本願明細書における、時間階
調によって階調表示を行う方法については後で詳述す
る。
【００２６】デジタルビデオデータ時間階調処理回路１
０２によって作成された２m-n個のシリアルなｎビット
デジタルビデオデータは、デジタルドライバを有するア
クティブマトリクス型表示装置１０１に入力される。
０２によって作成された２m-n個のシリアルなｎビット
デジタルビデオデータは、デジタルドライバを有するア
クティブマトリクス型表示装置１０１に入力される。
【００２７】アクティブマトリクス型表示装置１０１に
入力されたｎビットデジタルビデオデータは、ソースド
ライバ１０１−１−１に入力され、ソースドライバ内の
Ｄ／Ａ変換回路でアナログ階調データに変換され、各ソ
ース信号線に供給され、対応する画素ＴＦＴに供給され
る。
入力されたｎビットデジタルビデオデータは、ソースド
ライバ１０１−１−１に入力され、ソースドライバ内の
Ｄ／Ａ変換回路でアナログ階調データに変換され、各ソ
ース信号線に供給され、対応する画素ＴＦＴに供給され
る。
【００２８】なお、本願明細書においては、本発明の表
示装置は、デジタルドライバを有するアクティブマトリ
クス型表示装置およびデジタルビデオデータ時間階調処
理回路を有するものとする。また、後述するが、デジタ
ルドライバを有するアクティブマトリクス型表示装置と
デジタルビデオデータ時間階調処理回路とが同一基板上
に一体形成されたものも本発明の表示装置とする。
示装置は、デジタルドライバを有するアクティブマトリ
クス型表示装置およびデジタルビデオデータ時間階調処
理回路を有するものとする。また、後述するが、デジタ
ルドライバを有するアクティブマトリクス型表示装置と
デジタルビデオデータ時間階調処理回路とが同一基板上
に一体形成されたものも本発明の表示装置とする。
【００２９】以下に本発明の表示装置を実施例をもって
詳しく説明する。ただし、本発明の表示装置は、以下の
実施例に限定されるわけではない。
詳しく説明する。ただし、本発明の表示装置は、以下の
実施例に限定されるわけではない。
【００３０】
【００３１】（実施例１）
【００３２】本実施例においては、外部から４ビットデ
ジタルビデオデータが供給される本発明の表示装置とし
て液晶表示装置を例にとって説明する。
ジタルビデオデータが供給される本発明の表示装置とし
て液晶表示装置を例にとって説明する。
【００３３】図２を参照する。図２には、本発明の液晶
表示装置の概略構成図が示されている。２０１はデジタ
ルドライバを有するアクティブマトリクス型液晶表示装
置である。アクティブマトリクス型液晶表示装置２０１
は、アクティブマトリクス基板２０１−１および対向基
板２０１−２（図示せず）を有している。アクティブマ
トリクス基板２０１−１は、ソースドライバ２０１−１
−１、ゲートドライバ２０１−１−２ならびに２０１−
１−３、および複数の画素ＴＦＴがマトリクス状に配置
された画素部２０１−１−４を有している。ソースドラ
イバ２０１−１−１およびゲートドライバ２０１−１−
２ならびに２０１−１−３は、画素部の複数の画素ＴＦ
Ｔを駆動する。また、対向基板は、対向電極２０１−２
−１（図示せず）を有している。
表示装置の概略構成図が示されている。２０１はデジタ
ルドライバを有するアクティブマトリクス型液晶表示装
置である。アクティブマトリクス型液晶表示装置２０１
は、アクティブマトリクス基板２０１−１および対向基
板２０１−２（図示せず）を有している。アクティブマ
トリクス基板２０１−１は、ソースドライバ２０１−１
−１、ゲートドライバ２０１−１−２ならびに２０１−
１−３、および複数の画素ＴＦＴがマトリクス状に配置
された画素部２０１−１−４を有している。ソースドラ
イバ２０１−１−１およびゲートドライバ２０１−１−
２ならびに２０１−１−３は、画素部の複数の画素ＴＦ
Ｔを駆動する。また、対向基板は、対向電極２０１−２
−１（図示せず）を有している。
【００３４】２０２はデジタルビデオデータ時間階調処
理回路である。デジタルビデオデータ時間階調処理回路
２０２は、外部から入力される４ビットデジタルビデオ
データに基づいて電圧階調の為の４個（＝２4-2個）の
シリアルな２ビットデジタルビデオデータを作成する。
上述したように、２m-n個のｎビットデジタルビデオデ
ータの出力順序はランダムにされる。前記４ビットのデ
ジタルビデオデータのうち２ビットの階調情報は、時間
階調による階調表示に用いられる。
理回路である。デジタルビデオデータ時間階調処理回路
２０２は、外部から入力される４ビットデジタルビデオ
データに基づいて電圧階調の為の４個（＝２4-2個）の
シリアルな２ビットデジタルビデオデータを作成する。
上述したように、２m-n個のｎビットデジタルビデオデ
ータの出力順序はランダムにされる。前記４ビットのデ
ジタルビデオデータのうち２ビットの階調情報は、時間
階調による階調表示に用いられる。
【００３５】デジタルビデオデータ時間階調処理回路２
０２によって作成された４個の２ビットデジタルビデオ
データは、デジタルドライバを有するアクティブマトリ
クス型液晶表示装置２０１にランダムにかつシリアルに
入力される。アクティブマトリクス型液晶表示装置２０
１に入力された２ビットデジタルビデオデータは、ソー
スドライバ２０１−１−１に入力され、ソースドライバ
内のＤ／Ａ変換回路でアナログ階調電圧に変換され、各
ソース信号線に供給され、対応する画素ＴＦＴに供給さ
れる。
０２によって作成された４個の２ビットデジタルビデオ
データは、デジタルドライバを有するアクティブマトリ
クス型液晶表示装置２０１にランダムにかつシリアルに
入力される。アクティブマトリクス型液晶表示装置２０
１に入力された２ビットデジタルビデオデータは、ソー
スドライバ２０１−１−１に入力され、ソースドライバ
内のＤ／Ａ変換回路でアナログ階調電圧に変換され、各
ソース信号線に供給され、対応する画素ＴＦＴに供給さ
れる。
【００３６】ここで、本実施例の液晶表示装置のアクテ
ィブマトリクス型液晶表示装置２０１の回路構成、特に
画素部２０１−１−４の構成について、図３を用いて説
明する。
ィブマトリクス型液晶表示装置２０１の回路構成、特に
画素部２０１−１−４の構成について、図３を用いて説
明する。
【００３７】本実施例においては、画素部２０１−１−
４は、（ｘ×ｙ）個の画素を有している。それぞれの画
素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x
等の符号が付けられている。また、それぞれの画素は、
画素ＴＦＴ３０１、保持容量３０３を有している。アク
ティブマトリクス基板と対向基板との間には液晶が挟ま
れており、液晶３０２は各画素に対応する液晶を模式的
に示したものである。なお、ＣＯＭはコモン電圧端子で
あり、対向電極および保持容量の一端に接続されてい
る。
４は、（ｘ×ｙ）個の画素を有している。それぞれの画
素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x
等の符号が付けられている。また、それぞれの画素は、
画素ＴＦＴ３０１、保持容量３０３を有している。アク
ティブマトリクス基板と対向基板との間には液晶が挟ま
れており、液晶３０２は各画素に対応する液晶を模式的
に示したものである。なお、ＣＯＭはコモン電圧端子で
あり、対向電極および保持容量の一端に接続されてい
る。
【００３８】本実施例のアクティブマトリクス型液晶表
示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、
・・・、およびＰ1,x）を同時に駆動する、いわゆる線
順次駆動を行う。言い換えると、１ライン分の全ての画
素に同時にアナログ階調電圧を書き込む。
示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、
・・・、およびＰ1,x）を同時に駆動する、いわゆる線
順次駆動を行う。言い換えると、１ライン分の全ての画
素に同時にアナログ階調電圧を書き込む。
【００３９】なお、１画面の表示を１フレームと呼ぶ
が、本実施例においては、４個のサブフレームを連続的
に時分割表示することによって１フレームを形成する。
そこで、本実施例においては、１フレームの表示を行う
のに要する時間を１フレーム期間（Ｔf）と呼び、１フ
レーム期間（Ｔf）を４分割した期間をサブフレーム期
間（Ｔsf）と呼び、さらに、１ライン分の画素（例え
ば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,x）にアナログ
階調電圧を書き込むのに要する時間を１サブフレームラ
イン期間（Ｔsfl）と呼ぶことにする。
が、本実施例においては、４個のサブフレームを連続的
に時分割表示することによって１フレームを形成する。
そこで、本実施例においては、１フレームの表示を行う
のに要する時間を１フレーム期間（Ｔf）と呼び、１フ
レーム期間（Ｔf）を４分割した期間をサブフレーム期
間（Ｔsf）と呼び、さらに、１ライン分の画素（例え
ば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,x）にアナログ
階調電圧を書き込むのに要する時間を１サブフレームラ
イン期間（Ｔsfl）と呼ぶことにする。
【００４０】次に、本実施例の液晶表示装置の階調表示
について説明する。本実施例の液晶表示装置には４ビッ
トデジタルビデオデータが供給され、前記４ビットデジ
タルビデオデータが２4＝１６通りの階調情報を有して
いることは上述の通りである。ここで、図４を参照す
る。図４には、本実施例の液晶表示装置に用いられるＤ
／Ａ変換回路の階調電圧レベルと実際に表示される階調
（階調表示レベル）とが示されている。電圧レベルＶL
はＤ／Ａ変換回路に入力される最低の電圧レベルであ
り、また、電圧レベルＶHはＤ／Ａ変換回路に入力され
る最高の電圧レベルである。
について説明する。本実施例の液晶表示装置には４ビッ
トデジタルビデオデータが供給され、前記４ビットデジ
タルビデオデータが２4＝１６通りの階調情報を有して
いることは上述の通りである。ここで、図４を参照す
る。図４には、本実施例の液晶表示装置に用いられるＤ
／Ａ変換回路の階調電圧レベルと実際に表示される階調
（階調表示レベル）とが示されている。電圧レベルＶL
はＤ／Ａ変換回路に入力される最低の電圧レベルであ
り、また、電圧レベルＶHはＤ／Ａ変換回路に入力され
る最高の電圧レベルである。
【００４１】本実施例においては、２ビット、つまり４
階調の電圧レベルを実現するために、電圧レベルＶHと
電圧レベルＶLとの間をほぼ等電圧に４分割し、その等
電圧をαとした（α＝（ＶH−ＶL）／４である）。な
お、ここではαを電圧レベルのステップと呼ぶ。よっ
て、本実施例のＤ／Ａ変換回路が出力する階調電圧レベ
ルは、２ビットデジタルビデオデータのアドレスが（０
０）の時はＶLとなり、２ビットデジタルビデオデータ
のアドレスが（０１）の時はＶL＋αとなり、２ビット
デジタルビデオデータのアドレスが（１０）の時はＶL
＋２αとなり、２ビットデジタルビデオデータのアドレ
スが（１１）の時はＶL＋３αとなる。
階調の電圧レベルを実現するために、電圧レベルＶHと
電圧レベルＶLとの間をほぼ等電圧に４分割し、その等
電圧をαとした（α＝（ＶH−ＶL）／４である）。な
お、ここではαを電圧レベルのステップと呼ぶ。よっ
て、本実施例のＤ／Ａ変換回路が出力する階調電圧レベ
ルは、２ビットデジタルビデオデータのアドレスが（０
０）の時はＶLとなり、２ビットデジタルビデオデータ
のアドレスが（０１）の時はＶL＋αとなり、２ビット
デジタルビデオデータのアドレスが（１０）の時はＶL
＋２αとなり、２ビットデジタルビデオデータのアドレ
スが（１１）の時はＶL＋３αとなる。
【００４２】本実施例のＤ／Ａ変換回路が出力できる階
調電圧レベルは、上述の様にＶL、ＶL＋α、ＶL＋２
α、およびＶL＋３αの４通りであるが、本発明におい
ては、時間階調表示を組合わせることによって液晶表示
装置の階調表示レベルの数を上げることができる。
調電圧レベルは、上述の様にＶL、ＶL＋α、ＶL＋２
α、およびＶL＋３αの４通りであるが、本発明におい
ては、時間階調表示を組合わせることによって液晶表示
装置の階調表示レベルの数を上げることができる。
【００４３】つまり、本実施例においては、４ビットデ
ジタルビデオデータのうちの２ビット分の階調情報を時
間階調表示の情報として用いることによって、電圧レベ
ルのステップαをほぼ４等分した階調電圧レベルに相当
する階調表示レベルを実現することができる。すなわ
ち、本実施例の液晶表示装置は、ＶL、ＶL＋α／４、Ｖ
L＋２α／４、ＶL＋３α／４、ＶL＋α、ＶL＋５α／
４、ＶL＋６α／４、ＶL＋７α／４、ＶL＋２α、ＶL＋
９α／４、ＶL＋１０α／４、ＶL＋１１α／４、ＶL＋
３αの階調電圧レベルに相当する階調表示レベルを実現
することができる。
ジタルビデオデータのうちの２ビット分の階調情報を時
間階調表示の情報として用いることによって、電圧レベ
ルのステップαをほぼ４等分した階調電圧レベルに相当
する階調表示レベルを実現することができる。すなわ
ち、本実施例の液晶表示装置は、ＶL、ＶL＋α／４、Ｖ
L＋２α／４、ＶL＋３α／４、ＶL＋α、ＶL＋５α／
４、ＶL＋６α／４、ＶL＋７α／４、ＶL＋２α、ＶL＋
９α／４、ＶL＋１０α／４、ＶL＋１１α／４、ＶL＋
３αの階調電圧レベルに相当する階調表示レベルを実現
することができる。
【００４４】本発明の液晶表示装置は、１フレーム期間
Ｔｆを４つのサブフレーム期間（1st Ｔsf、2nd Ｔsf、
3rd Ｔsf、および4th Ｔsf）に分割して表示を行ってい
る。さらに、本実施例の液晶表示装置は線順次駆動を行
うので、１フレーム期間において各画素には１サブフレ
ームライン期間（Ｔsfl）の間、階調電圧が書き込ま
れ、サブフレーム期間中画素に階調情報が保持される。
よって、各サブフレーム期間（1st Ｔsf、2nd Ｔsf、3r
d Ｔsf、および4th Ｔsf）に対応する各サブフレームラ
イン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4
th Ｔsfl）に、時間階調処理後の２ビットデジタルビデ
オデータのアドレスがＤ／Ａ変換回路に入力され、Ｄ／
Ａ変換回路から階調電圧が出力される。４つのサブフレ
ームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、
および4th Ｔsfl）に書き込まれる階調電圧によって４
回のサブフレームの表示が高速に行われ、結果として１
フレームの階調表示レベルは、各サブフレームライン期
間の階調電圧レベルの総和を時間平均したものになる。
Ｔｆを４つのサブフレーム期間（1st Ｔsf、2nd Ｔsf、
3rd Ｔsf、および4th Ｔsf）に分割して表示を行ってい
る。さらに、本実施例の液晶表示装置は線順次駆動を行
うので、１フレーム期間において各画素には１サブフレ
ームライン期間（Ｔsfl）の間、階調電圧が書き込ま
れ、サブフレーム期間中画素に階調情報が保持される。
よって、各サブフレーム期間（1st Ｔsf、2nd Ｔsf、3r
d Ｔsf、および4th Ｔsf）に対応する各サブフレームラ
イン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4
th Ｔsfl）に、時間階調処理後の２ビットデジタルビデ
オデータのアドレスがＤ／Ａ変換回路に入力され、Ｄ／
Ａ変換回路から階調電圧が出力される。４つのサブフレ
ームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、
および4th Ｔsfl）に書き込まれる階調電圧によって４
回のサブフレームの表示が高速に行われ、結果として１
フレームの階調表示レベルは、各サブフレームライン期
間の階調電圧レベルの総和を時間平均したものになる。
【００４５】ここで、図５〜図８を参照し、本発明の液
晶表示装置における、上記の階調電圧レベルに相当する
階調表示レベルの表示方法について説明する。
晶表示装置における、上記の階調電圧レベルに相当する
階調表示レベルの表示方法について説明する。
【００４６】まず、図５を参照する。図５には、外部か
ら入力される４ビットデジタルビデオデータのアドレス
が（００００）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
（ただし、階調表示レベルを示す点線は、図５において
は、階調電圧レベルを示す実線と重なっている。）
ら入力される４ビットデジタルビデオデータのアドレス
が（００００）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
（ただし、階調表示レベルを示す点線は、図５において
は、階調電圧レベルを示す実線と重なっている。）
【００４７】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
を基に４個の２ビットのデジタルビデオデータを作成す
る。外部から入力される４ビットデジタルビデオデータ
のアドレスが（００００）の時、デジタルビデオデータ
時間階調処理回路は、２ビットのデジタルビデオデータ
（アドレス（００））を作成し、アクティブマトリクス
型液晶表示装置のソースドライバに供給する。図５に示
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（００００）の時、各サブフレ
ームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、
および4th Ｔsfl）には、階調電圧レベルＶL（アドレス
（００））がそれぞれ対応する画素に出力され、サブフ
レーム期間中保持される。図５に示されるように、外部
から入力される４ビットデジタルビデオデータのアドレ
スが（００００）の時、各サブフレームライン期間（1s
t Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に
供給される階調電圧レベルのパターンは、１通り（Patt
ern1）のみである。よって、階調表示レベルはＶLとな
る。
は、外部から入力される４ビットデジタルビデオデータ
を基に４個の２ビットのデジタルビデオデータを作成す
る。外部から入力される４ビットデジタルビデオデータ
のアドレスが（００００）の時、デジタルビデオデータ
時間階調処理回路は、２ビットのデジタルビデオデータ
（アドレス（００））を作成し、アクティブマトリクス
型液晶表示装置のソースドライバに供給する。図５に示
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（００００）の時、各サブフレ
ームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、
および4th Ｔsfl）には、階調電圧レベルＶL（アドレス
（００））がそれぞれ対応する画素に出力され、サブフ
レーム期間中保持される。図５に示されるように、外部
から入力される４ビットデジタルビデオデータのアドレ
スが（００００）の時、各サブフレームライン期間（1s
t Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に
供給される階調電圧レベルのパターンは、１通り（Patt
ern1）のみである。よって、階調表示レベルはＶLとな
る。
【００４８】次に、図６を参照する。図６には、外部か
ら入力される４ビットデジタルビデオデータのアドレス
が（０００１）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
ら入力される４ビットデジタルビデオデータのアドレス
が（０００１）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
【００４９】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０００１）の時、２ビットのデジタルビ
デオデータ（アドレス（００）または（０１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図６に示されるように、外部から入力
される４ビットデジタルビデオデータのアドレスが（０
００１）の時、各サブフレームライン期間には、階調電
圧レベルＶL（アドレス（００））が３回およびＶL＋α
（アドレス（０１））が１回、順序をランダムにして対
応する画素に供給される。図６から理解されるように、
外部から入力される４ビットデジタルビデオデータのア
ドレスが（０００１）の時、各サブフレームライン期間
に各画素に供給される階調電圧レベルのパターンは、４
通り（Pattern 1、Pattern 2、Pattern ３、およびPatt
ern 4）であり、何れの場合においても階調表示レベル
はＶL＋α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０００１）の時、２ビットのデジタルビ
デオデータ（アドレス（００）または（０１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図６に示されるように、外部から入力
される４ビットデジタルビデオデータのアドレスが（０
００１）の時、各サブフレームライン期間には、階調電
圧レベルＶL（アドレス（００））が３回およびＶL＋α
（アドレス（０１））が１回、順序をランダムにして対
応する画素に供給される。図６から理解されるように、
外部から入力される４ビットデジタルビデオデータのア
ドレスが（０００１）の時、各サブフレームライン期間
に各画素に供給される階調電圧レベルのパターンは、４
通り（Pattern 1、Pattern 2、Pattern ３、およびPatt
ern 4）であり、何れの場合においても階調表示レベル
はＶL＋α／４となる。
【００５０】このように、本発明の液晶表示装置におい
ては、外部から入力される４ビットデジタルビデオデー
タのアドレスが（０００１）の時、各サブフレームライ
ン期間に各画素に供給される階調電圧レベルを、これら
４通りのパターン（Pattern1、Pattern 2、Pattern
３、およびPattern 4）がランダムで供給されるように
する。こうすることによって、ＶL＋α／４に対応する
階調表示レベルを実現でき、かつ、各サブフレームライ
ン期間に各画素に偏りなく階調電圧が書き込まれること
になり、フレーム周波数を上げなくてもフリッカの発生
を減少させることができる。
ては、外部から入力される４ビットデジタルビデオデー
タのアドレスが（０００１）の時、各サブフレームライ
ン期間に各画素に供給される階調電圧レベルを、これら
４通りのパターン（Pattern1、Pattern 2、Pattern
３、およびPattern 4）がランダムで供給されるように
する。こうすることによって、ＶL＋α／４に対応する
階調表示レベルを実現でき、かつ、各サブフレームライ
ン期間に各画素に偏りなく階調電圧が書き込まれること
になり、フレーム周波数を上げなくてもフリッカの発生
を減少させることができる。
【００５１】次に、図７を参照する。図７には、外部か
ら入力される４ビットデジタルビデオデータのアドレス
が（００１０）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
ら入力される４ビットデジタルビデオデータのアドレス
が（００１０）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
【００５２】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（００１０）の時、２ビットのデジタルビ
デオデータ（アドレス（００）または（０１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図７に示されるように、外部から入力
される４ビットデジタルビデオデータのアドレスが（０
０１０）の時、各サブフレームライン期間には、階調電
圧レベルＶL（アドレス（００））が２回およびＶL＋α
（アドレス（０１））が２回、順序をランダムにして対
応する画素に供給される。図７から理解されるように、
外部から入力される４ビットデジタルビデオデータのア
ドレスが（００１０）の時、各サブフレームライン期間
に各画素に供給される階調電圧レベルのパターンは、６
通り（Pattern 1、Pattern 2、Pattern ３、Pattern
4、Pattern 5、およびPattern 6）であり何れの場合に
おいても、階調表示レベルはＶL＋２α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（００１０）の時、２ビットのデジタルビ
デオデータ（アドレス（００）または（０１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図７に示されるように、外部から入力
される４ビットデジタルビデオデータのアドレスが（０
０１０）の時、各サブフレームライン期間には、階調電
圧レベルＶL（アドレス（００））が２回およびＶL＋α
（アドレス（０１））が２回、順序をランダムにして対
応する画素に供給される。図７から理解されるように、
外部から入力される４ビットデジタルビデオデータのア
ドレスが（００１０）の時、各サブフレームライン期間
に各画素に供給される階調電圧レベルのパターンは、６
通り（Pattern 1、Pattern 2、Pattern ３、Pattern
4、Pattern 5、およびPattern 6）であり何れの場合に
おいても、階調表示レベルはＶL＋２α／４となる。
【００５３】このように、外部から入力される４ビット
デジタルビデオデータのアドレスが（００１０）の時
も、各サブフレームライン期間に各画素に供給される階
調電圧レベルを、これら６通りのパターン（Pattern
1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、お
よびPattern 6）がランダムで出力されるようにする。
こうすることによって、ＶL＋２α／４に対応する階調
表示レベルを実現でき、かつ、各サブフレームライン期
間に各画素に偏りなく階調電圧が書き込まれることにな
り、フレーム周波数を上げなくてもフリッカの発生を減
少させることができる。
デジタルビデオデータのアドレスが（００１０）の時
も、各サブフレームライン期間に各画素に供給される階
調電圧レベルを、これら６通りのパターン（Pattern
1、Pattern 2、Pattern ３、Pattern 4、Pattern 5、お
よびPattern 6）がランダムで出力されるようにする。
こうすることによって、ＶL＋２α／４に対応する階調
表示レベルを実現でき、かつ、各サブフレームライン期
間に各画素に偏りなく階調電圧が書き込まれることにな
り、フレーム周波数を上げなくてもフリッカの発生を減
少させることができる。
【００５４】次に、図８を参照する。図８には、外部か
ら入力される４ビットデジタルビデオデータのアドレス
が（００１１）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に画素（画素ＴＦＴ）に供給される階調電圧レベル
が実線で、階調表示レベルが点線で示されている。
ら入力される４ビットデジタルビデオデータのアドレス
が（００１１）の場合に、各サブフレームライン期間
（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsf
l）に画素（画素ＴＦＴ）に供給される階調電圧レベル
が実線で、階調表示レベルが点線で示されている。
【００５５】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（００１１）の時、２ビットのデジタルビ
デオデータ（アドレス（００）または（０１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図８に示すように、外部から入力され
る４ビットデジタルビデオデータのアドレスが（００１
１）の時、各サブフレームライン期間には、階調電圧レ
ベルＶL（アドレス（００））が１回およびＶL＋α（ア
ドレス（０１））が３回、順序をランダムにして対応す
る画素に供給される。図８から理解されるように、外部
から入力される４ビットデジタルビデオデータのアドレ
スが（００１１）の時、各サブフレームライン期間に各
画素に供給される階調電圧レベルのパターンは、４通り
（Pattern 1、Pattern 2、Pattern３、およびPattern
4）であり何れの場合においても、階調表示レベルはＶL
＋３α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（００１１）の時、２ビットのデジタルビ
デオデータ（アドレス（００）または（０１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図８に示すように、外部から入力され
る４ビットデジタルビデオデータのアドレスが（００１
１）の時、各サブフレームライン期間には、階調電圧レ
ベルＶL（アドレス（００））が１回およびＶL＋α（ア
ドレス（０１））が３回、順序をランダムにして対応す
る画素に供給される。図８から理解されるように、外部
から入力される４ビットデジタルビデオデータのアドレ
スが（００１１）の時、各サブフレームライン期間に各
画素に供給される階調電圧レベルのパターンは、４通り
（Pattern 1、Pattern 2、Pattern３、およびPattern
4）であり何れの場合においても、階調表示レベルはＶL
＋３α／４となる。
【００５６】このように、外部から入力される４ビット
デジタルビデオデータのアドレスが（００１１）の時
も、各サブフレームライン期間に各画素に供給される階
調電圧レベルを、これら４通りのパターン（Pattern
1、Pattern 2、Pattern ３、およびPattern 4）がラン
ダムで出力されるようにする。こうすることによって、
ＶL＋３α／４に対応する階調表示レベルを実現でき、
かつ、各サブフレームライン期間に各画素に偏りなく階
調電圧が書き込まれることになり、フレーム周波数を上
げなくてもフリッカの発生を減少させることができる。
デジタルビデオデータのアドレスが（００１１）の時
も、各サブフレームライン期間に各画素に供給される階
調電圧レベルを、これら４通りのパターン（Pattern
1、Pattern 2、Pattern ３、およびPattern 4）がラン
ダムで出力されるようにする。こうすることによって、
ＶL＋３α／４に対応する階調表示レベルを実現でき、
かつ、各サブフレームライン期間に各画素に偏りなく階
調電圧が書き込まれることになり、フレーム周波数を上
げなくてもフリッカの発生を減少させることができる。
【００５７】同様に、外部から入力される４ビットデジ
タルビデオデータのアドレスが、（０１００）、（０１
０１）、（０１１０）、および（０１１１）の場合につ
いて以下に説明する。
タルビデオデータのアドレスが、（０１００）、（０１
０１）、（０１１０）、および（０１１１）の場合につ
いて以下に説明する。
【００５８】図９を参照する。図９には、外部から入力
される４ビットデジタルビデオデータのアドレスが（０
１００）の場合に、各サブフレームライン期間（1st Ｔ
sfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画
素（画素ＴＦＴ）に供給される階調電圧レベルが実線
で、階調表示レベルが点線で示されている。（ただし、
階調表示レベルを示す点線は、図９においては、階調電
圧レベルを示す実線と重なっている。）
される４ビットデジタルビデオデータのアドレスが（０
１００）の場合に、各サブフレームライン期間（1st Ｔ
sfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に各画
素（画素ＴＦＴ）に供給される階調電圧レベルが実線
で、階調表示レベルが点線で示されている。（ただし、
階調表示レベルを示す点線は、図９においては、階調電
圧レベルを示す実線と重なっている。）
【００５９】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
を基に２ビットのデジタルビデオデータを作成する。外
部から入力される４ビットデジタルビデオデータのアド
レスが（０１００）の時、デジタルビデオデータ時間階
調処理回路は、２ビットのデジタルビデオデータ（アド
レス（０１））を作成し、アクティブマトリクス型液晶
表示装置のソースドライバに供給する。図９に示される
ように、外部から入力される４ビットデジタルビデオデ
ータのアドレスが（０１００）の時、各サブフレームラ
イン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4
th Ｔsfl）には、各階調電圧レベルＶL＋α（アドレス
（０１））がそれぞれ対応する画素に供給される。図９
に示されるように、外部から入力される４ビットデジタ
ルビデオデータのアドレスが（０１００）の時、各サブ
フレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsf
l、および4th Ｔsfl）に供給される階調電圧レベルのパ
ターンは、１通り（Pattern1）のみである。よって、階
調表示レベルはＶL＋αとなる。
は、外部から入力される４ビットデジタルビデオデータ
を基に２ビットのデジタルビデオデータを作成する。外
部から入力される４ビットデジタルビデオデータのアド
レスが（０１００）の時、デジタルビデオデータ時間階
調処理回路は、２ビットのデジタルビデオデータ（アド
レス（０１））を作成し、アクティブマトリクス型液晶
表示装置のソースドライバに供給する。図９に示される
ように、外部から入力される４ビットデジタルビデオデ
ータのアドレスが（０１００）の時、各サブフレームラ
イン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4
th Ｔsfl）には、各階調電圧レベルＶL＋α（アドレス
（０１））がそれぞれ対応する画素に供給される。図９
に示されるように、外部から入力される４ビットデジタ
ルビデオデータのアドレスが（０１００）の時、各サブ
フレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsf
l、および4th Ｔsfl）に供給される階調電圧レベルのパ
ターンは、１通り（Pattern1）のみである。よって、階
調表示レベルはＶL＋αとなる。
【００６０】次に、図１０を参照する。図１０には、外
部から入力される４ビットデジタルビデオデータのアド
レスが（０１０１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
部から入力される４ビットデジタルビデオデータのアド
レスが（０１０１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
【００６１】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０１０１）の時、２ビットのデジタルビ
デオデータ（アドレス（０１）または（１０））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１０に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（０１０１）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋α（アドレス（０１））が３回およ
びＶL＋２α（アドレス（１０））が１回、順序をラン
ダムにして対応する画素に供給される。図１０から理解
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（０１０１）の時、各サブフレ
ームライン期間に供給される階調電圧レベルのパターン
は、４通り（Pattern 1、Pattern 2、Pattern ３、およ
びPattern 4）であり何れの場合においても、階調表示
レベルはＶL＋５α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０１０１）の時、２ビットのデジタルビ
デオデータ（アドレス（０１）または（１０））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１０に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（０１０１）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋α（アドレス（０１））が３回およ
びＶL＋２α（アドレス（１０））が１回、順序をラン
ダムにして対応する画素に供給される。図１０から理解
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（０１０１）の時、各サブフレ
ームライン期間に供給される階調電圧レベルのパターン
は、４通り（Pattern 1、Pattern 2、Pattern ３、およ
びPattern 4）であり何れの場合においても、階調表示
レベルはＶL＋５α／４となる。
【００６２】なお、外部から入力される４ビットデジタ
ルビデオデータのアドレスが（０１０１）の時、各サブ
フレームライン期間に各画素に供給される階調電圧レベ
ルを、これら４通りのパターン（Pattern 1、Pattern
2、Pattern ３、およびPattern 4）がランダムで出力さ
れるようにする。こうすることによって、ＶL＋５α／
４に対応する階調表示レベルを実現でき、かつ、各サブ
フレームライン期間に各画素に偏りなく階調電圧が書き
込まれることになり、フレーム周波数を上げなくてもフ
リッカの発生を減少させることができる。
ルビデオデータのアドレスが（０１０１）の時、各サブ
フレームライン期間に各画素に供給される階調電圧レベ
ルを、これら４通りのパターン（Pattern 1、Pattern
2、Pattern ３、およびPattern 4）がランダムで出力さ
れるようにする。こうすることによって、ＶL＋５α／
４に対応する階調表示レベルを実現でき、かつ、各サブ
フレームライン期間に各画素に偏りなく階調電圧が書き
込まれることになり、フレーム周波数を上げなくてもフ
リッカの発生を減少させることができる。
【００６３】次に、図１１を参照する。図１１には、外
部から入力される４ビットデジタルビデオデータのアド
レスが（０１１０）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
部から入力される４ビットデジタルビデオデータのアド
レスが（０１１０）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
【００６４】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０１１０）の時、２ビットのデジタルビ
デオデータ（アドレス（０１）または（１０））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１１に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（０１１０）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋α（アドレス（０１））が２回およ
びＶL＋２α（アドレス（１０））が２回、順序をラン
ダムにして対応する画素に供給される。図１１から理解
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（０１１０）の時、各サブフレ
ームライン期間に各画素に供給される階調電圧レベルの
パターンは、６通り（Pattern 1、Pattern 2、Pattern
３、Pattern 4、Pattern 5、およびPattern 6）であり
何れの場合においても、階調表示レベルはＶL＋６α／
４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０１１０）の時、２ビットのデジタルビ
デオデータ（アドレス（０１）または（１０））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１１に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（０１１０）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋α（アドレス（０１））が２回およ
びＶL＋２α（アドレス（１０））が２回、順序をラン
ダムにして対応する画素に供給される。図１１から理解
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（０１１０）の時、各サブフレ
ームライン期間に各画素に供給される階調電圧レベルの
パターンは、６通り（Pattern 1、Pattern 2、Pattern
３、Pattern 4、Pattern 5、およびPattern 6）であり
何れの場合においても、階調表示レベルはＶL＋６α／
４となる。
【００６５】なお、外部から入力される４ビットデジタ
ルビデオデータのアドレスが（０１１０）の時も、各サ
ブフレームライン期間に各画素に供給される階調電圧レ
ベルを、これら６通りのパターン（Pattern 1、Pattern
2、Pattern ３、Pattern 4、Pattern 5、およびPatter
n 6）がランダムで出力されるようにする。こうするこ
とによって、ＶL＋６α／４に対応する階調表示レベル
を実現でき、かつ、各サブフレームライン期間に各画素
に偏りなく階調電圧が書き込まれることになり、フレー
ム周波数を上げなくてもフリッカの発生を減少させるこ
とができる。
ルビデオデータのアドレスが（０１１０）の時も、各サ
ブフレームライン期間に各画素に供給される階調電圧レ
ベルを、これら６通りのパターン（Pattern 1、Pattern
2、Pattern ３、Pattern 4、Pattern 5、およびPatter
n 6）がランダムで出力されるようにする。こうするこ
とによって、ＶL＋６α／４に対応する階調表示レベル
を実現でき、かつ、各サブフレームライン期間に各画素
に偏りなく階調電圧が書き込まれることになり、フレー
ム周波数を上げなくてもフリッカの発生を減少させるこ
とができる。
【００６６】次に、図１２を参照する。図１２には、外
部から入力される４ビットデジタルビデオデータのアド
レスが（０１１１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に画素（画素ＴＦＴ）に供給される階調電圧レベル
が実線で、階調表示レベルが点線で示されている。
部から入力される４ビットデジタルビデオデータのアド
レスが（０１１１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に画素（画素ＴＦＴ）に供給される階調電圧レベル
が実線で、階調表示レベルが点線で示されている。
【００６７】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０１１１）の時、２ビットのデジタルビ
デオデータ（アドレス（０１）または（１０））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１２に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（０１１１）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋α（アドレス（０１））が１回およ
びＶL＋２α（アドレス（１０））が３回、順序をラン
ダムにして対応する画素に供給される。図１２から理解
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（０１１１）の時、各サブフレ
ームライン期間に各画素に供給される階調電圧レベルの
パターンは、４通り（Pattern 1、Pattern 2、Pattern
３、およびPattern 4）であり何れの場合においても、
階調表示レベルはＶL＋７α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（０１１１）の時、２ビットのデジタルビ
デオデータ（アドレス（０１）または（１０））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１２に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（０１１１）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋α（アドレス（０１））が１回およ
びＶL＋２α（アドレス（１０））が３回、順序をラン
ダムにして対応する画素に供給される。図１２から理解
されるように、外部から入力される４ビットデジタルビ
デオデータのアドレスが（０１１１）の時、各サブフレ
ームライン期間に各画素に供給される階調電圧レベルの
パターンは、４通り（Pattern 1、Pattern 2、Pattern
３、およびPattern 4）であり何れの場合においても、
階調表示レベルはＶL＋７α／４となる。
【００６８】このように、外部から入力される４ビット
デジタルビデオデータのアドレスが（０１１１）の時
も、各サブフレームライン期間に各画素に供給される階
調電圧レベルを、これら４通りのパターン（Pattern
1、Pattern 2、Pattern ３、およびPattern 4）がラン
ダムで出力されるようにする。こうすることによって、
ＶL＋７α／４に対応する階調表示レベルを実現でき、
かつ、各サブフレームライン期間に各画素に偏りなく階
調電圧が書き込まれることになり、フレーム周波数を上
げなくてもフリッカの発生を減少させることができる。
デジタルビデオデータのアドレスが（０１１１）の時
も、各サブフレームライン期間に各画素に供給される階
調電圧レベルを、これら４通りのパターン（Pattern
1、Pattern 2、Pattern ３、およびPattern 4）がラン
ダムで出力されるようにする。こうすることによって、
ＶL＋７α／４に対応する階調表示レベルを実現でき、
かつ、各サブフレームライン期間に各画素に偏りなく階
調電圧が書き込まれることになり、フレーム周波数を上
げなくてもフリッカの発生を減少させることができる。
【００６９】同様に、外部から入力される４ビットデジ
タルビデオデータのアドレスが、（１０００）、（１０
０１）、（１０１０）、および（１０１１）の場合につ
いて以下に説明する。
タルビデオデータのアドレスが、（１０００）、（１０
０１）、（１０１０）、および（１０１１）の場合につ
いて以下に説明する。
【００７０】図１３を参照する。図１３には、外部から
入力される４ビットデジタルビデオデータのアドレスが
（１０００）の場合に、各サブフレームライン期間（1s
t Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に
各画素（画素ＴＦＴ）に供給される階調電圧レベルが実
線で、階調表示レベルが点線で示されている。
入力される４ビットデジタルビデオデータのアドレスが
（１０００）の場合に、各サブフレームライン期間（1s
t Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔsfl）に
各画素（画素ＴＦＴ）に供給される階調電圧レベルが実
線で、階調表示レベルが点線で示されている。
【００７１】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
を基に２ビットのデジタルビデオデータを作成する。外
部から入力される４ビットデジタルビデオデータのアド
レスが（１０００）の時、デジタルビデオデータ時間階
調処理回路は、２ビットのデジタルビデオデータ（アド
レス（１０））を作成し、アクティブマトリクス型液晶
表示装置のソースドライバに供給する。図１３に示され
るように、外部から入力される４ビットデジタルビデオ
データのアドレスが（１０００）の時、各サブフレーム
ライン期間（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、および
4th Ｔsfl）には、階調電圧レベルＶL＋２α（アドレス
（１０））がそれぞれ対応する画素に供給される。図１
３に示されるうように、外部から入力される４ビットデ
ジタルビデオデータのアドレスが（１０００）の時、各
サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd
Ｔsfl、および4th Ｔsfl）に供給される階調電圧レベル
のパターンは、１通り（Pattern 1）のみである。よっ
て、階調表示レベルはＶL＋２αとなる。
は、外部から入力される４ビットデジタルビデオデータ
を基に２ビットのデジタルビデオデータを作成する。外
部から入力される４ビットデジタルビデオデータのアド
レスが（１０００）の時、デジタルビデオデータ時間階
調処理回路は、２ビットのデジタルビデオデータ（アド
レス（１０））を作成し、アクティブマトリクス型液晶
表示装置のソースドライバに供給する。図１３に示され
るように、外部から入力される４ビットデジタルビデオ
データのアドレスが（１０００）の時、各サブフレーム
ライン期間（1stＴsfl、2nd Ｔsfl、3rd Ｔsfl、および
4th Ｔsfl）には、階調電圧レベルＶL＋２α（アドレス
（１０））がそれぞれ対応する画素に供給される。図１
３に示されるうように、外部から入力される４ビットデ
ジタルビデオデータのアドレスが（１０００）の時、各
サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd
Ｔsfl、および4th Ｔsfl）に供給される階調電圧レベル
のパターンは、１通り（Pattern 1）のみである。よっ
て、階調表示レベルはＶL＋２αとなる。
【００７２】次に、図１４を参照する。図１４には、外
部から入力される４ビットデジタルビデオデータのアド
レスが（１００１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
部から入力される４ビットデジタルビデオデータのアド
レスが（１００１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
【００７３】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１００１）の時、２ビットのデジタルビ
デオデータ（アドレス（１０）または（１１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１４に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（１００１）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋２α（アドレス（１０））が３回お
よびＶL＋３α（アドレス（１１））が１回、順序をラ
ンダムにして対応する画素に供給される。図１４から理
解されるように、外部から入力される４ビットデジタル
ビデオデータのアドレスが（１００１）の時、各サブフ
レームライン期間に各画素に供給される階調電圧レベル
のパターンは、４通り（Pattern 1、Pattern 2、Patter
n ３、およびPattern 4）であり何れの場合において
も、階調表示レベルはＶL＋９α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１００１）の時、２ビットのデジタルビ
デオデータ（アドレス（１０）または（１１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１４に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（１００１）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋２α（アドレス（１０））が３回お
よびＶL＋３α（アドレス（１１））が１回、順序をラ
ンダムにして対応する画素に供給される。図１４から理
解されるように、外部から入力される４ビットデジタル
ビデオデータのアドレスが（１００１）の時、各サブフ
レームライン期間に各画素に供給される階調電圧レベル
のパターンは、４通り（Pattern 1、Pattern 2、Patter
n ３、およびPattern 4）であり何れの場合において
も、階調表示レベルはＶL＋９α／４となる。
【００７４】なお、外部から入力される４ビットデジタ
ルビデオデータのアドレスが（１００１）の時、各サブ
フレームライン期間に各画素に供給される階調電圧レベ
ルを、これら４通りのパターン（Pattern 1、Pattern
2、Pattern ３、およびPattern 4）がランダムで出力さ
れるようにしている。こうすることによって、ＶL＋９
α／４に対応する階調表示レベルを実現でき、かつ、各
サブフレームライン期間に各画素に偏りなく階調電圧が
書き込まれることになり、フレーム周波数を上げなくて
もフリッカの発生を減少させることができる。
ルビデオデータのアドレスが（１００１）の時、各サブ
フレームライン期間に各画素に供給される階調電圧レベ
ルを、これら４通りのパターン（Pattern 1、Pattern
2、Pattern ３、およびPattern 4）がランダムで出力さ
れるようにしている。こうすることによって、ＶL＋９
α／４に対応する階調表示レベルを実現でき、かつ、各
サブフレームライン期間に各画素に偏りなく階調電圧が
書き込まれることになり、フレーム周波数を上げなくて
もフリッカの発生を減少させることができる。
【００７５】次に、図１５を参照する。図１５には、外
部から入力される４ビットデジタルビデオデータのアド
レスが（１０１０）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
部から入力される４ビットデジタルビデオデータのアド
レスが（１０１０）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に各画素（画素ＴＦＴ）に供給される階調電圧レベ
ルが実線で、階調表示レベルが点線で示されている。
【００７６】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１０１０）の時、２ビットのデジタルビ
デオデータ（アドレス（１０）または（１１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１５に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（１０１０）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋２α（アドレス（１０））が２回お
よびＶL＋３α（アドレス（１１））が２回、順序をラ
ンダムにして対応する画素に供給される。図１５から理
解されるように、外部から入力される４ビットデジタル
ビデオデータのアドレスが（１０１０）の時、各サブフ
レームライン期間に各画素に供給される階調電圧レベル
のパターンは、６通り（Pattern 1、Pattern 2、Patter
n ３、Pattern 4、Pattern 5、およびPattern 6）であ
り何れの場合においても、階調表示レベルはＶL＋１０
α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１０１０）の時、２ビットのデジタルビ
デオデータ（アドレス（１０）または（１１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１５に示されるように、外部から入
力される４ビットデジタルビデオデータのアドレスが
（１０１０）の時、各サブフレームライン期間には、階
調電圧レベルＶL＋２α（アドレス（１０））が２回お
よびＶL＋３α（アドレス（１１））が２回、順序をラ
ンダムにして対応する画素に供給される。図１５から理
解されるように、外部から入力される４ビットデジタル
ビデオデータのアドレスが（１０１０）の時、各サブフ
レームライン期間に各画素に供給される階調電圧レベル
のパターンは、６通り（Pattern 1、Pattern 2、Patter
n ３、Pattern 4、Pattern 5、およびPattern 6）であ
り何れの場合においても、階調表示レベルはＶL＋１０
α／４となる。
【００７７】外部から入力される４ビットデジタルビデ
オデータのアドレスが（１０１０）の時も、各サブフレ
ームライン期間に各画素に供給される階調電圧レベル
を、これら６通りのパターン（Pattern 1、Pattern 2、
Pattern ３、Pattern 4、Pattern 5、およびPattern
6）がランダムで出力されるようにする。こうすること
によって、ＶL＋１０α／４に対応する階調表示レベル
を実現でき、かつ、各サブフレームライン期間に各画素
に偏りなく階調電圧が書き込まれることになり、フレー
ム周波数を上げなくてもフリッカの発生を減少させるこ
とができる。
オデータのアドレスが（１０１０）の時も、各サブフレ
ームライン期間に各画素に供給される階調電圧レベル
を、これら６通りのパターン（Pattern 1、Pattern 2、
Pattern ３、Pattern 4、Pattern 5、およびPattern
6）がランダムで出力されるようにする。こうすること
によって、ＶL＋１０α／４に対応する階調表示レベル
を実現でき、かつ、各サブフレームライン期間に各画素
に偏りなく階調電圧が書き込まれることになり、フレー
ム周波数を上げなくてもフリッカの発生を減少させるこ
とができる。
【００７８】次に、図１６を参照する。図１６には、外
部から入力される４ビットデジタルビデオデータのアド
レスが（１０１１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に画素（画素ＴＦＴ）に供給される階調電圧レベル
が実線で、階調表示レベルが点線で示されている。
部から入力される４ビットデジタルビデオデータのアド
レスが（１０１１）の場合に、各サブフレームライン期
間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、または4th Ｔs
fl）に画素（画素ＴＦＴ）に供給される階調電圧レベル
が実線で、階調表示レベルが点線で示されている。
【００７９】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１０１１）の時、２ビットのデジタルビ
デオデータ（アドレス（１０）または（１１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１６に示される、外部から入力され
る４ビットデジタルビデオデータのアドレスが（１０１
１）の時、各サブフレームライン期間には、階調電圧レ
ベルＶL＋２α（アドレス（１０））が１回およびＶL＋
３α（アドレス（１１））が３回、順序をランダムにし
て対応する画素に供給される。図１６から理解されるよ
うに、外部から入力される４ビットデジタルビデオデー
タのアドレスが（１０１１）の時、各サブフレームライ
ン期間に各画素に供給される階調電圧レベルのパターン
は、４通り（Pattern 1、Pattern2、Pattern ３、およ
びPattern 4）であり何れの場合においても、階調表示
レベルはＶL＋１１α／４となる。
は、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１０１１）の時、２ビットのデジタルビ
デオデータ（アドレス（１０）または（１１））を作成
し、アクティブマトリクス型液晶表示装置のソースドラ
イバに供給する。図１６に示される、外部から入力され
る４ビットデジタルビデオデータのアドレスが（１０１
１）の時、各サブフレームライン期間には、階調電圧レ
ベルＶL＋２α（アドレス（１０））が１回およびＶL＋
３α（アドレス（１１））が３回、順序をランダムにし
て対応する画素に供給される。図１６から理解されるよ
うに、外部から入力される４ビットデジタルビデオデー
タのアドレスが（１０１１）の時、各サブフレームライ
ン期間に各画素に供給される階調電圧レベルのパターン
は、４通り（Pattern 1、Pattern2、Pattern ３、およ
びPattern 4）であり何れの場合においても、階調表示
レベルはＶL＋１１α／４となる。
【００８０】外部から入力される４ビットデジタルビデ
オデータのアドレスが（１０１１）の時も、各サブフレ
ームライン期間に各画素に供給される階調電圧レベル
を、これら４通りのパターン（Pattern 1、Pattern 2、
Pattern ３、およびPattern 4）がランダムで出力され
るようにする。こうすることによって、ＶL＋１１α／
４に対応する階調表示レベルを実現でき、かつ、各サブ
フレームライン期間に各画素に偏りなく階調電圧が書き
込まれることになり、フレーム周波数を上げなくてもフ
リッカの発生を減少させることができる。
オデータのアドレスが（１０１１）の時も、各サブフレ
ームライン期間に各画素に供給される階調電圧レベル
を、これら４通りのパターン（Pattern 1、Pattern 2、
Pattern ３、およびPattern 4）がランダムで出力され
るようにする。こうすることによって、ＶL＋１１α／
４に対応する階調表示レベルを実現でき、かつ、各サブ
フレームライン期間に各画素に偏りなく階調電圧が書き
込まれることになり、フレーム周波数を上げなくてもフ
リッカの発生を減少させることができる。
【００８１】次に図１７を参照する。図１７には、外部
から入力される４ビットデジタルビデオデータのアドレ
スが（１１００）〜（１１１１）の場合に、各サブフレ
ームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、
または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給され
る階調電圧レベルが実線で示されている。
から入力される４ビットデジタルビデオデータのアドレ
スが（１１００）〜（１１１１）の場合に、各サブフレ
ームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、
または4th Ｔsfl）に各画素（画素ＴＦＴ）に供給され
る階調電圧レベルが実線で示されている。
【００８２】デジタルビデオデータ時間階調処理回路
は、外部から入力される４ビットデジタルビデオデータ
を基に２ビットのデジタルビデオデータを作成する。外
部から入力される４ビットデジタルビデオデータのアド
レスが（１１００）〜（１１１１）の時、デジタルビデ
オデータ時間階調処理回路は、２ビットのデジタルビデ
オデータ（アドレス（１１））を作成し、アクティブマ
トリクス型液晶表示装置のソースドライバに供給する。
図１７に示されるように、外部から入力される４ビット
デジタルビデオデータのアドレスが（１１００）〜（１
１１１）の時、各サブフレームライン期間（1st Ｔsf
l、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）には、階
調電圧レベルＶL＋３α（アドレス（１１））がそれぞ
れ対応する画素に供給される。図１７に示されるうよう
に、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１１００）〜（１１１１）の時、各サブ
フレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsf
l、および4th Ｔsfl）に供給される階調電圧レベルのパ
ターンは、１通り（Pattern 1）のみである。よって、
階調表示レベルはＶL＋３αとなる。
は、外部から入力される４ビットデジタルビデオデータ
を基に２ビットのデジタルビデオデータを作成する。外
部から入力される４ビットデジタルビデオデータのアド
レスが（１１００）〜（１１１１）の時、デジタルビデ
オデータ時間階調処理回路は、２ビットのデジタルビデ
オデータ（アドレス（１１））を作成し、アクティブマ
トリクス型液晶表示装置のソースドライバに供給する。
図１７に示されるように、外部から入力される４ビット
デジタルビデオデータのアドレスが（１１００）〜（１
１１１）の時、各サブフレームライン期間（1st Ｔsf
l、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）には、階
調電圧レベルＶL＋３α（アドレス（１１））がそれぞ
れ対応する画素に供給される。図１７に示されるうよう
に、外部から入力される４ビットデジタルビデオデータ
のアドレスが（１１００）〜（１１１１）の時、各サブ
フレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsf
l、および4th Ｔsfl）に供給される階調電圧レベルのパ
ターンは、１通り（Pattern 1）のみである。よって、
階調表示レベルはＶL＋３αとなる。
【００８３】ここで、図１８および図１９を参照する。
図１８および図１９には、本実施例の液晶表示装置の駆
動タイミングチャートが示されている。図１８および図
１９には、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および
画素Ｐy,1が例にとって示されている。なお、図１８お
よび図１９は時間的に連続したタイミングチャートであ
るが、図面の都合上、２図に分けて示されている。
図１８および図１９には、本実施例の液晶表示装置の駆
動タイミングチャートが示されている。図１８および図
１９には、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および
画素Ｐy,1が例にとって示されている。なお、図１８お
よび図１９は時間的に連続したタイミングチャートであ
るが、図面の都合上、２図に分けて示されている。
【００８４】前述の様に、１フレーム期間（Ｔｆ）は、
第１サブフレーム期間（1st Ｔsf）、第２サブフレーム
期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔs
f）、および第４サブフレーム期間（4th Ｔsf）によっ
て構成される。各サブフレーム期間の始まりには、水平
帰線期間（Ｔｈ）がある。
第１サブフレーム期間（1st Ｔsf）、第２サブフレーム
期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔs
f）、および第４サブフレーム期間（4th Ｔsf）によっ
て構成される。各サブフレーム期間の始まりには、水平
帰線期間（Ｔｈ）がある。
【００８５】第１サブフレーム期間（1st Ｔsf）におい
ては、画素Ｐ1,1〜画素Ｐ1,xには、第１サブフレームラ
イン期間（1st Ｔsfl）に対応する２ビットのデジタル
ビデオデータがＤ／Ａ変換回路によってアナログ階調電
圧に変換され書き込まれる。
ては、画素Ｐ1,1〜画素Ｐ1,xには、第１サブフレームラ
イン期間（1st Ｔsfl）に対応する２ビットのデジタル
ビデオデータがＤ／Ａ変換回路によってアナログ階調電
圧に変換され書き込まれる。
【００８６】画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデ
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
【００８７】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
【００８８】そして、第１サブフレーム期間の経過後、
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、水平帰線期間Ｔｈの後、画素
Ｐ1,1〜画素Ｐ1,xには、第２サブフレームライン期間
（2nd Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回
路によってアナログ階調電圧に変換され書き込まれる。
画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ
変換回路によってアナログ階調電圧に変換され書き込ま
れた後、次のサブフレームライン期間には、画素Ｐ2,1
〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路
によってアナログ階調電圧に変換され書き込まれる。
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、水平帰線期間Ｔｈの後、画素
Ｐ1,1〜画素Ｐ1,xには、第２サブフレームライン期間
（2nd Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回
路によってアナログ階調電圧に変換され書き込まれる。
画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ
変換回路によってアナログ階調電圧に変換され書き込ま
れた後、次のサブフレームライン期間には、画素Ｐ2,1
〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路
によってアナログ階調電圧に変換され書き込まれる。
【００８９】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
【００９０】第３サブフレーム期間（3rd Ｔsf）および
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
【００９１】このようにして、第１サブフレーム期間か
ら第４サブフレーム期間迄が終了する。
ら第４サブフレーム期間迄が終了する。
【００９２】第１のフレーム期間終了後、第２のフレー
ム期間が始まる（図１９）。本実施例では、フレーム期
間ごとに液晶に印加される電界の向きが逆となるフレー
ム反転を行う。
ム期間が始まる（図１９）。本実施例では、フレーム期
間ごとに液晶に印加される電界の向きが逆となるフレー
ム反転を行う。
【００９３】ここで、図２０を参照する。図２０は、あ
る画素（例えば、画素Ｐ1,1）の画素電極にサブフレー
ム期間ごとに書き込まれる階調電圧レベルと、フレーム
期間における階調表示レベルとの関係を示した例であ
る。
る画素（例えば、画素Ｐ1,1）の画素電極にサブフレー
ム期間ごとに書き込まれる階調電圧レベルと、フレーム
期間における階調表示レベルとの関係を示した例であ
る。
【００９４】始めに１フレーム期間目に着目する。１フ
レーム期間目には、外部から４ビットのデジタルデータ
のアドレスが（０１１０）のデジタルデータが供給され
ている。この１フレーム目には、上述の４ビットデジタ
ルビデオデータのアドレスが（０１１０）の場合の、パ
ターン２（Pattern 2）の出力がされている。第１のサ
ブフレームライン期間（1st Ｔsfl）にはＶL＋２αの階
調電圧が書き込まれ第１のサブフレーム期間（1st Ｔs
f）中保持され、階調電圧ＶL＋２αに対応した階調表示
が行われる。第２サブフレームライン期間（2nd Ｔsf
l）にはＶL＋αの階調電圧が書き込まれ、第２のサブフ
レーム期間（2nd Ｔsf）には階調電圧ＶL＋αに対応し
た階調表示が行われる。第３のサブフレームライン期間
（3rd Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ、
第３のサブフレーム期間（3rd Ｔsf）には階調電圧ＶL
＋２αに対応した階調表示が行われる。第４のサブフレ
ームライン期間（4th Ｔsfl）にはＶL＋αの階調電圧が
書き込まれ、第４のサブフレーム期間（4th Ｔsf）には
階調電圧ＶL＋αに対応した階調表示が行われる。よっ
て、１フレーム目の階調表示レベルは、ＶL＋６α／４
の階調電圧レベルに対応した階調表示となる。
レーム期間目には、外部から４ビットのデジタルデータ
のアドレスが（０１１０）のデジタルデータが供給され
ている。この１フレーム目には、上述の４ビットデジタ
ルビデオデータのアドレスが（０１１０）の場合の、パ
ターン２（Pattern 2）の出力がされている。第１のサ
ブフレームライン期間（1st Ｔsfl）にはＶL＋２αの階
調電圧が書き込まれ第１のサブフレーム期間（1st Ｔs
f）中保持され、階調電圧ＶL＋２αに対応した階調表示
が行われる。第２サブフレームライン期間（2nd Ｔsf
l）にはＶL＋αの階調電圧が書き込まれ、第２のサブフ
レーム期間（2nd Ｔsf）には階調電圧ＶL＋αに対応し
た階調表示が行われる。第３のサブフレームライン期間
（3rd Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ、
第３のサブフレーム期間（3rd Ｔsf）には階調電圧ＶL
＋２αに対応した階調表示が行われる。第４のサブフレ
ームライン期間（4th Ｔsfl）にはＶL＋αの階調電圧が
書き込まれ、第４のサブフレーム期間（4th Ｔsf）には
階調電圧ＶL＋αに対応した階調表示が行われる。よっ
て、１フレーム目の階調表示レベルは、ＶL＋６α／４
の階調電圧レベルに対応した階調表示となる。
【００９５】次に２フレーム期間目に着目する。２フレ
ーム期間目には、外部から４ビットのデジタルデータの
アドレスが（００１１）のデジタルデータが供給されて
いる。この１フレーム目には、上述の４ビットデジタル
ビデオデータのアドレスが（００１１）の場合の、パタ
ーン４（Pattern 4）の出力がされている。第１のサブ
フレームライン期間（1st Ｔsfl）にはＶLの階調電圧が
書き込まれ、第１のサブフレーム期間（1st Ｔsf）には
階調電圧ＶLに対応した階調表示が行われる。第２サブ
フレームライン期間（2nd Ｔsfl）にはＶL＋αの階調電
圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）
には階調電圧ＶL＋αに対応した階調表示が行われる。
第３のサブフレームライン期間（3rd Ｔsfl）にはＶL＋
αの階調電圧が書き込まれ、第３のサブフレーム期間
（3rd Ｔsf）には階調電圧ＶL＋αに対応した階調表示
が行われる。第４のサブフレームライン期間（4th Ｔsf
l）にはＶL＋αの階調電圧が書き込まれ、第４のサブフ
レーム期間（4th Ｔsf）には階調電圧ＶL＋αに対応し
た階調表示が行われる。よって、２フレーム目の階調表
示レベルは、ＶL＋３α／４の階調電圧レベルに対応し
た階調表示となる。
ーム期間目には、外部から４ビットのデジタルデータの
アドレスが（００１１）のデジタルデータが供給されて
いる。この１フレーム目には、上述の４ビットデジタル
ビデオデータのアドレスが（００１１）の場合の、パタ
ーン４（Pattern 4）の出力がされている。第１のサブ
フレームライン期間（1st Ｔsfl）にはＶLの階調電圧が
書き込まれ、第１のサブフレーム期間（1st Ｔsf）には
階調電圧ＶLに対応した階調表示が行われる。第２サブ
フレームライン期間（2nd Ｔsfl）にはＶL＋αの階調電
圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）
には階調電圧ＶL＋αに対応した階調表示が行われる。
第３のサブフレームライン期間（3rd Ｔsfl）にはＶL＋
αの階調電圧が書き込まれ、第３のサブフレーム期間
（3rd Ｔsf）には階調電圧ＶL＋αに対応した階調表示
が行われる。第４のサブフレームライン期間（4th Ｔsf
l）にはＶL＋αの階調電圧が書き込まれ、第４のサブフ
レーム期間（4th Ｔsf）には階調電圧ＶL＋αに対応し
た階調表示が行われる。よって、２フレーム目の階調表
示レベルは、ＶL＋３α／４の階調電圧レベルに対応し
た階調表示となる。
【００９６】なお、図２０に示す表示例は、あくまでも
一例であり、入力される４ビットデジタルデータに対応
したどのパターンの出力がされるかは、ランダムに決定
される。
一例であり、入力される４ビットデジタルデータに対応
したどのパターンの出力がされるかは、ランダムに決定
される。
【００９７】なお、本実施例においては、４階調の電圧
レベルを実現するために、電圧レベルＶHと電圧レベル
ＶLとの間をほぼ等電圧レベルに分割し、その等電圧を
ステップをαとしたが、電圧レベルＶHと電圧レベルＶL
との間を等電圧レベルに分割せず任意に設定した場合で
も、本発明を適用することもできる。
レベルを実現するために、電圧レベルＶHと電圧レベル
ＶLとの間をほぼ等電圧レベルに分割し、その等電圧を
ステップをαとしたが、電圧レベルＶHと電圧レベルＶL
との間を等電圧レベルに分割せず任意に設定した場合で
も、本発明を適用することもできる。
【００９８】また、本実施例においては、液晶パネルの
Ｄ／Ａ変換回路に電圧レベルＶHと電圧レベルＶLとを入
力し階調電圧レベルを実現できるようにしたが、３以上
の電圧レベルの入力によって階調電圧レベルを実現する
ようにすることもできる。
Ｄ／Ａ変換回路に電圧レベルＶHと電圧レベルＶLとを入
力し階調電圧レベルを実現できるようにしたが、３以上
の電圧レベルの入力によって階調電圧レベルを実現する
ようにすることもできる。
【００９９】また、本実施例においては、外部から入力
される４ビットデジタルビデオデータに基づいて２ビッ
トの電圧階調の為のデジタルビデオデータを作成し、４
ビットのデジタルビデオデータのうち２ビットの階調情
報は、時間階調によって表現されるようにした。ここ
で、一般に、外部からｍビットのデジタルビデオデータ
が時間階調処理回路によって、階調電圧の為のｎビット
デジタルビデオデータに変換され、（ｍ−ｎ）ビットの
階調情報は、時間階調によって表現される場合を考え
る。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎと
する。
される４ビットデジタルビデオデータに基づいて２ビッ
トの電圧階調の為のデジタルビデオデータを作成し、４
ビットのデジタルビデオデータのうち２ビットの階調情
報は、時間階調によって表現されるようにした。ここ
で、一般に、外部からｍビットのデジタルビデオデータ
が時間階調処理回路によって、階調電圧の為のｎビット
デジタルビデオデータに変換され、（ｍ−ｎ）ビットの
階調情報は、時間階調によって表現される場合を考え
る。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎと
する。
【０１００】この場合、フレーム期間（Ｔf）とサブフ
レーム期間（Ｔsf）との関係は、 Ｔf＝２m-n・Ｔsf となり、（２m−（２m-n−１））通りの階調表示を行う
ことができる。
レーム期間（Ｔsf）との関係は、 Ｔf＝２m-n・Ｔsf となり、（２m−（２m-n−１））通りの階調表示を行う
ことができる。
【０１０１】なお、本実施例においては、ｍ＝４かつｎ
＝２の場合を例にとって説明したが、これらの場合に限
定されるわけではないことは、言うまでもない。ｍ＝１
２かつｎ＝４であってもよい。また、ｍ＝８かつｎ＝２
であってもよい。また、ｍ＝８かつｎ＝６であってもよ
い。また、ｍ＝１０かつｎ＝２であってもよいし、その
他の場合であってもよい。
＝２の場合を例にとって説明したが、これらの場合に限
定されるわけではないことは、言うまでもない。ｍ＝１
２かつｎ＝４であってもよい。また、ｍ＝８かつｎ＝２
であってもよい。また、ｍ＝８かつｎ＝６であってもよ
い。また、ｍ＝１０かつｎ＝２であってもよいし、その
他の場合であってもよい。
【０１０２】なお、階調電圧レベルは、液晶に実際に印
加される電圧であるとしてもよい。つまり、階調電圧レ
ベルは、対向電極に印加されるＶCOMを考慮にいれた電
圧レベルであるとしてもよい。
加される電圧であるとしてもよい。つまり、階調電圧レ
ベルは、対向電極に印加されるＶCOMを考慮にいれた電
圧レベルであるとしてもよい。
【０１０３】（実施例２）
【０１０４】本実施例においては、上記実施例１におけ
る本発明の液晶表示装置の構成において、サブフレーム
ごとにフレーム反転駆動を行った場合について説明す
る。
る本発明の液晶表示装置の構成において、サブフレーム
ごとにフレーム反転駆動を行った場合について説明す
る。
【０１０５】図２１を参照する。図２１には、本実施例
の液晶表示装置の駆動タイミングチャートが示されてい
る。図２１は、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、お
よび画素Ｐy,1が例にとって示されている。
の液晶表示装置の駆動タイミングチャートが示されてい
る。図２１は、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、お
よび画素Ｐy,1が例にとって示されている。
【０１０６】本実施例においても、前述の様に、１フレ
ーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔs
f）、第２サブフレーム期間（2nd Ｔsf）、第３サブフ
レーム期間（3rd Ｔsf）、および第４サブフレーム期間
（4th Ｔsf）によって構成される。各サブフレーム期間
の始まりには、水平帰線期間Ｔｈがある。
ーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔs
f）、第２サブフレーム期間（2nd Ｔsf）、第３サブフ
レーム期間（3rd Ｔsf）、および第４サブフレーム期間
（4th Ｔsf）によって構成される。各サブフレーム期間
の始まりには、水平帰線期間Ｔｈがある。
【０１０７】第１サブフレーム期間において、水平帰線
期間（Ｔｈ）経過後、画素Ｐ1,1には、第１サブフレー
ムライン期間（1st Ｔsfl）にデジタルビデオデータが
Ｄ／Ａ変換回路によってアナログ階調電圧に変換され、
そのアナログ階調電圧が書き込まれる。なお、画素Ｐ1,
1〜画素Ｐ1,xには、同時に、それぞれの画素に対応した
アナログ階調電圧が書き込まれる。
期間（Ｔｈ）経過後、画素Ｐ1,1には、第１サブフレー
ムライン期間（1st Ｔsfl）にデジタルビデオデータが
Ｄ／Ａ変換回路によってアナログ階調電圧に変換され、
そのアナログ階調電圧が書き込まれる。なお、画素Ｐ1,
1〜画素Ｐ1,xには、同時に、それぞれの画素に対応した
アナログ階調電圧が書き込まれる。
【０１０８】画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデ
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
【０１０９】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
【０１１０】そして、第１サブフレーム期間の経過後、
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、水平帰線期間経過後、画素Ｐ
1,1〜画素Ｐ1,xには、第２サブフレームライン期間（2n
d Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路に
よってアナログ階調電圧に変換され書き込まれる。図示
するように、第２サブフレーム期間に書き込まれる電圧
は、第１サブフレーム期間に書き込まれる電圧による電
界の向きと逆になるような電圧が書き込まれる。画素Ｐ
1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回
路によってアナログ階調電圧に変換され書き込まれた
後、次のサブフレームライン期間には、画素Ｐ2,1〜画
素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によ
ってアナログ階調電圧に変換され書き込まれる。
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、水平帰線期間経過後、画素Ｐ
1,1〜画素Ｐ1,xには、第２サブフレームライン期間（2n
d Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路に
よってアナログ階調電圧に変換され書き込まれる。図示
するように、第２サブフレーム期間に書き込まれる電圧
は、第１サブフレーム期間に書き込まれる電圧による電
界の向きと逆になるような電圧が書き込まれる。画素Ｐ
1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回
路によってアナログ階調電圧に変換され書き込まれた
後、次のサブフレームライン期間には、画素Ｐ2,1〜画
素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によ
ってアナログ階調電圧に変換され書き込まれる。
【０１１１】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
【０１１２】第３サブフレーム期間（3rd Ｔsf）および
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
【０１１３】このようにして、第１サブフレーム期間か
ら第４サブフレーム期間迄が終了する。
ら第４サブフレーム期間迄が終了する。
【０１１４】第１のフレーム期間終了後、第２のフレー
ム期間が始まる（図示せず）。
ム期間が始まる（図示せず）。
【０１１５】このように本実施例においては、サブフレ
ーム期間毎に液晶に印加される電界の向きが逆になるサ
ブフレーム反転方式によって表示を行うので、よりちら
つきの少ない表示が可能となる。
ーム期間毎に液晶に印加される電界の向きが逆になるサ
ブフレーム反転方式によって表示を行うので、よりちら
つきの少ない表示が可能となる。
【０１１６】（実施例３）
【０１１７】本実施例においては、１０ビットデジタル
ビデオデータが入力される液晶表示装置について説明す
る。図２２を参照する。図２２には、本実施例の液晶表
示装置の概略構成図が示されている。液晶パネル２００
１は、アクティブマトリクス基板２００１−１および対
向基板（図示せず）を有している。アクティブマトリク
ス基板２００１−１には、ソースドライバ２００１−１
−１ならびに２００１−１−２、ゲートドライバ２００
１−１−３、複数の画素ＴＦＴがマトリクス状に配置さ
れた画素部２００１−１−４、およびデジタルビデオデ
ータ時間階調処理回路２００１−１−５を有している。
また、対向基板は、対向電極を有している。
ビデオデータが入力される液晶表示装置について説明す
る。図２２を参照する。図２２には、本実施例の液晶表
示装置の概略構成図が示されている。液晶パネル２００
１は、アクティブマトリクス基板２００１−１および対
向基板（図示せず）を有している。アクティブマトリク
ス基板２００１−１には、ソースドライバ２００１−１
−１ならびに２００１−１−２、ゲートドライバ２００
１−１−３、複数の画素ＴＦＴがマトリクス状に配置さ
れた画素部２００１−１−４、およびデジタルビデオデ
ータ時間階調処理回路２００１−１−５を有している。
また、対向基板は、対向電極を有している。
【０１１８】本実施例においては、図２２に示すよう
に、画素部、ドライバおよびデジタルビデオデータ時間
階調処理回路がアクティブマトリクス基板上に一体形成
されており、全体の構成として液晶表示装置が形成され
ている。
に、画素部、ドライバおよびデジタルビデオデータ時間
階調処理回路がアクティブマトリクス基板上に一体形成
されており、全体の構成として液晶表示装置が形成され
ている。
【０１１９】デジタルビデオデータ時間階調処理回路２
００１−１−５は、外部から入力される１０ビットデジ
タルビデオデータに基づいて４個のシリアルな８ビット
デジタルビデオデータに変換する。８ビットのデジタル
ビデオデータのうち２ビットの階調情報は、時間階調に
よって表現される。なお、４個の８ビットデジタルビデ
オデータがランダムに出力される点は、上述の実施例１
で説明したのと同様である。
００１−１−５は、外部から入力される１０ビットデジ
タルビデオデータに基づいて４個のシリアルな８ビット
デジタルビデオデータに変換する。８ビットのデジタル
ビデオデータのうち２ビットの階調情報は、時間階調に
よって表現される。なお、４個の８ビットデジタルビデ
オデータがランダムに出力される点は、上述の実施例１
で説明したのと同様である。
【０１２０】デジタルビデオデータ時間階調処理回路２
００１−１−５によって変換された４個の８ビットデジ
タルビデオデータは、ソースドライバ２００１−１−１
および２００１−１−２に順序をランダムにして入力さ
れ、ソースドライバ内のＤ／Ａ変換回路（図示せず）で
アナログ階調電圧に変換され、各ソース信号線に供給さ
れる。
００１−１−５によって変換された４個の８ビットデジ
タルビデオデータは、ソースドライバ２００１−１−１
および２００１−１−２に順序をランダムにして入力さ
れ、ソースドライバ内のＤ／Ａ変換回路（図示せず）で
アナログ階調電圧に変換され、各ソース信号線に供給さ
れる。
【０１２１】ここで、図２３を参照する。図２３には、
本実施例の液晶表示装置の回路構成がより詳しく示され
ている。ソースドライバ２００１−１−１は、シフトレ
ジスタ回路２００１−１−１−１、ラッチ回路１（２０
０１−１−１−２）、ラッチ回路２（２００１−１−１
−３）、Ｄ／Ａ変換回路（２００１−１−１−４）を有
している。その他、バッファ回路やレベルシフタ回路
（いずれも図示せず）を有している。また、説明の便宜
上、Ｄ／Ａ変換回路２００１−１−１−４にはレベルシ
フタ回路が含まれている。
本実施例の液晶表示装置の回路構成がより詳しく示され
ている。ソースドライバ２００１−１−１は、シフトレ
ジスタ回路２００１−１−１−１、ラッチ回路１（２０
０１−１−１−２）、ラッチ回路２（２００１−１−１
−３）、Ｄ／Ａ変換回路（２００１−１−１−４）を有
している。その他、バッファ回路やレベルシフタ回路
（いずれも図示せず）を有している。また、説明の便宜
上、Ｄ／Ａ変換回路２００１−１−１−４にはレベルシ
フタ回路が含まれている。
【０１２２】ソースドライバ２００１−１−２は、ソー
スドライバ２００１−１−１と同じ構成を有する。な
お、ソースドライバ２００１−１−１は、奇数番目のソ
ース信号線に階調電圧を供給し、ソースドライバ２００
１−１−２は、偶数番目のソース信号線に階調電圧を供
給するようになっている。
スドライバ２００１−１−１と同じ構成を有する。な
お、ソースドライバ２００１−１−１は、奇数番目のソ
ース信号線に階調電圧を供給し、ソースドライバ２００
１−１−２は、偶数番目のソース信号線に階調電圧を供
給するようになっている。
【０１２３】なお、本実施例のアクティブマトリクス型
液晶表示装置においては、回路レイアウトの都合上、画
素部の上下を挟むように２つのソースドライバ２００１
−１−１および２００１−１−２を設けたが、回路レイ
アウト上、可能であれば、ソースドライバを１つだけ設
けるようにしても良い。
液晶表示装置においては、回路レイアウトの都合上、画
素部の上下を挟むように２つのソースドライバ２００１
−１−１および２００１−１−２を設けたが、回路レイ
アウト上、可能であれば、ソースドライバを１つだけ設
けるようにしても良い。
【０１２４】また、２００１−１−３はゲートドライバ
であり、シフトレジスタ回路、バッファ回路、レベルシ
フタ回路等（いずれも図示せず）を有している。
であり、シフトレジスタ回路、バッファ回路、レベルシ
フタ回路等（いずれも図示せず）を有している。
【０１２５】画素部２００１−１−４は、１９２０×１
０８０（横×縦）の画素を有している。各画素の構成
は、上記実施例１で説明したものと同様である。
０８０（横×縦）の画素を有している。各画素の構成
は、上記実施例１で説明したものと同様である。
【０１２６】（実施例４）
【０１２７】ここでは画素部の画素ＴＦＴと、画素部の
周辺に設けられる駆動回路（ソースドライバ、ゲートド
ライバ、Ｄ／Ａ変換回路、デジタルビデオデータ時間階
調処理回路等）のＴＦＴを同一基板上に作製する方法に
ついて工程に従って詳細に説明する。但し、説明を簡単
にするために、制御回路ではシフトレジスタ回路、バッ
ファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯ
Ｓ回路と、ｎチャネル型ＴＦＴとを図示することにす
る。
周辺に設けられる駆動回路（ソースドライバ、ゲートド
ライバ、Ｄ／Ａ変換回路、デジタルビデオデータ時間階
調処理回路等）のＴＦＴを同一基板上に作製する方法に
ついて工程に従って詳細に説明する。但し、説明を簡単
にするために、制御回路ではシフトレジスタ回路、バッ
ファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯ
Ｓ回路と、ｎチャネル型ＴＦＴとを図示することにす
る。
【０１２８】図２４（Ａ）において、基板６００１には
低アルカリガラス基板や石英基板を用いることができ
る。本実施例では低アルカリガラス基板を用いた。この
場合、ガラス歪み点よりも１０〜２０℃程度低い温度で
あらかじめ熱処理しておいても良い。この基板６００１
のＴＦＴを形成する表面には、基板６００１からの不純
物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜
または酸化窒化シリコン膜などの下地膜６００２を形成
する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ
2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、
同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン
膜を６１００ｎｍの厚さに積層形成する。
低アルカリガラス基板や石英基板を用いることができ
る。本実施例では低アルカリガラス基板を用いた。この
場合、ガラス歪み点よりも１０〜２０℃程度低い温度で
あらかじめ熱処理しておいても良い。この基板６００１
のＴＦＴを形成する表面には、基板６００１からの不純
物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜
または酸化窒化シリコン膜などの下地膜６００２を形成
する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ
2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、
同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン
膜を６１００ｎｍの厚さに積層形成する。
【０１２９】次に、２０〜６０５０ｎｍ（好ましくは３
０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６
００３ａを、プラズマＣＶＤ法やスパッタ法などの公知
の方法で形成する。本実施例では、プラズマＣＶＤ法で
非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質
構造を有する半導体膜としては、非晶質半導体膜や微結
晶半導体膜があり、非晶質シリコンゲルマニウム膜など
の非晶質構造を有する化合物半導体膜を適用しても良
い。また、下地膜６００２と非晶質シリコン膜６００３
ａとは同じ成膜法で形成することが可能であるので、両
者を連続形成しても良い。下地膜を形成した後、一旦大
気雰囲気に晒さないことでその表面の汚染を防ぐことが
可能となり、作製するＴＦＴの特性バラツキやしきい値
電圧の変動を低減させることができる。（図２４
（Ａ））
０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６
００３ａを、プラズマＣＶＤ法やスパッタ法などの公知
の方法で形成する。本実施例では、プラズマＣＶＤ法で
非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質
構造を有する半導体膜としては、非晶質半導体膜や微結
晶半導体膜があり、非晶質シリコンゲルマニウム膜など
の非晶質構造を有する化合物半導体膜を適用しても良
い。また、下地膜６００２と非晶質シリコン膜６００３
ａとは同じ成膜法で形成することが可能であるので、両
者を連続形成しても良い。下地膜を形成した後、一旦大
気雰囲気に晒さないことでその表面の汚染を防ぐことが
可能となり、作製するＴＦＴの特性バラツキやしきい値
電圧の変動を低減させることができる。（図２４
（Ａ））
【０１３０】そして、公知の結晶化技術を使用して非晶
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−６０３０６５２号公報で開示された技術に従って、
触媒元素を用いる結晶化法で結晶質シリコン膜６００３
ｂを形成した。結晶化の工程に先立って、非晶質シリコ
ン膜の含有水素量にもよるが、４００〜５００℃で１時
間程度の熱処理を行い、含有水素量を５atom％以下にし
てから結晶化させることが望ましい。非晶質シリコン膜
を結晶化させると原子の再配列が起こり緻密化するの
で、作製される結晶質シリコン膜の厚さは当初の非晶質
シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜
１５％程度減少した。（図２４（Ｂ））
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−６０３０６５２号公報で開示された技術に従って、
触媒元素を用いる結晶化法で結晶質シリコン膜６００３
ｂを形成した。結晶化の工程に先立って、非晶質シリコ
ン膜の含有水素量にもよるが、４００〜５００℃で１時
間程度の熱処理を行い、含有水素量を５atom％以下にし
てから結晶化させることが望ましい。非晶質シリコン膜
を結晶化させると原子の再配列が起こり緻密化するの
で、作製される結晶質シリコン膜の厚さは当初の非晶質
シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜
１５％程度減少した。（図２４（Ｂ））
【０１３１】そして、結晶質シリコン膜６００３ｂを島
状に分割して、島状半導体層６００４〜６００７を形成
する。その後、プラズマＣＶＤ法またはスパッタ法によ
り５０〜１００ｎｍの厚さの酸化シリコン膜によるマス
ク層６００８を形成する。（図２４（Ｃ））
状に分割して、島状半導体層６００４〜６００７を形成
する。その後、プラズマＣＶＤ法またはスパッタ法によ
り５０〜１００ｎｍの厚さの酸化シリコン膜によるマス
ク層６００８を形成する。（図２４（Ｃ））
【０１３２】そしてレジストマスク６００９を設け、ｎ
チャネル型ＴＦＴを形成する島状半導体層６００５〜６
００７の全面にしきい値電圧を制御する目的で１×１０
16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する
不純物元素としてボロン（Ｂ）を添加した。ボロン
（Ｂ）の添加はイオンドープ法で実施しても良いし、非
晶質シリコン膜を成膜するときに同時に添加しておくこ
ともできる。ここでのボロン（Ｂ）添加は必ずしも必要
でないが、ボロン（Ｂ）を添加した半導体層６０１０〜
６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の
範囲内に収めるために形成することが好ましかった。
（図２４（Ｄ））
チャネル型ＴＦＴを形成する島状半導体層６００５〜６
００７の全面にしきい値電圧を制御する目的で１×１０
16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する
不純物元素としてボロン（Ｂ）を添加した。ボロン
（Ｂ）の添加はイオンドープ法で実施しても良いし、非
晶質シリコン膜を成膜するときに同時に添加しておくこ
ともできる。ここでのボロン（Ｂ）添加は必ずしも必要
でないが、ボロン（Ｂ）を添加した半導体層６０１０〜
６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の
範囲内に収めるために形成することが好ましかった。
（図２４（Ｄ））
【０１３３】駆動回路のｎチャネル型ＴＦＴのＬＤＤ領
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層６０１０、６０１１に選択的に添加する。その
ため、あらかじめレジストマスク６０１３〜６０１６を
形成した。ｎ型を付与する不純物元素としては、リン
（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン
（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いた
イオンドープ法を適用した。形成された不純物領域６０
１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１
０１9atoms／cm3の範囲とすれば良い。本明細書中で
は、ここで形成された不純物領域６０１７〜６０１９に
含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と
表す。また、不純物領域６０１９は、画素マトリクス回
路の保持容量を形成するための半導体層であり、この領
域にも同じ濃度でリン（Ｐ）を添加した。（図２５
（Ａ））
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層６０１０、６０１１に選択的に添加する。その
ため、あらかじめレジストマスク６０１３〜６０１６を
形成した。ｎ型を付与する不純物元素としては、リン
（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン
（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いた
イオンドープ法を適用した。形成された不純物領域６０
１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１
０１9atoms／cm3の範囲とすれば良い。本明細書中で
は、ここで形成された不純物領域６０１７〜６０１９に
含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と
表す。また、不純物領域６０１９は、画素マトリクス回
路の保持容量を形成するための半導体層であり、この領
域にも同じ濃度でリン（Ｐ）を添加した。（図２５
（Ａ））
【０１３４】次に、マスク層６００８をフッ酸などによ
り除去して、図２４（Ｄ）と図２５（Ａ）で添加した不
純物元素を活性化させる工程を行う。活性化は、窒素雰
囲気中で５００〜６００℃で１〜４時間の熱処理や、レ
ーザー活性化の方法により行うことができる。また、両
者を併用して行っても良い。本実施例では、レーザー活
性化の方法を用い、ＫｒＦエキシマレーザー光（波長２
４８ｎｍ）を用い、線状ビームを形成して、発振周波数
５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃ
ｍ2として線状ビームのオーバーラップ割合を８０〜９
８％として走査して、島状半導体層が形成された基板全
面を処理した。尚、レーザー光の照射条件には何ら限定
される事項はなく、実施者が適宣決定すれば良い。
り除去して、図２４（Ｄ）と図２５（Ａ）で添加した不
純物元素を活性化させる工程を行う。活性化は、窒素雰
囲気中で５００〜６００℃で１〜４時間の熱処理や、レ
ーザー活性化の方法により行うことができる。また、両
者を併用して行っても良い。本実施例では、レーザー活
性化の方法を用い、ＫｒＦエキシマレーザー光（波長２
４８ｎｍ）を用い、線状ビームを形成して、発振周波数
５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃ
ｍ2として線状ビームのオーバーラップ割合を８０〜９
８％として走査して、島状半導体層が形成された基板全
面を処理した。尚、レーザー光の照射条件には何ら限定
される事項はなく、実施者が適宣決定すれば良い。
【０１３５】そして、ゲート絶縁膜６０２０をプラズマ
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図２５（Ｂ））
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図２５（Ｂ））
【０１３６】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合
金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化
タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化
チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成
する。また、導電層（Ａ）６０２１は代替材料として、
タングステンシリサイド、チタンシリサイド、モリブデ
ンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗
化を図るために含有する不純物濃度を低減させると良
く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良
かった。例えば、タングステン（Ｗ）は酸素濃度を３０
ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を
実現することができた。
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合
金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化
タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化
チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成
する。また、導電層（Ａ）６０２１は代替材料として、
タングステンシリサイド、チタンシリサイド、モリブデ
ンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗
化を図るために含有する不純物濃度を低減させると良
く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良
かった。例えば、タングステン（Ｗ）は酸素濃度を３０
ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を
実現することができた。
【０１３７】導電層（Ａ）６０２１は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は１００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に３０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成した。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる。
（図２５（Ｃ））
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は１００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に３０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成した。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる。
（図２５（Ｃ））
【０１３８】次に、レジストマスク６０２３〜６０２７
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、駆動回路に形成するゲート電極６０２９、
６０３０は不純物領域６０１７、６０１８の一部と、ゲ
ート絶縁膜６０２０を介して重なるように形成する。
（図２５（Ｄ））
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、駆動回路に形成するゲート電極６０２９、
６０３０は不純物領域６０１７、６０１８の一部と、ゲ
ート絶縁膜６０２０を介して重なるように形成する。
（図２５（Ｄ））
【０１３９】次いで、駆動回路のｐチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3とな
るようにする。本明細書中では、ここで形成された不純
物領域６０３４に含まれるｐ型を付与する不純物元素の
濃度を（ｐ+）と表す。（図２６（Ａ））
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3とな
るようにする。本明細書中では、ここで形成された不純
物領域６０３４に含まれるｐ型を付与する不純物元素の
濃度を（ｐ+）と表す。（図２６（Ａ））
【０１４０】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、ｎ型を付与する不純物元素が添加して不純物領
域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法で行い、この領域
のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3
とした。本明細書中では、ここで形成された不純物領域
６０３８〜６０４２に含まれるｎ型を付与する不純物元
素の濃度を（ｎ+）と表す。（図２６（Ｂ））
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、ｎ型を付与する不純物元素が添加して不純物領
域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法で行い、この領域
のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3
とした。本明細書中では、ここで形成された不純物領域
６０３８〜６０４２に含まれるｎ型を付与する不純物元
素の濃度を（ｎ+）と表す。（図２６（Ｂ））
【０１４１】不純物領域６０３８〜６０４２には、既に
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図２６（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図２６（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。
【０１４２】そして、画素マトリクス回路のｎチャネル
型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する
不純物添加の工程を行った。ここではゲート電極６０３
１をマスクとして自己整合的にｎ型を付与する不純物元
素をイオンドープ法で添加した。添加するリン（Ｐ）の
濃度は１×１０16〜５×１０１8atoms／cm3であり、図
２５（Ａ）および図２６（Ａ）と図２６（Ｂ）で添加す
る不純物元素の濃度よりも低濃度で添加することで、実
質的には不純物領域６０４３、６０４４のみが形成され
る。本明細書中では、この不純物領域６０４３、６０４
４に含まれるｎ型を付与する不純物元素の濃度を
（ｎ--）と表す。（図２６（Ｃ））
型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する
不純物添加の工程を行った。ここではゲート電極６０３
１をマスクとして自己整合的にｎ型を付与する不純物元
素をイオンドープ法で添加した。添加するリン（Ｐ）の
濃度は１×１０16〜５×１０１8atoms／cm3であり、図
２５（Ａ）および図２６（Ａ）と図２６（Ｂ）で添加す
る不純物元素の濃度よりも低濃度で添加することで、実
質的には不純物領域６０４３、６０４４のみが形成され
る。本明細書中では、この不純物領域６０４３、６０４
４に含まれるｎ型を付与する不純物元素の濃度を
（ｎ--）と表す。（図２６（Ｃ））
【０１４３】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲
気中で４００〜８００℃、代表的には５００〜６００℃
で行うものであり、本実施例では５５０℃で４時間の熱
処理を行った。また、基板６００１に石英基板のような
耐熱性を有するものを使用した場合には、８００℃で１
時間の熱処理としても良く、不純物元素の活性化と、該
不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができた。
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲
気中で４００〜８００℃、代表的には５００〜６００℃
で行うものであり、本実施例では５５０℃で４時間の熱
処理を行った。また、基板６００１に石英基板のような
耐熱性を有するものを使用した場合には、８００℃で１
時間の熱処理としても良く、不純物元素の活性化と、該
不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができた。
【０１４４】この熱処理において、ゲート電極６０２８
〜６０３１と容量配線６０３２形成する金属膜６０２８
ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電
層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例え
ば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステ
ン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成さ
れ、タンタル（Ｔａ）の場合には窒化タンタル（Ｔａ
Ｎ）を形成することができる。また、導電層（Ｃ）６０
２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用
いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜
６０３１を晒しても同様に形成すりことができる。さら
に、３〜１００％の水素を含む雰囲気中で、３００〜４
５０℃で１〜１２時間の熱処理を行い、島状半導体層を
水素化する工程を行った。この工程は熱的に励起された
水素により半導体層のダングリングボンドを終端する工
程である。水素化の他の手段として、プラズマ水素化
（プラズマにより励起された水素を用いる）を行っても
良い。
〜６０３１と容量配線６０３２形成する金属膜６０２８
ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電
層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例え
ば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステ
ン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成さ
れ、タンタル（Ｔａ）の場合には窒化タンタル（Ｔａ
Ｎ）を形成することができる。また、導電層（Ｃ）６０
２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用
いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜
６０３１を晒しても同様に形成すりことができる。さら
に、３〜１００％の水素を含む雰囲気中で、３００〜４
５０℃で１〜１２時間の熱処理を行い、島状半導体層を
水素化する工程を行った。この工程は熱的に励起された
水素により半導体層のダングリングボンドを終端する工
程である。水素化の他の手段として、プラズマ水素化
（プラズマにより励起された水素を用いる）を行っても
良い。
【０１４５】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留した。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する
手段の一つにリン（Ｐ）によるゲッタリング作用を利用
する手段があった。ゲッタリングに必要なリン（Ｐ）の
濃度は図２６（Ｂ）で形成した不純物領域（ｎ +）と同
程度であり、ここで実施される活性化工程の熱処理によ
り、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチ
ャネル形成領域から触媒元素をゲッタリングをすること
ができた。（図２６（Ｄ））
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留した。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する
手段の一つにリン（Ｐ）によるゲッタリング作用を利用
する手段があった。ゲッタリングに必要なリン（Ｐ）の
濃度は図２６（Ｂ）で形成した不純物領域（ｎ +）と同
程度であり、ここで実施される活性化工程の熱処理によ
り、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチ
ャネル形成領域から触媒元素をゲッタリングをすること
ができた。（図２６（Ｄ））
【０１４６】活性化および水素化の工程が終了したら、
ゲート配線とする第２の導電膜を形成する。この第２の
導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅
（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔ
ｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブ
デン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良
い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％
含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５と
し、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形
成した。導電層（Ｄ）６０４５は１００〜４００ｎｍ
（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電
層（Ｅ）６０４６は５０〜６１００（好ましくは１００
〜６０５０ｎｍ）で形成すれば良い。（図２７（Ａ））
ゲート配線とする第２の導電膜を形成する。この第２の
導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅
（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔ
ｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブ
デン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良
い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％
含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５と
し、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形
成した。導電層（Ｄ）６０４５は１００〜４００ｎｍ
（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電
層（Ｅ）６０４６は５０〜６１００（好ましくは１００
〜６０５０ｎｍ）で形成すれば良い。（図２７（Ａ））
【０１４７】そして、ゲート電極に接続するゲート配線
を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）
６０４５とをエッチング処理して、ゲート配線６０４
７、６０４８と容量配線６０４９を形成した。エッチン
グ処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガ
スを用いたドライエッチング法で導電層（Ｅ）の表面か
ら導電層（Ｄ）の途中まで除去し、その後リン酸系のエ
ッチング溶液によるウエットエッチングで導電層（Ｄ）
を除去することにより、下地との選択加工性を保ってゲ
ート配線を形成することができた。
を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）
６０４５とをエッチング処理して、ゲート配線６０４
７、６０４８と容量配線６０４９を形成した。エッチン
グ処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガ
スを用いたドライエッチング法で導電層（Ｅ）の表面か
ら導電層（Ｄ）の途中まで除去し、その後リン酸系のエ
ッチング溶液によるウエットエッチングで導電層（Ｄ）
を除去することにより、下地との選択加工性を保ってゲ
ート配線を形成することができた。
【０１４８】第１の層間絶縁膜６０５０は５００〜１５
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線６０５１〜６０５４
と、ドレイン配線６０５５〜６０５８を形成する。図示
していないが、本実施例ではこの電極を、Ｔｉ膜を１０
０ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜
１５０ｎｍをスパッタ法で連続して形成した３層構造の
積層膜とした。
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線６０５１〜６０５４
と、ドレイン配線６０５５〜６０５８を形成する。図示
していないが、本実施例ではこの電極を、Ｔｉ膜を１０
０ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜
１５０ｎｍをスパッタ法で連続して形成した３層構造の
積層膜とした。
【０１４９】次に、パッシベーション膜６０５９とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。この状態で水素化処理を
行うとＴＦＴの特性向上に対して好ましい結果が得られ
た。例えば、３〜１００％の水素を含む雰囲気中で、３
００〜４５０℃で１〜１２時間の熱処理を行うと良く、
あるいはプラズマ水素化法を用いても同様の効果が得ら
れた。なお、ここで後に画素電極とドレイン配線を接続
するためのコンタクトホールを形成する位置において、
パッシベーション膜６０５９に開口部を形成しておいて
も良い。（図２７（Ｃ））
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。この状態で水素化処理を
行うとＴＦＴの特性向上に対して好ましい結果が得られ
た。例えば、３〜１００％の水素を含む雰囲気中で、３
００〜４５０℃で１〜１２時間の熱処理を行うと良く、
あるいはプラズマ水素化法を用いても同様の効果が得ら
れた。なお、ここで後に画素電極とドレイン配線を接続
するためのコンタクトホールを形成する位置において、
パッシベーション膜６０５９に開口部を形成しておいて
も良い。（図２７（Ｃ））
【０１５０】その後、有機樹脂からなる第２の層間絶縁
膜６０６０を１．０〜１．５μｍの厚さに形成する。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を
使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して
形成した。そして、第２の層間絶縁膜６０６０にドレイ
ン配線６０５８に達するコンタクトホールを形成し、画
素電極６０６１、６０６２を形成する。画素電極は、透
過型液晶表示装置とする場合には透明導電膜を用いれば
良く、反射型の液晶表示装置とする場合には金属膜を用
いれば良い。本実施例では透過型の液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。（図２８）
膜６０６０を１．０〜１．５μｍの厚さに形成する。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を
使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して
形成した。そして、第２の層間絶縁膜６０６０にドレイ
ン配線６０５８に達するコンタクトホールを形成し、画
素電極６０６１、６０６２を形成する。画素電極は、透
過型液晶表示装置とする場合には透明導電膜を用いれば
良く、反射型の液晶表示装置とする場合には金属膜を用
いれば良い。本実施例では透過型の液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。（図２８）
【０１５１】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、
第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル
型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成した。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、
第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル
型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成した。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
【０１５２】駆動回路のｐチャネル型ＴＦＴ６１０１に
は、島状半導体層６００４にチャネル形成領域６１０
６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域
６１０８ａ，６１０８ｂを有している。第１のｎチャネ
ル型ＴＦＴ６１０２には、島状半導体層６００５にチャ
ネル形成領域６１０９、ゲート電極６０２９と重なるＬ
ＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬov
と記す）、ソース領域６１１１、ドレイン領域６１１２
を有している。このＬov領域のチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍと
した。第２のｎチャネル型ＴＦＴ６１０３には、島状半
導体層６００６にチャネル形成領域６１１３、ＬＤＤ領
域６１１４，６１１５、ソース領域６１１６、ドレイン
領域６１１７を有している。このＬＤＤ領域はＬov領域
とゲート電極６０３０と重ならないＬＤＤ領域（以降、
このようなＬＤＤ領域をＬoffと記す）とが形成され、
このＬoff領域のチャネル長方向の長さは０．３〜２．
０μｍ、好ましくは０．５〜１．５μｍである。画素Ｔ
ＦＴ６１０４には、島状半導体層６００７にチャネル形
成領域６１１８、６１１９、Ｌoff領域６１２０〜６１
２３、ソースまたはドレイン領域６１２４〜６１２６を
有している。Ｌoff領域のチャネル長方向の長さは０．
５〜３．０μｍ、好ましくは１．５〜２．５μｍであ
る。さらに、容量配線６０３２、６０４９と、ゲート絶
縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４
のドレイン領域６１２６に接続し、ｎ型を付与する不純
物元素が添加された半導体層６１２７とから保持容量６
１０５が形成されている。図２８では画素ＴＦＴ６１０
４をダブルゲート構造としたが、シングルゲート構造で
も良いし、複数のゲート電極を設けたマルチゲート構造
としても差し支えない。
は、島状半導体層６００４にチャネル形成領域６１０
６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域
６１０８ａ，６１０８ｂを有している。第１のｎチャネ
ル型ＴＦＴ６１０２には、島状半導体層６００５にチャ
ネル形成領域６１０９、ゲート電極６０２９と重なるＬ
ＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬov
と記す）、ソース領域６１１１、ドレイン領域６１１２
を有している。このＬov領域のチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍと
した。第２のｎチャネル型ＴＦＴ６１０３には、島状半
導体層６００６にチャネル形成領域６１１３、ＬＤＤ領
域６１１４，６１１５、ソース領域６１１６、ドレイン
領域６１１７を有している。このＬＤＤ領域はＬov領域
とゲート電極６０３０と重ならないＬＤＤ領域（以降、
このようなＬＤＤ領域をＬoffと記す）とが形成され、
このＬoff領域のチャネル長方向の長さは０．３〜２．
０μｍ、好ましくは０．５〜１．５μｍである。画素Ｔ
ＦＴ６１０４には、島状半導体層６００７にチャネル形
成領域６１１８、６１１９、Ｌoff領域６１２０〜６１
２３、ソースまたはドレイン領域６１２４〜６１２６を
有している。Ｌoff領域のチャネル長方向の長さは０．
５〜３．０μｍ、好ましくは１．５〜２．５μｍであ
る。さらに、容量配線６０３２、６０４９と、ゲート絶
縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４
のドレイン領域６１２６に接続し、ｎ型を付与する不純
物元素が添加された半導体層６１２７とから保持容量６
１０５が形成されている。図２８では画素ＴＦＴ６１０
４をダブルゲート構造としたが、シングルゲート構造で
も良いし、複数のゲート電極を設けたマルチゲート構造
としても差し支えない。
【０１５３】以上の様に本実施例では、画素ＴＦＴおよ
び駆動回路が要求する仕様に応じて各回路を構成するＴ
ＦＴの構造を最適化し、半導体装置の動作性能と信頼性
を向上させることを可能とすることができる。さらにゲ
ート電極を耐熱性を有する導電性材料で形成することに
よりＬＤＤ領域やソース領域およびドレイン領域の活性
化を容易とし、ゲート配線低抵抗材料で形成することに
より、配線抵抗を十分低減できる。従って、画素部（画
面サイズ）が４インチクラス以上の表示装置にも適用す
ることができる。
び駆動回路が要求する仕様に応じて各回路を構成するＴ
ＦＴの構造を最適化し、半導体装置の動作性能と信頼性
を向上させることを可能とすることができる。さらにゲ
ート電極を耐熱性を有する導電性材料で形成することに
よりＬＤＤ領域やソース領域およびドレイン領域の活性
化を容易とし、ゲート配線低抵抗材料で形成することに
より、配線抵抗を十分低減できる。従って、画素部（画
面サイズ）が４インチクラス以上の表示装置にも適用す
ることができる。
【０１５４】（実施例５）
【０１５５】上述の本発明の液晶表示装置は、図２９に
示すような３板式のプロジェクタに用いることができ
る。
示すような３板式のプロジェクタに用いることができ
る。
【０１５６】図２９において、２４０１は白色光源、２
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本発明の液晶表示装置、および２４１１は投影レンズで
ある。
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本発明の液晶表示装置、および２４１１は投影レンズで
ある。
【０１５７】（実施例６）
【０１５８】また、上述の本発明の液晶表示装置は、図
３０に示すような３板式のプロジェクタに用いることも
できる。
３０に示すような３板式のプロジェクタに用いることも
できる。
【０１５９】図３０において、２５０１は白色光源、２
５０２ならびに２５０３はダイクロイックミラー、２５
０４〜２５０６は全反射ミラー、２５０７〜２５０９は
本発明の液晶表示装置、および２５１０はダイクロイッ
クプリズム、および２５１１は投影レンズである。
５０２ならびに２５０３はダイクロイックミラー、２５
０４〜２５０６は全反射ミラー、２５０７〜２５０９は
本発明の液晶表示装置、および２５１０はダイクロイッ
クプリズム、および２５１１は投影レンズである。
【０１６０】（実施例７）
【０１６１】また、上述の本発明の液晶表示装置は、図
３１に示すような単板式のプロジェクタに用いることも
できる。
３１に示すような単板式のプロジェクタに用いることも
できる。
【０１６２】図３１において、２６０１はランプとリフ
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本発
明の液晶表示装置である。２６０７は集光レンズ、２６
０８は投射レンズ、２６０９はスクリーンである。
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本発
明の液晶表示装置である。２６０７は集光レンズ、２６
０８は投射レンズ、２６０９はスクリーンである。
【０１６３】（実施例８）
【０１６４】上記実施例５〜７のプロジェクターは、そ
の投影方法によってリアプロジェクターとフロントプロ
ジェクターとがある。
の投影方法によってリアプロジェクターとフロントプロ
ジェクターとがある。
【０１６５】図３２（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、本発明の液晶表示装置１００
０２、光源１０００３、光学系１０００４、スクリーン
１０００５で構成されている。なお、図３２（Ａ）に
は、液晶表示装置を１つ組み込んだフロントプロジェク
ターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、
Ｂの光にそれぞれ対応させる）組み込んことによって、
より高解像度・高精細のフロント型プロジェクタを実現
することができる。
であり、本体１０００１、本発明の液晶表示装置１００
０２、光源１０００３、光学系１０００４、スクリーン
１０００５で構成されている。なお、図３２（Ａ）に
は、液晶表示装置を１つ組み込んだフロントプロジェク
ターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、
Ｂの光にそれぞれ対応させる）組み込んことによって、
より高解像度・高精細のフロント型プロジェクタを実現
することができる。
【０１６６】図３２（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７は液晶表示装置であ
り、１０００８は光源であり、１０００９はリフレクタ
ー、１００１０はスクリーンである。なお、図３２
（Ｂ）には、アクティブマトリクス型半導体表示装置を
３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込ん
だリア型プロジェクタが示されている。
り、１０００６は本体、１０００７は液晶表示装置であ
り、１０００８は光源であり、１０００９はリフレクタ
ー、１００１０はスクリーンである。なお、図３２
（Ｂ）には、アクティブマトリクス型半導体表示装置を
３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込ん
だリア型プロジェクタが示されている。
【０１６７】（実施例９）
【０１６８】本実施例では、本発明のアクティブマトリ
クス型表示装置をゴーグル型ディスプレイに用いた例を
示す。
クス型表示装置をゴーグル型ディスプレイに用いた例を
示す。
【０１６９】図３３を参照する。２８０１はゴーグル型
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本発明のアクティブマトリクス型表示装置であ
り、２８０３−Ｒならびに２８０３−ＬはＬＥＤバック
ライトであり、２８０４−Ｒならびに２８０４−Ｌは光
学素子である。
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本発明のアクティブマトリクス型表示装置であ
り、２８０３−Ｒならびに２８０３−ＬはＬＥＤバック
ライトであり、２８０４−Ｒならびに２８０４−Ｌは光
学素子である。
【０１７０】（実施例１０）本発明のアクティブマトリ
クス型表示装置を表示媒体として組み込んだ電子機器を
例に挙げる。
クス型表示装置を表示媒体として組み込んだ電子機器を
例に挙げる。
【０１７１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図３４に示す。
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図３４に示す。
【０１７２】図３４（Ａ）はパーソナルコンピュータで
あり、本体１１００１、画像入力部１１００２、本発明
のアクティブマトリクス型表示装置１１００３、キーボ
ード１１００４で構成される。
あり、本体１１００１、画像入力部１１００２、本発明
のアクティブマトリクス型表示装置１１００３、キーボ
ード１１００４で構成される。
【０１７３】図３４（Ｂ）はビデオカメラであり、本体
１２００１、本発明のアクティブマトリクス型表示装置
１２００２、音声入力部１２００３、操作スイッチ１２
００４、バッテリー１２００５、受像部１２００６で構
成される。
１２００１、本発明のアクティブマトリクス型表示装置
１２００２、音声入力部１２００３、操作スイッチ１２
００４、バッテリー１２００５、受像部１２００６で構
成される。
【０１７４】図３４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体１３００１、カメラ
部１３００２、受像部１３００３、操作スイッチ１３０
０４、本発明のアクティブマトリクス型表示装置１３０
０５で構成される。
ービルコンピュータ）であり、本体１３００１、カメラ
部１３００２、受像部１３００３、操作スイッチ１３０
０４、本発明のアクティブマトリクス型表示装置１３０
０５で構成される。
【０１７５】図３４（Ｄ）はデジタルカメラであり、本
体１４００１、本発明のアクティブマトリクス型表示装
置１４００２、接眼部１４００３、操作スイッチ１４０
０４、受像部（図示しない）で構成される。
体１４００１、本発明のアクティブマトリクス型表示装
置１４００２、接眼部１４００３、操作スイッチ１４０
０４、受像部（図示しない）で構成される。
【０１７６】図３４（Ｅ）は携帯書籍（電子書籍）であ
り、本体１５００１、本発明のアクティブマトリクス型
表示装置１５００２、１５００３、記憶媒体１５００
４、操作スイッチ１５００５、アンテナ１５００６で構
成される。
り、本体１５００１、本発明のアクティブマトリクス型
表示装置１５００２、１５００３、記憶媒体１５００
４、操作スイッチ１５００５、アンテナ１５００６で構
成される。
【０１７７】図３４（Ｆ）は映像やプログラムを記録し
た記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤ
ーであり、本体１６００１、アクティブマトリクス型表
示装置１６００２、スピーカ部１６００３、記録媒体１
６００４、操作スイッチ１６００５で構成される。な
お、この装置は記録媒体としてＤＶＤ（ＤｉｇｔａｌＶ
ｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞
や映画鑑賞やゲームやインターネットを行うことができ
る。
た記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤ
ーであり、本体１６００１、アクティブマトリクス型表
示装置１６００２、スピーカ部１６００３、記録媒体１
６００４、操作スイッチ１６００５で構成される。な
お、この装置は記録媒体としてＤＶＤ（ＤｉｇｔａｌＶ
ｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞
や映画鑑賞やゲームやインターネットを行うことができ
る。
【０１７８】以上の様に、本発明の液晶表示装置の適用
範囲は極めて広く、あらゆる分野の電子機器に適用する
ことが可能である。
範囲は極めて広く、あらゆる分野の電子機器に適用する
ことが可能である。
【０１７９】（実施例１１）
【０１８０】上述の本発明の液晶表示装置にはＴＮ液晶
以外にも様々な液晶を用いることが可能である。例え
ば、1998, SID, "Characteristics and Driving Scheme
of Polymer-Stabilized Monostable FLCD Exhibiting
Fast Response Time and HighContrast Ratio with Gra
y-Scale Capability" by H. Furue et al.や、1997, SI
D DIGEST, 841, "A Full-Color Thresholdless Antifer
roelectric LCD Exhibiting Wide Viewing Angle with
Fast Response Time" by T. Yoshida et al.や、1996,
J. Mater. Chem. 6(4), 671-673, "Thresholdless anti
ferroelectricity in liquid crystals and its applic
ation to displays" by S. Inui et al.や、米国特許第
5594569 号に開示された液晶を用いることが可能であ
る。
以外にも様々な液晶を用いることが可能である。例え
ば、1998, SID, "Characteristics and Driving Scheme
of Polymer-Stabilized Monostable FLCD Exhibiting
Fast Response Time and HighContrast Ratio with Gra
y-Scale Capability" by H. Furue et al.や、1997, SI
D DIGEST, 841, "A Full-Color Thresholdless Antifer
roelectric LCD Exhibiting Wide Viewing Angle with
Fast Response Time" by T. Yoshida et al.や、1996,
J. Mater. Chem. 6(4), 671-673, "Thresholdless anti
ferroelectricity in liquid crystals and its applic
ation to displays" by S. Inui et al.や、米国特許第
5594569 号に開示された液晶を用いることが可能であ
る。
【０１８１】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、いわゆるＶ字型の電気光学応答特性を示すものが
あり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μ
ｍ〜２μｍ）のものも見出されている。
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、いわゆるＶ字型の電気光学応答特性を示すものが
あり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μ
ｍ〜２μｍ）のものも見出されている。
【０１８２】ここで、いわゆるＶ字型の電気光学応答を
示す無しきい値反強誘電性混合液晶の印加電圧に対する
光透過率の特性を示す例を図３５に示す。図３５に示す
グラフの縦軸は透過率（任意単位）、横軸は印加電圧で
ある。なお、液晶表示装置の入射側の偏光板の透過軸
は、液晶表示装置のラビング方向にほぼ一致する無しき
い値反強誘電性混合液晶のスメクティック層の法線方向
とほぼ平行に設定されている。また、出射側の偏光板の
透過軸は、入射側の偏光板の透過軸に対してほぼ直角
（クロスニコル）に設定されている。
示す無しきい値反強誘電性混合液晶の印加電圧に対する
光透過率の特性を示す例を図３５に示す。図３５に示す
グラフの縦軸は透過率（任意単位）、横軸は印加電圧で
ある。なお、液晶表示装置の入射側の偏光板の透過軸
は、液晶表示装置のラビング方向にほぼ一致する無しき
い値反強誘電性混合液晶のスメクティック層の法線方向
とほぼ平行に設定されている。また、出射側の偏光板の
透過軸は、入射側の偏光板の透過軸に対してほぼ直角
（クロスニコル）に設定されている。
【０１８３】図３５に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。
【０１８４】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶をデジタルドライバを有する液晶表
示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を
下げることができるので、Ｄ／Ａ変換回路の動作電源電
圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力
化および高信頼性が実現できる。
反強誘電性混合液晶をデジタルドライバを有する液晶表
示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を
下げることができるので、Ｄ／Ａ変換回路の動作電源電
圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力
化および高信頼性が実現できる。
【０１８５】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。
【０１８６】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。
【０１８７】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。
【０１８８】なお、図３５に示すような電気光学特性を
有する液晶であれば、いかなるものも本発明の液晶表示
装置の表示媒体として用いることができる。
有する液晶であれば、いかなるものも本発明の液晶表示
装置の表示媒体として用いることができる。
【０１８９】（実施例１２）
【０１９０】本実施例では、本発明のアクティブマトリ
クス型表示装置の実施例としてＥＬ（エレクトロルミネ
ッセンス）表示装置を説明する。
クス型表示装置の実施例としてＥＬ（エレクトロルミネ
ッセンス）表示装置を説明する。
【０１９１】図３６（Ａ）は本実施例のＥＬ表示装置の
上面図である。図３６（Ａ）において、２４０１０は基
板、２４０１１は画素部、２４０１２はソース側駆動回
路、２４０１３はゲート側駆動回路であり、それぞれの
駆動回路は配線２４０１４〜２４０１６を経てＦＰＣ２
４０１７に至り、外部機器へと接続される。
上面図である。図３６（Ａ）において、２４０１０は基
板、２４０１１は画素部、２４０１２はソース側駆動回
路、２４０１３はゲート側駆動回路であり、それぞれの
駆動回路は配線２４０１４〜２４０１６を経てＦＰＣ２
４０１７に至り、外部機器へと接続される。
【０１９２】図３６（Ｂ）は本実施例のＥＬ表示装置の
断面構造である。このとき、少なくとも画素部、好まし
くは駆動回路及び画素部を囲むようにしてカバー材２６
０００、シール材２７０００、密封材（第２のシール
材）２７００１が設けられている。
断面構造である。このとき、少なくとも画素部、好まし
くは駆動回路及び画素部を囲むようにしてカバー材２６
０００、シール材２７０００、密封材（第２のシール
材）２７００１が設けられている。
【０１９３】また、基板２４０１０、下地膜２４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）２４０２２及び画素部用ＴＦＴ２
４０２３（但し、ここではＥＬ素子への電流を制御する
ＴＦＴだけ図示している。）が形成されている。
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）２４０２２及び画素部用ＴＦＴ２
４０２３（但し、ここではＥＬ素子への電流を制御する
ＴＦＴだけ図示している。）が形成されている。
【０１９４】駆動回路用ＴＦＴ２４０２２、画素部用Ｔ
ＦＴ２４０２３が完成したら、樹脂材料でなる層間絶縁
膜（平坦化膜）２４０２６の上に画素部用ＴＦＴ２４０
２３のドレインと電気的に接続する透明導電膜でなる画
素電極２４０２７を形成する。透明導電膜としては、酸
化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれ
る）または酸化インジウムと酸化亜鉛との化合物を用い
ることができる。そして、画素電極２４０２７を形成し
たら、絶縁膜２４０２８を形成し、画素電極２４０２７
上に開口部を形成する。
ＦＴ２４０２３が完成したら、樹脂材料でなる層間絶縁
膜（平坦化膜）２４０２６の上に画素部用ＴＦＴ２４０
２３のドレインと電気的に接続する透明導電膜でなる画
素電極２４０２７を形成する。透明導電膜としては、酸
化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれ
る）または酸化インジウムと酸化亜鉛との化合物を用い
ることができる。そして、画素電極２４０２７を形成し
たら、絶縁膜２４０２８を形成し、画素電極２４０２７
上に開口部を形成する。
【０１９５】次に、ＥＬ層２４０２９を形成する。ＥＬ
層２４０２９は公知のＥＬ材料（正孔注入層、正孔輸送
層、発光層、電子輸送層または電子注入層）を自由に組
み合わせて積層構造または単層構造とすれば良い。どの
ような構造とするかは公知の技術を用いれば良い。ま
た、ＥＬ材料には低分子系材料と高分子系（ポリマー
系）材料がある。低分子系材料を用いる場合は蒸着法を
用いるが、高分子系材料を用いる場合には、スピンコー
ト法、印刷法またはインクジェット法等の簡易な方法を
用いることが可能である。
層２４０２９は公知のＥＬ材料（正孔注入層、正孔輸送
層、発光層、電子輸送層または電子注入層）を自由に組
み合わせて積層構造または単層構造とすれば良い。どの
ような構造とするかは公知の技術を用いれば良い。ま
た、ＥＬ材料には低分子系材料と高分子系（ポリマー
系）材料がある。低分子系材料を用いる場合は蒸着法を
用いるが、高分子系材料を用いる場合には、スピンコー
ト法、印刷法またはインクジェット法等の簡易な方法を
用いることが可能である。
【０１９６】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。
【０１９７】ＥＬ層２４０２９を形成したら、その上に
陰極２４０３０を形成する。陰極２４０３０とＥＬ層２
４０２９の界面に存在する水分や酸素は極力排除してお
くことが望ましい。従って、真空中でＥＬ層２４０２９
と陰極２４０３０を連続成膜するか、ＥＬ層２４０２９
を不活性雰囲気で形成し、大気解放しないで陰極２４０
３０を形成するといった工夫が必要である。本実施例で
はマルチチャンバー方式（クラスターツール方式）の成
膜装置を用いることで上述のような成膜を可能とする。
陰極２４０３０を形成する。陰極２４０３０とＥＬ層２
４０２９の界面に存在する水分や酸素は極力排除してお
くことが望ましい。従って、真空中でＥＬ層２４０２９
と陰極２４０３０を連続成膜するか、ＥＬ層２４０２９
を不活性雰囲気で形成し、大気解放しないで陰極２４０
３０を形成するといった工夫が必要である。本実施例で
はマルチチャンバー方式（クラスターツール方式）の成
膜装置を用いることで上述のような成膜を可能とする。
【０１９８】なお、本実施例では陰極２４０３０とし
て、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウ
ム）膜の積層構造を用いる。具体的にはＥＬ層２４０２
９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜
を形成し、その上に３００ｎｍ厚のアルミニウム膜を形
成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用
いても良い。そして陰極２４０３０は２４０３１で示さ
れる領域において配線２４０１６に接続される。配線２
４０１６は陰極２４０３０に所定の電圧を与えるための
電源供給線であり、導電性ペースト材料２４０３２を介
してＦＰＣ２４０１７に接続される。
て、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウ
ム）膜の積層構造を用いる。具体的にはＥＬ層２４０２
９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜
を形成し、その上に３００ｎｍ厚のアルミニウム膜を形
成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用
いても良い。そして陰極２４０３０は２４０３１で示さ
れる領域において配線２４０１６に接続される。配線２
４０１６は陰極２４０３０に所定の電圧を与えるための
電源供給線であり、導電性ペースト材料２４０３２を介
してＦＰＣ２４０１７に接続される。
【０１９９】２４０３１に示された領域において陰極２
４０３０と配線２４０１６とを電気的に接続するため
に、層間絶縁膜２４０２６及び絶縁膜２４０２８にコン
タクトホールを形成する必要がある。これらは層間絶縁
膜２４０２６のエッチング時（画素電極用コンタクトホ
ールの形成時）や絶縁膜２４０２８のエッチング時（Ｅ
Ｌ層形成前の開口部の形成時）に形成しておけば良い。
また、絶縁膜２４０２８をエッチングする際に、層間絶
縁膜２４０２６まで一括でエッチングしても良い。この
場合、層間絶縁膜２４０２６と絶縁膜２４０２８が同じ
樹脂材料であれば、コンタクトホールの形状を良好なも
のとすることができる。
４０３０と配線２４０１６とを電気的に接続するため
に、層間絶縁膜２４０２６及び絶縁膜２４０２８にコン
タクトホールを形成する必要がある。これらは層間絶縁
膜２４０２６のエッチング時（画素電極用コンタクトホ
ールの形成時）や絶縁膜２４０２８のエッチング時（Ｅ
Ｌ層形成前の開口部の形成時）に形成しておけば良い。
また、絶縁膜２４０２８をエッチングする際に、層間絶
縁膜２４０２６まで一括でエッチングしても良い。この
場合、層間絶縁膜２４０２６と絶縁膜２４０２８が同じ
樹脂材料であれば、コンタクトホールの形状を良好なも
のとすることができる。
【０２００】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜２６００３、充填材２６
００４、カバー材２６０００が形成される。
を覆って、パッシベーション膜２６００３、充填材２６
００４、カバー材２６０００が形成される。
【０２０１】さらに、ＥＬ素子部を囲むようにして、カ
バー材２６０００と基板２４０１０の内側にシール材２
７０００が設けられ、さらにシール材２７０００の外側
には密封材（第２のシール材）２７００１が形成され
る。
バー材２６０００と基板２４０１０の内側にシール材２
７０００が設けられ、さらにシール材２７０００の外側
には密封材（第２のシール材）２７００１が形成され
る。
【０２０２】このとき、この充填材２６００４は、カバ
ー材２６０００を接着するための接着剤としても機能す
る。充填材２６００４としては、ＰＶＣ（ポリビニルク
ロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニル
アセテート）を用いることができる。この充填材２６０
０４の内部に乾燥剤を設けておくと、吸湿効果を保持で
きるので好ましい。
ー材２６０００を接着するための接着剤としても機能す
る。充填材２６００４としては、ＰＶＣ（ポリビニルク
ロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニル
アセテート）を用いることができる。この充填材２６０
０４の内部に乾燥剤を設けておくと、吸湿効果を保持で
きるので好ましい。
【０２０３】また、充填材２６００４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。
【０２０４】スペーサーを設けた場合、パッシベーショ
ン膜２６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。
ン膜２６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。
【０２０５】また、カバー材２６０００としては、ガラ
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材２
６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材２
６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２０６】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材２６０００が透光性を有す
る必要がある。
方向）によっては、カバー材２６０００が透光性を有す
る必要がある。
【０２０７】また、配線２４０１６はシール材２７００
０および密封材２７００１と基板２４０１０との隙間を
通ってＦＰＣ２４０１７に電気的に接続される。なお、
ここでは配線２４０１６について説明したが、他の配線
２４０１４、２４０１５も同様にしてシール材２７００
０および密封材２７００１の下を通ってＦＰＣ２４０１
７に電気的に接続される。
０および密封材２７００１と基板２４０１０との隙間を
通ってＦＰＣ２４０１７に電気的に接続される。なお、
ここでは配線２４０１６について説明したが、他の配線
２４０１４、２４０１５も同様にしてシール材２７００
０および密封材２７００１の下を通ってＦＰＣ２４０１
７に電気的に接続される。
【０２０８】（実施例１３）本実施例では、実施例１２
とは異なる形態のＥＬ表示装置を作製した例について、
図３７（Ａ）、３７（Ｂ）を用いて説明する。図３６
（Ａ）、３６（Ｂ）と同じ番号のものは同じ部分を指し
ているので説明は省略する。
とは異なる形態のＥＬ表示装置を作製した例について、
図３７（Ａ）、３７（Ｂ）を用いて説明する。図３６
（Ａ）、３６（Ｂ）と同じ番号のものは同じ部分を指し
ているので説明は省略する。
【０２０９】図３７（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図３７（Ａ）をＡ-Ａ'で切断した断面図
を図３７（Ｂ）に示す。
上面図であり、図３７（Ａ）をＡ-Ａ'で切断した断面図
を図３７（Ｂ）に示す。
【０２１０】実施例１２に従って、ＥＬ素子の表面を覆
ってパッシベーション膜２６００３までを形成する。
ってパッシベーション膜２６００３までを形成する。
【０２１１】さらに、EL素子を覆うようにして充填材２
６００４を設ける。この充填材２６００４は、カバー材
２６０００を接着するための接着剤としても機能する。
充填材２６００４としては、ＰＶＣ（ポリビニルクロラ
イド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリ
ビニルブチラル）またはＥＶＡ（エチレンビニルアセテ
ート）を用いることができる。この充填材２６００４の
内部に乾燥剤を設けておくと、吸湿効果を保持できるの
で好ましい。
６００４を設ける。この充填材２６００４は、カバー材
２６０００を接着するための接着剤としても機能する。
充填材２６００４としては、ＰＶＣ（ポリビニルクロラ
イド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリ
ビニルブチラル）またはＥＶＡ（エチレンビニルアセテ
ート）を用いることができる。この充填材２６００４の
内部に乾燥剤を設けておくと、吸湿効果を保持できるの
で好ましい。
【０２１２】また、充填材２６００４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。
【０２１３】スペーサーを設けた場合、パッシベーショ
ン膜２６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。
ン膜２６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。
【０２１４】また、カバー材２６０００としては、ガラ
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材２
６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材２
６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２１５】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材２６０００が透光性を有す
る必要がある。
方向）によっては、カバー材２６０００が透光性を有す
る必要がある。
【０２１６】次に、充填材２６００４を用いてカバー材
２６０００を接着した後、充填材２６００４の側面（露
呈面）を覆うようにフレーム材２６００１を取り付け
る。フレーム材２６００１はシール材（接着剤として機
能する）２６００２によって接着される。このとき、シ
ール材２６００２としては、光硬化性樹脂を用いるのが
好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用
いても良い。なお、シール材２６００２はできるだけ水
分や酸素を透過しない材料であることが望ましい。ま
た、シール材２６００２の内部に乾燥剤を添加してあっ
ても良い。
２６０００を接着した後、充填材２６００４の側面（露
呈面）を覆うようにフレーム材２６００１を取り付け
る。フレーム材２６００１はシール材（接着剤として機
能する）２６００２によって接着される。このとき、シ
ール材２６００２としては、光硬化性樹脂を用いるのが
好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用
いても良い。なお、シール材２６００２はできるだけ水
分や酸素を透過しない材料であることが望ましい。ま
た、シール材２６００２の内部に乾燥剤を添加してあっ
ても良い。
【０２１７】また、配線２４０１６はシール材２６００
２と基板２４０１０との隙間を通ってＦＰＣ２４０１７
に電気的に接続される。なお、ここでは配線２４０１６
について説明したが、他の配線２４０１４、２４０１５
も同様にしてシール材２６００２の下を通ってＦＰＣ２
４０１７に電気的に接続される。
２と基板２４０１０との隙間を通ってＦＰＣ２４０１７
に電気的に接続される。なお、ここでは配線２４０１６
について説明したが、他の配線２４０１４、２４０１５
も同様にしてシール材２６００２の下を通ってＦＰＣ２
４０１７に電気的に接続される。
【０２１８】（実施例１４）本実形態では、ＥＬ表示パ
ネルにおける画素部のさらに詳細な断面構造を図３８
に、上面構造を図３９（Ａ）に、回路図を図３９（Ｂ）
に示す。図３８、図３９（Ａ）及び図３９（Ｂ）では共
通の符号を用いるので互いに参照すれば良い。
ネルにおける画素部のさらに詳細な断面構造を図３８
に、上面構造を図３９（Ａ）に、回路図を図３９（Ｂ）
に示す。図３８、図３９（Ａ）及び図３９（Ｂ）では共
通の符号を用いるので互いに参照すれば良い。
【０２１９】図３８において、基板２３００１上に設け
られたスイッチング用ＴＦＴ２３００２は実施例４のTF
T構造を用いてもよいし、公知のＴＦＴの構造を用いて
もよい。本実施例ではダブルゲート構造としているが、
構造及び作製プロセスに大きな違いはないので説明は省
略する。但し、ダブルゲート構造とすることで実質的に
二つのＴＦＴが直列された構造となり、オフ電流値を低
減することができるという利点がある。なお、本実施例
ではダブルゲート構造としているが、シングルゲート構
造でも構わないし、トリプルゲート構造やそれ以上のゲ
ート本数を持つマルチゲート構造でも構わない。
られたスイッチング用ＴＦＴ２３００２は実施例４のTF
T構造を用いてもよいし、公知のＴＦＴの構造を用いて
もよい。本実施例ではダブルゲート構造としているが、
構造及び作製プロセスに大きな違いはないので説明は省
略する。但し、ダブルゲート構造とすることで実質的に
二つのＴＦＴが直列された構造となり、オフ電流値を低
減することができるという利点がある。なお、本実施例
ではダブルゲート構造としているが、シングルゲート構
造でも構わないし、トリプルゲート構造やそれ以上のゲ
ート本数を持つマルチゲート構造でも構わない。
【０２２０】また、電流制御用ＴＦＴ２３００３はＮＴ
ＦＴを用いて形成される。このとき、スイッチング用Ｔ
ＦＴ２３００２のドレイン配線２３０３５は配線２３０
３６によって電流制御用ＴＦＴのゲート電極２３０３７
に電気的に接続されている。また、２３０３８で示され
る配線は、スイッチング用ＴＦＴ２３００２のゲート電
極２３０３９ａ、２３０３９ｂを電気的に接続するゲー
ト配線である。
ＦＴを用いて形成される。このとき、スイッチング用Ｔ
ＦＴ２３００２のドレイン配線２３０３５は配線２３０
３６によって電流制御用ＴＦＴのゲート電極２３０３７
に電気的に接続されている。また、２３０３８で示され
る配線は、スイッチング用ＴＦＴ２３００２のゲート電
極２３０３９ａ、２３０３９ｂを電気的に接続するゲー
ト配線である。
【０２２１】電流制御用ＴＦＴはＥＬ素子を流れる電流
量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴのド
レイン側に、ゲート絶縁膜を介してゲート電極に重なる
ようにＬＤＤ領域を設ける本発明の構造は極めて有効で
ある。
量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴのド
レイン側に、ゲート絶縁膜を介してゲート電極に重なる
ようにＬＤＤ領域を設ける本発明の構造は極めて有効で
ある。
【０２２２】また、本実施例では電流制御用ＴＦＴ２３
００３をシングルゲート構造で図示しているが、複数の
ＴＦＴを直列につなげたマルチゲート構造としても良
い。さらに、複数のＴＦＴを並列につなげて実質的にチ
ャネル形成領域を複数に分割し、熱の放射を高い効率で
行えるようにした構造としても良い。このような構造は
熱による劣化対策として有効である。
００３をシングルゲート構造で図示しているが、複数の
ＴＦＴを直列につなげたマルチゲート構造としても良
い。さらに、複数のＴＦＴを並列につなげて実質的にチ
ャネル形成領域を複数に分割し、熱の放射を高い効率で
行えるようにした構造としても良い。このような構造は
熱による劣化対策として有効である。
【０２２３】また、図３９（Ａ）に示すように、電流制
御用ＴＦＴ２３００３のゲート電極２３０３７となる配
線は２３００４で示される領域で、電流制御用ＴＦＴ２
３００３のドレイン配線２３０４０と絶縁膜を介して重
なる。このとき、２３００４で示される領域ではコンデ
ンサが形成される。このコンデンサ２３００４は電流制
御用ＴＦＴ２３００３のゲートにかかる電圧を保持する
ためのコンデンサとして機能する。なお、ドレイン配線
２３０４０は電流供給線（電源線）２３００６に接続さ
れ、常に一定の電圧が加えられている。
御用ＴＦＴ２３００３のゲート電極２３０３７となる配
線は２３００４で示される領域で、電流制御用ＴＦＴ２
３００３のドレイン配線２３０４０と絶縁膜を介して重
なる。このとき、２３００４で示される領域ではコンデ
ンサが形成される。このコンデンサ２３００４は電流制
御用ＴＦＴ２３００３のゲートにかかる電圧を保持する
ためのコンデンサとして機能する。なお、ドレイン配線
２３０４０は電流供給線（電源線）２３００６に接続さ
れ、常に一定の電圧が加えられている。
【０２２４】スイッチング用ＴＦＴ２３００２及び電流
制御用ＴＦＴ２３００３の上には第１パッシベーション
膜２３０４１が設けられ、その上に樹脂絶縁膜でなる平
坦化膜２３０４２が形成される。平坦化膜２３０４２を
用いてＴＦＴによる段差を平坦化することは非常に重要
である。後に形成されるＥＬ層は非常に薄いため、段差
が存在することによって発光不良を起こす場合がある。
従って、ＥＬ層をできるだけ平坦面に形成しうるように
画素電極を形成する前に平坦化しておくことが望まし
い。
制御用ＴＦＴ２３００３の上には第１パッシベーション
膜２３０４１が設けられ、その上に樹脂絶縁膜でなる平
坦化膜２３０４２が形成される。平坦化膜２３０４２を
用いてＴＦＴによる段差を平坦化することは非常に重要
である。後に形成されるＥＬ層は非常に薄いため、段差
が存在することによって発光不良を起こす場合がある。
従って、ＥＬ層をできるだけ平坦面に形成しうるように
画素電極を形成する前に平坦化しておくことが望まし
い。
【０２２５】また、２３０４３は反射性の高い導電膜で
なる画素電極（ＥＬ素子の陰極）であり、電流制御用Ｔ
ＦＴ２３００３のドレインに電気的に接続される。画素
電極２３０４３としてはアルミニウム合金膜、銅合金膜
または銀合金膜など低抵抗な導電膜またはそれらの積層
膜を用いることが好ましい。勿論、他の導電膜との積層
構造としても良い。
なる画素電極（ＥＬ素子の陰極）であり、電流制御用Ｔ
ＦＴ２３００３のドレインに電気的に接続される。画素
電極２３０４３としてはアルミニウム合金膜、銅合金膜
または銀合金膜など低抵抗な導電膜またはそれらの積層
膜を用いることが好ましい。勿論、他の導電膜との積層
構造としても良い。
【０２２６】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク２３０４４a、２３０４４bにより形成された
溝（画素に相当する）の中に発光層２３０４５が形成さ
れる。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。
れたバンク２３０４４a、２３０４４bにより形成された
溝（画素に相当する）の中に発光層２３０４５が形成さ
れる。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。
【０２２７】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。
【０２２８】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２２９】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。
【０２３０】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。
【０２３１】本実施例では発光層２３０４５の上にＰＥ
ＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層２３０４６を設けた積層構造のＥ
Ｌ層としている。そして、正孔注入層２３０４６の上に
は透明導電膜でなる陽極２３０４７が設けられる。本実
施例の場合、発光層２３０４５で生成された光は上面側
に向かって（ＴＦＴの上方に向かって）放射されるた
め、陽極は透光性でなければならない。透明導電膜とし
ては酸化インジウムと酸化スズとの化合物や酸化インジ
ウムと酸化亜鉛との化合物を用いることができるが、耐
熱性の低い発光層や正孔注入層を形成した後で形成する
ため、可能な限り低温で成膜できるものが好ましい。
ＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層２３０４６を設けた積層構造のＥ
Ｌ層としている。そして、正孔注入層２３０４６の上に
は透明導電膜でなる陽極２３０４７が設けられる。本実
施例の場合、発光層２３０４５で生成された光は上面側
に向かって（ＴＦＴの上方に向かって）放射されるた
め、陽極は透光性でなければならない。透明導電膜とし
ては酸化インジウムと酸化スズとの化合物や酸化インジ
ウムと酸化亜鉛との化合物を用いることができるが、耐
熱性の低い発光層や正孔注入層を形成した後で形成する
ため、可能な限り低温で成膜できるものが好ましい。
【０２３２】陽極２３０４７まで形成された時点でＥＬ
素子２３００５が完成する。なお、ここでいうＥＬ素子
２３００５は、画素電極（陰極）２３０４３、発光層２
３０４５、正孔注入層２３０４６及び陽極２３０４７で
形成されたコンデンサを指す。図３９（Ａ）に示すよう
に画素電極２３０４３は画素の面積にほぼ一致するた
め、画素全体がＥＬ素子として機能する。従って、発光
の利用効率が非常に高く、明るい画像表示が可能とな
る。
素子２３００５が完成する。なお、ここでいうＥＬ素子
２３００５は、画素電極（陰極）２３０４３、発光層２
３０４５、正孔注入層２３０４６及び陽極２３０４７で
形成されたコンデンサを指す。図３９（Ａ）に示すよう
に画素電極２３０４３は画素の面積にほぼ一致するた
め、画素全体がＥＬ素子として機能する。従って、発光
の利用効率が非常に高く、明るい画像表示が可能とな
る。
【０２３３】ところで、本実施例では、陽極２３０４７
の上にさらに第２パッシベーション膜２３０４８を設け
ている。第２パッシベーション膜２３０４８としては窒
化珪素膜または窒化酸化珪素膜が好ましい。この目的
は、外部とＥＬ素子とを遮断することであり、有機ＥＬ
材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料から
の脱ガスを抑える意味との両方を併せ持つ。これにより
ＥＬ表示装置の信頼性が高められる。
の上にさらに第２パッシベーション膜２３０４８を設け
ている。第２パッシベーション膜２３０４８としては窒
化珪素膜または窒化酸化珪素膜が好ましい。この目的
は、外部とＥＬ素子とを遮断することであり、有機ＥＬ
材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料から
の脱ガスを抑える意味との両方を併せ持つ。これにより
ＥＬ表示装置の信頼性が高められる。
【０２３４】以上のように本実施例のＥＬ表示パネルは
図３８のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
図３８のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
【０２３５】（実施例１５）本実施例では、実施例１４
に示した画素部において、ＥＬ素子２３００５の構造を
反転させた構造について説明する。説明には図４０を用
いる。なお、図３８の構造と異なる点はＥＬ素子の部分
と電流制御用ＴＦＴだけであるので、その他の説明は省
略することとする。
に示した画素部において、ＥＬ素子２３００５の構造を
反転させた構造について説明する。説明には図４０を用
いる。なお、図３８の構造と異なる点はＥＬ素子の部分
と電流制御用ＴＦＴだけであるので、その他の説明は省
略することとする。
【０２３６】図４０において、電流制御用ＴＦＴ２３１
０３はＰＴＦＴを用いて形成される。
０３はＰＴＦＴを用いて形成される。
【０２３７】本実施例では、画素電極（陽極）２３０５
０として透明導電膜を用いる。具体的には酸化インジウ
ムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、
酸化インジウムと酸化スズとの化合物でなる導電膜を用
いても良い。
０として透明導電膜を用いる。具体的には酸化インジウ
ムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、
酸化インジウムと酸化スズとの化合物でなる導電膜を用
いても良い。
【０２３８】そして、絶縁膜でなるバンク２３０５１
ａ、２３０５１ｂが形成された後、溶液塗布によりポリ
ビニルカルバゾールでなる発光層２３０５２が形成され
る。その上にはカリウムアセチルアセトネートでなる電
子注入層２３０５３、アルミニウム合金でなる陰極２３
０５４が形成される。この場合、陰極２３０５４がパッ
シベーション膜としても機能する。こうしてＥＬ素子２
３１０１が形成される。
ａ、２３０５１ｂが形成された後、溶液塗布によりポリ
ビニルカルバゾールでなる発光層２３０５２が形成され
る。その上にはカリウムアセチルアセトネートでなる電
子注入層２３０５３、アルミニウム合金でなる陰極２３
０５４が形成される。この場合、陰極２３０５４がパッ
シベーション膜としても機能する。こうしてＥＬ素子２
３１０１が形成される。
【０２３９】本実施例の場合、発光層２３０５２で発生
した光は、矢印で示されるようにＴＦＴが形成された基
板の方に向かって放射される。
した光は、矢印で示されるようにＴＦＴが形成された基
板の方に向かって放射される。
【０２４０】（実施例１６）本実施例では、図３９
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図４１（Ａ）〜（Ｃ）に示す。なお、本実
施例において、２３２０１はスイッチング用ＴＦＴ２３
２０２のソース配線、２３２０３はスイッチング用ＴＦ
Ｔ２３２０２のゲート配線、２３２０４は電流制御用Ｔ
ＦＴ、２３２０５はコンデンサ、２３２０６、２３２０
８は電流供給線、２３２０７はＥＬ素子とする。
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図４１（Ａ）〜（Ｃ）に示す。なお、本実
施例において、２３２０１はスイッチング用ＴＦＴ２３
２０２のソース配線、２３２０３はスイッチング用ＴＦ
Ｔ２３２０２のゲート配線、２３２０４は電流制御用Ｔ
ＦＴ、２３２０５はコンデンサ、２３２０６、２３２０
８は電流供給線、２３２０７はＥＬ素子とする。
【０２４１】図４１（Ａ）は、二つの画素間で電流供給
線２３２０６を共通とした場合の例である。即ち、二つ
の画素が電流供給線２３２０６を中心に線対称となるよ
うに形成されている点に特徴がある。この場合、電源供
給線の本数を減らすことができるため、画素部をさらに
高精細化することができる。
線２３２０６を共通とした場合の例である。即ち、二つ
の画素が電流供給線２３２０６を中心に線対称となるよ
うに形成されている点に特徴がある。この場合、電源供
給線の本数を減らすことができるため、画素部をさらに
高精細化することができる。
【０２４２】また、図４１（Ｂ）は、電流供給線２３２
０８をゲート配線２３２０３と平行に設けた場合の例で
ある。なお、図４１（Ｂ）では電流供給線２３２０８と
ゲート配線２３２０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもでき
る。この場合、電源供給線２３２０８とゲート配線２３
２０３とで専有面積を共有させることができるため、画
素部をさらに高精細化することができる。
０８をゲート配線２３２０３と平行に設けた場合の例で
ある。なお、図４１（Ｂ）では電流供給線２３２０８と
ゲート配線２３２０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもでき
る。この場合、電源供給線２３２０８とゲート配線２３
２０３とで専有面積を共有させることができるため、画
素部をさらに高精細化することができる。
【０２４３】また、図４１（Ｃ）は、図４１（Ｂ）の構
造と同様に電流供給線２３２０８をゲート配線２３２０
３と平行に設け、さらに、二つの画素を電流供給線２３
２０８を中心に線対称となるように形成する点に特徴が
ある。また、電流供給線２３２０８をゲート配線２３２
０３のいずれか一方と重なるように設けることも有効で
ある。この場合、電源供給線の本数を減らすことができ
るため、画素部をさらに高精細化することができる。
造と同様に電流供給線２３２０８をゲート配線２３２０
３と平行に設け、さらに、二つの画素を電流供給線２３
２０８を中心に線対称となるように形成する点に特徴が
ある。また、電流供給線２３２０８をゲート配線２３２
０３のいずれか一方と重なるように設けることも有効で
ある。この場合、電源供給線の本数を減らすことができ
るため、画素部をさらに高精細化することができる。
【０２４４】（実施例１７）実施例１６に示した図３９
（Ａ）、３９（Ｂ）では電流制御用ＴＦＴ２３００３の
ゲートにかかる電圧を保持するためにコンデンサ２３０
０４を設ける構造としているが、コンデンサ２３００４
を省略することも可能である。実施例１１の場合、電流
制御用ＴＦＴ２３００３として、ゲート絶縁膜を介して
ゲート電極に重なるように設けられたＬＤＤ領域を有し
ているＴＦＴを用いている。この重なり合った領域には
一般的にゲート容量と呼ばれる寄生容量が形成される
が、本実施例ではこの寄生容量をコンデンサ２３００４
の代わりとして積極的に用いる点に特徴がある。
（Ａ）、３９（Ｂ）では電流制御用ＴＦＴ２３００３の
ゲートにかかる電圧を保持するためにコンデンサ２３０
０４を設ける構造としているが、コンデンサ２３００４
を省略することも可能である。実施例１１の場合、電流
制御用ＴＦＴ２３００３として、ゲート絶縁膜を介して
ゲート電極に重なるように設けられたＬＤＤ領域を有し
ているＴＦＴを用いている。この重なり合った領域には
一般的にゲート容量と呼ばれる寄生容量が形成される
が、本実施例ではこの寄生容量をコンデンサ２３００４
の代わりとして積極的に用いる点に特徴がある。
【０２４５】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。
【０２４６】また、実施例１３に示した図４１（Ａ），
（Ｂ），（Ｃ）の構造においても同様に、コンデンサ２
３２０５を省略することは可能である。
（Ｂ），（Ｃ）の構造においても同様に、コンデンサ２
３２０５を省略することは可能である。
【０２４７】本発明の液晶表示装置によると、デジタル
ドライバを有する液晶表示装置において、そのデジタル
ドライバ内のＤ／Ａ変換回路の能力以上に階調を表現す
ることができる。しかも、フリッカなどの映像の劣化を
防ぐことができる。
ドライバを有する液晶表示装置において、そのデジタル
ドライバ内のＤ／Ａ変換回路の能力以上に階調を表現す
ることができる。しかも、フリッカなどの映像の劣化を
防ぐことができる。
【図１】 本発明のアクティブマトリクス型表示装置の
概略構成図である。
概略構成図である。
【図２】 本発明のアクティブマトリクス型液晶表示装
置のある実施例の概略構成図である。
置のある実施例の概略構成図である。
【図３】 本発明のアクティブマトリクス型液晶表示装
置のある実施例の画素部、ソースドライバおよびゲート
ドライバの回路構成図である。
置のある実施例の画素部、ソースドライバおよびゲート
ドライバの回路構成図である。
【図４】 本発明のアクティブマトリクス型液晶表示装
置のある実施例の階調表示レベルを示す図である。
置のある実施例の階調表示レベルを示す図である。
【図５】 本発明のアクティブマトリクス型液晶表示装
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
【図６】 本発明のアクティブマトリクス型液晶表示装
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
【図７】 本発明のアクティブマトリクス型液晶表示装
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
【図８】 本発明のアクティブマトリクス型液晶表示装
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
【図９】 本発明のアクティブマトリクス型液晶表示装
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
置のある実施例における、画素に出力される階調電圧レ
ベルおよび階調表示レベルを示したタイミングチャート
である。
【図１０】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１１】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１２】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１３】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１４】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１５】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１６】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１７】 本発明のアクティブマトリクス型液晶表示
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
装置のある実施例における、画素に出力される階調電圧
レベルおよび階調表示レベルを示したタイミングチャー
トである。
【図１８】 本発明のアクティブマトリクス型液晶表示
装置のある実施例の駆動タイミングチャートを示す図で
ある。
装置のある実施例の駆動タイミングチャートを示す図で
ある。
【図１９】 本発明のアクティブマトリクス型液晶表示
装置のある実施例の駆動タイミングチャートを示す図で
ある。
装置のある実施例の駆動タイミングチャートを示す図で
ある。
【図２０】 本発明のアクティブマトリクス型液晶表示
装置のある実施例の駆動タイミングチャートを示す図で
ある。
装置のある実施例の駆動タイミングチャートを示す図で
ある。
【図２１】 本発明のアクティブマトリクス型液晶表示
装置のある実施例の駆動タイミングチャートを示す図で
ある。
装置のある実施例の駆動タイミングチャートを示す図で
ある。
【図２２】 本発明のアクティブマトリクス型液晶表示
装置のある実施例の概略構成図である。
装置のある実施例の概略構成図である。
【図２３】 本発明のアクティブマトリクス型液晶表示
装置のある実施例の画素部、ソースドライバおよびゲー
トドライバの回路構成図である。
装置のある実施例の画素部、ソースドライバおよびゲー
トドライバの回路構成図である。
【図２４】 本発明のアクティブマトリクス型液晶表示
装置の作製工程例を示す図である。
装置の作製工程例を示す図である。
【図２５】 本発明のアクティブマトリクス型液晶表示
装置の作製工程例を示す図である。
装置の作製工程例を示す図である。
【図２６】 本発明のアクティブマトリクス型液晶表示
装置の作製工程例を示す図である。
装置の作製工程例を示す図である。
【図２７】 本発明のアクティブマトリクス型液晶表示
装置の作製工程例を示す図である。
装置の作製工程例を示す図である。
【図２８】 本発明のアクティブマトリクス型液晶表示
装置の作製工程例を示す図である。
装置の作製工程例を示す図である。
【図２９】 本発明のアクティブマトリクス型液晶表示
装置を用いた３板式プロジェクタの概略構成図である。
装置を用いた３板式プロジェクタの概略構成図である。
【図３０】 本発明のアクティブマトリクス型液晶表示
装置を用いた３板式プロジェクタの概略構成図である。
装置を用いた３板式プロジェクタの概略構成図である。
【図３１】 本発明のアクティブマトリクス型液晶表示
装置を用いた単板式プロジェクタの概略構成図である。
装置を用いた単板式プロジェクタの概略構成図である。
【図３２】 本発明のアクティブマトリクス型液晶表示
装置を用いたフロントプロジェクタおよびリアプロジェ
クタの概略構成図である。
装置を用いたフロントプロジェクタおよびリアプロジェ
クタの概略構成図である。
【図３３】 本発明のアクティブマトリクス型表示装置
を用いたゴーグル型ディスプレイの概略構成図である。
を用いたゴーグル型ディスプレイの概略構成図である。
【図３４】 本発明のアクティブマトリクス型表示装置
を用いた電子機器の例である。
を用いた電子機器の例である。
【図３５】 無しきい値反強誘電性混合液晶の電気光学
特性を示すグラフである。
特性を示すグラフである。
【図３６】 実施例１２のＥＬ表示装置の構成を示す図
である。
である。
【図３７】 実施例１３のＥＬ表示装置の構成を示す図
である。
である。
【図３８】 実施例１４のＥＬ表示装置の画素部の構成
を示す断面図である。
を示す断面図である。
【図３９】 実施例１５のＥＬ表示装置の画素部の構成
を示す上面図及び回路図である。
を示す上面図及び回路図である。
【図４０】 実施例１６のＥＬ表示装置の画素部の構成
を示す断面図である。
を示す断面図である。
【図４１】 実施例１７のＥＬ表示装置の画素部の構成
を示す回路図である。
を示す回路図である。
１０１ デジタルドライバアクティブマトリ
クス型表示装置 １０１−１−１ ソースドライバ １０１−１−２ ゲートドライバ １０１−１−３ ゲートドライバ １０１−１−４ 画素部 １０２ デジタルビデオデータ時間階調処理
回路
クス型表示装置 １０１−１−１ ソースドライバ １０１−１−２ ゲートドライバ １０１−１−３ ゲートドライバ １０１−１−４ 画素部 １０２ デジタルビデオデータ時間階調処理
回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/30 Ｊ 3/36 3/36 Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ
Claims (12)
- 【請求項１】複数の画素ＴＦＴがマトリクス状に配置さ
れた画素部と、 前記複数のＴＦＴを駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるｍビットデジタルビデオデータを２
m-n個のｎビットデジタルビデオデータに変換し、前記
ソースドライバに前記ｎビットデジタルビデオデータを
供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、 前記２m-n個のｎビットデジタルデータはランダムに出
力され、 前記ｎビットデジタルビデオデータによって形成される
サブフレームを２m-n個表示することによって１フレー
ムの映像を形成することを特徴とする表示装置。 - 【請求項２】複数の画素ＴＦＴがマトリクス状に配置さ
れた画素部と、 前記複数のＴＦＴを駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるｍビットデジタルビデオデータを２
m-n個のｎビットデジタルビデオデータに変換し、前記
ソースドライバに前記ｎビットデジタルビデオデータを
供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、 前記２m-n個のｎビットデジタルデータはランダムに出
力され、 前記ｎビットデジタルビデオデータによって形成される
サブフレームを２m-n個表示することによって１フレー
ムの映像を形成し、 （２m−（２m-n−１））通りの表示階調を得ることを特
徴とする表示装置。 - 【請求項３】複数の画素ＴＦＴがマトリクス状に配置さ
れた画素部と、 前記複数のＴＦＴを駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるｍビットデジタルビデオデータを２
m-n個のｎビットデジタルビデオデータに変換し、前記
ソースドライバに前記ｎビットデジタルビデオデータを
供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、 前記２m-n個のｎビットデジタルデータは、複数の出力
パターンからランダムに選択されたパターンによって出
力され、 前記ｎビットデジタルビデオデータによって形成される
サブフレームを２m-n個表示することによって１フレー
ムの映像を形成することを特徴とする表示装置。 - 【請求項４】複数の画素ＴＦＴがマトリクス状に配置さ
れた画素部と、 前記複数のＴＦＴを駆動するソースドライバおよびゲー
トドライバと、 外部から入力されるｍビットデジタルビデオデータを２
m-n個のｎビットデジタルビデオデータに変換し、前記
ソースドライバに前記ｎビットデジタルビデオデータを
供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞
ｎ）、を有する表示装置であって、 前記２m-n個のｎビットデジタルデータは、複数の出力
パターンからランダムに選択されたパターンによって出
力され、 前記ｎビットデジタルビデオデータによって形成される
サブフレームを２m-n個表示することによって１フレー
ムの映像を形成し、 （２m−（２m-n−１））通りの表示階調を得ることを特
徴とする表示装置。 - 【請求項５】表示媒体として液晶を用いることを特徴と
する請求項１乃至４のいずれか一に記載の表示装置。 - 【請求項６】表示媒体としてＥＬを用いることを特徴と
する請求項１乃至４のいずれか一に記載の表示装置。 - 【請求項７】請求項５に記載の表示装置を３個有するリ
アプロジェクター。 - 【請求項８】請求項５に記載の表示装置を３個有するフ
ロントプロジェクター。 - 【請求項９】請求項５に記載の表示装置を１個有する単
板式リアプロジェクター。 - 【請求項１０】請求項１乃至６のいずれか一に記載の表
示装置を２個有するゴーグル型ディスプレイ。 - 【請求項１１】請求項１乃至６のいずれか一に記載の表
示装置を有する携帯情報端末。 - 【請求項１２】請求項１乃至６のいずれか一に記載の表
示装置を有するノートブック型パーソナルコンピュー
タ。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7330162B2 (en) | 2002-02-28 | 2008-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of driving a light emitting device and electronic equipment |
| JP2008052289A (ja) * | 2001-09-07 | 2008-03-06 | Semiconductor Energy Lab Co Ltd | 発光装置及び電子機器 |
| US7456579B2 (en) | 2002-04-23 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and production system of the same |
| JP2009086673A (ja) * | 2001-09-07 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011064959A (ja) * | 2009-09-17 | 2011-03-31 | Global Oled Technology Llc | 表示装置 |
| JP2014112231A (ja) * | 2001-10-24 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、表示モジュール及び電子機器 |
| CN107507569A (zh) * | 2017-10-12 | 2017-12-22 | 深圳市华星光电半导体显示技术有限公司 | 用于显示面板的驱动方法 |
| US10586487B2 (en) | 2017-10-12 | 2020-03-10 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd | Driving method of display panel |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182695A (ja) * | 1987-01-23 | 1988-07-27 | ホシデン株式会社 | 液晶表示装置 |
| JPH0212294A (ja) * | 1988-06-30 | 1990-01-17 | Nippon Data General Kk | 諧調画像表示装置 |
| JPH04166986A (ja) * | 1990-10-31 | 1992-06-12 | Yamaha Corp | 階調表示装置 |
| JPH08313869A (ja) * | 1995-05-12 | 1996-11-29 | Sony Corp | アクティブマトリクス表示装置及びその駆動方法 |
| JPH09107102A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH10189998A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 表示用薄膜半導体装置及びその製造方法 |
| JPH10268358A (ja) * | 1997-03-21 | 1998-10-09 | Victor Co Of Japan Ltd | 液晶画像表示装置及びその製造方法 |
| JPH1114988A (ja) * | 1997-04-30 | 1999-01-22 | Tatsuo Uchida | 液晶ディスプレイ |
| JP2001007343A (ja) * | 1999-04-20 | 2001-01-12 | Sharp Corp | 半導体装置およびその作製方法 |
| JP4646351B2 (ja) * | 1999-03-18 | 2011-03-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
2000
- 2000-04-28 JP JP2000129293A patent/JP4789305B2/ja not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182695A (ja) * | 1987-01-23 | 1988-07-27 | ホシデン株式会社 | 液晶表示装置 |
| JPH0212294A (ja) * | 1988-06-30 | 1990-01-17 | Nippon Data General Kk | 諧調画像表示装置 |
| JPH04166986A (ja) * | 1990-10-31 | 1992-06-12 | Yamaha Corp | 階調表示装置 |
| JPH08313869A (ja) * | 1995-05-12 | 1996-11-29 | Sony Corp | アクティブマトリクス表示装置及びその駆動方法 |
| JPH09107102A (ja) * | 1995-10-09 | 1997-04-22 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH10189998A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 表示用薄膜半導体装置及びその製造方法 |
| JPH10268358A (ja) * | 1997-03-21 | 1998-10-09 | Victor Co Of Japan Ltd | 液晶画像表示装置及びその製造方法 |
| JPH1114988A (ja) * | 1997-04-30 | 1999-01-22 | Tatsuo Uchida | 液晶ディスプレイ |
| JP4646351B2 (ja) * | 1999-03-18 | 2011-03-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2001007343A (ja) * | 1999-04-20 | 2001-01-12 | Sharp Corp | 半導体装置およびその作製方法 |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8947328B2 (en) | 2001-09-07 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of driving the same |
| JP2008052289A (ja) * | 2001-09-07 | 2008-03-06 | Semiconductor Energy Lab Co Ltd | 発光装置及び電子機器 |
| JP2009086673A (ja) * | 2001-09-07 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013242582A (ja) * | 2001-09-07 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | 発光装置、電子機器 |
| US10679550B2 (en) | 2001-10-24 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9892679B2 (en) | 2001-10-24 | 2018-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9449549B2 (en) | 2001-10-24 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9082734B2 (en) | 2001-10-24 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US8994029B2 (en) | 2001-10-24 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| JP2014112231A (ja) * | 2001-10-24 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、表示モジュール及び電子機器 |
| US7330162B2 (en) | 2002-02-28 | 2008-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of driving a light emitting device and electronic equipment |
| US7863824B2 (en) | 2002-04-23 | 2011-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and production system of the same |
| US8569958B2 (en) | 2002-04-23 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and production system of the same |
| US8242699B2 (en) | 2002-04-23 | 2012-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and production system of the same |
| US8102126B2 (en) | 2002-04-23 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and production system of the same |
| US7456579B2 (en) | 2002-04-23 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and production system of the same |
| JP2011064959A (ja) * | 2009-09-17 | 2011-03-31 | Global Oled Technology Llc | 表示装置 |
| CN107507569A (zh) * | 2017-10-12 | 2017-12-22 | 深圳市华星光电半导体显示技术有限公司 | 用于显示面板的驱动方法 |
| US10586487B2 (en) | 2017-10-12 | 2020-03-10 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd | Driving method of display panel |
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