JP4646351B2 - 表示装置 - Google Patents
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Description
【発明の属する技術分野】
【0002】
本発明は、表示装置に関する。特に、電圧階調と時間階調との両方によって階調表示を行う表示装置に関する。
【0003】
【従来の技術】
【0004】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ(TFT)を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型表示装置、特にアクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【0005】
アクティブマトリクス型表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれ画素TFTが配置され、各画素TFTに接続された画素電極に出入りする電荷を画素TFTのスイッチング機能により制御するものである。
【0006】
近年、画像の高精細化、高解像度化とともに、望ましくはフルカラー表示が行える多階調表示が求められている。
【0007】
また、アクティブマトリクス型表示装置の中でも、表示装置の高精細化、高解像度化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型表示装置が注目されてきている。
【0008】
【発明が解決しようとする課題】
【0009】
デジタル駆動方式のアクティブマトリクス型表示装置には、外部から入力されるデジタルビデオデータをアナログデータ(階調電圧)に変換するD/A変換回路(DAC)が必要である。D/A変換回路には、様々な種類のものが存在する。
【0010】
デジタル駆動方式のアクティブマトリクス型表示装置の多階調表示能力は、このD/A変換回路の能力、つまりD/A変換回路が何ビットのデジタルビデオデータをアナログデータに変換することができるかに依存している。例えば、一般的に、2ビットのデジタルビデオデータを処理するD/A変換回路を有する表示装置であれば、22=4階調表示を行うことができ、8ビットならば28=256階調表示を行うことができ、またnビットならば2n階調表示を行うことができる。
【0011】
しかし、D/A変換回路の能力を上げるためには、D/A変換回路の回路構成が複雑になり、かつレイアウト面積が大きくなる。最近では、D/A変換回路をアクティブマトリクス回路と同一基板上にポリシリコンTFTによって形成する表示装置が報告されてきている。しかし、この場合、D/A変換回路の回路構成が複雑になると、D/A変換回路の歩留まりが低下し、表示装置の歩留まりも低下してしまう。また、D/A変換回路のレイアウト面積が大きくなると、小型の表示装置を実現することが困難になる。
【0012】
【課題を解決するための手段】
【0013】
そこで、本発明は上述の問題に鑑みてなされたものであり、多階調の表示を実現することのできるアクティブマトリクス型表示装置を提供するものである。
【0014】
まず、図1を参照する。図1には、本発明の表示装置の概略構成図が示されている。101はデジタルドライバを有する表示パネルである。101−1はソースドライバであり、101−2および101−3はゲートドライバであり、101−4は複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路である。ソースドライバ101−1およびゲートドライバ101−2ならびに101−3は、アクティブマトリクス回路を駆動する。102はデジタルビデオデータ時間階調処理回路である。なお、本明細書においては、表示装置と表示パネルとを使い分けているが、デジタルビデオデータ時間階調処理回路を含む表示パネルを表示装置と呼ぶこともある。
【0015】
デジタルビデオデータ時間階調処理回路102は、外部から入力されるmビットデジタルビデオデータのうちnビットのデジタルビデオデータを、nビットの電圧階調の為のデジタルビデオデータに変換する。mビットのデジタルビデオデータのうち(m−n)ビットの階調情報は、時間階調によって表現される。
【0016】
デジタルビデオデータ時間階調処理回路102によって変換されたnビットデジタルビデオデータは、表示パネル101に入力される。表示パネル101に入力されたnビットデジタルビデオデータは、ソースドライバに入力され、ソースドライバ内のD/A変換回路でアナログ階調データに変換され、各ソース信号線に供給される。
【0017】
次に、本発明の表示装置の別の例を図2に示す。図2において、201はアナログドライバを有する表示パネルである。201−1はソースドライバであり、201−2および201−3はゲートドライバであり、201−4は複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路である。ソースドライバ201−1およびゲートドライバ201−2ならびに201−3は、アクティブマトリクス回路を駆動する。202はA/D変換回路であり、外部から供給されるアナログビデオデータをmビットデジタルビデオデータに変換する。203はデジタルビデオデータ時間階調処理回路である。デジタルビデオデータ時間階調処理回路203は、入力されるmビットデジタルビデオデータのうちnビットのデジタルビデオデータを、nビットの電圧階調の為のデジタルビデオデータに変換する。入力されるmビットのデジタルビデオデータのうち(m−n)ビットの階調情報は、時間階調によって表現される。デジタルビデオデータ時間階調処理回路203によって変換されたnビットデジタルビデオデータは、D/A変換回路204に入力され、アナログビデオデータに変換される。D/A変換回路204によって変換されたアナログビデオデータは、表示パネル201に入力される。表示パネル201に入力されたアナログビデオデータは、ソースドライバに入力され、ソースドライバ内のサンプリング回路によってサンプリングされ、各ソース信号線に供給される。
【0018】
以下に本発明の構成を述べる。
【0019】
本発明によると、
複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
を有する表示装置であって、
外部から入力されるmビットデジタルビデオデータのうち、nビットを電圧階調の情報として、かつ(m−n)ビットを時間階調の情報として(m、nは共に2以上の正数、かつm>n)用いることによって、電圧階調と時間階調とを同時に行うことを特徴とする表示装置が提供される。
【0020】
本発明によると、
複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
外部から入力されるmビットデジタルビデオデータをnビットデジタルビデオデータに変換し、前記ソースドライバに前記nビットデジタルビデオデータを供給する回路と(m、nは共に2以上の正数、m>n)、
を有する表示装置であって、
電圧階調と時間階調とを同時に行い、2m-n個のサブフレームによって1フレームの映像を形成することによって表示を行うことを特徴とする表示装置が提供される。
【0021】
本発明によると、
複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
を有する表示装置であって、
外部から入力されるmビットデジタルビデオデータのうち、nビットを電圧階調の情報として、かつ(m−n)ビットを時間階調の情報として(m、nは共に2以上の正数、かつm>n)用いることによって、電圧階調と時間階調とを同時に行い、(2m−(2m-n−1))通りの表示階調を得ることを特徴とする表示装置が提供される。
【0022】
本発明によると、
複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
外部から入力されるmビットデジタルビデオデータをnビットデジタルビデオデータに変換し、前記ソースドライバに前記nビットデジタルビデオデータを供給する回路と(m、nは共に2以上の正数、m>n)、
を有する表示装置であって、
電圧階調と時間階調とを同時に行い、2m-n個のサブフレームによって1フレームの映像を形成し、(2m−(2m-n−1))通りの表示階調を得ることを特徴とする表示装置が提供される。
【0023】
前記表示装置には、V字型の電気光学特性を示す無しきい値反強誘電性混合液晶が用いられてもよい。
【0024】
前記mは8、前記nは2であるようにしてもよい。
【0025】
前記mは12、前記nは4であるようにしてもよい。
【0026】
【発明の実施の形態】
【0027】
以下に本発明の表示装置を実施形態をもって説明する。ただし、本発明の表示装置は、以下の実施形態に限定されるわけではない。
【0028】
(実施形態1)
【0029】
本実施形態の表示装置の概略構成図を図3に示す。本実施形態においては、説明の簡略のため、外部から5ビットデジタルビデオデータが供給される表示装置を例にとる。
【0030】
301はデジタルドライバを有する表示パネルである。301−1はソースドライバであり、301−2および301−3はゲートドライバであり、301−4は複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路である。
【0031】
デジタルビデオデータ時間階調処理回路302は、外部から入力される5ビットデジタルビデオデータのうち2ビットのデジタルビデオデータを、2ビットの電圧階調の為のデジタルビデオデータに変換する。5ビットのデジタルビデオデータのうち3ビットの階調情報は、時間階調によって表現される。
【0032】
デジタルビデオデータ時間階調処理回路302によって変換された後の2ビットデジタルビデオデータは、表示パネル301に入力される。表示パネル301に入力された2ビットデジタルビデオデータは、ソースドライバに入力され、ソースドライバ内のD/A変換回路(図示せず)でアナログ階調データに変換され、各ソース信号線に供給される。なお、本実施形態の表示パネルに内蔵されるD/A変換回路は、2ビットのデジタルビデオデータをアナログ階調電圧に変換する。
【0033】
ここで、本実施形態の表示装置に表示媒体として液晶を用いた場合について説明する。表示パネル301の回路構成、特にアクティブマトリクス回路301−4について、図4を用いて説明する。
【0034】
アクティブマトリクス回路301−4は、(x×y)個の画素を有している。それぞれの画素には、説明の便宜上、P1,1、P2,1、・・・、Py,x等の符号が付けられている。また、それぞれの画素は、画素TFT301−4−1、保持容量301−4−3を有している。また、ソースドライバ301−1、ゲートドライバ301−2ならびに301−3、およびアクティブマトリクス回路301−4が形成されているアクティブマトリクス基板と対向基板との間には、液晶が挟まれている。液晶301−4−2は、各画素に対応する液晶を模式的に示したものである。
【0035】
本実施形態のデジタルドライバ表示パネルは、1ライン分の画素(例えば、P1,1、P1,2、・・・、P1,x)を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、1ライン分の画素に同時にアナログ階調電圧を書き込む。全ての画素(P1,1〜Py,x)にアナログ階調電圧を書き込むのに要する時間を1フレーム期間(Tf)と呼ぶことにする。また、本実施形態では、1フレーム期間(Tf)を8分割した期間をサブフレーム期間(Tsf)と呼ぶことにする。さらに、1ライン分の画素(例えば、P1,1、P1,2、・・・、P1,x)にアナログ階調電圧を書き込むのに要する時間を1サブフレームライン期間(Tsfl)と呼ぶことにする。
【0036】
本実施形態の表示装置の階調表示について説明する。本実施形態の表示装置に外部から供給されるデジタルビデオデータは5ビットであり、32階調の情報を有している。ここで、図5を参照する。図5には、本実施形態の表示装置の表示階調レベルが示されている。電圧レベルVLはD/A変換回路に入力される最低の電圧レベルであり、また、電圧レベルVHはD/A変換回路に入力される最高の電圧レベルである。
【0037】
本実施形態においては、2ビット、つまり4階調の電圧レベルを実現するために、電圧レベルVHと電圧レベルVLとの間をほぼ等電圧レベルに4分割し、その電圧レベルのステップをαとした。なお、α=(VH−VL)/4である。よって、本実施形態のD/A変換回路が出力する電圧階調レベルは、デジタルビデオデータのアドレスが(00)の時はVLとなり、デジタルビデオデータのアドレスが(01)の時はVL+αとなり、デジタルビデオデータのアドレスが(10)の時はVL+2αとなり、デジタルビデオデータのアドレスが(11)の時はVL+3αとなる。
【0038】
本実施形態のD/A変換回路が出力できる電圧階調レベルは、上述の様にVL、(VL+α)、(VL+2α)、および(VL+3α)の4通りである。そこで、本発明においては、時間階調表示を組合わせることによって、表示装置の表示階調レベルの数を上げることができる。本実施形態においては、5ビットデジタルビデオデータのうちの3ビット分の情報を時間階調表示に用いることによって、電圧レベルのステップαをほぼ8等分した電圧階調レベルに相当する表示階調レベルを実現することができる。つまり、本実施例の表示装置は、VL、(VL+α/8)、(VL+2α/8)、(VL+3α/8)、(VL+4α/8)、(VL+5α/8)、(VL+6α/8)、(VL+7α/8)、(VL+α)、(VL+9α/8)、(VL+10α/8)、(VL+11α/8)、(VL+12α/8)、(VL+13α/8)、(VL+14α/8)、(VL+15α/8)、(VL+2α)、(VL+17α/8)、(VL+18α/8)、(VL+19α/8)、(VL+20α/8)、(VL+21α/8)、(VL+22α/8)、(VL+23α/8)、(VL+3α)の電圧階調レベルに相当する表示階調レベルを実現することができる。
【0039】
ここで、外部から入力される5ビットデジタルビデオデータアドレスと、時間階調処理後デジタルビデオデータアドレスおよびそれに対応する電圧階調レベルと、時間階調を組み合わせた表示階調レベルとの対応を下記の表1および表2に示す。
【0040】
【表1】
【0041】
【表2】
【0042】
本実施形態の表示装置は、1フレーム期間Tfを8個のサブフレーム期間(1st Tsf、2nd Tsf、3rd Tsf、4th Tsf、5th Tsf、6th Tsf、7th Tsfおよび8th Tsf)に分割して表示を行っている。さらに、本実施形態の表示装置は、線順次駆動を行うので、各画素は1サブフレームライン期間(Tsfl)の間、階調電圧が書き込まれる。よって、各サブフレーム期間(1st Tsf、2nd Tsf、3rd Tsf、4th Tsf、5th Tsf、6th Tsf、7th Tsfおよび8th Tsf)に対応する各サブフレームライン期間(1st Tsfl、2nd Tsfl、3rd Tsfl、4th Tsfl、5th Tsfl、6th Tsfl、7th Tsflおよび8th Tsfl)に、時間階調処理後の2ビットデジタルビデオデータのアドレスがD/A変換回路に入力され、D/A変換回路から階調電圧が出力される。8個のサブフレームライン期間(1st Tsfl、2nd Tsfl、3rd Tsfl、4th Tsfl、5th Tsfl、6th Tsfl、7th Tsflおよび8th Tsfl)に書き込まれる階調電圧によって8個のサブフレームの表示が高速に行われ、結果として、1フレームの表示階調が各サブフレームライン期間の階調電圧レベルの総和を時間平均したものになる。このようにして、電圧階調と時間階調とを同時に行う。
【0043】
なお、表1および表2に示すように、本実施例においては、5ビットデジタルビデオデータのアドレスが(11000)〜(11111)までは同じ階調電圧レベル(VL+3α)が出力される。
【0044】
よって、本実施形態の表示装置においては、2ビットデジタルビデオデータを扱うD/A変換回路をした場合でも、25−7=25階調の階調レベルの表示を行うことができる。
【0045】
なお、各サブフレームライン期間(1st Tsfl、2nd Tsfl、3rd Tsfl、4th Tsfl、5th Tsfl、6th Tsfl、7th Tsflおよび8th Tsfl)に書き込まれるデジタルビデオデータのアドレス(または階調電圧レベル)は、表1および表2以外の組合わせによっても設定され得る。例えば、表1および表2においては、デジタルビデオデータアドレスが(00100)の時には、第5サブフレームライン期間(5th Tsfl)、第6サブフレームライン期間(6th Tsfl)、第7サブフレームライン期間(7th Tsfl)、および第8サブフレームライン期間(8th Tsfl)に、(VL+α)の階調電圧が書き込まれるように示されているが、本発明を実現するためには、この組合わせに限定されるわけではない。つまり、デジタルビデオデータアドレスが(00100)の時には、第1サブフレームライン期間〜第8サブフレームライン期間の8個のサブフレーム期間のうち、計4個のサブフレーム期間に(VL+α)の階調電圧が書き込まれるようにすればよく、どのサブフレーム期間に(VL+α)の階調電圧が書き込まれるようにするかは自由に設定できる。
【0046】
図6および図7には、本実施例の表示装置の駆動タイミングチャートが示されている。図6および図7には、画素P1,1〜画素Py,1が例にとって示されている。なお、図面の都合上、図6および図7の2図を用いて説明している。
【0047】
画素P1,1を例にとって説明すると、画素P1,1には、各サブフレームライン期間(1st Tsfl、2nd Tsfl、3rd Tsfl、4th Tsfl、5th Tsfl、6th Tsfl、7th Tsflおよび8th Tsfl)に、それぞれデジタルビデオデータ1,1−1、1,1−2、1,1−3、1,1−4、1,1−5、1,1−6、1,1−7、および1,1−8がD/A変換回路によってアナログ階調電圧に変換され書き込まれる。これらのデジタルビデオデータ1,1−1、1,1−2、1,1−3、1,1−4、1,1−5、1,1−6、1,1−7、および1,1−8は、5ビットのデジタルビデオデータを時間階調処理した3ビットデジタルビデオデータである。このような動作が、全ての画素について行われる。
【0048】
ここで、図8を参照する。図8は、ある画素(例えば、画素P1,1)に書き込まれる階調電圧レベルと、サブフレーム期間およびフレーム期間との関係の例を示したものである。
【0049】
まず、1フレーム期間目に着目すると、第1のサブフレームライン期間(1st Tsfl)には(VL+α)の階調電圧が書き込まれ、第1のサブフレーム期間(1st Tsf)には階調電圧(VL+α)に対応した階調表示が行われる。第2サブフレームライン期間(2nd Tsfl)には(VL+α)の階調電圧が書き込まれ、第2のサブフレーム期間(2nd Tsf)には階調電圧(VL+α)に対応した階調表示が行われる。第3のサブフレームライン期間(3rd Tsfl)には(VL+2α)の階調電圧が書き込まれ、第3のサブフレーム期間(3rd Tsf)には階調電圧(VL+2α)に対応した階調表示が行われる。第4のサブフレームライン期間(1stTsfl)には(VL+α)の階調電圧が書き込まれ、第4のサブフレーム期間(4th Tsf)には階調電圧(VL+α)に対応した階調表示が行われる。第5のサブフレームライン期間(5th Tsfl)には(VL+α)の階調電圧が書き込まれ、第5のサブフレーム期間(5th Tsf)には階調電圧(VL+α)に対応した階調表示が行われる。第6のサブフレームライン期間(6th Tsfl)には(VL+2α)の階調電圧が書き込まれ、第6のサブフレーム期間(6th Tsf)には階調電圧(VL+2α)に対応した階調表示が行われる。第7のサブフレームライン期間(7th Tsfl)には(VL+α)の階調電圧が書き込まれ、第7のサブフレーム期間(7th Tsf)には階調電圧(VL+α)に対応した階調表示が行われる。第8のサブフレームライン期間(8th Tsfl)には(VL+2α)の階調電圧が書き込まれ、第8のサブフレーム期間(8th Tsf)には階調電圧(VL+2α)に対応した階調表示が行われる。よって、1フレーム目の階調表示レベルは、(VL+11α/8)の階調電圧レベルに対応した階調表示となる。
【0050】
次に、2フレーム期間目に着目する。第1のサブフレームライン期間(1st Tsfl)には(VL+3α)の階調電圧が書き込まれ、第1のサブフレーム期間(1st Tsf)には階調電圧(VL+3α)に対応した階調表示が行われる。第2サブフレームライン期間(2nd Tsfl)には(VL+2α)の階調電圧が書き込まれ、第2のサブフレーム期間(2nd Tsf)には階調電圧(VL+2α)に対応した階調表示が行われる。第3のサブフレームライン期間(3rd Tsfl)には(VL+3α)の階調電圧が書き込まれ、第3のサブフレーム期間(3rd Tsf)には階調電圧(VL+3α)に対応した階調表示が行われる。第4のサブフレームライン期間(1st Tsfl)には(VL+3α)の階調電圧が書き込まれ、第4のサブフレーム期間(4th Tsf)には階調電圧(VL+3α)に対応した階調表示が行われる。第5のサブフレームライン期間(5th Tsfl)には(VL+3α)の階調電圧が書き込まれ、第5のサブフレーム期間(5th Tsf)には階調電圧(VL+3α)に対応した階調表示が行われる。第6のサブフレームライン期間(6th Tsfl)には(VL+2α)の階調電圧が書き込まれ、第6のサブフレーム期間(6th Tsf)には階調電圧(VL+2α)に対応した階調表示が行われる。第7のサブフレームライン期間(7th Tsfl)には(VL+3α)の階調電圧が書き込まれ、第7のサブフレーム期間(7th Tsf)には階調電圧(VL+3α)に対応した階調表示が行われる。第8のサブフレームライン期間(8th Tsfl)には(VL+3α)の階調電圧が書き込まれ、第8のサブフレーム期間(8th Tsf)には階調電圧(VL+3α)に対応した階調表示が行われる。よって、2フレーム目の階調表示レベルは、(VL+22α/8)の階調電圧レベルに対応した階調表示となる。
【0051】
なお、本実施例においては、4階調の電圧レベルを実現するために、電圧レベルVHと電圧レベルVLとの間をほぼ等電圧レベルに分割し、その電圧レベルのステップをαとしたが、電圧レベルVHと電圧レベルVLとの間を等電圧レベルに分割せず任意に設定した場合でも、本発明の効果はある。
【0052】
また、本実施形態においては、表示パネルのD/A変換回路に電圧レベルVHと電圧レベルVLとを入力し階調電圧レベルを実現できるようにしたが、3以上の電圧レベルの入力によって階調電圧レベルを実現するようにすることもできる。
【0053】
また、本実施例においては、各サブフレームライン期間に書き込まれる階調電圧レベルを表1および表2のように設定したが、既述したように、表1および表2に限定されるわけではない。
【0054】
また、本実施例においては、外部から入力される5ビットデジタルビデオデータのうち2ビットのデジタルビデオデータを、2ビットの電圧階調の為のデジタルビデオデータに変換し、5ビットのデジタルビデオデータのうち3ビットの階調情報は、時間階調によって表現されるようにした。ここで、一般に、外部からmビットのデジタルビデオデータが時間階調処理回路によって、nビットデジタルビデオデータが、階調電圧の為のデジタルビデオデータに変換され、(m−n)ビットの階調情報は、時間階調によって表現される場合を考える。なお、m、nは共に2以上の整数であり、m>nとする。
【0055】
この場合、フレーム期間(Tf)とサブフレーム期間(Tsf)との関係は、
Tf=2m-n・Tsf
となり、(2m−(2m-n−1))通りの階調表示を行うことができる。
【0056】
なお、本実施形態においては、m=5かつn=2の場合を例にとって説明したが、これらの場合に限定されるわけではないことは、言うまでもない。m=12かつn=4であってもよい。また、m=8かつn=2であってもよい。また、m=8かつn=6であってもよい。また、m=10かつn=2であってもよいし、その他の場合であってもよい。
【0057】
また、電圧階調および時間階調を、それぞれ前、後、または相前後して行うようにしてもよい。
【0058】
(実施形態2)
【0059】
本実施形態においては、8ビットデジタルビデオデータが入力される表示装置について説明する。図9を参照する。図9には、本実施例の表示装置の概略構成図が示されている。801はデジタルドライバを有する表示装置である。801−1ならびに801−2はソースドライバであり、801−3はゲートドライバであり、801−4は複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路であり、801−5はデジタルビデオデータ時間階調処理回路である。図に示すように、本実施形態においては、デジタルビデオデータ時間階調処理回路が表示パネル内に一体形成されている。
【0060】
デジタルビデオデータ時間階調処理回路801−5は、外部から入力される8ビットデジタルビデオデータのうち6ビットのデジタルビデオデータを、6ビットの電圧階調の為のデジタルビデオデータに変換する。8ビットのデジタルビデオデータのうち2ビットの階調情報は、時間階調によって表現される。
【0061】
デジタルビデオデータ時間階調処理回路801−5によって変換された6ビットデジタルビデオデータは、ソースドライバ801−1および801−2に入力され、ソースドライバ内のD/A変換回路(図示せず)でアナログ階調電圧に変換され、各ソース信号線に供給される。なお、本実施形態の表示装置に内蔵されるD/A変換回路は、6ビットのデジタルビデオデータをアナログ階調電圧に変換する。
【0062】
なお、本実施形態の表示装置においては、ソースドライバ801−1ならびに801−2、ゲートドライバ801−3、アクティブマトリクス回路801−4、およびデジタルビデオデータ時間階調処理回路801−5が同一基板上に一体形成されている。
【0063】
ここで、図10を参照する。図10には、本実施形態の表示装置の回路構成がより詳しく示されている。ソースドライバ801−1は、シフトレジスタ回路801−1−1、ラッチ回路1(801−1−2)、ラッチ回路2(801−1−3)、D/A変換回路(801−1−4)を有している。その他、バッファ回路やレベルシフタ回路(いずれも図示せず)を有している。また、説明の便宜上、D/A変換回路801−1−4にはレベルシフタ回路が含まれている。
【0064】
ソースドライバ801−2は、ソースドライバ801−1と同じ構成を有する。なお、ソースドライバ801−1は、奇数番目のソース信号線に画像信号(階調電圧)を供給し、ソースドライバは、偶数番目のソース信号線に画像信号を供給するようになっている。
【0065】
なお、本実施例のアクティブマトリクス型表示装置においては、回路レイアウトの都合上、アクティブマトリクス回路の上下を挟むように2つのソースドライバ801−1および801−2を設けたが、回路レイアウト上、可能であれば、ソースドライバを1つだけ設けるようにしても良い。
【0066】
また、801−3はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等(いずれも図示せず)を有している。
【0067】
アクティブマトリクス回路801−4は、1920×1080(横×縦)の画素を有している。各画素の構成は、上記実施形態1で説明したものと同様である。
【0068】
本実施形態の表示装置は、6ビットデジタルビデオデータを扱うD/A変換回路801−1−4を有している。また、外部から供給される8ビットデジタルビデオデータのうち2ビット分の情報を時間階調を行うために用いる。なお、時間階調については、上述の実施形態1と同様に考えられる。
【0069】
よって、本実施形態の表示装置は、28−3=253通りの階調表示を行うことができる。
【0070】
(実施形態3)
【0071】
図11を参照する。1001はアナログドライバを有する表示パネルである。1001−1はソースドライバであり、1001−2および1001−3はゲートドライバであり、1001−4は複数の画素TFTがマトリクス状に配置されたアクティブマトリクス回路である。
【0072】
デジタルビデオデータ時間階調処理回路1002は、外部から入力される5ビットデジタルビデオデータのうち2ビットのデジタルビデオデータを、2ビットの電圧階調の為のデジタルビデオデータに変換する。5ビットのデジタルビデオデータのうち3ビットの階調情報は、時間階調によって表現される。
【0073】
デジタルビデオデータ時間階調処理回路1002によって変換された2ビットデジタルビデオデータは、D/A変換回路1003に入力され、アナログビデオデータに変換される。そして、このアナログビデオデータは、表示パネル1001に入力される。
【0074】
ここで、本実施形態の表示装置に表示媒体として液晶を用いた場合について説明する。表示パネル1001の回路構成、特にアクティブマトリクス回路1001−4について、図12を用いて説明する。
【0075】
アクティブマトリクス回路1001−4は、(x×y)個の画素を有している。それぞれの画素には、説明の便宜上、P1,1、P2,1、・・・、Py,x等の符号が付けられている。また、それぞれの画素は、画素TFT1001−4−1、保持容量1001−4−3を有している。また、ソースドライバ1001−1、ゲートドライバ1001−2ならびに1001−3、およびアクティブマトリクス回路1001−4が形成されているアクティブマトリクス基板と対向基板との間には、液晶が挟まれている。液晶1001−4−2は、各画素に対応する液晶を模式的に示したものである。
【0076】
本実施形態のアナログドライバ表示パネルは、1つの画素を順に駆動する、いわゆる点順次駆動を行う。全ての画素(P1,1〜Py,x)にアナログ階調電圧を書き込むのに要する時間を1フレーム期間(Tf)と呼ぶことにする。また、1フレーム期間(Tf)を8分割した期間をサブフレーム期間(Tsf)と呼ぶことにする。さらに、1つ分の画素(例えば、P1,1、P1,2、・・・、P1,x)にアナログ階調電圧を書き込むのに要する時間を1サブフレームドット期間(Tsfd)と呼ぶことにする。
【0077】
本実施形態の表示装置の階調表示について説明する。本実施形態の表示装置に外部から供給されるデジタルビデオデータは、5ビットであり、32階調の情報を有している。なお、本実施例の表示装置の表示階調レベルは、実施形態1で説明した図5に示したものと同様であるので、図5を参照する。
【0078】
図13および図14には、本実施例の表示装置の駆動タイミングチャートが示されている。図13および図14には、説明の便宜上、画素P1,1、P1,2、P1,3、および画素Py,xが例にとって示されている。なお、図面の都合上、図13および図14の2図を用いて説明している。
【0079】
画素P1,1を例にとって説明すると、画素P1,1には、各サブフレームドット期間(1st Tsfd、2nd Tsfd、3rd Tsfd、4th Tsfd、5th Tsfd、6th Tsfd、7th Tsfd、および8th Tsfd)に、それぞれ、デジタルビデオデータ1,1-1、1,1-2、1,1-3、1,1-4、1,1-5、1,1-6、1,1-7、および1,1-8がD/A変換回路によってアナログビデオデータに変換され書き込まれる。
【0080】
他の全ての画素についても同様に、各サブフレームドット期間に対応したアナログビデオデータが書き込まれる。
【0081】
よって、本実施形態の表示装置においても、上述の実施形態1と同様、25階調の階調表示が行える。
【0082】
なお、本実施形態の表示装置に外部からアナログビデオデータが入力される場合には、入力されるアナログビデオデータをデジタルビデオデータ変換し、デジタルビデオデータ時間階調処理回路1002に入力するようにすれば良い。
【0083】
また、本実施形態においても、一般に、外部からmビットのデジタルビデオデータが時間階調処理回路によって、nビットデジタルビデオデータが、階調電圧の為のデジタルビデオデータに変換され、(m−n)ビットの階調情報は、時間階調によって表現される場合を考える。なお、m、nは共に2以上の整数であり、m>nとする。
【0084】
この場合、フレーム期間(Tf)とサブフレーム期間(Tsf)との関係は、
Tf=2m-n・Tsf
となり、(2m−(2m-n−1))通りの階調表示を行うことができる。
【0085】
なお、本実施形態のような点順次走査を行う場合には、画素へ左から右に画像信号を書き込むだけでなく、右から左に書き込むこともできる。また、画素へランダムに書き込むこともできる。また、画素1つおき、2つおき、または3つおきに書き込むこともできる。
【0086】
(実施形態4)
【0087】
本実施形態では、本発明の表示装置の作製方法について説明する。ここでは、アクティブマトリクス回路とその周辺に設けられる駆動回路のTFTを同時に作製する方法について説明する。
【0088】
〔島状半導体層、ゲート絶縁膜形成の工程:図15(A)〕
図15(A)において、基板7001には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
【0089】
そして、基板7001のTFTが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜からなる下地膜7002をプラズマCVD法やスパッタ法で100〜400nmの厚さに形成した。例えば下地膜7002として、窒化シリコン膜7002を25〜100nm、ここでは50nmの厚さに、酸化シリコン膜7003を50〜300nm、ここでは150nmの厚さとした2層構造で形成すると良い。下地膜7002は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【0090】
次に下地膜7002の上に20〜100nmの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは400〜550℃で数時間加熱して脱水素処理を行い、含有水素量を5atom%以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるTFTの特性バラツキを低減させることができる。
【0091】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるSOI(Silicon On Insulators)の公知技術を使用して結晶質シリコン膜を形成しても良い。
【0092】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層7004〜7006を形成した。結晶質シリコン膜のnチャネル型TFTが作製される領域には、しきい値電圧を制御するため、あらかじめ1×1015〜5×1017cm-3程度の濃度でボロン(B)を添加しておいても良い。
【0093】
次に、島状半導体層7004〜7006を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜7007を形成した。ゲート絶縁膜7007は、10〜200nm、好ましくは50〜150nmの厚さに形成すれば良い。例えば、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を75nm形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、800〜1000℃で熱酸化して115nmのゲート絶縁膜としても良い。(図15(A))
【0094】
〔n-領域の形成:図15(B)〕
島状半導体層7004、7006及び配線を形成する領域の全面と、島状半導体層7005の一部(チャネル形成領域となる領域を含む)にレジストマスク7008〜7011を形成し、n型を付与する不純物元素を添加して低濃度不純物領域7012を形成した。この低濃度不純物領域7012は、後にCMOS回路のnチャネル型TFTに、ゲート絶縁膜を介してゲート電極と重なるLDD領域(本明細書中ではLov領域という。なお、ovとはoverlapの意味である。)を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含まれるn型を付与する不純物元素の濃度を(n-)で表すこととする。従って、本明細書中では低濃度不純物領域7012をn-領域と言い換えることができる。
【0095】
ここではフォスフィン(PH3)を質量分離しないでプラズマ励起したイオンドープ法でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート絶縁膜7007を通してその下の半導体層にリンを添加した。添加するリン濃度は、5×1017〜5×1018atoms/cm3の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。
【0096】
その後、レジストマスク7008〜7011を除去し、窒素雰囲気中で400〜900℃、好ましくは550〜800℃で1〜12時間の熱処理を行ない、この工程で添加されたリンを活性化する工程を行なった。
【0097】
〔ゲート電極用および配線用導電膜の形成:図15(C)〕
第1の導電膜7013を、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素またはいずれかを主成分とする導電性材料で、10〜100nmの厚さに形成した。第1の導電膜7013としては、例えば窒化タンタル(TaN)や窒化タングステン(WN)を用いることが望ましい。さらに、第1の導電膜7013上に第2の導電膜7014をTa、Ti、Mo、Wから選ばれた元素またはいずれかを主成分とする導電性材料で、100〜400nmの厚さに形成した。例えば、Taを200nmの厚さに形成すれば良い。また、図示しないが、第1の導電膜7013の下に導電膜7013、7014(特に導電膜7014)の酸化防止のためにシリコン膜を2〜20nm程度の厚さで形成しておくことは有効である。
【0098】
〔p−chゲート電極、配線電極の形成とp+領域の形成:図16(A)〕
レジストマスク7015〜7018を形成し、第1の導電膜と第2の導電膜(以下、積層膜として取り扱う)をエッチングして、pチャネル型TFTのゲート電極7019、ゲート配線7020、7021を形成した。なお、nチャネル型TFTとなる領域の上には全面を覆うように導電膜7022、7023を残した。
【0099】
そして、レジストマスク7015〜7018をそのまま残してマスクとし、pチャネル型TFTが形成される半導体層7004の一部に、p型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイオンドープ法(勿論、イオンインプランテーション法でも良い)で添加した。ここでは5×1020〜3×1021atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるp型を付与する不純物元素の濃度を(p++)で表すこととする。従って、本明細書中では不純物領域7024、7025をp++領域と言い換えることができる。
【0100】
なお、この工程において、レジストマスク7015〜7018を使用してゲート絶縁膜7007をエッチング除去して、島状半導体層7004の一部を露出させた後、p型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【0101】
〔n―chゲート電極の形成:図16(B)〕
次に、レジストマスク7015〜7018は除去した後、レジストマスク7026〜7029を形成し、nチャネル型TFTのゲート電極7030、7031を形成した。このときゲート電極7030はn-領域7012とゲート絶縁膜を介して重なるように形成した。
【0102】
〔n+領域の形成:図16(C)〕
次に、レジストマスク7026〜7029を除去し、レジストマスク7032〜7034を形成した。そして、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク7034はnチャネル型TFTのゲート電極7031を覆う形で形成した。これは、後の工程においてアクティブマトリクス回路のnチャネル型TFTに、ゲート電極と重ならないようにLDD領域を形成するためである。
【0103】
そして、n型を付与する不純物元素を添加して不純物領域7035〜7039を形成した。ここでも、フォスフィン(PH3)を用いたイオンドープ法(勿論、イオンインプランテーション法でも良い)で行い、この領域のリンの濃度は1×1020〜1×1021atoms/cm3とした。なお、ここで形成された不純物領域7037〜7039に含まれるn型を付与する不純物元素の濃度を(n+)で表すこととする。従って、本明細書中では不純物領域7037〜7039をn+領域と言い換えることができる。また、不純物領域7035、7036は既にn-領域が形成されていたので、厳密には不純物領域7037〜7039よりも若干高い濃度でリンを含む。
【0104】
なお、この工程において、レジストマスク7032〜7034およびゲート電極7030をマスクとしてゲート絶縁膜7007をエッチングし、島状半導体膜7005、7006の一部を露出させた後、n型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【0105】
〔n--領域の形成:図17(A)〕
次に、レジストマスク7032〜7034を除去し、アクティブマトリクス回路のnチャネル型TFTとなる島状半導体層7006にn型を付与する不純物元素を添加する工程を行った。こうして形成された不純物領域7040〜7043には前記n-領域と同程度かそれより少ない濃度(具体的には5×1016〜1×1018atoms/cm3)のリンが添加されるようにした。なお、ここで形成された不純物領域7040〜7043に含まれるn型を付与する不純物元素の濃度を(n--)で表すこととする。従って、本明細書中では不純物領域7040〜7043をn--領域と言い換えることができる。また、この工程ではゲート電極で隠された不純物領域7067を除いて全ての不純物領域にn-の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支えない。
【0106】
〔熱活性化の工程:図17(B)〕
次に、後に第1の層間絶縁膜の一部となる保護絶縁膜7044を形成した。保護絶縁膜7044は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は100〜400nmとすれば良い。
【0107】
その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において300〜650℃、好ましくは400〜550℃、ここでは450℃、2時間の熱処理を行った。
【0108】
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0109】
〔層間絶縁膜、ソース/ドレイン電極、遮光膜、画素電極、保持容量の形成:図17(C)〕
活性化工程を終えたら、保護絶縁膜7044の上に0.5〜1.5μm厚の層間絶縁膜7045を形成した。前記保護絶縁膜7044と層間絶縁膜7045とでなる積層膜を第1の層間絶縁膜とした。
【0110】
その後、それぞれのTFTのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース電極7046〜7048と、ドレイン電極7049、7050を形成した。図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。
【0111】
次に、パッシベーション膜7051として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で50〜500nm(代表的には200〜300nm)の厚さで形成した。その後、この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成する位置において、パッシベーション膜7051に開口部を形成しておいても良い。
【0112】
その後、有機樹脂からなる第2の層間絶縁膜7052を約1μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。
【0113】
次に、アクティブマトリクス回路となる領域において、第2の層間絶縁膜7052上に遮光膜7053を形成した。遮光膜7053はアルミニウム(Al)、チタン(Ti)、タンタル(Ta)から選ばれた元素またはいずれかを主成分とする膜で100〜300nmの厚さに形成した。そして、遮光膜7053の表面に陽極酸化法またはプラズマ酸化法により30〜150nm(好ましくは50〜75nm)の厚さの酸化膜7054を形成した。ここでは遮光膜7053としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、酸化膜7054として酸化アルミニウム膜(アルミナ膜)を用いた。
【0114】
なお、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマCVD法、熱CVD法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は30〜150nm(好ましくは50〜75nm)とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、DLC(Diamond like carbon)膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【0115】
次に、第2の層間絶縁膜7052にドレイン電極7050に達するコンタクトホールを形成し、画素電極7055を形成した。なお、画素電極7056、7057はそれぞれ隣接する別の画素の画素電極である。画素電極7055〜7057は、透過型表示装置とする場合には透明導電膜を用い、反射型の表示装置とする場合には金属膜を用いれば良い。ここでは透過型の表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成した。
【0116】
また、この時、画素電極7055と遮光膜7053とが酸化膜7054を介して重なった領域7058が保持容量を形成した。
【0117】
こうして同一基板上に、ドライバー回路となるCMOS回路とアクティブマトリクス回路とを有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるCMOS回路にはpチャネル型TFT7081、nチャネル型TFT7082が形成され、アクティブマトリクス回路にはnチャネル型TFTでなる画素TFT7083が形成された。
【0118】
CMOS回路のpチャネル型TFT7081には、チャネル形成領域7061、ソース領域7062、ドレイン領域7063がそれぞれp+領域で形成された。また、nチャネル型TFT7082には、チャネル形成領域7064、ソース領域7065、ドレイン領域7066、ゲート絶縁膜を介してゲート電極と重なったLDD領域(以下、Lov領域という。なお、ovとはoverlapの意である。)7067が形成された。この時、ソース領域7065、ドレイン領域7066はそれぞれ(n-+n+)領域で形成され、Lov領域7067はn-領域で形成された。
【0119】
また、画素TFT7083には、チャネル形成領域7068、7069、ソース領域7070、ドレイン領域7071、ゲート絶縁膜を介してゲート電極と重ならないLDD領域(以下、Loff領域という。なお、offとはoffsetの意である。)7072〜7075、Loff領域7073、7074に接したn+領域7076が形成された。この時、ソース領域7070、ドレイン領域7071はそれぞれn+領域で形成され、Loff領域7072〜7075はn--領域で形成された。
【0120】
本発明は、アクティブマトリクス回路およびドライバー回路が要求する回路仕様に応じて各回路を形成するTFTの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができた。具体的には、nチャネル型TFTは回路仕様に応じてLDD領域の配置を異ならせ、Lov領域またはLoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したTFT構造と低オフ電流動作を重視したTFT構造とを実現した。
【0121】
例えば、nチャネル型TFT7082は高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、バッファ回路などのロジック回路に適している。また、nチャネル型TFT7083は低オフ電流動作を重視したアクティブマトリクス回路、サンプリング回路(サンプルホールド回路)に適している。
【0122】
また、チャネル長3〜7μmに対してLov領域の長さ(幅)は0.5〜3.0μm、代表的には1.0〜1.5μmとすれば良い。また、画素TFT7083に設けられるLoff領域7072〜7075の長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。
【0123】
以上の工程を経てアクティブマトリクス基板が完成する。
【0124】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、表示装置を作製する工程を説明する。
【0125】
図17(C)の状態のアクティブマトリクス基板に配向膜(図示せず)を形成する。本実施形態では、配向膜にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板、透明導電膜から成る対向電極、配向膜(いずれも図示せず)とで構成される。
【0126】
なお、本実施形態では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチル角を持つようなポリイミドを用いた。
【0127】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ(いずれも図示せず)などを介して貼り合わせる。その後、両基板の間に液晶を注入し、封止剤(いずれも図示せず)によって完全に封止する。本実施形態では、液晶にネマチック液晶を用いた。
【0128】
よって、表示装置が完成する。
【0129】
なお、本実施形態で説明した非晶質シリコン膜の結晶化の方法の代わりに、レーザー光(代表的にはエキシマレーザー光)によって、非晶質シリコン膜の結晶化を行ってもよい。
【0130】
また、多結晶シリコン膜を用いる代わりに、スマートカット、SIMOX、エルトラン等のSOI構造(SOI基板)を用いて他のプロセスを行ってもよい。
【0131】
(実施形態5)
【0132】
本実施形態では、本発明の表示装置の別の作製方法について説明する。ここでは、アクティブマトリクス回路とその周辺に設けられる駆動回路のTFTを同時に作製する方法について説明する。
【0133】
〔島状半導体層、ゲート絶縁膜形成の工程:図18(A)〕
図18(A)において、基板6001には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
【0134】
そして、基板6001のTFTが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜からなる下地膜6002をプラズマCVD法やスパッタ法で100〜400nmの厚さに形成した。例えば下地膜6002として、窒化シリコン膜6002を25〜100nm、ここでは50nmの厚さに、酸化シリコン膜6003を50〜300nm、ここでは150nmの厚さとした2層構造で形成すると良い。下地膜6002は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【0135】
次に下地膜6002の上に20〜100nmの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは400〜550℃で数時間加熱して脱水素処理を行い、含有水素量を5atom%以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるTFTの特性バラツキを低減させることができる。
【0136】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるSOI(Silicon On Insulators)の公知技術を使用して結晶質シリコン膜を形成しても良い。
【0137】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層6004〜6006を形成した。結晶質シリコン膜のnチャネル型TFTが作製される領域には、しきい値電圧を制御するため、あらかじめ1×1015〜5×1017cm-3程度の濃度でボロン(B)を添加しておいても良い。
【0138】
次に、島状半導体層6004〜6006を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜6007を形成した。ゲート絶縁膜6007は、10〜200nm、好ましくは50〜150nmの厚さに形成すれば良い。例えば、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を75nm形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、800〜1000℃で熱酸化して115nmのゲート絶縁膜としても良い。(図18(A))
【0139】
〔n-領域の形成:図18(B)〕
島状半導体層6004、6006及び配線を形成する領域の全面と、島状半導体層6005の一部(チャネル形成領域となる領域を含む)にレジストマスク6008〜6011を形成し、n型を付与する不純物元素を添加して低濃度不純物領域6012、6013を形成した。この低濃度不純物領域6012、6013は、後にCMOS回路のnチャネル型TFTに、ゲート絶縁膜を介してゲート電極と重なるLDD領域(本明細書中ではLov領域という。なお、ovとはoverlapの意味である。)を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含まれるn型を付与する不純物元素の濃度を(n-)で表すこととする。従って、本明細書中では低濃度不純物領域6012、6013をn-領域と言い換えることができる。
【0140】
ここではフォスフィン(PH3)を質量分離しないでプラズマ励起したイオンドープ法でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート絶縁膜6007を通してその下の半導体層にリンを添加した。添加するリン濃度は、5×1017〜5×1018atoms/cm3の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。
【0141】
その後、レジストマスク6008〜6011を除去し、窒素雰囲気中で400〜900℃、好ましくは550〜800℃で1〜12時間の熱処理を行ない、この工程で添加されたリンを活性化する工程を行なった。
【0142】
〔ゲート電極用および配線用導電膜の形成:図18(C)〕
第1の導電膜6014を、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素またはいずれかを主成分とする導電性材料で、10〜100nmの厚さに形成した。第1の導電膜6014としては、例えば窒化タンタル(TaN)や窒化タングステン(WN)を用いることが望ましい。さらに、第1の導電膜6014上に第2の導電膜6015をTa、Ti、Mo、Wから選ばれた元素またはいずれかを主成分とする導電性材料で、100〜400nmの厚さに形成した。例えば、Taを200nmの厚さに形成すれば良い。また、図示しないが、第1の導電膜6014の下に導電膜6014、6015(特に導電膜6015)の酸化防止のためにシリコン膜を2〜20nm程度の厚さで形成しておくことは有効である。
【0143】
〔p−chゲート電極、配線電極の形成とp+領域の形成:図19(A)〕
レジストマスク6016〜6019を形成し、第1の導電膜と第2の導電膜(以下、積層膜として取り扱う)をエッチングして、pチャネル型TFTのゲート電極6020、ゲート配線6021、6022を形成した。なお、nチャネル型TFTとなる領域の上には全面を覆うように導電膜6023、6024を残した。
【0144】
そして、レジストマスク6016〜6019をそのまま残してマスクとし、pチャネル型TFTが形成される半導体層6004の一部に、p型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイオンドープ法(勿論、イオンインプランテーション法でも良い)で添加した。ここでは5×1020〜3×1021atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるp型を付与する不純物元素の濃度を(p++)で表すこととする。従って、本明細書中では不純物領域6025、6026をp++領域と言い換えることができる。
【0145】
なお、この工程において、レジストマスク6016〜6019を使用してゲート絶縁膜6007をエッチング除去して、島状半導体層6004の一部を露出させた後、p型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【0146】
〔n―chゲート電極の形成:図19(B)〕
次に、レジストマスク6016〜6019は除去した後、レジストマスク6027〜6030を形成し、nチャネル型TFTのゲート電極6031、6032を形成した。このときゲート電極6031はn-領域6012、6013とゲート絶縁膜を介して重なるように形成した。
【0147】
〔n+領域の形成:図19(C)〕
次に、レジストマスク6027〜6030を除去し、レジストマスク6033〜6035を形成した。そして、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク6035はnチャネル型TFTのゲート電極6032を覆う形で形成した。これは、後の工程においてアクティブマトリクス回路のnチャネル型TFTに、ゲート電極と重ならないようにLDD領域を形成するためである。
【0148】
そして、n型を付与する不純物元素を添加して不純物領域6036〜6040を形成した。ここでも、フォスフィン(PH3)を用いたイオンドープ法(勿論、イオンインプランテーション法でも良い)で行い、この領域のリンの濃度は1×1020〜1×1021atoms/cm3とした。なお、ここで形成された不純物領域6038〜6040に含まれるn型を付与する不純物元素の濃度を(n+)で表すこととする。従って、本明細書中では不純物領域6038〜6040をn+領域と言い換えることができる。また、不純物領域6036、6037は既にn-領域が形成されていたので、厳密には不純物領域6038〜6040よりも若干高い濃度でリンを含む。
【0149】
なお、この工程において、レジストマスク6033〜6035およびゲート電極6031をマスクとしてゲート絶縁膜6007をエッチングし、島状半導体膜6005、6006の一部を露出させた後、n型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【0150】
〔n--領域の形成:図20(A)〕
次に、レジストマスク6033〜6035を除去し、アクティブマトリクス回路のnチャネル型TFTとなる島状半導体層6006にn型を付与する不純物元素を添加する工程を行った。こうして形成された不純物領域6041〜6044には前記n-領域と同程度かそれより少ない濃度(具体的には5×1016〜1×1018atoms/cm3)のリンが添加されるようにした。なお、ここで形成された不純物領域6041〜6044に含まれるn型を付与する不純物元素の濃度を(n--)で表すこととする。従って、本明細書中では不純物領域6041〜6044をn--領域と言い換えることができる。また、この工程ではゲート電極で隠された不純物領域6068を除いて全ての不純物領域にn-の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支えない。
【0151】
〔熱活性化の工程:図20(B)〕
次に、後に第1の層間絶縁膜の一部となる保護絶縁膜6045を形成した。保護絶縁膜6045は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は100〜400nmとすれば良い。
【0152】
その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において300〜650℃、好ましくは400〜550℃、ここでは450℃、2時間の熱処理を行った。
【0153】
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0154】
〔層間絶縁膜、ソース/ドレイン電極、遮光膜、画素電極、保持容量の形成:図20(C)〕
活性化工程を終えたら、保護絶縁膜6045の上に0.5〜1.5μm厚の層間絶縁膜6046を形成した。前記保護絶縁膜6045と層間絶縁膜6046とでなる積層膜を第1の層間絶縁膜とした。
【0155】
その後、それぞれのTFTのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース電極6047〜6049と、ドレイン電極6050、6051を形成した。図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。
【0156】
次に、パッシベーション膜6052として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で50〜500nm(代表的には200〜300nm)の厚さで形成した。その後、この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成する位置において、パッシベーション膜6052に開口部を形成しておいても良い。
【0157】
その後、有機樹脂からなる第2の層間絶縁膜6053を約1μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。
【0158】
次に、アクティブマトリクス回路となる領域において、第2の層間絶縁膜6053上に遮光膜6054を形成した。遮光膜6054はアルミニウム(Al)、チタン(Ti)、タンタル(Ta)から選ばれた元素またはいずれかを主成分とする膜で100〜300nmの厚さに形成した。そして、遮光膜6054の表面に陽極酸化法またはプラズマ酸化法により30〜150nm(好ましくは50〜75nm)の厚さの酸化膜6055を形成した。ここでは遮光膜6055としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、酸化膜6055として酸化アルミニウム膜(アルミナ膜)を用いた。
【0159】
なお、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマCVD法、熱CVD法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は30〜150nm(好ましくは50〜75nm)とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、DLC(Diamond like carbon)膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【0160】
次に、第2の層間絶縁膜6053にドレイン電極6051に達するコンタクトホールを形成し、画素電極6056を形成した。なお、画素電極6057、6058はそれぞれ隣接する別の画素の画素電極である。画素電極6056〜6058は、透過型表示装置とする場合には透明導電膜を用い、反射型の表示装置とする場合には金属膜を用いれば良い。ここでは透過型の表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成した。
【0161】
また、この時、画素電極6056と遮光膜6054とが酸化膜6055を介して重なった領域6059が保持容量を形成した。
【0162】
こうして同一基板上に、ドライバー回路となるCMOS回路とアクティブマトリクス回路とを有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるCMOS回路にはpチャネル型TFT6081、nチャネル型TFT6082が形成され、アクティブマトリクス回路にはnチャネル型TFTでなる画素TFT6083が形成された。
【0163】
CMOS回路のpチャネル型TFT6081には、チャネル形成領域6062、ソース領域6063、ドレイン領域6064がそれぞれp+領域で形成された。また、nチャネル型TFT6082には、チャネル形成領域6065、ソース領域6066、ドレイン領域6067、ゲート絶縁膜を介してゲート電極と重なったLDD領域(以下、Lov領域という。なお、ovとはoverlapの意である。)6068が形成された。この時、ソース領域6066、ドレイン領域6067はそれぞれ(n-+n+)領域で形成され、Lov領域6068はn-領域で形成された。
【0164】
また、画素TFT6083には、チャネル形成領域6070、6071、ソース領域6072、ドレイン領域6073、ゲート絶縁膜を介してゲート電極と重ならないLDD領域(以下、Loff領域という。なお、offとはoffsetの意である。)6074〜6077、Loff領域6075、6076に接したn+領域6078が形成された。この時、ソース領域6072、ドレイン領域6073はそれぞれn+領域で形成され、Loff領域6074〜6077はn--領域で形成された。
【0165】
本発明は、アクティブマトリクス回路およびドライバー回路が要求する回路仕様に応じて各回路を形成するTFTの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができた。具体的には、nチャネル型TFTは回路仕様に応じてLDD領域の配置を異ならせ、Lov領域またはLoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したTFT構造と低オフ電流動作を重視したTFT構造とを実現した。
【0166】
例えば、アクティブマトリクス型表示装置の場合、nチャネル型TFT6082は高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、バッファ回路などのロジック回路に適している。また、nチャネル型TFT6083は低オフ電流動作を重視したアクティブマトリクス回路、サンプリング回路(サンプルホールド回路)に適している。
【0167】
また、チャネル長3〜7μmに対してLov領域の長さ(幅)は0.5〜3.0μm、代表的には1.0〜1.5μmとすれば良い。また、画素TFT6083に設けられるLoff領域6073〜6076の長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。
【0168】
以上の工程によって作製されたアクティブマトリクス基板をもとに、表示装置を作製する。作製工程例については、実施形態5を参照されたい。
【0169】
(実施形態6)
【0170】
図21は、本発明の表示装置のアクティブマトリクス基板の別の構成の例である。8001はpチャネル型TFT、8002はnチャネル型TFT、8003はnチャネル型TFT、8004はnチャネル型TFTである。8001、8002、および8003はドライバの回路部を構成し、8004はアクティブマトリクス回路部を構成している。
【0171】
8005〜8013は、アクティブマトリクス回路を構成する画素TFTの半導体層である。8005、8009および8013はn+領域、8006、8008、8010および8012はn--領域、8007および8011はチャネル形成領域である。8014は絶縁膜のキャップ層であり、チャネル形成領域にオフセット部を形成するために設けられる。
【0172】
なお、本実施形態については、本出願人の特許出願である、特願平11−67809号を参照することができる。
【0173】
(実施形態7)
【0174】
上述の本発明の表示装置には、TN液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【0175】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるV字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(セル厚約1μm〜2μm)のものも見出されている。
【0176】
ここで、いわゆるV字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図22に示す。図22に示すグラフの縦軸は透過率(任意単位)、横軸は印加電圧である。なお、表示装置の入射側の偏光板の透過軸は、表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角(クロスニコル)に設定されている。
【0177】
図22に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【0178】
このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有する表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、5V〜8V程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることができ、表示装置の低消費電力化および高信頼性が実現できる。
【0179】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有する表示装置に用いた場合にも、D/A変換回路の出力電圧を下げることができるので、D/A変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、表示装置の低消費電力化および高信頼性が実現できる。
【0180】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的LDD領域(低濃度不純物領域)の幅が小さなTFT(例えば、0nm〜500nmまたは0nm〜200nm)を用いる場合においても有効である。
【0181】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、表示装置の駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間(ピクセルフィードピリオド)を長くし、保持容量が小くてもそれを補うようにしてもよい。
【0182】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、表示装置の低消費電力が実現される。
【0183】
なお、図22に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の表示装置の表示媒体として用いることができる。
【0184】
(実施形態8)
【0185】
上述の本発明の表示装置は、図23に示すような3板式のプロジェクタに用いることができる。
【0186】
図23において、2401は白色光源、2402〜2405はダイクロイックミラー、2406ならびに2407は全反射ミラー、2408〜2410は本発明の表示装置、および2411は投影レンズである。
【0187】
(実施形態9)
【0188】
また、上述の本発明の表示装置は、図24に示すような3板式のプロジェクタに用いることもできる。
【0189】
図24において、2501は白色光源、2502ならびに2503はダイクロイックミラー、2504〜2506は全反射ミラー、2507〜2509は本発明の表示装置、および2510はダイクロイックプリズム、および2511は投影レンズである。
【0190】
(実施形態10)
【0191】
また、上述の実施形態1〜3で説明した本発明の表示装置は、図25に示すような単板式のプロジェクタに用いることもできる。
【0192】
図25において、2601はランプとリフレクターとから成る白色光源である。2602、2603、および2604は、ダイクロイックミラーであり、それぞれ青、赤、緑の波長領域の光を選択的に反射する。2605はマイクロレンズアレイであり、複数のマイクロレンズによって構成されている。2606は本発明の表示装置である。2607はフィールドレンズ、2608は投影レンズ、2609はスクリーンである。
【0193】
(実施形態11)
【0194】
上記実施形態8〜10のプロジェクターは、その投影方法によってリアプロジェクターとフロントプロジェクターとがある。
【0195】
図26(A)はフロント型プロジェクタ−であり、本体10001、本発明の表示装置10002、光源10003、光学系10004、スクリーン10005で構成されている。なお、図26(A)には、表示装置を1つ組み込んだフロントプロジェクターが示されているが、表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【0196】
図26(B)はリア型プロジェクターであり、10006は本体、10007は表示装置であり、10008は光源であり、10009はリフレクター、10010はスクリーンである。なお、図26(B)には、アクティブマトリクス型半導体表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み込んだリア型プロジェクタが示されている。
【0197】
(実施形態12)
【0198】
本実施形態では、本発明の表示装置をゴーグル型ディスプレイに用いた例を示す。
【0199】
図27を参照する。2801はゴーグル型ディスプレイ本体である。2802−Rならびに2802−Lは本発明の表示装置であり、2803−Rならびに2803−LはLEDバックライトであり、2804−Rならびに2804−Lは光学素子である。
【0200】
(実施形態13)
【0201】
本実施形態においては、本発明の表示装置のバックライトにLEDを用いて、フィールドシーケンシャル駆動を行うものである。
【0202】
図28に示すフィールドシーケンシャル駆動方法のタイミングチャートには、画像信号書き込みの開始信号(Vsync信号)、赤(R)、緑(G)ならびに青(B)のLEDの点灯タイミング信号(R、GならびにB)、およびビデオ信号(VIDEO)が示されている。Tfはフレーム期間である。また、TR、TG、TBは、それぞれ赤(R)、緑(G)、青(B)のLED点灯期間である。
【0203】
表示装置に供給される画像信号、例えばR1は、外部から入力される赤に対応する元のビデオデータが時間軸方向に1/3に圧縮された信号である。また、表示パネルに供給される画像信号、例えばG1は、外部から入力される緑に対応する元のビデオデータが時間軸方向に1/3に圧縮された信号である。また、表示パネルに供給される画像信号、例えばB1は、外部から入力される青に対応する元のビデオデータが時間軸方向に1/3に圧縮された信号である。
【0204】
フィールドシーケンシャル駆動方法においては、LED点灯期間TR期間、TG期間およびTB期間に、それぞれR、G、BのLEDが順に点灯する。赤のLEDの点灯期間(TR)には、赤に対応したビデオ信号(R1)が表示パネルに供給され、表示パネルに赤の画像1画面分が書き込まれる。また、緑のLEDの点灯期間(TG)には、緑に対応したビデオデータ(G1)が表示パネルに供給され、表示パネルに緑の画像1画面分が書き込まれる。また、青のLEDの点灯期間(TB)には、青に対応したビデオデータ(B1)が表示装置に供給され、表示装置に青の画像1画面分が書き込まれる。これらの3回の画像の書き込みにより、1フレームが形成される。
【0205】
(実施形態14)
【0206】
本実施形態においては、本発明の表示装置をノートブック型パーソナルコンピュータに用いた例を図29に示す。
【0207】
3001はノートブック型パーソナルコンピュータ本体であり、3002は本発明の表示装置である。また、バックライトにはLEDが用いられている。なお、バックライトに従来のように陰極管を用いても良い。
【0208】
(実施形態15)
【0209】
本発明の表示装置には他に様々な用途がある。本実施形態では、本発明の表示装置を組み込んだ半導体装置について説明する。
【0210】
このような半導体装置には、ビデオカメラ、スチルカメラ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話など)などが挙げられる。それらの一例を図30に示す。
【0211】
図30(A)は携帯電話であり、本体11001、音声出力部11002、音声入力部11003、本発明の表示装置11004、操作スイッチ11005、アンテナ11006で構成される。
【0212】
図30(B)はビデオカメラであり、本体12001、本発明の表示装置12002、音声入力部12003、操作スイッチ12004、バッテリー12005、受像部12012で構成される。
【0213】
図30(C)はモバイルコンピュータであり、本体13001、カメラ部13002、受像部13003、操作スイッチ13004、本発明の表示装置13005で構成される。
【0214】
図30(D)は携帯書籍(電子書籍)であり、本体14001、本発明の表示装置14002、14003、記憶媒体14004、操作スイッチ14005、アンテナ14006で構成される。
【0215】
図31(A)はパーソナルコンピュータであり、本体2601、映像入力部2602、表示部2603、キーボード2604等を含む。本発明の表示装置は表示部2603に用いることができる。
【0216】
図31(B)は電子遊戯機器(ゲーム機器)であり、本体2701、記録媒体2702、表示部2703およびコントローラー2704を含む。この電子遊戯機器から出力された音声や映像は筐体2705および表示部2706を含む表示ディスプレイにて再生される。コントローラー2704と本体2701との間の通信手段または電子遊戯機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部2707、2708で検知する構成となっている。本発明の表示装置は表示部2703に用いることができる。
【0217】
図31(C)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤー(画像再生装置)であり、本体12801、表示部12802、スピーカ部12803、記録媒体12804及び操作スイッチ12805を含む。なお、この画像再生装置は記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明の表示装置は表示部12802に用いることができる。
【0218】
図31(D)はデジタルカメラであり、本体2901、表示部2902、接眼部2903、操作スイッチ2904、受像部(図示せず)を含む。本発明の表示装置は表示部2902に用いることができる。
【0219】
(実施形態16)
本実施形態では、本発明の表示装置としてEL(エレクトロルミネッセンス)表示装置を作製した例について説明する。
【0220】
図32(A)は本実施形態のEL表示装置の上面図である。図31(A)において、4010は基板、4011は画素部、4012はソース側駆動回路、4013はゲート側駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至り、外部機器へと接続される。
【0221】
図32(B)は本実施形態のEL表示装置の断面構造である。このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材16000、シール材17000、密封材(第2のシール材)17001が設けられている。
【0222】
また、基板4010、下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT4023(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成されている。
【0223】
駆動回路用TFT4022、画素部用TFT4023が完成したら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。
【0224】
次に、EL層4029を形成する。EL層4029は公知のEL材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【0225】
本実施形態では、シャドーマスクを用いて蒸着法によりEL層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のEL表示装置とすることもできる。
【0226】
EL層4029を形成したら、その上に陰極4030を形成する。陰極4030とEL層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。本実施形態ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。
【0227】
なお、本実施形態では陰極4030として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。具体的にはEL層4029上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4030は4031で示される領域において配線4016に接続される。配線4016は陰極4030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC4017に接続される。
【0228】
4031に示された領域において陰極4030と配線4016とを電気的に接続するために、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある。これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良い。また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチングしても良い。この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【0229】
このようにして形成されたEL素子の表面を覆って、パッシベーション膜16003、充填材16004、カバー材16000が形成される。
【0230】
さらに、EL素子部を囲むようにして、カバー材16000と基板4010の内側にシール材17000が設けられ、さらにシール材17000の外側には密封材(第2のシール材)17001が形成される。
【0231】
このとき、この充填材16004は、カバー材16000を接着するための接着剤としても機能する。充填材16004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0232】
また、充填材16004の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0233】
スペーサーを設けた場合、パッシベーション膜16003はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0234】
また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材16004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0235】
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材16000が透光性を有する必要がある。
【0236】
また、配線4016はシール材17000および密封材17001と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材17000および密封材17001の下を通ってFPC4017に電気的に接続される。
【0237】
(実施形態17)
本実施形態では、実施形態16とは異なる形態のEL表示装置を作製した例について、図33(A)、33(B)を用いて説明する。図32(A)、32(B)と同じ番号のものは同じ部分を指しているので説明は省略する。
【0238】
図32(A)は本実施形態のEL表示装置の上面図であり、図33(A)をA-A'で切断した断面図を図33(B)に示す。
【0239】
実施形態9に従って、EL素子の表面を覆ってパッシベーション膜16003までを形成する。
【0240】
さらに、EL素子を覆うようにして充填材16004を設ける。この充填材16004は、カバー材16000を接着するための接着剤としても機能する。充填材16004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。この充填材16004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【0241】
また、充填材16004の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【0242】
スペーサーを設けた場合、パッシベーション膜16003はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【0243】
また、カバー材16000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材16004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【0244】
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。
【0245】
次に、充填材16004を用いてカバー材16000を接着した後、充填材16004の側面(露呈面)を覆うようにフレーム材16001を取り付ける。フレーム材16001はシール材(接着剤として機能する)16002によって接着される。このとき、シール材16002としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シール材16002はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材16002の内部に乾燥剤を添加してあっても良い。
【0246】
また、配線4016はシール材16002と基板4010との隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材16002の下を通ってFPC4017に電気的に接続される。
【0247】
(実施形態18)
本実形態では、EL表示パネルにおける画素部のさらに詳細な断面構造を図34に、上面構造を図35(A)に、回路図を図35(B)に示す。図34、図35(A)及び図35(B)では共通の符号を用いるので互いに参照すれば良い。
【0248】
図35において、基板3001上に設けられたスイッチング用TFT3002は実施形態7のTFT構造を用いてもよいし、公知のTFTの構造を用いてもよい。本実施形態ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施形態ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【0249】
また、電流制御用TFT3003はNTFTを用いて形成される。このとき、スイッチング用TFT3002のドレイン配線3035は配線3036によって電流制御用TFTのゲート電極3037に電気的に接続されている。また、3038で示される配線は、スイッチング用TFT3002のゲート電極3039a、3039bを電気的に接続するゲート配線である。
【0250】
電流制御用TFTはEL素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにLDD領域を設ける本発明の構造は極めて有効である。
【0251】
また、本実施形態では電流制御用TFT3003をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【0252】
また、図35(A)に示すように、電流制御用TFT3003のゲート電極3037となる配線は3004で示される領域で、電流制御用TFT3003のドレイン配線3040と絶縁膜を介して重なる。このとき、3004で示される領域ではコンデンサが形成される。このコンデンサ3004は電流制御用TFT3003のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線3040は電流供給線(電源線)3006に接続され、常に一定の電圧が加えられている。
【0253】
スイッチング用TFT3002及び電流制御用TFT3003の上には第1パッシベーション膜3041が設けられ、その上に樹脂絶縁膜でなる平坦化膜3042が形成される。平坦化膜3042を用いてTFTによる段差を平坦化することは非常に重要である。後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0254】
また、3043は反射性の高い導電膜でなる画素電極(EL素子の陰極)であり、電流制御用TFT3003のドレインに電気的に接続される。画素電極3043としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【0255】
また、絶縁膜(好ましくは樹脂)で形成されたバンク3044a、3044bにより形成された溝(画素に相当する)の中に発光層3045が形成される。なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。
【0256】
なお、PPV系有機EL材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。
【0257】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。
【0258】
但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。
【0259】
例えば、本実施形態ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いることができる。
【0260】
本実施形態では発光層3045の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層3046を設けた積層構造のEL層としている。そして、正孔注入層3046の上には透明導電膜でなる陽極3047が設けられる。本実施形態の場合、発光層3045で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【0261】
陽極3047まで形成された時点でEL素子3005が完成する。なお、ここでいうEL素子3005は、画素電極(陰極)3043、発光層3045、正孔注入層3046及び陽極3047で形成されたコンデンサを指す。図22Aに示すように画素電極3043は画素の面積にほぼ一致するため、画素全体がEL素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【0262】
ところで、本実施形態では、陽極3047の上にさらに第2パッシベーション膜3048を設けている。第2パッシベーション膜3048としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。これによりEL表示装置の信頼性が高められる。
【0263】
以上のように本実施形態のEL表示パネルは図21のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示パネルが得られる。
【0264】
(実施形態19)
本実施形態では、実施形態18に示した画素部において、EL素子3005の構造を反転させた構造について説明する。説明には図35を用いる。なお、図34の構造と異なる点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする。
【0265】
図36において、電流制御用TFT3103はPTFTを用いて形成される。
【0266】
本実施形態では、画素電極(陽極)3050として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【0267】
そして、絶縁膜でなるバンク3051a、3051bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層3052が形成される。その上にはカリウムアセチルアセトネートでなる電子注入層3053、アルミニウム合金でなる陰極3054が形成される。この場合、陰極3054がパッシベーション膜としても機能する。こうしてEL素子3101が形成される。
【0268】
本実施形態の場合、発光層3052で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。
【0269】
また、実施形態12,13、14または15の電子機器の表示部として本実施形態のEL表示パネルを用いることは有効である。
【0270】
(実施形態20)
本実施形態では、図35(B)に示した回路図とは異なる構造の画素とした場合の例について図37(A)〜(C)に示す。なお、本実施形態において、3201はスイッチング用TFT3202のソース配線、3203はスイッチング用TFT3202のゲート配線、3204は電流制御用TFT、3205はコンデンサ、3206、3208は電流供給線、3207はEL素子とする。
【0271】
図37(A)は、二つの画素間で電流供給線3206を共通とした場合の例である。即ち、二つの画素が電流供給線3206を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0272】
また、図37(B)は、電流供給線3208をゲート配線3203と平行に設けた場合の例である。なお、図37(B)では電流供給線3208とゲート配線3203とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線3208とゲート配線3203とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【0273】
また、図35(C)は、図35(B)の構造と同様に電流供給線3208をゲート配線3203と平行に設け、さらに、二つの画素を電流供給線3208を中心に線対称となるように形成する点に特徴がある。また、電流供給線3208をゲート配線3203のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0274】
(実施形態21)
図35(A)、35(B)では電流制御用TFT3003のゲートにかかる電圧を保持するためにコンデンサ3004を設ける構造としているが、コンデンサ3004を省略することも可能である。本実施形態の場合、電流制御用TFT3003として、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有しているTFTを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施形態ではこの寄生容量をコンデンサ3004の代わりとして積極的に用いる点に特徴がある。
【0275】
この寄生容量のキャパシタンスは、上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。
【0276】
また、本実施形態20に示した図36(A),(B),(C)の構造においても同様に、コンデンサ3205を省略することは可能である。
【0277】
【発明の効果】
【0278】
本発明の表示装置によると、D/A変換回路の能力以上の多階調表示をおこなうことができる。よって、小型の表示装置を実現することが可能となる。
【図面の簡単な説明】
【図1】 本発明の表示装置の概略構成図である。
【図2】 本発明の表示装置の概略構成図である。
【図3】 本発明の表示装置のある実施形態の概略構成図である。
【図4】 本発明の表示装置のある実施形態のアクティブマトリクス回路、ソースドライバおよびゲートドライバの回路構成図である。
【図5】 本発明の表示装置のある実施形態の階調表示レベルを示す図である。
【図6】 本発明の表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図7】 本発明の表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図8】 本発明の表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図9】 本発明の表示装置のある実施形態の概略構成図である。
【図10】 本発明の表示装置のある実施形態の概略構成図である。
【図11】 本発明の表示装置のある実施形態の概略構成図である。
【図12】 本発明の表示装置のある実施形態のアクティブマトリクス回路、ソースドライバおよびゲートドライバの回路構成図である。
【図13】 本発明の表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図14】 本発明の表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図15】 本発明の表示装置の作製工程例を示す図である。
【図16】 本発明の表示装置の作製工程例を示す図である。
【図17】 本発明の表示装置の作製工程例を示す図である。
【図18】 本発明の表示装置の作製工程例を示す図である。
【図19】 本発明の表示装置の作製工程例を示す図である。
【図20】 本発明の表示装置の作製工程例を示す図である。
【図21】 本発明の表示装置の作製工程例を示す図である。
【図22】 無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図23】 本発明の表示装置を用いた3板式プロジェクタの概略構成図である。
【図24】 本発明の表示装置を用いた3板式プロジェクタの概略構成図である。
【図25】 本発明の表示装置を用いた単板式プロジェクタの概略構成図である。
【図26】 本発明の表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図である。
【図27】 本発明の表示装置を用いたゴーグル型ディスプレイの概略構成図である。
【図28】 フィールドシーケンシャル駆動のタイミングチャートである。
【図29】 本発明の表示装置を用いたノートブック型パーソナルコンピュータの概略構成図である。
【図30】 本発明の表示装置を用いた電子機器の例である。
【図31】 本発明の表示装置を用いた電子機器の例である。
【図32】 EL表示装置の上面構造および断面構造を示す図である。
【図33】 EL表示装置の上面構造および断面構造を示す図である。
【図34】 EL表示装置の断面構造を示す図である。
【図35】 EL表示装置の上面構造および回路構造を示す図である。
【図36】 EL表示装置の断面構成を示す図である。
【図37】 EL表示装置の画素部の回路構成を示す図である。
【符号の説明】
101 表示装置
101−1 ソースドライバ
101−2 ゲートドライバ
101−3 ゲートドライバ
101−4 アクティブマトリクス回路
102 デジタルビデオデータ時間階調処理回路
Claims (13)
- アクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
D/A変換回路と、
を有する表示装置であって、
mビットデジタルビデオデータのうち、nビットを電圧階調の情報として用い、かつ(m−n)ビットを時間階調の情報として(m、nは共に2以上の正数、かつm>n)用い、
前記D/A変換回路によって前記nビットのデジタルビデオデータをアナログビデオデータに変換し、前記アナログビデオデータを前記ソースドライバに入力し、
前記ソースドライバは、サンプリング回路を有し、
前記サンプリング回路はnチャネル型TFTを用いて形成され、
前記サンプリング回路のnチャネル型TFTのLDD領域は、ゲート電極と重ならないように形成されていることを特徴とする表示装置。 - アクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
mビットデジタルビデオデータのうち、nビットを電圧階調のためのデジタルビデオデータに変換するとともに、(m−n)ビットを時間階調のためのデジタルビデオデータに変換する回路と(m、nは共に2以上の正数、かつm>n)、
前記nビットのデジタルビデオデータをアナログビデオデータに変換し、前記アナログビデオデータを前記ソースドライバに入力するD/A変換回路と、
を有する表示装置であって、
前記ソースドライバは、サンプリング回路を有し、
前記サンプリング回路はnチャネル型TFTを用いて形成され、
前記サンプリング回路のnチャネル型TFTのLDD領域は、ゲート電極と重ならないように形成され、
前記(m−n)ビットの時間階調のためのデジタルビデオデータに対応する複数のサブフレームによって1フレームの映像を形成することを特徴とする表示装置。 - アクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
D/A変換回路と、
を有する表示装置であって、
前記ソースドライバは、サンプリング回路を有し、
前記サンプリング回路はnチャネル型TFTを用いて形成され、
前記サンプリング回路のnチャネル型TFTのLDD領域は、ゲート電極と重ならないように形成され、
mビットデジタルビデオデータのうち、nビットを電圧階調の情報として用い、かつ(m−n)ビットを時間階調の情報として(m、nは共に2以上の正数、かつm>n)用いることによって、(2m−(2m−n−1))通りの表示階調を得、
前記D/A変換回路によって前記nビットのデジタルビデオデータをアナログビデオデータに変換し、前記アナログビデオデータを前記ソースドライバに入力することを特徴とする表示装置。 - アクティブマトリクス回路と、
前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバと、
mビットデジタルビデオデータのうち、nビットを電圧階調のためのデジタルビデオデータに変換するとともに、(m−n)ビットを時間階調のためのデジタルビデオデータに変換する回路と(m、nは共に2以上の正数、かつm>n)、
前記nビットのデジタルビデオデータをアナログビデオデータに変換し、前記アナログビデオデータを前記ソースドライバに入力するD/A変換回路と、
を有する表示装置であって、
前記ソースドライバは、サンプリング回路を有し、
前記サンプリング回路はnチャネル型TFTを用いて形成され、
前記サンプリング回路のnチャネル型TFTのLDD領域は、ゲート電極と重ならないように形成され、
前記(m−n)ビットの時間階調のためのデジタルビデオデータに対応する複数のサブフレームによって1フレームの映像を形成し、(2m−(2m−n−1))通りの表示階調を得ることを特徴とする表示装置。 - 請求項1乃至4のいずれか一において、
前記アクティブマトリクス回路は、マトリクス状に配置された複数のnチャネル型TFTを有し、
前記アクティブマトリクス回路のnチャネル型TFTのLDD領域は、ゲート電極と重ならないように形成されていることを特徴とする表示装置。 - 請求項5において、
前記アクティブマトリクス回路のnチャネル型TFTのLDD領域の長さは0.5〜3.5μmであり、チャネル長の長さは3〜7μmであることを特徴とする表示装置。 - 請求項1乃至6のいずれか一において、
前記ゲートドライバ及び前記ソースドライバは、それぞれシフトレジスタ回路を有し、
前記シフトレジスタ回路は、nチャネル型TFTを有し、
前記シフトレジスタ回路のnチャネル型TFTのLDD領域は、ゲート電極と重なるように形成されていることを特徴とする表示装置。 - 請求項1乃至7のいずれか一において、
A/D変換回路を有し、
外部から供給されるアナログビデオデータを前記A/D変換回路によって、前記mビットデジタルビデオデータに変換することを特徴とする表示装置。 - 請求項1乃至8のいずれか一において、
nチャネル型TFTとpチャネル型TFTでなるCMOS回路を有し、
前記アクティブマトリクス回路はnチャネル型TFTでなる画素TFTを有し、
前記CMOS回路と前記アクティブマトリクス回路の画素TFT上に第1の層間絶縁膜が形成され、
前記第1の層間絶縁膜上にパッシベーション膜が形成され、
前記パッシベーション膜上に有機樹脂からなる第2の層間絶縁膜が形成され、
前記第2の層間絶縁膜上に遮光膜が形成され、
前記遮光膜上に絶縁膜が形成され、
前記絶縁膜及び前記第2の層間絶縁膜上に画素電極が形成され、
前記CMOS回路のnチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重なるLDD領域を有し、
前記アクティブマトリクス回路のnチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域、及びゲート電極と重ならないLDD領域を有することを特徴とする表示装置。 - 請求項1乃至8のいずれか一において、
前記アクティブマトリクス回路は画素部用TFTを有し、
前記アクティブマトリクス回路の画素部用TFT上に樹脂材料でなる平坦化膜が形成され、
前記平坦化膜上に前記画素部用TFTのドレインと電気的に接続される画素電極が形成され、
前記画素電極上に開口部を有する絶縁膜が前記平坦化膜及び前記画素電極上に形成され、
前記画素電極上にEL層が形成され、
前記EL層上に陰極が形成されていることを特徴とする表示装置。 - 前記表示装置には無しきい値反強誘電性混合液晶が用いられ、線順次駆動させることを特徴とする請求項1乃至9のいずれか一に記載の表示装置。
- 前記mは8、前記nは2であることを特徴とする請求項1乃至11のいずれか一に記載の表示装置。
- 前記mは12、前記nは4であることを特徴とする請求項1乃至11のいずれか一に記載の表示装置。
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