JP5154413B2 - 表示パネル駆動回路、表示装置 - Google Patents

Description

本発明は、表示装置に設けられるソースドライバ（特に、デジタルドライバ）に関する。

特許文献１には表示装置に用いられるデジタルドライバの一構成例が開示されている。この構成を図９に示す。図９記載のデジタルドライバは、複数のファースト（１ｓｔ）ラッチ回路ＬＡＴ１と複数のセカンド（２ｎｄ）ラッチ回路ＬＡＴ２とを備えた回路ブロックを、表示パネルのデータ信号線（Ｓ１・・・）ごとに設けている。

この構成では、各回路ブロックが、シフトレジスタのＤＦＦからのパルス（１ｓｔラッチパルス）によって、対応する１本のデータ信号線に供給すべき３ビットデータをＤ０〜Ｄ２から取り込んでいき、ＬＰラインからのパルス（２ｎｄラッチパルス）によって、上記３ビットデータをＤＡ変換して各データ信号線（Ｓ１、Ｓ２・・・）にアナログの信号電位として出力する。

また、特許文献１にはデジタルドライバの他の構成例が開示されている。この構成を図１０に示す。図１０記載のデジタルドライバは、複数のファースト（１ｓｔ）ラッチ回路ＬＡＴ１と複数のセカンド（２ｎｄ）ラッチ回路ＬＡＴ２とを備えた回路ブロックを、表示パネルの４本のデータ信号線（Ｓ１〜Ｓ４、Ｓ５〜Ｓ８・・・）ごとに設けている。

この構成は、１水平期間（第１〜第４の期間）を４分割し、１つの回路ブロックを４本のデータ信号線で共有するものである。

すなわち、第１の期間では、各回路ブロックは、シフトレジスタのＤＦＦからのパルス（１ｓｔラッチパルス）によって、対応するデータ信号線（Ｓ１、Ｓ５・・・）に供給すべき３ビットデータをＤ０〜Ｄ２から取り込んでいき、ＬＰａ・ＬＰｂラインからのパルス（２ｎｄラッチパルス）によって、上記３ビットデータをＤＡ変換して各データ信号線（Ｓ１、Ｓ５・・・）にアナログの信号電位として出力する。続く第２の期間では、各回路ブロックは、シフトレジスタのＤＦＦからのパルス（１ｓｔラッチパルス）によって、対応するデータ信号線（Ｓ２、Ｓ６・・・）に供給すべき３ビットデータをＤ０〜Ｄ２から取り込んでいき、ＬＰａ・ＬＰｂラインからのパルス（２ｎｄラッチパルス）によって、上記３ビットデータをＤＡ変換して各データ信号線（Ｓ２、Ｓ６・・・）にアナログの信号電位として出力する。これを第４の期間まで行う。
日本国公開特許公報「特開２００３−５８１３３号公報（公開日：２００３年２月２８日）」

しかしながら、図９記載の構成では、データ信号線数（回路ブロックの数）×データのビット数に等しい数の１ｓｔラッチ回路（ＬＡＴ１）と、１ｓｔラッチ回路と同数の２ｎｄラッチ回路（ＬＡＴ２）とが必要となるため、各１ｓｔラッチ回路および対応する２ｎｄラッチ回路を接続する配線も増大し、ドライバが大型化するという問題がある。特に、ドライバと表示パネルとをモノリシックに形成する場合には、配線の多層化には限界があるため、配線数の増加がドライバサイズに与える影響が大きい。

また、図１０記載の構成では、回路ブロック数を低減できる一方で、１水平期間を４分割するためデータの並べ替えを行う必要があり、それ用の外部メモリと演算回路を用意しなければならないという問題がある。

本発明は、上記課題に鑑みてなされたものであり、その目的は、外部メモリや演算回路を要することなくドライバの小型化を実現する点にある。

本発明の表示パネル駆動回路は、前段回路と後段回路とを含む回路ブロックを複数備え、各回路ブロックにおいて、前段回路からの信号が後段回路に伝送される表示パネル駆動回路であって、隣り合う２つの回路ブロックそれぞれに接続可能なブロック間共有配線を備え、この隣り合う２つの回路ブロックそれぞれにおける上記信号が、上記ブロック間共有配線を介して時分割で伝送されることを特徴とする。

上記構成は、隣り合う２つの回路ブロックそれぞれが、同一のブロック間共有配線を用い、時分割で信号伝送を行うものである。このように、信号伝送に用いる配線を回路ブロック間で共有することで配線数を減らすことができ、表示パネル駆動回路のサイズを縮小することができる。特に、表示パネル駆動回路を表示パネルにモノリシックに形成する場合には、配線数の減少によるサイズの縮小効果が大きい。

本表示パネル駆動回路においては、上記信号は複数の映像信号を含み、上記前段回路は各映像信号に対応する前段信号回路を有し、上記後段回路は各映像信号に対応する後段信号回路を有し、上記ブロック間共有配線は各映像信号に対応する信号別共有配線を有し、
各映像信号は、対応する前段信号回路に入力されるとともに、対応する信号別共有配線を介して、対応する後段信号回路に伝送されても良い。

また、本表示パネル駆動回路においては、各前段信号回路とこれに対応する信号別共有配線との間にスイッチ回路を備えても良い。この場合、奇数番目の回路ブロックに属する前段信号回路とこれに対応する信号別共有配線との間のスイッチ回路が第１の制御信号線に接続され、偶数番目の回路ブロックに属する前段信号回路とこれに対応する信号別共有配線との間のスイッチ回路が第２の制御信号線に接続されていても良い。

また、本表示パネル駆動回路においては、回路ブロックごとに１つの信号経由回路を備え、各回路ブロックでは、これに属する後段信号回路すべてが接続可能な信号間共有配線が設けられるとともに各後段信号回路からの信号が上記信号間共有配線を介して時分割で上記信号経由回路に伝送されても良い。こうすれば、後段信号回路および信号経由回路間の配線数を減らすことができ、表示パネル駆動回路のサイズをより縮小することができる。なお、上記信号経由回路はＤＡＣ回路であっても良い。こうすれば、ＤＡＣ回路の数を削減できる。

また、本表示パネル駆動回路においては、各前段信号回路は、対応する映像信号のビット数に等しい数のファーストラッチ回路を備え、各後段信号回路は、対応する映像信号のビット数に等しい数のセカンドラッチ回路を備え、各信号別共有配線は、対応する映像信号のビット数に等しい数の配線を備えても良い。なお、後段信号回路のセカンドラッチ回路へのラッチパルスは、信号別共有配線とは異なる配線によって供給すれば良い。この場合、奇数番目の回路ブロックに属する後段信号回路のセカンドラッチ回路へのラッチパルスが、上記第１の制御信号線によって供給され、偶数番目の回路ブロックに属する後段信号回路のセカンドラッチ回路へのラッチパルスが、上記第２の制御信号線によって供給されることが好ましい。

本発明の表示パネル駆動回路は、複数の前段信号回路と各前段信号回路に対応する後段信号回路とを含む回路ブロックを複数備え、各回路ブロックにおいて各前段信号回路からの信号がこれに対応する後段信号回路に伝送される表示パネル駆動回路であって、各回路ブロックでは、これに属する前段信号回路すべてが接続可能なブロック内共有配線が設けられるとともに各前段信号回路からの信号が上記ブロック内共有配線を介して時分割で伝送されることを特徴とする。

このように、ブロック内共有配線を用い、各前段信号回路から対応する後段信号回路への信号伝送を時分割で行うことで配線数を減らすことができ、表示パネル駆動回路のサイズを縮小することができる。特に、表示パネル駆動回路を表示パネルにモノリシックに形成する場合には、配線数の減少によるサイズの縮小効果が大きい。

本表示パネル駆動回路においては、上記信号は複数の映像信号を含み、各映像信号に対応して上記前段信号回路が設けられるとともに、各映像信号に対応して上記後段信号回路が設けられており、各映像信号は、対応する前段信号回路に入力されるとともに上記ブロック内共有配線を介して、対応する後段信号回路に伝送されても良い。

また、本表示パネル駆動回路においては、各前段信号回路と上記ブロック内共有配線との間に、該前段信号回路に対応するスイッチ回路を備えても良い。

また、本表示パネル駆動回路においては、各前段信号回路は、対応する映像信号のビット数に等しい数のファーストラッチ回路を備え、各後段信号回路は、対応する映像信号のビット数に等しい数のセカンドラッチ回路を備え、各ブロック内共有配線は、対応する映像信号のビット数に等しい数の配線を備えても良い。なお、後段信号回路のセカンドラッチ回路へのラッチパルスは、ブロック内共有配線とは異なる配線によって供給すれば良い。この場合、映像信号の数に等しい制御信号線を設け、各前段信号回路に対応するスイッチ回路の制御信号と、該前段信号回路に対応する後段信号回路の各セカンドラッチ回路へのラッチパルスとが、同一の制御信号線によって供給されることが好ましい。

本発明の表示装置は、表示パネルと、上記表示パネル駆動回路とを備えることを特徴とする。この場合、上記表示パネルと表示パネル駆動回路とがモノリシックに形成されていても良い。なお、上記表示装置として、例えば液晶表示装置を挙げることができる。

以上のように、本発明の表示パネル駆動回路では、隣り合う２つの回路ブロックそれぞれが、同一のブロック間共有配線を用いて信号伝送を行う。このように、信号伝送に用いる配線を回路ブロック間で共有することで配線数を減らすことができ、表示パネル駆動回路のサイズを縮小することができる。

本実施の形態に係るデジタルドライバの一構成を示す回路図である。 図１記載のデジタルドライバの一部構成を具体的に示す回路図である。 図１記載のデジタルドライバの一部構成を具体的に示す回路図である。 図１記載のデジタルドライバの変形例を示す回路図である。 本デジタルドライバの他の構成を示す回路図である。 本液晶表示装置の構成を示す模式図である。 図１記載のデジタルドライバの動作を示すタイミングチャートである。 図５記載のデジタルドライバの動作を示すタイミングチャートである。 従来のデジタルドライバの構成を示す回路図である。 従来のデジタルドライバの構成を示す回路図である。

符号の説明

１０ 液晶表示装置（表示装置）
３０ 表示部
４０ ゲートドライバ
９０ ９５ ソースドライバ（表示パネル駆動回路）
Ｑ ブロック間共有配線
ＨＲ・ＨＧ・ＨＢ 信号別共有配線
ＣＬ 信号間共有配線
Ｎ ブロック内共有配線
Ｔ 伝送切り替えブロック
ｉＲ・ｉＧ・ｉＢ （伝送切り替え用）スイッチ回路
ＭＲ・ＭＧ・ＭＢ 伝送切り替え線（制御信号線）
Ｙ１・Ｙ２ ラッチパルス線（第１および第２の制御信号線）

本実施の形態を図１〜図８に基づいて説明すれば、以下のとおりである。図６は本実施の形態にかかる液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置１０は、表示部３０、ゲートドライバ４０、およびソースドライバ９０を備える。ここで、表示部３０並びにゲートドライバ４０およびソースドライバ９０は同一の基板上に形成され、いわゆるシステムオンパネルを構成する。ソースドライバ９０には入力信号（映像データ）と各種の制御信号が供給される。なお、表示部３０には、行（横）方向に伸びる複数の走査信号線と列（縦）方向に伸びる複数のデータ信号線との交点近傍に画素が設けられる。

図１は、本液晶表示装置のソースドライバの構成を示す回路図である。本ソースドライバ９０は、パネル外から入力されるデジタル入力信号（例えば６ビット）からアナログの信号電位を生成し、これを表示部３０の各データ信号線に供給するデジタルドライバである。

図１に示すように、デジタルドライバ９０は、複数の信号処理ブロック（図示せず）と、３本の入力信号線ＤＲ・ＤＧ・ＤＢと、３本のスイッチ制御線ＰＲ・ＰＧ・ＰＢと、２本のラッチパルス線Ｙ１・Ｙ２（第１および第２の制御信号線）とを備える。

各信号処理ブロックは、（シフトレジスタ内の）１つのフリップフロップＦと、１つの回路ブロックｇと、１つのＤＡＣと、１つの時分割スイッチブロックＷとを備え、各信号処理ブロックに、表示部の３本のデータ信号線ＳＲ・ＳＧ・ＳＢが対応している。なお、各時分割スイッチブロックＷは３つのアナログスイッチＥＲ・ＥＧ・ＥＢを有する。

ここで、各回路ブロックｇは、列方向に並ぶ３つの前段ラッチブロック（前段信号回路）ＢＲ・ＢＧ・ＢＢを有する前段回路と、列方向に並ぶ３つの後段ラッチブロック（後段信号回路）ＣＲ・ＣＧ・ＣＢを有する後段回路と、１つの伝送スイッチブロックＴと、１つの選択スイッチブロックＫと、１つの信号間共有配線（６ビット）ＣＬとを備える。そして、デジタルドライバ９０内では複数の回路ブロックが行方向に並べられ、隣り合う２つ（例えば、１番目と２番目、３番目と４番目）の回路ブロック間に、ブロック間共有配線Ｑが設けられる。さらに、ブロック間共有配線Ｑは３つの信号別共有配線ＨＲ・ＨＧ・ＨＢを備える。

伝送スイッチブロックＴは３つのスイッチ回路ｉＲ・ｉＧ・ｉＢを備える。ここで、スイッチ回路ｉＲ・ｉＧ・ｉＢはそれぞれ、ＨＲ・ＨＧ・ＨＢに対応する６ビット分のスイッチング素子を備え、伝送スイッチブロックＴは１８ビット分のスイッチング素子を備える。また、選択スイッチブロックＫは３つのスイッチ回路ＪＲ・ＪＧ・ＪＢを備える。ここで、選択スイッチ回路ＪＲ・ＪＧ・ＪＢはそれぞれ、後段ラッチブロックＣＲ・ＣＧ・ＣＢに対応する６ビット分のスイッチング素子を備え、選択スイッチブロックＫは１８ビット分のスイッチング素子を備える。

例えば、１番目の信号処理ブロックは、フリップフロップＦ１、回路ブロックｇ１、ＤＡＣ１、および時分割スイッチブロックＷ１を備え、３本のデータ信号線ＳＲ１・ＳＧ１・ＳＢ１に対応している。なお、時分割スイッチブロックＷ１は、３つのアナログスイッチＥＲ１・ＥＧ１・ＥＢ１を備える。ここで、回路ブロックｇ１は、３つの前段ラッチブロックＢＲ１・ＢＧ１・ＢＢ１、３つの後段ラッチブロックＣＲ１・ＣＧ１・ＣＢ１、伝送スイッチブロックＴ１、選択スイッチブロックＫ１、および信号間共有配線ＣＬ１を有している。なお、伝送スイッチブロックＴ１は３つのスイッチ回路ｉＲ１・ｉＧ１・ｉＢ１を備え、選択スイッチブロックＫ１は、３つのスイッチ回路ＪＲ１・ＪＧ１・ＪＢ１を備える。さらに、この回路ブロックｇ１およびその隣の回路ブロックｇ２間に、ブロック間共有配線Ｑ１が設けられ、このブロック間共有配線Ｑ１は、信号別共有配線ＨＲ１・ＨＧ１・ＨＢ１を備えている。

ここで、図１に示されるように、各前段ラッチブロックは、対応するフリップフロップと、対応する入力信号線とに接続され、さらに、対応するスイッチ回路および対応する信号別共有配線（６ビット）を介して対応する後段ラッチブロックに接続されている。また、各後段ラッチブロックは、対応するスイッチ回路および信号間共有配線（６ビット）を介してＤＡＣに接続されるとともに、ラッチパルス線Ｙ１あるいはＹ２に接続される。

例えば、前段ラッチブロックＢＲ１は、フリップフロップＦ１と、入力信号線ＤＲとに接続され、さらに、スイッチ回路ｉＲ１および信号別共有配線ＨＲ１（６ビット）を介して後段ラッチブロックＣＲ１に接続されている。また、後段ラッチブロックＣＲ１は、スイッチ回路ＪＲ１および信号間共有配線ＣＬ１（６ビット）を介してＤＡＣ１に接続されるとともに、ラッチパルス線Ｙ１に接続される。また、前段ラッチブロックＢＲ２は、フリップフロップＦ２と、入力信号線ＤＲとに接続され、さらに、スイッチ回路ｉＲ２および信号別共有配線ＨＲ１（６ビット）を介して後段ラッチブロックＣＲ２に接続されている。また、後段ラッチブロックＣＲ２は、スイッチ回路ＪＲ２および信号間共有配線ＣＬ２（６ビット）を介してＤＡＣ２に接続されるとともに、ラッチパルス線Ｙ２に接続される。

各前段ラッチブロックは、列方向に並べられた６つの１ｓｔ（ファースト）ラッチ回路を備え、各後段ラッチブロックは、列方向に並べられた６つの２ｎｄ（セカンド）ラッチ回路を備える。例えば、図２に示されるように、前段ラッチブロックＢＲ１は１ｓｔラッチ回路ＬＲ１〜ＬＲ６を備え、後段ラッチブロックＣＲ１は２ｎｄラッチ回路Ｌｒ１〜Ｌｒ６を備える。

この前段ラッチブロックＢＲ１および後段ラッチブロックＣＲ１の接続関係をより具体的に説明すれば以下のとおりである。すなわち、前段ラッチブロックＢＲ１に属する６つの１ｓｔラッチ回路ＬＲ１〜ＬＲ６は全て、対応するフリップフロップＦ１に接続される。また、１ｓｔラッチ回路ＬＲ１〜ＬＲ６はそれぞれ、入力信号線ＤＲ（６ビット配線）内の対応する配線（１ビット配線）に接続される。さらに、１ｓｔラッチ回路ＬＲ１〜ＬＲ６はそれぞれ、スイッチ回路ｉＲ１および信号別共有配線ＨＲ１（６ビット配線）内の対応する配線を介して後段ラッチブロックＣＲ１内の対応する２ｎｄラッチ回路に接続される。例えば、１ｓｔラッチ回路ＬＲ１は、スイッチ回路ｉＲ１および信号別共有配線ＨＲ１内の対応する配線（１ビット配線）を介して２ｎｄラッチ回路Ｌｒ１に接続され、１ｓｔラッチ回路ＬＲ６は、スイッチ回路ｉＲ１および信号別共有配線ＨＲ１内の対応する配線（１ビット配線）を介して２ｎｄラッチ回路Ｌｒ６に接続される。一方、２ｎｄラッチ回路Ｌｒ１〜Ｌｒ６は全て、ラッチパルス線Ｙ１に接続されるとともに、対応するスイッチ回路ＪＲ１および信号間共有配線ＣＬ１内の対応する配線（１ビット配線）を介して、ＤＡＣ１に接続されている。また、このラッチパルス線Ｙ１には上記スイッチ回路ｉＲ１が接続される。

また、前段ラッチブロックＢＲ２およびこれに対応する後段ラッチブロックＣＲ２の接続関係を、図１・３を用いてより具体的に説明すれば以下のとおりである。すなわち、前段ラッチブロックＢＲ２に属する６つの１ｓｔラッチ回路ＬＲ１〜ＬＲ６は全て、シフトレジスタ内の対応するフリップフロップＦ２に接続される。また、１ｓｔラッチ回路ＬＲ１〜ＬＲ６はそれぞれ、入力信号線ＤＲ（６ビット配線）内の対応する配線（１ビット配線）に接続される。さらに、１ｓｔラッチ回路ＬＲ１〜ＬＲ６はそれぞれ、スイッチ回路ｉＲ２および信号別共有配線ＨＲ１（６ビット配線）内の対応する配線（１ビット配線）を介して後段ラッチブロックＣＲ２内の対応する２ｎｄラッチ回路に接続される。例えば、１ｓｔラッチ回路ＬＲ１は、スイッチ回路ｉＲ２および信号別共有配線ＨＲ１内の対応する配線（１ビット配線）を介して２ｎｄラッチ回路Ｌｒ１に接続され、１ｓｔラッチ回路ＬＲ６は、スイッチ回路ｉＲ２および信号別共有配線ＨＲ１内の対応する配線（１ビット配線）を介して２ｎｄラッチ回路Ｌｒ６に接続される。一方、２ｎｄラッチ回路Ｌｒ１〜Ｌｒ６は全て、ラッチパルス線Ｙ２に接続されるとともに、対応するスイッチ回路ＪＲ２および信号間共有配線ＣＬ２内の対応する配線（１ビット配線）を介して、ＤＡＣ２に接続されている。また、このラッチパルス線Ｙ２には上記スイッチ回路ｉＲ２が接続される。

このように、奇数番目の回路ブロックに属する後段ラッチブロックは全てラッチパルス線Ｙ１に接続され、偶数番目の回路ブロックに属する後段ラッチブロックは全てラッチパルス線Ｙ２に接続される。さらに、奇数番目の回路ブロックに属する伝送スイッチブロック（３つのスイッチ回路を含む）は上記ラッチパルス線Ｙ１に接続され、偶数番目の回路ブロックに属する伝送スイッチブロック（３つのスイッチ回路を含む）は上記ラッチパルス線Ｙ２に接続される。

これにより、ラッチパルス線Ｙ１がアクティブになると、奇数番目の回路ブロックに属する伝送スイッチブロックがＯＮになるとともに、該回路ブロックの後段ラッチブロックにラッチパルスが入り、奇数番目の回路ブロックの前段ラッチブロックにラッチされていた信号が、ブロック間共有配線を介して後段ラッチブロックから出力されることになる。同様に、ラッチパルス線Ｙ２がアクティブになると、偶数番目の回路ブロックに属する伝送スイッチブロックがＯＮになるとともに、該回路ブロックの後段ラッチブロックにラッチパルスが入り、偶数番目の回路ブロックの前段ラッチブロックにラッチされていた信号が、ブロック間共有配線を介して後段ラッチブロックから出力されることになる。

また、各選択スイッチブロックが有する３つのスイッチ回路（ＪＲ・ＪＧ・ＪＢ）はそれぞれ、対応するスイッチ制御線（ＰＲ・ＰＧ・ＰＢ）に接続される。すなわち、選択スイッチブロックＫ１のスイッチ回路ＪＲ１はスイッチ制御線ＰＲに接続され、スイッチ回路ＪＧ１はスイッチ制御線ＰＧに接続され、スイッチ回路ＪＢ１はスイッチ制御線ＰＢに接続される。

また、各ＤＡＣは対応する時分割スイッチブロックＷを介して３本のデータ信号線に接続される。例えば、ＤＡＣ１は時分割スイッチブロックＷ１を介してデータ信号線ＳＲ１・ＳＧ１・ＳＢ１に接続される。

さらに、各時分割スイッチブロックＷが有する３つのアナログスイッチ（ＥＲ・ＥＧ・ＥＢ）はそれぞれ、対応するスイッチ制御線（ＰＲ・ＰＧ・ＰＢ）に接続されるとともに、対応するデータ信号線（ＳＲ・ＳＧ・ＳＢ）に接続される。

例えば、時分割スイッチブロックＷ１のアナログスイッチＥＲ１はスイッチ制御線ＰＲに接続されるとともにデータ信号線ＳＲ１に接続され、アナログスイッチＥＧ１はスイッチ制御線ＰＧに接続されるとともにデータ信号線ＳＧ１に接続され、アナログスイッチＥＢ１はスイッチ制御線ＰＢに接続されるとともにデータ信号線ＳＢ１に接続される。

このように、例えば赤（Ｒ）の信号の処理は、赤の入力信号線ＤＲに接続する前段ラッチブロックＢＲ、スイッチ回路ｉＲ、信号別共有配線ＨＲ、後段ラッチブロックＣＲ１、スイッチ回路ＪＲ、ＤＡＣ、およびアナログスイッチＥＲが担当し、処理後のアナログ信号は赤のデータ信号線ＳＲに出力される。緑（Ｇ）および青（Ｂ）の信号の処理についても同様である。なお、各ＤＡＣは３色の信号の処理を時分割で担当する。

デジタルドライバ９０における信号処理の流れを、図７のタイミングチャートに示す。ここでは、Ｒ１〜Ｒ６４０をデータ信号線ＳＲ１〜ＳＲ６４０に対応する６ビットの入力信号データとし、Ｇ１〜Ｇ６４０をデータ信号線ＳＧ１〜ＳＧ６４０に対応する６ビットの入力信号データとし、Ｂ１〜Ｂ６４０をデータ信号線ＳＢ１〜ＳＢ６４０に対応する６ビットの入力信号データとする。また、前段ラッチブロックの出力信号をＢｏ、後段ラッチブロックの出力をＣｏとする。なお、Ｑｏ１〜Ｑｏ３２０はブロック間共有配線の信号、ＣＬｏ１〜ＣＬｏ６４０は信号間共有配線の信号を表している。

Ｆ１の出力パルスがＬｏｗ→Ｈｉｇｈ（アクティブ）になるタイミングで、前段ラッチブロックＢＲ１が入力信号Ｒ１を、前段ラッチブロックＢＧ１が入力信号Ｇ１を、前段ラッチブロックＢＢ１が入力信号Ｂ１を、ラッチする。同様に、Ｆ２・・・Ｆ６４０の出力パルスが順次Ｈｉｇｈ→Ｌｏｗになるのに伴って、（Ｒ２，Ｇ２，Ｂ２）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）が順次ラッチされる。

そして、入力信号（Ｒ１，Ｇ１，Ｂ１）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）全てがラッチされた後に、ラッチパルス線Ｙ１の出力パルスがＨｉｇｈになる。これにより、Ｙ１に接続する伝送スイッチブロック（奇数番目の回路ブロックに属する伝送スイッチブロック）全てがＯＮとなり、奇数番目の回路ブロックの前段ラッチブロックにラッチされていた入力信号（Ｒ１，Ｇ１，Ｂ１）・・・（Ｒ６３９，Ｇ６３９，Ｂ６３９）は全てブロック間共有配線Ｑ（ＨＲ・ＨＧ・ＨＢ）を介して対応する後段ラッチブロックに出力される。ついで、ラッチパルス線Ｙ２の出力パルスがＨｉｇｈになる。これにより、Ｙ２に接続する伝送スイッチブロック（偶数番目の回路ブロックに属する伝送スイッチブロック）全てがＯＮとなり、偶数番目の回路ブロックの前段ラッチブロックにラッチされていた入力信号（Ｒ２，Ｇ２，Ｂ２）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）は全てブロック間共有配線Ｑ（ＨＲ・ＨＧ・ＨＢ）を介して対応する後段ラッチブロックに出力される。

ついで、スイッチ制御線ＰＲの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＲに繋がる全てのスイッチ回路（ＪＲ１・・・）が同時にＯＮとなり、入力信号（Ｒ１・・・）が、対応する信号間共有配線（ＣＬ１・・・）を介してＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｒ１・・・Ｒ６４０）がそれぞれ、アナログの信号電位（Ｒａ１・・・Ｒａ６４０）に変換される。ここで、スイッチ制御線ＰＲは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＲの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＲに繋がる全てのアナログスイッチ（ＥＲ１・・・）が同時にＯＮとなるため、信号電位（Ｒａ１・・・Ｒａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＲ１・・・ＳＲ６４０）に供給される。

ついで、スイッチ制御線ＰＧの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＧに繋がる全てのスイッチ回路（ＪＧ１・・・）が同時にＯＮとなり、入力信号（Ｇ１・・・）が、対応する信号間共有配線（ＣＬ１・・・）を介してＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｇ１・・・Ｇ６４０）がそれぞれ、アナログの信号電位（Ｇａ１・・・Ｇａ６４０）に変換される。ここで、スイッチ制御線ＰＧは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＧの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＧに繋がる全てのアナログスイッチ（ＥＧ１・・・）が同時にＯＮとなるため、信号電位（Ｇａ１・・・Ｇａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＧ１・・・ＳＧ６４０）に供給される。

ついで、スイッチ制御線ＰＢの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＢに繋がる全てのスイッチ回路（ＪＢ１・・・）が同時にＯＮとなり、入力信号（Ｂ１・・・）が対応するＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｂ１・・・Ｂ６４０）がそれぞれ、アナログの信号電位（Ｂａ１・・・Ｂａ６４０）に変換される。ここで、スイッチ制御線ＰＢは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＢの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＢに繋がる全てのアナログスイッチ（ＥＢ１・・・）が同時にＯＮとなるため、信号電位（Ｂａ１・・・Ｂａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＢ１・・・ＳＢ６４０）に供給される。

なお、デジタルドライバ９０を図４のように構成することもできる。すなわち、図１に示す構成から、選択スイッチブロックＫと、時分割スイッチブロックＷと、３本のスイッチ制御線ＰＲ・ＰＧ・ＰＢとを除く一方、各信号処理ブロックに３つのＤＡＣを設けた構成である。その他の構成は図１の構成と同様である。

図４の構成では、各信号処理ブロックが、１つのフリップフロップＦと、１つの回路ブロックｇと、３つのＤＡＣとを備える。そして、信号処理ブロックに、表示部の３本のデータ信号線ＳＲ・ＳＧ・ＳＢが対応している。

ここで、この回路ブロックｇは、列方向に並べられた３つの前段ラッチブロックＢＲ・ＢＧ・ＢＢと、列方向に並べられた３つの後段ラッチブロックＣＲ・ＣＧ・ＣＢと、１つの伝送スイッチブロックＴとを備える。

そして、各後段ラッチブロックは、１つのＤＡＣを介して１本のデータ信号線に接続される。例えば、後段ラッチブロックＣＲ１はＤＡＣ１ｒを介してデータ信号線ＳＲ１に接続され、後段ラッチブロックＣＧ１はＤＡＣ１ｇを介してデータ信号線ＳＧ１に接続され、後段ラッチブロックＣＢ１はＤＡＣ１ｂを介してデータ信号線ＳＢ１に接続される。

図１〜４に示すように、隣り合う２つの回路ブロック（例えば、ｇ１・ｇ２）それぞれが、同一のブロック間共有配線Ｑを用い、時分割で信号伝送を行うことでドライバ内の配線数を減らすことができる。さらに、各後段ラッチブロック（ＣＲ・ＣＧ・ＣＢ）から同一の信号間共有配線ＣＬを介してＤＡＣに時分割で信号伝送を行うため、後段ラッチブロックおよびＤＡＣ間の配線数を減らすこともできる。これにより、デジタルドライバの小型化を実現できる。特に、デジタルドライバを液晶パネルにモノリシックに形成する場合、配線数の減少によるドライバサイズの縮小効果は大である。

本デジタルドライバは、図５のように構成することもできる。同図に示すように、デジタルドライバ９５は、複数の信号処理ブロック（図示せず）と、３本の入力信号線ＤＲ・ＤＧ・ＤＢと、３本のスイッチ制御線ＰＲ・ＰＧ・ＰＢと、３本（映像信号の数）の伝送切り替え線（制御信号線）ＭＲ・ＭＧ・ＭＢとを備える。

各信号処理ブロックは、（シフトレジスタ内の）１つのフリップフロップＦと、１つの回路ブロックｇと、１つのＤＡＣと、１つの時分割スイッチブロックＷとを備え、各信号処理ブロックに、表示部の３本のデータ信号線ＳＲ・ＳＧ・ＳＢが対応している。なお、各時分割スイッチブロックＷは３つのアナログスイッチＥＲ・ＥＧ・ＥＢを有する。

ここで、各回路ブロックｇは、列方向に並ぶ３つの前段ラッチブロック（前段信号回路）ＢＲ・ＢＧ・ＢＢを有する前段回路と、列方向に並ぶ３つの後段ラッチブロック（後段信号回路）ＣＲ・ＣＧ・ＣＢを有する後段回路と、１つの伝送スイッチブロックＴと、ブロック内共有配線Ｎと、１つの選択スイッチブロックＫと、１つの信号間共有配線（６ビット）ＣＬとを備える。

そして、デジタルドライバ９５内では複数の回路ブロックが行方向に並べられている。なお、伝送スイッチブロックＴは３つのスイッチ回路ｉＲ・ｉＧ・ｉＢを備える。ここで、スイッチ回路ｉＲ・ｉＧ・ｉＢはそれぞれ、ＨＲ・ＨＧ・ＨＢに対応する６ビット分のスイッチング素子を備え、伝送スイッチブロックＴは１８ビット分のスイッチング素子を備える。また、選択スイッチブロックＫは３つのスイッチ回路ＪＲ・ＪＧ・ＪＢを備える。ここで、選択スイッチ回路ＪＲ・ＪＧ・ＪＢはそれぞれ、後段ラッチブロックＣＲ・ＣＧ・ＣＢに対応する６ビット分のスイッチング素子を備え、選択スイッチブロックＫは１８ビット分のスイッチング素子を備える。

例えば、１番目の信号処理ブロックは、フリップフロップＦ１、回路ブロックｇ１、ＤＡＣ１、および時分割スイッチブロックＷ１を備え、３本のデータ信号線ＳＲ１・ＳＧ１・ＳＢ１に対応している。なお、時分割スイッチブロックＷ１は、３つのアナログスイッチＥＲ１・ＥＧ１・ＥＢ１を備える。ここで、回路ブロックｇ１は、３つの前段ラッチブロックＢＲ１・ＢＧ１・ＢＢ１、３つの後段ラッチブロックＣＲ１・ＣＧ１・ＣＢ１、ブロック内共有配線Ｎ１、伝送スイッチブロックＴ１、選択スイッチブロックＫ１、および信号間共有配線ＣＬ１を有している。なお、伝送スイッチブロックＴ１は３つのスイッチ回路ｉＲ１・ｉＧ１・ｉＢ１を備え、選択スイッチブロックＫ１は、３つのスイッチ回路ＪＲ１・ＪＧ１・ＪＢ１を備える。

ここで、図５に示されるように、各前段ラッチブロックは、対応するフリップフロップと、対応する入力信号線とに接続され、さらに、伝送スイッチブロックの対応するスイッチ回路およびブロック内共有配線（６ビット）を介して対応する後段ラッチブロックに接続されている。また、各後段ラッチブロックは、選択スイッチブロックの対応するスイッチ回路および信号間共有配線（６ビット）を介してＤＡＣに接続されるとともに、対応する伝送切り替え線に接続される。この伝送切り替え線には、伝送スイッチブロックの上記スイッチ回路が接続される。

例えば、前段ラッチブロックＢＲ１は、フリップフロップＦ１と、入力信号線ＤＲとに接続され、さらに、スイッチ回路ｉＲ１およびブロック内共有配線Ｎ１（６ビット）を介して後段ラッチブロックＣＲ１に接続されている。また、後段ラッチブロックＣＲ１は、スイッチ回路ＪＲ１および信号間共有配線ＣＬ１（６ビット）を介してＤＡＣ１に接続されるとともに、伝送切り替え線ＭＲに接続される。この伝送切り替え線ＭＲには、（伝送スイッチブロックＴ１の）スイッチ回路ｉＲ１が接続される。

このように、後段ラッチブロックＣＲは伝送切り替え線ＭＲに接続され、後段ラッチブロックＣＧは伝送切り替え線ＭＧに接続され、後段ラッチブロックＣＢは伝送切り替え線ＭＢに接続される。さらに、伝送スイッチブロックのスイッチ回路ｉＲは伝送切り替え線ＭＲに接続され、スイッチ回路ｉＧは伝送切り替え線ＭＧに接続され、スイッチ回路ｉＢは伝送切り替え線ＭＢに接続される。

これにより、伝送切り替え線ＭＲがアクティブになると、伝送スイッチブロックのスイッチ回路ｉＲがＯＮになるとともに、後段ラッチブロックＣＲにラッチパルスが入り、ラッチブロックＢＲにラッチされていた信号が、ブロック内共有配線Ｎを介して後段ラッチブロックＣＲから出力されることになる。同様に、伝送切り替え線ＭＧがアクティブになると、伝送スイッチブロックのスイッチ回路ｉＧがＯＮになるとともに、後段ラッチブロックＣＧにラッチパルスが入り、前段ラッチブロックＢＧにラッチされていた信号が、ブロック内共有配線Ｎを介して後段ラッチブロックＣＧから出力される。同様に、伝送切り替え線ＭＢがアクティブになると、伝送スイッチブロックのスイッチ回路ｉＢがＯＮになるとともに、後段ラッチブロックＣＢにラッチパルスが入り、前段ラッチブロックＢＢにラッチされていた信号が、ブロック内共有配線Ｎを介して後段ラッチブロックＣＢから出力される。

また、各選択スイッチブロックが有する３つのスイッチ回路はそれぞれ、対応するスイッチ制御線に接続される。すなわち、選択スイッチブロックＫ１のスイッチ回路ＪＲ１はスイッチ制御線ＰＲに接続され、スイッチ回路ＪＧ１はスイッチ制御線ＰＧに接続され、スイッチ回路ＪＢ１はスイッチ制御線ＰＢに接続される。

また、各ＤＡＣは対応する時分割スイッチブロックを介して３本のデータ信号線に接続される。例えば、ＤＡＣ１は時分割スイッチブロックＷ１を介してデータ信号線ＳＲ１・ＳＧ１・ＳＢ１に接続される。

さらに、各時分割スイッチブロックが有する３つのアナログスイッチはそれぞれ、対応するスイッチ制御線に接続されるとともに、対応するデータ信号線に接続される。例えば、時分割スイッチブロックＷ１のアナログスイッチＥＲ１はスイッチ制御線ＰＲに接続されるとともにデータ信号線ＳＲ１に接続され、アナログスイッチＥＧ１はスイッチ制御線ＰＧに接続されるとともにデータ信号線ＳＧ１に接続され、アナログスイッチＥＢ１はスイッチ制御線ＰＢに接続されるとともにデータ信号線ＳＢ１に接続される。

そして、例えば赤（Ｒ）の信号の処理は、赤の入力信号線ＤＲに接続する前段ラッチブロックＢＲ１、並びに、これに対応する、スイッチ回路ｉＲ１、ブロック内共有配線Ｎ１、後段ラッチブロックＣＲ１、スイッチ回路ＪＲ１、およびアナログスイッチＥＲ１が担当する。緑（Ｇ）および青（Ｂ）の信号の処理についても同様である。なお、ＤＡＣ１は３色の信号を時分割で担当する。

デジタルドライバ９５における信号処理の流れを、図８のタイミングチャートに示す。ここでは、Ｒ１〜Ｒ６４０をデータ信号線ＳＲ１〜ＳＲ６４０に対応する６ビットの入力信号データとし、Ｇ１〜Ｇ６４０をデータ信号線ＳＧ１〜ＳＧ６４０に対応する６ビットの入力信号データとし、Ｂ１〜Ｂ６４０をデータ信号線ＳＢ１〜ＳＢ６４０に対応する６ビットの入力信号データとする。また、Ｎｏ１〜Ｎｏ６４０はブロック内共有配線の信号、ＣＬｏ１〜ＣＬｏ６４０は信号間共有配線の信号を表している。

Ｆ１の出力パルスがＬｏｗ→Ｈｉｇｈ（アクティブ）になるタイミングで、前段ラッチブロックＢＲ１が入力信号Ｒ１を、前段ラッチブロックＢＧ１が入力信号Ｇ１を、前段ラッチブロックＢＢ１が入力信号Ｂ１を、ラッチする。同様に、Ｆ２・・・Ｆ６４０の出力パルスが順次Ｈｉｇｈ→Ｌｏｗになるのに伴って、（Ｒ２，Ｇ２，Ｂ２）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）が順次ラッチされる。

そして、入力信号（Ｒ１，Ｇ１，Ｂ１）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）全てがラッチされた後に、伝送切り替え線ＭＲの出力パルスがＨｉｇｈになる。これにより、ＭＲに接続するスイッチ回路ｉＲ全てがＯＮとなり、前段ラッチブロックＢＲにラッチされていた入力信号（Ｒ１〜Ｒ６４０）は全てブロック内共有配線Ｎを介して後段ラッチブロックＣＲに出力される。ついで、伝送切り替え線ＭＧの出力パルスがＨｉｇｈになる。これにより、ＭＧに接続するスイッチ回路ｉＧ全てがＯＮとなり、前段ラッチブロックＧＲにラッチされていた入力信号（Ｇ１〜Ｇ６４０）は全てブロック内共有配線Ｎを介して後段ラッチブロックＣＧに出力される。ついで、伝送切り替え線ＭＢの出力パルスがＨｉｇｈになる。これにより、ＭＢに接続するスイッチ回路ｉＢ全てがＯＮとなり、前段ラッチブロックＢＧにラッチされていた入力信号（Ｇ１〜Ｇ６４０）は全てブロック内共有配線Ｎを介して後段ラッチブロックＣＢに出力される。

次に、スイッチ制御線ＰＲの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＲに繋がる全てのスイッチ回路（ＪＲ１・・・）が同時にＯＮとなり、入力信号（Ｒ１・・・）が、対応する信号間共有配線（ＣＬ１・・・）を介してＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｒ１・・・Ｒ６４０）がそれぞれ、アナログの信号電位（Ｒａ１・・・Ｒａ６４０）に変換される。ここで、スイッチ制御線ＰＲは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＲの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＲに繋がる全てのアナログスイッチ（ＥＲ１・・・）が同時にＯＮとなるため、信号電位（Ｒａ１・・・Ｒａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＲ１・・・ＳＲ６４０）に供給される。

ついで、スイッチ制御線ＰＧの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＧに繋がる全てのスイッチ回路（ＪＧ１・・・）が同時にＯＮとなり、入力信号（Ｇ１・・・）が、対応する信号間共有配線（ＣＬ１・・・）を介してＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｇ１・・・Ｇ６４０）がそれぞれ、アナログの信号電位（Ｇａ１・・・Ｇａ６４０）に変換される。ここで、スイッチ制御線ＰＧは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＧの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＧに繋がる全てのアナログスイッチ（ＥＧ１・・・）が同時にＯＮとなるため、信号電位（Ｇａ１・・・Ｇａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＧ１・・・ＳＧ６４０）に供給される。

ついで、スイッチ制御線ＰＢの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＢに繋がる全てのスイッチ回路（ＪＢ１・・・）が同時にＯＮとなり、入力信号（Ｂ１・・・）が対応するＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｂ１・・・Ｂ６４０）がそれぞれ、アナログの信号電位（Ｂａ１・・・Ｂａ６４０）に変換される。ここで、スイッチ制御線ＰＢは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＢの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＢに繋がる全てのアナログスイッチ（ＥＢ１・・・）が同時にＯＮとなるため、信号電位（Ｂａ１・・・Ｂａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＢ１・・・ＳＢ６４０）に供給される。

このように、各前段ラッチブロックから対応する後段ラッチブロックへの信号伝送（ＢＲ→ＣＲ、ＢＧ→ＣＧ、ＢＢ→ＣＢ）を、同一のブロック内共有配線Ｎを用い時分割で行うことで配線数を減らすことができる。さらに、各後段ラッチブロック（ＣＲ・ＣＧ・ＣＢ）から同一の信号間共有配線ＣＬを介してＤＡＣに時分割で信号伝送を行うため、後段ラッチブロックおよびＤＡＣ間の配線数を減らすこともできる。これにより、デジタルドライバの小型化を実現できる。特に、デジタルドライバを液晶パネルにモノリシックに形成する場合、配線数の減少によるサイズの縮小効果は大である。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明の表示パネル駆動回路は、液晶表示装置等のソースドライバ（特に、デジタルドライバ）に好適である。

Claims (7)

1. 前段回路と後段回路とを含む回路ブロックを複数備え、各回路ブロックにおいて、前段回路からの信号が後段回路に伝送される表示パネル駆動回路であって、
   隣り合う２つの回路ブロックそれぞれに接続可能なブロック間共有配線を備え、
   この隣り合う２つの回路ブロックそれぞれにおける上記信号が、上記ブロック間共有配線を介して時分割で伝送され、
   上記信号は複数の映像信号を含み、
   上記前段回路は各映像信号に対応する前段信号回路を有し、
   上記後段回路は各映像信号に対応する後段信号回路を有し、
   上記ブロック間共有配線は各映像信号に対応する信号別共有配線を有し、
   各映像信号は、対応する前段信号回路に入力されるとともに、対応する信号別共有配線を介して、対応する後段信号回路に伝送され、
   各前段信号回路とこれに対応する信号別共有配線との間にスイッチ回路が設けられ、
   各前段信号回路は、対応する映像信号のビット数に等しい数のファーストラッチ回路を備え、
   各後段信号回路は、対応する映像信号のビット数に等しい数のセカンドラッチ回路を備え、
   各信号別共有配線は、対応する映像信号のビット数に等しい数の配線を備え、
   後段信号回路のセカンドラッチ回路へのラッチパルスは、信号別共有配線とは異なる配線によって供給されることを特徴とする表示パネル駆動回路。
2. 奇数番目の回路ブロックに属する前段信号回路とこれに対応する信号別共有配線との間のスイッチ回路が第１の制御信号線に接続され、
   偶数番目の回路ブロックに属する前段信号回路とこれに対応する信号別共有配線との間のスイッチ回路が第２の制御信号線に接続されていることを特徴とする請求項１記載の表示パネル駆動回路。
3. 回路ブロックごとに１つの信号経由回路を備え、
   各回路ブロックでは、これに属する後段信号回路すべてが接続可能な信号間共有配線が設けられるとともに、各後段信号回路からの信号が上記信号間共有配線を介して時分割で上記信号経由回路に伝送されることを特徴とする請求項１記載の表示パネル駆動回路。
4. 奇数番目の回路ブロックに属する後段信号回路のセカンドラッチ回路へのラッチパルスが、上記第１の制御信号線によって供給され、
   偶数番目の回路ブロックに属する後段信号回路のセカンドラッチ回路へのラッチパルスが、上記第２の制御信号線によって供給されることを特徴とする請求項２記載の表示パネル駆動回路。
5. 上記信号経由回路はＤＡＣ回路であることを特徴とする請求項３記載の表示パネル駆動回路。
6. 表示パネルと、請求項１〜５のいずれか１項に記載の表示パネル駆動回路とを備えることを特徴とする表示装置。
7. 上記表示パネルと表示パネル駆動回路とがモノリシックに形成されていることを特徴とする請求項６記載の表示装置。

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