WO2007135805A1 - 表示パネル駆動回路、表示装置 - Google Patents

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WO2007135805A1
WO2007135805A1 PCT/JP2007/055647 JP2007055647W WO2007135805A1 WO 2007135805 A1 WO2007135805 A1 WO 2007135805A1 JP 2007055647 W JP2007055647 W JP 2007055647W WO 2007135805 A1 WO2007135805 A1 WO 2007135805A1
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signal
block
stage
latch
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Shinsaku Shimizu
Tamotsu Sakai
Ichiro Shiraki
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a source driver (particularly, a digital dryer) provided in a display device.
  • Patent Document 1 discloses a configuration example of a digital driver used in a display device.
  • Figure 9 shows this configuration.
  • the digital driver shown in FIG. 9 has a circuit block including a plurality of first (1st) latch circuits LAT1 and a plurality of second (2nd) latch circuits LAT2 for each data signal line (S1 ′) of the display panel. .
  • each circuit block takes in D0 to D2 as 3-bit data to be supplied to a corresponding data signal line by a pulse from the DFF of the shift register (1st latch pulse).
  • the 3-bit data is DA-converted by the pulse from the LP line (2nd latch pulse) and output to each data signal line (Sl, S2 '%) as an analog signal potential.
  • Patent Document 1 discloses another configuration example of a digital driver.
  • Figure 10 shows this configuration.
  • the digital driver shown in FIG. 10 includes a circuit block including a plurality of first (1st) latch circuits L ATI and a plurality of second (2nd) latch circuits LAT2, and four data signal lines (S1 to S4) of the display panel. , S5 to S8.
  • one horizontal period (first to fourth periods) is divided into four, and one circuit block is shared by four data signal lines.
  • each circuit block uses 3-bit data to be supplied to the corresponding data signal line (Sl, S5 '%) by a pulse from the DFF of the shift register (1st latch pulse). Is taken from D0 to D2, and the above 3-bit data is DA converted by the pulse (2nd latch pulse) from the LPa'LPb line, and the analog signal potential is applied to each data signal line (Sl, S5 ' ⁇ ). Output as.
  • each circuit block receives the corresponding data signal line (S2) by the pulse from the DFF of the shift register (1st latch pulse).
  • Patent Document 1 Japanese Published Patent Publication “Japanese Unexamined Patent Publication No. 2003-58133 (Publication Date: February 28, 2003)”
  • the present invention has been made in view of the above problems, and an object thereof is to realize downsizing of a driver without requiring an external memory or an arithmetic circuit.
  • the display panel drive circuit of the present invention is a display panel drive circuit that includes a plurality of circuit blocks including a front-stage circuit and a rear-stage circuit, and in each circuit block, a signal from the front-stage circuit is transmitted to the rear-stage circuit.
  • Procedural shared wiring that can be connected to each of the two adjacent circuit blocks is provided, and the signal power in each of the two adjacent circuit blocks is transmitted in a time-sharing manner via the shared wiring between the blocks. It is characterized by.
  • each of two adjacent circuit blocks uses the same inter-block shared wiring and performs signal transmission in a time division manner.
  • the number of wirings can be reduced, and the size of the display panel drive circuit can be reduced.
  • the display panel drive circuit is monolithically formed on the display panel, the size reduction effect due to the reduction in the number of wires is significant.
  • the signal includes a plurality of video signals
  • the front circuit includes a front signal circuit corresponding to each video signal
  • the rear circuit corresponds to each video signal. It has a post-stage signal circuit
  • the inter-block shared wiring has signal-specific shared wiring corresponding to each video signal
  • Each video signal may be input to the corresponding upstream signal circuit and transmitted to the corresponding downstream signal circuit via the corresponding signal-specific shared wiring.
  • a switch circuit may be provided between each preceding-stage signal circuit and the corresponding signal-specific shared wiring.
  • the switch circuit between the preceding signal circuit belonging to the odd-numbered circuit block and the corresponding signal-specific shared wiring is connected to the first control signal line, and the preceding signal circuit belonging to the even-numbered circuit block.
  • a switch circuit between the corresponding common wiring for each signal may be connected to the second control signal line.
  • the display panel driving circuit includes one signal passing circuit for each circuit block, and each circuit block is provided with a signal-to-signal shared wiring to which all subsequent signal circuits belonging to the circuit block can be connected.
  • a signal from the subsequent signal circuit may be transmitted to the signal via circuit in a time division manner via the inter-signal shared wiring.
  • the signal passing circuit may be a DAC circuit. In this way, the number of DAC circuits can be reduced.
  • each front-stage signal circuit includes the same number of first latch circuits as the number of bits of the corresponding video signal, and each rear-stage signal circuit has the number of bits of the corresponding video signal.
  • An equal number of second latch circuits may be provided, and each signal shared wiring may include a number of wirings equal to the number of bits of the corresponding video signal.
  • the latch pulse to the second latch circuit of the latter-stage signal circuit may be supplied by a wiring different from the signal-specific shared wiring. In this case, the latch pulse to the second latch circuit of the subsequent signal circuit belonging to the odd-numbered circuit block is supplied by the first control signal line, and to the second latch circuit of the subsequent signal circuit belonging to the even-numbered circuit block.
  • the latch pulse force is preferably supplied by the second control signal line.
  • the display panel driving circuit of the present invention includes a plurality of circuit blocks including a plurality of front-stage signal circuits and rear-stage signal circuits corresponding to the respective front-stage signal circuits, and signals from the respective front-stage signal circuits are received in each circuit block.
  • a display panel drive circuit that is transmitted to the corresponding post-stage signal circuit, and each circuit block is provided with an intra-block shared wiring to which all the pre-stage signal circuits belonging to this circuit block can be connected and each pre-stage signal circuit power. Is transmitted in a time-sharing manner through the shared wiring in the block.
  • the number of wires can be reduced by using time-division signal transmission from each front-stage signal circuit to the corresponding rear-stage signal circuit using the shared wiring in the block, and the size of the display panel drive circuit Can be reduced.
  • the display panel driving circuit is monolithically formed on the display panel, the effect of reducing the size by reducing the number of wirings is large.
  • the signal includes a plurality of video signals, the preceding signal circuit is provided corresponding to each video signal, and the above-described latter stage corresponding to each video signal.
  • a signal circuit is provided, and each video signal may be input to the corresponding preceding signal circuit and transmitted to the corresponding succeeding signal circuit via the intra-block shared wiring.
  • a switch circuit corresponding to the preceding signal circuit may be provided between each preceding signal circuit and the shared wiring in the block.
  • each front-stage signal circuit includes a number of first latch circuits equal to the number of bits of the corresponding video signal, and each rear-stage signal circuit has the number of bits of the corresponding video signal.
  • the number of second latch circuits may be provided, and the shared wiring in each block may include a number of wirings equal to the number of bits of the corresponding video signal.
  • the latch pulse to the second latch circuit of the post-stage signal circuit may be supplied by a wiring different from the common wiring in the block.
  • a control signal line equal to the number of video signals is provided, and the control signal of the switch circuit corresponding to each preceding signal circuit and the latch pulse to each second latch circuit of the succeeding signal circuit corresponding to the preceding signal circuit are provided. It is preferable to be supplied by the same control signal line.
  • a display device of the present invention includes a display panel and the display panel driving circuit.
  • the display panel and the display panel drive circuit are formed monolithically. May be.
  • An example of the display device is a liquid crystal display device.
  • two adjacent circuit blocks each perform signal transmission using the same inter-block shared wiring.
  • the number of wirings can be reduced, and the size of the display panel driving circuit can be reduced.
  • FIG. 1 is a circuit diagram showing one configuration of a digital driver according to the present embodiment.
  • FIG. 2 is a circuit diagram specifically showing a partial configuration of the digital driver shown in FIG. 1.
  • FIG. 2 is a circuit diagram specifically showing a partial configuration of the digital driver shown in FIG. 1.
  • FIG. 3 is a circuit diagram specifically showing a partial configuration of the digital driver shown in FIG. 1.
  • FIG. 3 is a circuit diagram specifically showing a partial configuration of the digital driver shown in FIG. 1.
  • FIG. 4 is a circuit diagram showing a modification of the digital driver shown in FIG. 1.
  • FIG. 5 is a circuit diagram showing another configuration of the digital driver.
  • FIG. 6 is a schematic diagram showing a configuration of the present liquid crystal display device.
  • FIG. 7 is a timing chart showing the operation of the digital driver shown in FIG. 1.
  • FIG. 8 is a timing chart showing the operation of the digital driver shown in FIG.
  • FIG. 9 is a circuit diagram showing a configuration of a conventional digital driver.
  • FIG. 10 is a circuit diagram showing a configuration of a conventional digital driver.
  • iR-iG-iB (For transmission switching) switch circuit MR-MG-MB Transmission switching line (control signal line)
  • FIG. 6 is a block diagram showing a configuration of a liquid crystal display device which is useful for the present embodiment.
  • the liquid crystal display device 10 includes a display unit 30, a gate dryer 40, and a source driver 90.
  • the display unit 30, the gate dryer O, and the source driver 90 are formed on the same substrate and constitute a so-called system-on-panel.
  • the source driver 90 is supplied with input signals (video data) and various control signals.
  • pixels are provided in the vicinity of intersections of a plurality of scanning signal lines extending in the row (horizontal) direction and a plurality of data signal lines extending in the column (vertical) direction.
  • FIG. 1 is a circuit diagram showing a configuration of a source driver of the present liquid crystal display device.
  • the source driver 90 is a digital driver that generates a digital input signal (for example, 6 bits) force analog signal potential input from outside the panel and supplies the signal potential to each data signal line of the display unit 30.
  • the digital driver 90 includes a plurality of signal processing blocks (not shown), three input signal lines DR'DG'DB, and three switch control lines PR'PG '. PB and two latch pulse lines Yl-Y2 (first and second control signal lines) are provided.
  • Each signal processing block includes one flip-flop F (in the shift register), one circuit block g, one DAC, and one time-division switch block W.
  • the three data signal lines SR'SG'SB of the display unit are compatible.
  • Each time-division switch block W has three analog switches ER ⁇ EG ⁇ EB.
  • each circuit block g includes three front-stage latch blocks arranged in the column direction (pre-stage signal circuit), a front-stage circuit having BR, BG, and BB, and three rear-stage latch blocks arranged in the column direction (rear-stage signal blocks).
  • a post-stage circuit having CR'CG'CB, one transmission switch block T, one selection switch block K, and one inter-signal shared wiring (6 bits) CL are provided.
  • a plurality of circuit blocks are arranged in the row direction in the digital driver 90, and an inter-block shared wiring Q is formed between two adjacent circuit blocks (for example, the first and second, the third and the fourth). Establishment It is done.
  • the inter-block shared wiring Q has three signal-specific shared wirings HR'HG'HB.
  • the transmission switch block T includes three switch circuits iR'iG'iB.
  • each of the switch circuits iR, iG, and iB has 6-bit switching elements corresponding to HR-HG-HB, and the transmission switch block T has 18-bit switching elements.
  • the selection switch block K includes three switch circuits JR'JG'JB.
  • the selection switch circuits JR • JG 'JB are each provided with 6-bit switching elements corresponding to the subsequent latch blocks CR, CG, and CB, and the selection switch block K is provided with 18-bit switching elements.
  • the first signal processing block includes a flip-flop Fl, a circuit block gl, a DAC 1, and a time division switch block W1, and corresponds to three data signal lines SRl 'SGl' SBl.
  • the time-division switch block W1 includes three analog switches ER1 ⁇ EGl 'EBl.
  • the circuit block gl is composed of three preceding latch blocks BRl 'BG 1 ⁇ ⁇ 1, three succeeding latch blocks 0 ⁇ 1' 01 '81, transmission switch block Tl, selection switch block Kl, and signal sharing It has wiring CL1.
  • the transmission switch block T1 includes three switch circuits iRl 'iGl' iBl, and the selection switch block K1 includes three switch circuits JRl 'JGl' JBl. Further, an inter-block shared wiring Q1 is provided between the circuit block gl and the adjacent circuit block g2, and the inter-block shared wiring Q1 includes a signal-specific shared wiring HR1′HG1 ⁇ ⁇ 1.
  • each preceding-stage latch block is connected to a corresponding flip-flop and a corresponding input signal line, and further, a corresponding switch circuit and a corresponding signal-specific shared wiring It is connected to the corresponding latter latch block via (6 bits).
  • each subsequent-stage latch block is connected to the DAC via the corresponding switch circuit and inter-signal shared wiring (6 bits), and is also connected to the latch noise line Y1 or ⁇ 2.
  • the pre-stage latch block BR1 is connected to the flip-flop F1 and the input signal line DR, and further connected to the post-stage latch block CR1 via the switch circuit iRl and the signal-specific shared wiring HR1 (6 bits).
  • the subsequent latch block CR1 is connected to the DAC1 through the switch circuit JR1 and the inter-signal shared wiring CL1 (6 bits) and also to the latch pulse line Y1.
  • the preceding latch block BR2 is connected to the flip-flop F2. Is connected to the input signal line DR, and connected to the subsequent latch block CR2 through the switch circuit 1R2 and the signal-specific shared wiring HR 1 (6 bits).
  • the latter latch block CR2 is connected to the DAC2 via the switch circuit JR2 and the inter-signal shared wiring CL2 (6 bits), and is also connected to the latch noise line Y2.
  • Each front-stage latch block includes six 1st (first) latch circuits arranged in the column direction, and each rear-stage latch block includes six 2nd (second) latch circuits arranged in the column direction.
  • the front latch block BR1 includes 1st latch circuits L R1 to LR6, and the rear latch block CR1 includes 2nd latch circuits Lrl to Lr6.
  • the connection relationship between the preceding latch block BR1 and the succeeding latch block CR1 will be described in more detail as follows. That is, all of the six 1st latch circuits LR1 to LR6 belonging to the preceding latch block BR1 are connected to the corresponding flip-flop F1. Each of the 1st latch circuits LR1 to LR6 is connected to a corresponding wiring (1 bit wiring) in the input signal line DR (6 bit wiring). Furthermore, the 1st latch circuits LR1 to LR6 are connected to the corresponding 2nd latch circuit in the subsequent latch block CR1 via the corresponding wiring in the switch circuit iRl and the signal-specific shared wiring HR1 (6-bit wiring).
  • the 1st latch circuit LR1 is connected to the 2nd latch circuit Lrl via the corresponding wiring (1-bit wiring) in the switch circuit iRl and signal-specific shared wiring HR1, and the 1st latch circuit LR6 is connected to the switch circuit 1R1 and the signal.
  • Separate shared wiring Connected to the 2nd latch circuit Lr6 via the corresponding wiring (1-bit wiring) in HR1.
  • the 2nd latch circuits Lrl to Lr6 are all connected to the latch pulse line Y1 and connected to the DAC1 via the corresponding switch circuit JR1 and the corresponding wiring (1-bit wiring) in the inter-signal shared wiring CL1.
  • the switch circuit iRl is connected to the latch pulse line Y1.
  • the 1st latch circuit LR1 is connected to the 2nd latch circuit Lrl via the corresponding wiring (1-bit wiring) in the switch circuit iR2 and the signal-specific shared wiring HR1
  • the 1st latch circuit LR6 is connected to the switch circuit 1R2 and Shared wiring by signal Connected to the 2nd latch circuit Lr 6 via the corresponding wiring (1-bit wiring) in HR1.
  • the second latch circuits Lrl to Lr6 are all connected to the latch pulse line Y2 and to the DAC2 via the corresponding switch circuit JR2 and the corresponding wiring (1-bit wiring) in the signal-to-signal shared wiring CL2. ing.
  • the switch circuit iR2 is connected to the latch pulse line Y2.
  • the transmission switch block belonging to the odd-numbered circuit block is turned ON, and a latch pulse enters the subsequent-stage latch block of the circuit block, and the odd-numbered circuit block
  • the signal power latched in the previous latch block is output from the subsequent latch block via the shared wiring between blocks.
  • the latch pulse line Y2 becomes active, the transmission switch block belonging to the even-numbered circuit block is turned ON, and a latch pulse is input to the subsequent-stage latch block of the circuit block, and the preceding-stage latch of the even-numbered circuit block.
  • the signal power latched in the block is output from the subsequent latch block via the inter-block shared wiring.
  • each of the three switch circuits CiR'JG-JB) included in each selected switch block is connected to a corresponding switch control line (PR'PG'PB). That is, the switch circuit JR1 of the selection switch block K1 is connected to the switch control line PR, the switch circuit JG1 is connected to the switch control line PG, and the switch circuit JB1 is connected to the switch control line PB.
  • Each DAC is connected to three data signal lines via the corresponding time-division switch block W. Connected. For example, DAC1 is connected to the data signal line SRl 'SGl' SBl via the time division switch block W1.
  • each of the three analog switches (ER'EG'EB) included in each time-division switch block W is connected to a corresponding switch control line (PR'PG'PB) and a corresponding data signal line. (SR 'SG' SB) is connected.
  • the analog switch ER1 of the time-division switch block W1 is connected to the switch control line PR and connected to the data signal line SR1, and the analog switch EG 1 is connected to the switch control line PG and the data signal line SG1.
  • the analog switch EB 1 is connected to the switch control line PB and to the data signal line SB 1.
  • the processing of the red (R) signal is performed by the front stage latch block BR, the switch circuit iR, the signal-specific shared wiring HR, the rear stage latch block CR1, and the switch connected to the red input signal line DR.
  • the circuit JR, DAC, and analog switch ER are in charge, and the processed analog signal is output to the red data signal line SR.
  • Each DAC is responsible for processing the three color signals in a time-sharing manner.
  • a signal processing flow in the digital driver 90 is shown in a timing chart of FIG.
  • R1 to R640 are 6-bit input signal data corresponding to the data signal lines SR1 to SR640
  • G1 to G640 are 6-bit input signal data corresponding to the data signal lines SG1 to SG640
  • B1 to B640 are 6-bit input signal data corresponding to data signal lines SB1 to SB640.
  • the output signal of the front latch block is Bo and the output of the rear latch block is Co.
  • Qol to Qo320 represent the signals of the inter-block shared wiring
  • CLol to CLo 640 represent the signals of the inter-signal shared wiring.
  • the previous latch block BR1 receives the input signal R1
  • the previous latch block BG1 receives the input signal G1
  • the previous latch block BB1 receives the input signal B1, Latch.
  • (R2, G2, B2)... (R640, G640, B640) are sequentially latched as the output pulses of F2 ' ⁇ ' F640 are sequentially changed from High to Low.
  • switch control All switch circuits connected to line PB (JB1 ⁇ ⁇ ⁇ are simultaneously turned ON, and the input signal (B1 ⁇ ⁇ ⁇ ) is input to the corresponding DAC (1 ⁇ ⁇ ⁇ ).
  • B640) is converted to an analog signal potential (Bal ' ⁇ -Ba640), where the switch control line PB is also connected to the corresponding analog switch, and the output pulse of the switch control line PB is Since all the analog switches (EB1 ••) connected to the switch control line PB are turned ON at the same time when the signal goes High, the corresponding data via the analog switches where the signal potential (Bal •• -Ba640) is turned ON respectively. Supplied to the signal line (SB 1 ⁇ --SB640).
  • the digital driver 90 can also be configured as shown in FIG. In other words, the configuration shown in Fig. 1 excludes the selected switch block K, the time-division switch block W, and the three switch control lines PR, PG, and PB, while providing three DACs for each signal processing block. It is a configuration. Other configurations are the same as those in FIG.
  • each signal processing block includes one flip-flop F, one circuit block g, and three DACs.
  • the three data signal lines SR 'SG ⁇ SB on the display unit correspond to the signal processing block!
  • the circuit block g includes three front-stage latch blocks BR′B G′BB arranged in the column direction, and three rear-stage latch blocks CR′CG′CB arranged in the column direction.
  • One transmission switch block T One transmission switch block
  • Each post-stage latch block is connected to one data signal line via one DAC.
  • the rear stage latch block CR1 is connected to the data signal line SR1 via DAClr
  • the rear stage latch block CG1 is connected to the data signal line SG1 via DAClg
  • the rear stage latch block CB1 is connected to the data signal line SB1 via DAClb. Connected to.
  • two adjacent circuit blocks each use the same inter-block shared wiring Q and perform signal transmission in a time division manner in the driver.
  • the number of wires can be reduced.
  • each rear latch block (CR'CG'CB) performs signal transmission to the DAC in time division via the same inter-signal shared wiring CL, so the number of wiring between the latter latch block and the DAC can be reduced. .
  • a digital driver is monolithically formed on a liquid crystal panel, the effect of reducing the driver size by reducing the number of wirings is significant.
  • the digital driver can also be configured as shown in FIG.
  • the digital driver 95 includes a plurality of signal processing blocks (not shown), three input signal lines DR'DG • DB, and three switch control lines PR'PG'PB. 3 (number of video signals) transmission switching line (control signal line) MR-MG-MB.
  • Each signal processing block includes one flip-flop F (in the shift register), one circuit block g, one DAC, and one time-division switch block W.
  • the three data signal lines SR'SG'SB of the display unit are compatible.
  • Each time-division switch block W has three analog switches ER ⁇ EG ⁇ EB.
  • each circuit block g includes three pre-stage latch blocks (pre-stage signal circuits) arranged in the column direction, a pre-stage circuit having BR, BG, and BB, and three post-stage latch blocks (post-stage signals) arranged in the column direction.
  • the transmission switch block T includes three switch circuits iR'iG'iB.
  • the switch circuits iR, iG, and iB each have a 6-bit switching element corresponding to HR-HG-HB, and the transmission switch block T has an 18-bit switching element.
  • the selected switch block K includes three switch circuits JR'JG'JB.
  • each of the selection switch circuits JR-JG 'JB includes a 6-bit switching element corresponding to the subsequent latch block CR' CG ⁇ CB, and the selection switch block K includes an 18-bit switching element.
  • the first signal processing block includes a flip-flop Fl, a circuit block gl, a DAC 1, and a time division switch block Wl, and corresponds to three data signal lines SRl 'SGl' SBl.
  • the time-division switch block W1 includes three analog switches ER1 ⁇ EGl 'EBl.
  • the circuit block gl is composed of three front-stage latch blocks BRl 'BG 1 ⁇ ⁇ 1, three rear-stage latch blocks CR1' CG1 'CB1, in-block shared wiring Nl, transmission switch block Tl, selection switch block Kl, and between signals Has shared wiring CL1.
  • the transmission switch block T1 is equipped with three switch circuits iRl 'iGl' iBl.
  • the selection switch block Kl has three switch circuits JR1 -JG1 'JB1.
  • each preceding-stage latch block is connected to a corresponding flip-flop and a corresponding input signal line, and further, a corresponding switch circuit of the transmission switch block and intra-block sharing It is connected to the corresponding subsequent latch block via wiring (6 bits).
  • each subsequent-stage latch block is connected to the DAC via the corresponding switch circuit of the selected switch block and the inter-signal shared wiring (6 bits), and is also connected to the corresponding transmission switching line.
  • the switch circuit of the transmission switch block is connected to the transmission switching line.
  • the front-stage latch block BR1 is connected to the flip-flop F1 and the input signal line DR, and further connected to the rear-stage latch block CR1 via the switch circuit iRl and the in-block shared wiring N1 (6 bits). ing. Further, the latter latch block CR1 is connected to the DAC1 via the switch circuit JR1 and the inter-signal shared wiring CL1 (6 bits), and is also connected to the transmission switching line MR. A switch circuit 1R1 (of the transmission switch block T1) is connected to the transmission switching line MR.
  • the latter latch block CR is connected to the transmission switching line MR
  • the latter latch block CG is connected to the transmission switching line MG
  • the latter latch block CB is connected to the transmission switching line MB.
  • the switch circuit iR of the transmission switch block is connected to the transmission switching line MR
  • the switch circuit iG is connected to the transmission switching line MG
  • the switch circuit iB is connected to the transmission switching line MB.
  • each of the three switch circuits included in each selected switch block is connected to a corresponding switch control line. That is, the switch circuit JR1 of the selected switch block K1 is connected to the switch control line PR, the switch circuit JG1 is connected to the switch control line PG, and the switch circuit JB1 is connected to the switch control line PB.
  • Each DAC is connected to three data signal lines via corresponding time division switch blocks.
  • DAC1 is connected to the data signal line SR1 ′ via the time division switch block W1.
  • analog switch ER1 of time-division switch block W1 is connected to switch control line PR and connected to data signal line SR1
  • analog switch EG 1 is connected to switch control line PG and connected to data signal line SG1.
  • the analog switch EB1 is connected to the switch control line PB and to the data signal line SB1.
  • the processing of the red (R) signal is performed by the front-stage latch block BR1 connected to the red input signal line DR, and the corresponding switch circuit iRl, intra-block shared wiring Nl, and rear-stage latch block.
  • CR1, switch circuit JR1, and analog switch ER1 are in charge.
  • G green
  • B blue
  • DAC1 is responsible for the three color signals in a time-sharing manner.
  • a signal processing flow in the digital driver 95 is shown in the timing chart of FIG.
  • R1 to R640 are 6-bit input signal data corresponding to the data signal lines SR1 to SR640
  • G1 to G640 are 6-bit input signal data corresponding to the data signal lines SG1 to SG640
  • B1 to B640 are 6-bit input signal data corresponding to data signal lines SB1 to SB640.
  • Nol to No640 represent signals in the block shared wiring
  • CLol to CL 640 represent signals in the inter-signal shared wiring.
  • the previous latch block BR1 receives the input signal R1
  • the previous latch block BG1 receives the input signal G1
  • the previous latch block BB1 receives the input signal B1, Latch.
  • F2 'and' F640 output pulses are sequentially H (R2, G2, B2)... (R640, G640, B640) are sequentially latched as igh ⁇ Low.
  • the output pulse of the transmission switching line MR becomes High.
  • all the switch circuits iR connected to MR are turned ON, and all input signals (R1 to R640) latched in the preceding latch block BR are output to the succeeding latch block CR via the intra-block shared wiring N.
  • the output pulse of the transmission switching line MG becomes High.
  • all the switch circuits iG connected to MG are turned ON, and all the input signals (G1 to G640) latched in the preceding latch block GR are output to the succeeding latch block CG via the intra-block shared wiring N.
  • the output pulse of the transmission switching line MB becomes High.
  • all switch circuits iB connected to MB are turned ON, and all the input signals (G1 to G640) latched in the preceding latch block BG are output to the subsequent latch block CB through the shared wiring N in the block. Is done.
  • signal transmission (BR ⁇ CR, BG ⁇ CG, BB ⁇ CB) to the subsequent latch block corresponding to each preceding latch block force is performed in a time-sharing manner using the same shared wiring N in the block.
  • each rear latch block (CR'CG'CB) performs time-sharing signal transmission to the DAC via the same inter-signal shared wiring CL, reducing the number of wiring between the latter latch block and the DAC. it can.
  • the display panel drive circuit of the present invention is suitable for a source driver (particularly, a digital dryer) such as a liquid crystal display device.

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Description

表示パネル駆動回路、表示装置
技術分野
[0001] 本発明は、表示装置に設けられるソースドライバ (特に、デジタルドライノく）に関する 背景技術
[0002] 特許文献 1には表示装置に用いられるデジタルドライバの一構成例が開示されて いる。この構成を図 9に示す。図 9記載のデジタルドライバは、複数のファースト（1st) ラッチ回路 LAT1と複数のセカンド（2nd)ラッチ回路 LAT2とを備えた回路ブロックを 、表示パネルのデータ信号線 (S1 ' · ごとに設けている。
[0003] この構成では、各回路ブロックが、シフトレジスタの DFFからのパルス（1stラッチパ ルス）によって、対応する 1本のデータ信号線に供給すべき 3ビットデータを D0〜D2 力 取り込んでいき、 LPラインからのパルス（2ndラッチパルス）によって、上記 3ビット データを DA変換して各データ信号線 (Sl、 S2' · ·)にアナログの信号電位として出 力する。
[0004] また、特許文献 1にはデジタルドライバの他の構成例が開示されて 、る。この構成を 図 10に示す。図 10記載のデジタルドライバは、複数のファースト（1st)ラッチ回路 L ATIと複数のセカンド（2nd)ラッチ回路 LAT2とを備えた回路ブロックを、表示パネ ルの 4本のデータ信号線（S1〜S4、 S5〜S8. · ごとに設けている。
[0005] この構成は、 1水平期間（第 1〜第 4の期間）を 4分割し、 1つの回路ブロックを 4本の データ信号線で共有するものである。
[0006] すなわち、第 1の期間では、各回路ブロックは、シフトレジスタの DFFからのパルス ( 1stラッチパルス）によって、対応するデータ信号線 (Sl、 S5 ' · ·)に供給すべき 3ビッ トデータを D0〜D2から取り込んでいき、 LPa'LPbラインからのパルス（2ndラッチパ ルス）によって、上記 3ビットデータを D A変換して各データ信号線（Sl、 S5 ' · ·)にァ ナログの信号電位として出力する。続く第 2の期間では、各回路ブロックは、シフトレ ジスタの DFFからのパルス（1stラッチパルス）によって、対応するデータ信号線（S2 、 S6 ' · ·)に供給すべき 3ビットデータを D0〜D2から取り込んでいき、 LPa'LPbライ ンからのパルス（2ndラッチパルス）によって、上記 3ビットデータを DA変換して各デ ータ信号線 (S2、 S6 ' · ·)にアナログの信号電位として出力する。これを第 4の期間ま で行う。
特許文献 1 :日本国公開特許公報「特開 2003— 58133号公報 (公開日： 2003年 2 月 28日）」
発明の開示
[0007] し力しながら、図 9記載の構成では、データ信号線数（回路ブロックの数） Xデータ のビット数に等しい数の 1stラッチ回路（LAT1)と、 1stラッチ回路と同数の 2ndラッチ 回路 (LAT2)とが必要となるため、各 1stラッチ回路および対応する 2ndラッチ回路 を接続する配線も増大し、ドライバが大型化するという問題がある。特に、ドライバと表 示パネルとをモノリシックに形成する場合には、配線の多層化には限界があるため、 配線数の増加がドライバサイズに与える影響が大きい。
[0008] また、図 10記載の構成では、回路ブロック数を低減できる一方で、 1水平期間を 4 分割するためデータの並べ替えを行う必要があり、それ用の外部メモリと演算回路を 用意しなければならな 、と 、う問題がある。
[0009] 本発明は、上記課題に鑑みてなされたものであり、その目的は、外部メモリや演算 回路を要することなくドライバの小型化を実現する点にある。
[0010] 本発明の表示パネル駆動回路は、前段回路と後段回路とを含む回路ブロックを複 数備え、各回路ブロックにおいて、前段回路からの信号が後段回路に伝送される表 示パネル駆動回路であって、隣り合う 2つの回路ブロックそれぞれに接続可能なプロ ック間共有配線を備え、この隣り合う 2つの回路ブロックそれぞれにおける上記信号 力 上記ブロック間共有配線を介して時分割で伝送されることを特徴とする。
[0011] 上記構成は、隣り合う 2つの回路ブロックそれぞれが、同一のブロック間共有配線を 用い、時分割で信号伝送を行うものである。このように、信号伝送に用いる配線を回 路ブロック間で共有することで配線数を減らすことができ、表示パネル駆動回路のサ ィズを縮小することができる。特に、表示パネル駆動回路を表示パネルにモノリシック に形成する場合には、配線数の減少によるサイズの縮小効果が大き 、。 [0012] 本表示パネル駆動回路においては、上記信号は複数の映像信号を含み、上記前 段回路は各映像信号に対応する前段信号回路を有し、上記後段回路は各映像信 号に対応する後段信号回路を有し、上記ブロック間共有配線は各映像信号に対応 する信号別共有配線を有し、
各映像信号は、対応する前段信号回路に入力されるとともに、対応する信号別共 有配線を介して、対応する後段信号回路に伝送されても良い。
[0013] また、本表示パネル駆動回路においては、各前段信号回路とこれに対応する信号 別共有配線との間にスィッチ回路を備えても良い。この場合、奇数番目の回路ブロッ クに属する前段信号回路とこれに対応する信号別共有配線との間のスィッチ回路が 第 1の制御信号線に接続され、偶数番目の回路ブロックに属する前段信号回路とこ れに対応する信号別共有配線との間のスィッチ回路が第 2の制御信号線に接続され ていても良い。
[0014] また、本表示パネル駆動回路においては、回路ブロックごとに 1つの信号経由回路 を備え、各回路ブロックでは、これに属する後段信号回路すべてが接続可能な信号 間共有配線が設けられるとともに各後段信号回路からの信号が上記信号間共有配 線を介して時分割で上記信号経由回路に伝送されても良い。こうすれば、後段信号 回路および信号経由回路間の配線数を減らすことができ、表示パネル駆動回路のサ ィズをより縮小することができる。なお、上記信号経由回路は DAC回路であっても良 い。こうすれば、 DAC回路の数を削減できる。
[0015] また、本表示パネル駆動回路においては、各前段信号回路は、対応する映像信号 のビット数に等しい数のファーストラッチ回路を備え、各後段信号回路は、対応する 映像信号のビット数に等しい数のセカンドラッチ回路を備え、各信号別共有配線は、 対応する映像信号のビット数に等しい数の配線を備えても良い。なお、後段信号回 路のセカンドラッチ回路へのラッチパルスは、信号別共有配線とは異なる配線によつ て供給すれば良い。この場合、奇数番目の回路ブロックに属する後段信号回路のセ カンドラツチ回路へのラッチパルスが、上記第 1の制御信号線によって供給され、偶 数番目の回路ブロックに属する後段信号回路のセカンドラッチ回路へのラッチパルス 力 上記第 2の制御信号線によって供給されることが好ましい。 [0016] 本発明の表示パネル駆動回路は、複数の前段信号回路と各前段信号回路に対応 する後段信号回路とを含む回路ブロックを複数備え、各回路ブロックにおいて各前 段信号回路からの信号がこれに対応する後段信号回路に伝送される表示パネル駆 動回路であって、各回路ブロックでは、これに属する前段信号回路すべてが接続可 能なブロック内共有配線が設けられるとともに各前段信号回路力 の信号が上記ブ ロック内共有配線を介して時分割で伝送されることを特徴とする。
[0017] このように、ブロック内共有配線を用い、各前段信号回路から対応する後段信号回 路への信号伝送を時分割で行うことで配線数を減らすことができ、表示パネル駆動 回路のサイズを縮小することができる。特に、表示パネル駆動回路を表示パネルにモ ノリシックに形成する場合には、配線数の減少によるサイズの縮小効果が大きい。
[0018] 本表示パネル駆動回路にぉ 、ては、上記信号は複数の映像信号を含み、各映像 信号に対応して上記前段信号回路が設けられるとともに、各映像信号に対応して上 記後段信号回路が設けられており、各映像信号は、対応する前段信号回路に入力さ れるとともに上記ブロック内共有配線を介して、対応する後段信号回路に伝送されて も良い。
[0019] また、本表示パネル駆動回路においては、各前段信号回路と上記ブロック内共有 配線との間に、該前段信号回路に対応するスィッチ回路を備えても良い。
[0020] また、本表示パネル駆動回路においては、各前段信号回路は、対応する映像信号 のビット数に等しい数のファーストラッチ回路を備え、各後段信号回路は、対応する 映像信号のビット数に等 、数のセカンドラッチ回路を備え、各ブロック内共有配線 は、対応する映像信号のビット数に等しい数の配線を備えても良い。なお、後段信号 回路のセカンドラッチ回路へのラッチパルスは、ブロック内共有配線とは異なる配線 によって供給すれば良い。この場合、映像信号の数に等しい制御信号線を設け、各 前段信号回路に対応するスィッチ回路の制御信号と、該前段信号回路に対応する 後段信号回路の各セカンドラッチ回路へのラッチパルスとが、同一の制御信号線に よって供給されることが好まし 、。
[0021] 本発明の表示装置は、表示パネルと、上記表示パネル駆動回路とを備えることを特 徴とする。この場合、上記表示パネルと表示パネル駆動回路とがモノリシックに形成 されていても良い。なお、上記表示装置として、例えば液晶表示装置を挙げることが できる。
[0022] 以上のように、本発明の表示パネル駆動回路では、隣り合う 2つの回路ブロックそ れぞれが、同一のブロック間共有配線を用いて信号伝送を行う。このように、信号伝 送に用いる配線を回路ブロック間で共有することで配線数を減らすことができ、表示 パネル駆動回路のサイズを縮小することができる。
図面の簡単な説明
[0023] [図 1]本実施の形態に係るデジタルドライバの一構成を示す回路図である。
[図 2]図 1記載のデジタルドライバの一部構成を具体的に示す回路図である。
[図 3]図 1記載のデジタルドライバの一部構成を具体的に示す回路図である。
[図 4]図 1記載のデジタルドライバの変形例を示す回路図である。
[図 5]本デジタルドライバの他の構成を示す回路図である。
[図 6]本液晶表示装置の構成を示す模式図である。
[図 7]図 1記載のデジタルドライバの動作を示すタイミングチャートである。
[図 8]図 5記載のデジタルドライバの動作を示すタイミングチャートである。
[図 9]従来のデジタルドライバの構成を示す回路図である。
[図 10]従来のデジタルドライバの構成を示す回路図である。
符号の説明
[0024] 10 液晶表示装置 (表示装置）
30 表示部
40 ゲートドライバ
90 95 ソースドライバ（表示パネル駆動回路）
Q ブロック間共有配線
HR-HG-HB 信号別共有配線
CL 信号間共有配線
N ブロック内共有配線
T 伝送切り替えブロック
iR-iG-iB (伝送切り替え用）スィッチ回路 MR-MG-MB 伝送切り替え線 (制御信号線）
Yl -Y2 ラッチパルス線 (第 1および第 2の制御信号線）
発明を実施するための最良の形態
[0025] 本実施の形態を図 1〜図 8に基づいて説明すれば、以下のとおりである。図 6は本 実施の形態に力かる液晶表示装置の構成を示すブロック図である。同図に示すよう に、本液晶表示装置 10は、表示部 30、ゲートドライノ 40、およびソースドライバ 90を 備える。ここで、表示部 30並びにゲートドライノ Oおよびソースドライバ 90は同一の 基板上に形成され、いわゆるシステムオンパネルを構成する。ソースドライバ 90には 入力信号 (映像データ）と各種の制御信号が供給される。なお、表示部 30には、行（ 横)方向に伸びる複数の走査信号線と列（縦)方向に伸びる複数のデータ信号線と の交点近傍に画素が設けられる。
[0026] 図 1は、本液晶表示装置のソースドライバの構成を示す回路図である。本ソースドラ ィバ 90は、パネル外から入力されるデジタル入力信号 (例えば 6ビット）力 アナログ の信号電位を生成し、これを表示部 30の各データ信号線に供給するデジタルドライ バである。
[0027] 図 1に示すように、デジタルドライバ 90は、複数の信号処理ブロック（図示せず）と、 3本の入力信号線 DR'DG'DBと、 3本のスィッチ制御線 PR'PG'PBと、 2本のラッ チパルス線 Yl -Y2 (第 1および第 2の制御信号線）とを備える。
[0028] 各信号処理ブロックは、（シフトレジスタ内の） 1つのフリップフロップ Fと、 1つの回路 ブロック gと、 1つの DACと、 1つの時分割スィッチブロック Wとを備え、各信号処理ブ ロックに、表示部の 3本のデータ信号線 SR' SG' SBが対応している。なお、各時分 割スィッチブロック Wは 3つのアナログスィッチ ER · EG · EBを有する。
[0029] ここで、各回路ブロック gは、列方向に並ぶ 3つの前段ラッチブロック (前段信号回路 ) BR · BG · BBを有する前段回路と、列方向に並ぶ 3つの後段ラッチブロック (後段信 号回路） CR'CG'CBを有する後段回路と、 1つの伝送スィッチブロック Tと、 1つの選 択スィッチブロック Kと、 1つの信号間共有配線 (6ビット） CLとを備える。そして、デジ タルドライバ 90内では複数の回路ブロックが行方向に並べられ、隣り合う 2つ（例えば 、 1番目と 2番目、 3番目と 4番目）の回路ブロック間に、ブロック間共有配線 Qが設け られる。さらに、ブロック間共有配線 Qは 3つの信号別共有配線 HR'HG'HBを備え る。
[0030] 伝送スィッチブロック Tは 3つのスィッチ回路 iR'iG'iBを備える。ここで、スィッチ回 路 iR · iG · iBはそれぞれ、 HR-HG- HBに対応する 6ビット分のスイッチング素子を備 え、伝送スィッチブロック Tは 18ビット分のスイッチング素子を備える。また、選択スィ ツチブロック Kは 3つのスィッチ回路 JR'JG'JBを備える。ここで、選択スィッチ回路 JR •JG 'JBはそれぞれ、後段ラッチブロック CR · CG · CBに対応する 6ビット分のスィッチ ング素子を備え、選択スィッチブロック Kは 18ビット分のスイッチング素子を備える。
[0031] 例えば、 1番目の信号処理ブロックは、フリップフロップ Fl、回路ブロック gl、 DAC 1、および時分割スィッチブロック W1を備え、 3本のデータ信号線 SRl ' SGl ' SBl に対応している。なお、時分割スィッチブロック W1は、 3っのァナログスィッチER1 · EGl 'EBlを備える。ここで、回路ブロック glは、 3つの前段ラッチブロック BRl 'BG 1 ·ΒΒ1、 3っの後段ラッチブロック0^1 'じ01 'じ81、伝送スィッチブロック Tl、選択 スィッチブロック Kl、および信号間共有配線 CL1を有している。なお、伝送スィッチ ブロック T1は 3つのスィッチ回路 iRl 'iGl 'iBlを備え、選択スィッチブロック K1は、 3つのスィッチ回路 JRl 'JGl 'JBlを備える。さらに、この回路ブロック glおよびその 隣の回路ブロック g2間に、ブロック間共有配線 Q1が設けられ、このブロック間共有配 線 Q1は、信号別共有配線 HR1 'HG1 ·ΗΒ1を備えている。
[0032] ここで、図 1に示されるように、各前段ラッチブロックは、対応するフリップフロップと、 対応する入力信号線とに接続され、さらに、対応するスィッチ回路および対応する信 号別共有配線 (6ビット)を介して対応する後段ラッチブロックに接続されて ヽる。また 、各後段ラッチブロックは、対応するスィッチ回路および信号間共有配線 (6ビット）を 介して DACに接続されるとともに、ラッチノ ルス線 Y1あるいは Υ2に接続される。
[0033] 例えば、前段ラッチブロック BR1は、フリップフロップ F1と、入力信号線 DRとに接続 され、さらに、スィッチ回路 iRlおよび信号別共有配線 HR1 (6ビット）を介して後段ラ ツチブロック CR1に接続されている。また、後段ラッチブロック CR1は、スィッチ回路 J R1および信号間共有配線 CL1 (6ビット）を介して DAC1に接続されるとともに、ラッ チパルス線 Y1に接続される。また、前段ラッチブロック BR2は、フリップフロップ F2と 、入力信号線 DRとに接続され、さら〖こ、スィッチ回路 1R2および信号別共有配線 HR 1 (6ビット）を介して後段ラッチブロック CR2に接続されている。また、後段ラッチプロ ック CR2は、スィッチ回路 JR2および信号間共有配線 CL2 (6ビット）を介して DAC2 に接続されるとともに、ラッチノ ルス線 Y2に接続される。
[0034] 各前段ラッチブロックは、列方向に並べられた 6つの 1st (ファースト）ラッチ回路を 備え、各後段ラッチブロックは、列方向に並べられた 6つの 2nd (セカンド)ラッチ回路 を備える。例えば、図 2に示されるように、前段ラッチブロック BR1は 1stラッチ回路 L R1〜LR6を備え、後段ラッチブロック CR1は 2ndラッチ回路 Lrl〜Lr6を備える。
[0035] この前段ラッチブロック BR1および後段ラッチブロック CR1の接続関係をより具体的 に説明すれば以下のとおりである。すなわち、前段ラッチブロック BR1に属する 6つ の 1stラッチ回路 LR1〜LR6は全て、対応するフリップフロップ F1に接続される。また 、 1stラッチ回路 LR1〜LR6はそれぞれ、入力信号線 DR (6ビット配線）内の対応す る配線（1ビット配線）に接続される。さらに、 1stラッチ回路 LR1〜LR6はそれぞれ、 スィッチ回路 iRlおよび信号別共有配線 HR1 (6ビット配線）内の対応する配線を介 して後段ラッチブロック CR1内の対応する 2ndラッチ回路に接続される。例えば、 1st ラッチ回路 LR1は、スィッチ回路 iRlおよび信号別共有配線 HR1内の対応する配線 (1ビット配線)を介して 2ndラッチ回路 Lrlに接続され、 1stラッチ回路 LR6は、スイツ チ回路 1R1および信号別共有配線 HR1内の対応する配線（1ビット配線)を介して 2n dラッチ回路 Lr6に接続される。一方、 2ndラッチ回路 Lrl〜Lr6は全て、ラッチパル ス線 Y1に接続されるとともに、対応するスィッチ回路 JR1および信号間共有配線 CL 1内の対応する配線（1ビット配線)を介して、 DAC1に接続されている。また、このラッ チパルス線 Y1には上記スィッチ回路 iRlが接続される。
[0036] また、前段ラッチブロック BR2およびこれに対応する後段ラッチブロック CR2の接続 関係を、図 1 · 3を用いてより具体的に説明すれば以下のとおりである。すなわち、前 段ラッチブロック BR2に属する 6つの 1stラッチ回路 LR1〜： LR6は全て、シフトレジス タ内の対応するフリップフロップ F2に接続される。また、 1stラッチ回路 LR1〜LR6は それぞれ、入力信号線 DR (6ビット配線）内の対応する配線（1ビット配線）に接続さ れる。さら〖こ、 1stラッチ回路 LR1〜LR6はそれぞれ、スィッチ回路 iR2および信号別 共有配線 HRl (6ビット配線）内の対応する配線（1ビット配線)を介して後段ラッチブ ロック CR2内の対応する 2ndラッチ回路に接続される。例えば、 1stラッチ回路 LR1 は、スィッチ回路 iR2および信号別共有配線 HR1内の対応する配線（1ビット配線)を 介して 2ndラッチ回路 Lrlに接続され、 1stラッチ回路 LR6は、スィッチ回路 1R2およ び信号別共有配線 HR1内の対応する配線（1ビット配線)を介して 2ndラッチ回路 Lr 6に接続される。一方、 2ndラッチ回路 Lrl〜Lr6は全て、ラッチパルス線 Y2に接続 されるとともに、対応するスィッチ回路 JR2および信号間共有配線 CL2内の対応する 配線（1ビット配線)を介して、 DAC2に接続されている。また、このラッチパルス線 Y2 には上記スィッチ回路 iR2が接続される。
[0037] このように、奇数番目の回路ブロックに属する後段ラッチブロックは全てラッチパル ス線 Y1に接続され、偶数番目の回路ブロックに属する後段ラッチブロックは全てラッ チパルス線 Y2に接続される。さらに、奇数番目の回路ブロックに属する伝送スィッチ ブロック（3つのスィッチ回路を含む）は上記ラッチパルス線 Y1に接続され、偶数番目 の回路ブロックに属する伝送スィッチブロック（3つのスィッチ回路を含む）は上記ラッ チパルス線 Y2に接続される。
[0038] これにより、ラッチパルス線 Y1がアクティブになると、奇数番目の回路ブロックに属 する伝送スィッチブロックが ONになるとともに、該回路ブロックの後段ラッチブロック にラッチパルスが入り、奇数番目の回路ブロックの前段ラッチブロックにラッチされて いた信号力 ブロック間共有配線を介して後段ラッチブロックから出力されることにな る。同様に、ラッチパルス線 Y2がアクティブになると、偶数番目の回路ブロックに属す る伝送スィッチブロックが ONになるとともに、該回路ブロックの後段ラッチブロックにラ ツチパルスが入り、偶数番目の回路ブロックの前段ラッチブロックにラッチされていた 信号力 ブロック間共有配線を介して後段ラッチブロックから出力されることになる。
[0039] また、各選択スィッチブロックが有する 3つのスィッチ回路 CiR'JG -JB)はそれぞれ 、対応するスィッチ制御線 (PR'PG'PB)に接続される。すなわち、選択スィッチプロ ック K1のスィッチ回路 JR1はスィッチ制御線 PRに接続され、スィッチ回路 JG1はスィ ツチ制御線 PGに接続され、スィッチ回路 JB 1はスィッチ制御線 PBに接続される。
[0040] また、各 DACは対応する時分割スィッチブロック Wを介して 3本のデータ信号線に 接続される。例えば、 DAC1は時分割スィッチブロック W1を介してデータ信号線 SR l ' SGl ' SBlに接続される。
[0041] さらに、各時分割スィッチブロック Wが有する 3つのアナログスィッチ（ER' EG' EB) はそれぞれ、対応するスィッチ制御線 (PR'PG'PB)に接続されるとともに、対応する データ信号線 (SR' SG' SB)に接続される。
[0042] 例えば、時分割スィッチブロック W1のアナログスィッチ ER1はスィッチ制御線 PRに 接続されるとともにデータ信号線 SR1に接続され、アナログスィッチ EG 1はスィッチ 制御線 PGに接続されるとともにデータ信号線 SG1に接続され、アナログスィッチ EB 1はスィッチ制御線 PBに接続されるとともにデータ信号線 SB 1に接続される。
[0043] このように、例えば赤 (R)の信号の処理は、赤の入力信号線 DRに接続する前段ラ ツチブロック BR、スィッチ回路 iR、信号別共有配線 HR、後段ラッチブロック CR1、ス イッチ回路 JR、 DAC、およびアナログスィッチ ERが担当し、処理後のアナログ信号 は赤のデータ信号線 SRに出力される。緑 (G)および青（B)の信号の処理について も同様である。なお、各 DACは 3色の信号の処理を時分割で担当する。
[0044] デジタルドライバ 90における信号処理の流れを、図 7のタイミングチャートに示す。
ここでは、 R1〜R640をデータ信号線 SR1〜SR640に対応する 6ビットの入力信号 データとし、 G1〜G640をデータ信号線 SG1〜SG640に対応する 6ビットの入力信 号データとし、 B1〜B640をデータ信号線 SB1〜SB640に対応する 6ビットの入力 信号データとする。また、前段ラッチブロックの出力信号を Bo、後段ラッチブロックの 出力を Coとする。なお、 Qol〜Qo320はブロック間共有配線の信号、 CLol〜CLo 640は信号間共有配線の信号を表して 、る。
[0045] F1の出力パノレスが Low→High (アクティブ）になるタイミングで、前段ラッチブロッ ク BR1が入力信号 R1を、前段ラッチブロック BG1が入力信号 G1を、前段ラッチプロ ック BB1が入力信号 B1を、ラッチする。同様に、 F2' · 'F640の出力パルスが順次 H igh→Lowになるのに伴って、 (R2, G2, B2)…（R640, G640, B640)が順次ラ ツチされる。
[0046] そして、入力信号 (Rl, Gl, B1) · · · (R640, G640, B640)全てがラッチされた 後に、ラッチパルス線 Y1の出カノルスが Highになる。これにより、 Y1に接続する伝 送スィッチブロック（奇数番目の回路ブロックに属する伝送スィッチブロック）全てが o
Nとなり、奇数番目の回路ブロックの前段ラッチブロックにラッチされていた入力信号 ( Rl, Gl, B1) · · · (R639, G639, B639)は全てブロック間共有配線 Q (HR'HG- HB)を介して対応する後段ラッチブロックに出力される。ついで、ラッチパルス線 Y2 の出力パルスが Highになる。これにより、 Y2に接続する伝送スィッチブロック（偶数 番目の回路ブロックに属する伝送スィッチブロック）全てが ONとなり、偶数番目の回 路ブロックの前段ラッチブロックにラッチされていた入力信号 (R2, G2, B2) · · · (R6 40, G640, B640)は全てブロック間共有配線 Q (HR'HG'HB)を介して対応する 後段ラッチブロックに出力される。
[0047] つ!、で、スィッチ制御線 PRの出力パルスが Highになるタイミングで、スィッチ制御 線 PRに繋がる全てのスィッチ回路 (JR1， · が同時に ONとなり、入力信号 (Rl， · -) 力 対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これに より、入力信号 (R1 ' · -R640)がそれぞれ、アナログの信号電位 (Ral ' · -Ra640)に 変換される。ここで、スィッチ制御線 PRは対応するアナログスィッチにも接続されてお り、スィッチ制御線 PRの出力パルスが Highになるタイミングでスィッチ制御線 PRに 繋がる全てのアナログスィッチ（ER1 · · が同時に ONとなるため、信号電位 (Ral · · •Ra640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信号線 (SR1 · · · SR640)に供給される。
[0048] つ!、で、スィッチ制御線 PGの出力パルスが Highになるタイミングで、スィッチ制御 線 PGに繋がる全てのスィッチ回路 (JG1 · · が同時に ONとなり、入力信号 (G1 · · · )が、対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これ により、入力信号（G1 - · -G640)がそれぞれ、アナログの信号電位（Gal - · -Ga640 )に変換される。ここで、スィッチ制御線 PGは対応するアナログスィッチにも接続され ており、スィッチ制御線 PGの出力パルスが Highになるタイミングでスィッチ制御線 P Gに繋がる全てのアナログスィッチ (EG1 ' · が同時に ONとなるため、信号電位 (G al · · -Ga640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信 号線 (SGI - - - SG640)に供給される。
[0049] つ!、で、スィッチ制御線 PBの出力パルスが Highになるタイミングで、スィッチ制御 線 PBに繋がる全てのスィッチ回路 (JB1 · · が同時に ONとなり、入力信号 (B1 · · ·) が対応する DAC (1 · · ·)に入力される。これにより、入力信号（B1 · · -B640)がそれ ぞれ、アナログの信号電位 (Bal ' · -Ba640)に変換される。ここで、スィッチ制御線 P Bは対応するアナログスィッチにも接続されており、スィッチ制御線 PBの出力パルス が Highになるタイミングでスィッチ制御線 PBに繋がる全てのアナログスィッチ (EB1 · • が同時に ONとなるため、信号電位 (Bal · · -Ba640)がそれぞれ、 ONとなったァ ナログスィッチを介して対応するデータ信号線 (SB 1 · - - SB640)に供給される。
[0050] なお、デジタルドライバ 90を図 4のように構成することもできる。すなわち、図 1に示 す構成から、選択スィッチブロック Kと、時分割スィッチブロック Wと、 3本のスィッチ制 御線 PR · PG · PBとを除く一方、各信号処理ブロックに 3つの DACを設けた構成であ る。その他の構成は図 1の構成と同様である。
[0051] 図 4の構成では、各信号処理ブロックが、 1つのフリップフロップ Fと、 1つの回路ブ ロック gと、 3つの DACとを備える。そして、信号処理ブロックに、表示部の 3本のデー タ信号線 SR' SG · SBが対応して!/、る。
[0052] ここで、この回路ブロック gは、列方向に並べられた 3つの前段ラッチブロック BR'B G'BBと、列方向に並べられた 3つの後段ラッチブロック CR'CG'CBと、 1つの伝送 スィッチブロック Tとを備える。
[0053] そして、各後段ラッチブロックは、 1つの DACを介して 1本のデータ信号線に接続さ れる。例えば、後段ラッチブロック CR1は DAClrを介してデータ信号線 SR1に接続 され、後段ラッチブロック CG1は DAClgを介してデータ信号線 SG1に接続され、後 段ラッチブロック CB1は DAClbを介してデータ信号線 SB1に接続される。
[0054] 図 1〜4に示すように、隣り合う 2つの回路ブロック（例えば、 gl 'g2)それぞれが、同 一のブロック間共有配線 Qを用い、時分割で信号伝送を行うことでドライバ内の配線 数を減らすことができる。さらに、各後段ラッチブロック (CR'CG'CB)から同一の信 号間共有配線 CLを介して DACに時分割で信号伝送を行うため、後段ラッチブロック および DAC間の配線数を減らすこともできる。これにより、デジタルドライバの小型化 を実現できる。特に、デジタルドライバを液晶パネルにモノリシックに形成する場合、 配線数の減少によるドライバサイズの縮小効果は大である。 [0055] 本デジタルドライバは、図 5のように構成することもできる。同図に示すように、デジタ ルドライバ 95は、複数の信号処理ブロック（図示せず）と、 3本の入力信号線 DR'DG •DBと、 3本のスィッチ制御線 PR'PG'PBと、 3本（映像信号の数）の伝送切り替え線 (制御信号線) MR-MG- MBとを備える。
[0056] 各信号処理ブロックは、（シフトレジスタ内の） 1つのフリップフロップ Fと、 1つの回路 ブロック gと、 1つの DACと、 1つの時分割スィッチブロック Wとを備え、各信号処理ブ ロックに、表示部の 3本のデータ信号線 SR' SG' SBが対応している。なお、各時分 割スィッチブロック Wは 3つのアナログスィッチ ER · EG · EBを有する。
[0057] ここで、各回路ブロック gは、列方向に並ぶ 3つの前段ラッチブロック (前段信号回路 ) BR · BG · BBを有する前段回路と、列方向に並ぶ 3つの後段ラッチブロック (後段信 号回路） CR'CG'CBを有する後段回路と、 1つの伝送スィッチブロック Tと、ブロック 内共有配線 Nと、 1つの選択スィッチブロック Kと、 1つの信号間共有配線（6ビット） C Lとを備える。
[0058] そして、デジタルドライバ 95内では複数の回路ブロックが行方向に並べられている 。なお、伝送スィッチブロック Tは 3つのスィッチ回路 iR'iG'iBを備える。ここで、スィ ツチ回路 iR · iG · iBはそれぞれ、 HR-HG- HBに対応する 6ビット分のスイッチング素 子を備え、伝送スィッチブロック Tは 18ビット分のスイッチング素子を備える。また、選 択スィッチブロック Kは 3つのスィッチ回路 JR'JG'JBを備える。ここで、選択スィッチ 回路 JR -JG 'JBはそれぞれ、後段ラッチブロック CR' CG · CBに対応する 6ビット分の スイッチング素子を備え、選択スィッチブロック Kは 18ビット分のスイッチング素子を 備える。
[0059] 例えば、 1番目の信号処理ブロックは、フリップフロップ Fl、回路ブロック gl、 DAC 1、および時分割スィッチブロック Wlを備え、 3本のデータ信号線 SRl ' SGl ' SBl に対応している。なお、時分割スィッチブロック W1は、 3っのァナログスィッチER1 · EGl 'EBlを備える。ここで、回路ブロック glは、 3つの前段ラッチブロック BRl 'BG 1 ·ΒΒ1、 3つの後段ラッチブロック CR1 'CG1 'CB1、ブロック内共有配線 Nl、伝送 スィッチブロック Tl、選択スィッチブロック Kl、および信号間共有配線 CL1を有して いる。なお、伝送スィッチブロック T1は 3つのスィッチ回路 iRl 'iGl 'iBlを備え、選 択スィッチブロック Klは、 3つのスィッチ回路 JR1 -JG1 'JB1を備える。
[0060] ここで、図 5に示されるように、各前段ラッチブロックは、対応するフリップフロップと、 対応する入力信号線とに接続され、さらに、伝送スィッチブロックの対応するスィッチ 回路およびブロック内共有配線 (6ビット）を介して対応する後段ラッチブロックに接続 されている。また、各後段ラッチブロックは、選択スィッチブロックの対応するスィッチ 回路および信号間共有配線 (6ビット）を介して DACに接続されるとともに、対応する 伝送切り替え線に接続される。この伝送切り替え線には、伝送スィッチブロックの上記 スィッチ回路が接続される。
[0061] 例えば、前段ラッチブロック BR1は、フリップフロップ F1と、入力信号線 DRとに接続 され、さらに、スィッチ回路 iRlおよびブロック内共有配線 N1 (6ビット）を介して後段 ラッチブロック CR1に接続されている。また、後段ラッチブロック CR1は、スィッチ回路 JR1および信号間共有配線 CL1 (6ビット）を介して DAC1に接続されるとともに、伝 送切り替え線 MRに接続される。この伝送切り替え線 MRには、（伝送スィッチブロック T1の)スィッチ回路 1R1が接続される。
[0062] このように、後段ラッチブロック CRは伝送切り替え線 MRに接続され、後段ラッチブ ロック CGは伝送切り替え線 MGに接続され、後段ラッチブロック CBは伝送切り替え 線 MBに接続される。さらに、伝送スィッチブロックのスィッチ回路 iRは伝送切り替え 線 MRに接続され、スィッチ回路 iGは伝送切り替え線 MGに接続され、スィッチ回路 i Bは伝送切り替え線 MBに接続される。
[0063] これにより、伝送切り替え線 MRがアクティブになると、伝送スィッチブロックのスイツ チ回路 1Rが ONになるとともに、後段ラッチブロック CRにラッチノ ルスが入り、ラッチ ブロック BRにラッチされて 、た信号力 ブロック内共有配線 Nを介して後段ラッチプロ ック CRから出力されることになる。同様に、伝送切り替え線 MGがアクティブになると 、伝送スィッチブロックのスィッチ回路 iGが ONになるとともに、後段ラッチブロック CG にラッチパルスが入り、前段ラッチブロック BGにラッチされていた信号力 ブロック内 共有配線 Nを介して後段ラッチブロック CGから出力される。同様に、伝送切り替え線 MBがアクティブになると、伝送スィッチブロックのスィッチ回路 iBが ONになるとともに 、後段ラッチブロック CBにラッチパノレスが入り、前段ラッチブロック BBにラッチされて いた信号力 ブロック内共有配線 Nを介して後段ラッチブロック CBから出力される。
[0064] また、各選択スィッチブロックが有する 3つのスィッチ回路はそれぞれ、対応するス イッチ制御線に接続される。すなわち、選択スィッチブロック K1のスィッチ回路 JR1は スィッチ制御線 PRに接続され、スィッチ回路 JG1はスィッチ制御線 PGに接続され、 スィッチ回路 JB 1はスィッチ制御線 PBに接続される。
[0065] また、各 DACは対応する時分割スィッチブロックを介して 3本のデータ信号線に接 続される。例えば、 DAC1は時分割スィッチブロック W1を介してデータ信号線 SR1 '
SGl ' SBlに接続される。 するスィッチ制御線に接続されるとともに、対応するデータ信号線に接続される。例え ば、時分割スィッチブロック W1のアナログスィッチ ER1はスィッチ制御線 PRに接続 されるとともにデータ信号線 SR1に接続され、アナログスィッチ EG 1はスィッチ制御 線 PGに接続されるとともにデータ信号線 SG1に接続され、アナログスィッチ EB1は スィッチ制御線 PBに接続されるとともにデータ信号線 SB 1に接続される。
[0067] そして、例えば赤 (R)の信号の処理は、赤の入力信号線 DRに接続する前段ラッチ ブロック BR1、並びに、これに対応する、スィッチ回路 iRl、ブロック内共有配線 Nl、 後段ラッチブロック CR1、スィッチ回路 JR1、およびアナログスィッチ ER1が担当する 。緑 (G)および青（B)の信号の処理についても同様である。なお、 DAC1は 3色の信 号を時分割で担当する。
[0068] デジタルドライバ 95における信号処理の流れを、図 8のタイミングチャートに示す。
ここでは、 R1〜R640をデータ信号線 SR1〜SR640に対応する 6ビットの入力信号 データとし、 G1〜G640をデータ信号線 SG1〜SG640に対応する 6ビットの入力信 号データとし、 B1〜B640をデータ信号線 SB1〜SB640に対応する 6ビットの入力 信号データとする。また、 Nol〜No640はブロック内共有配線の信号、 CLol〜CL ◦640は信号間共有配線の信号を表して 、る。
[0069] F1の出力パノレスが Low→High (アクティブ）になるタイミングで、前段ラッチブロッ ク BR1が入力信号 R1を、前段ラッチブロック BG1が入力信号 G1を、前段ラッチプロ ック BB1が入力信号 B1を、ラッチする。同様に、 F2' · 'F640の出力パルスが順次 H igh→Lowになるのに伴って、 (R2, G2, B2)…（R640, G640, B640)が順次ラ ツチされる。
[0070] そして、入力信号 (Rl, Gl, B1) · · · (R640, G640, B640)全てがラッチされた 後に、伝送切り替え線 MRの出力パルスが Highになる。これにより、 MRに接続する スィッチ回路 iR全てが ONとなり、前段ラッチブロック BRにラッチされて ヽた入力信号 (R1〜R640)は全てブロック内共有配線 Nを介して後段ラッチブロック CRに出力さ れる。ついで、伝送切り替え線 MGの出力パルスが Highになる。これにより、 MGに 接続するスィッチ回路 iG全てが ONとなり、前段ラッチブロック GRにラッチされていた 入力信号 (G1〜G640)は全てブロック内共有配線 Nを介して後段ラッチブロック CG に出力される。ついで、伝送切り替え線 MBの出力パルスが Highになる。これにより 、 MBに接続するスィッチ回路 iB全てが ONとなり、前段ラッチブロック BGにラッチさ れて 、た入力信号 (G1〜G640)は全てブロック内共有配線 Nを介して後段ラッチブ ロック CB〖こ出力される。
[0071] 次に、スィッチ制御線 PRの出力パルスが Highになるタイミングで、スィッチ制御線 PRに繋がる全てのスィッチ回路 (JR1 · · · )が同時に ONとなり、入力信号 (R1 · · · )が 、対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これによ り、入力信号 (R1 · · -R640)がそれぞれ、アナログの信号電位 (Ral · · -Ra640)に 変換される。ここで、スィッチ制御線 PRは対応するアナログスィッチにも接続されてお り、スィッチ制御線 PRの出力パルスが Highになるタイミングでスィッチ制御線 PRに 繋がる全てのアナログスィッチ（ER1 · · が同時に ONとなるため、信号電位 (Ral · · •Ra640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信号線 (SR1 · · · SR640)に供給される。
[0072] つ!、で、スィッチ制御線 PGの出力パルスが Highになるタイミングで、スィッチ制御 線 PGに繋がる全てのスィッチ回路 (JG1 · · が同時に ONとなり、入力信号 (G1 · · · )が、対応する信号間共有配線 (CL1 ' · を介して DAC (1 ' · -)に入力される。これ により、入力信号（G1 - · -G640)がそれぞれ、アナログの信号電位（Gal - · -Ga640 )に変換される。ここで、スィッチ制御線 PGは対応するアナログスィッチにも接続され ており、スィッチ制御線 PGの出力パルスが Highになるタイミングでスィッチ制御線 P Gに繋がる全てのアナログスィッチ (EG1， · が同時に ONとなるため、信号電位 (G al · · -Ga640)がそれぞれ、 ONとなったアナログスィッチを介して対応するデータ信 号線 (SGI - - - SG640)に供給される。
[0073] つ!、で、スィッチ制御線 PBの出力パルスが Highになるタイミングで、スィッチ制御 線 PBに繋がる全てのスィッチ回路 (JB1 · · が同時に ONとなり、入力信号 (B1 · · ·) が対応する DAC (1 · · ·)に入力される。これにより、入力信号（B1 · · -B640)がそれ ぞれ、アナログの信号電位 (Bal ' · -Ba640)に変換される。ここで、スィッチ制御線 P Bは対応するアナログスィッチにも接続されており、スィッチ制御線 PBの出力パルス が Highになるタイミングでスィッチ制御線 PBに繋がる全てのアナログスィッチ (EB1 · • が同時に ONとなるため、信号電位 (Bal · · -Ba640)がそれぞれ、 ONとなったァ ナログスィッチを介して対応するデータ信号線 (SB 1 · - - SB640)に供給される。
[0074] このように、各前段ラッチブロック力 対応する後段ラッチブロックへの信号伝送 (B R→CR、 BG→CG、 BB→CB)を、同一のブロック内共有配線 Nを用い時分割で行う ことで配線数を減らすことができる。さらに、各後段ラッチブロック（CR'CG'CB)から 同一の信号間共有配線 CLを介して DACに時分割で信号伝送を行うため、後段ラッ チブロックおよび D AC間の配線数を減らすこともできる。これにより、デジタルドライ バの小型化を実現できる。特に、デジタルドライバを液晶パネルにモノリシックに形成 する場合、配線数の減少によるサイズの縮小効果は大である。
[0075] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用可能性
[0076] 本発明の表示パネル駆動回路は、液晶表示装置等のソースドライバ (特に、デジタ ルドライノく）に好適である。

Claims

請求の範囲
[1] 前段回路と後段回路とを含む回路ブロックを複数備え、各回路ブロックにおいて、 前段回路からの信号が後段回路に伝送される表示パネル駆動回路であって、 隣り合う 2つの回路ブロックそれぞれに接続可能なブロック間共有配線を備え、 この隣り合う 2つの回路ブロックそれぞれにおける上記信号力 上記ブロック間共有 配線を介して時分割で伝送されることを特徴とする表示パネル駆動回路。
[2] 上記信号は複数の映像信号を含み、
上記前段回路は各映像信号に対応する前段信号回路を有し、
上記後段回路は各映像信号に対応する後段信号回路を有し、
上記ブロック間共有配線は各映像信号に対応する信号別共有配線を有し、 各映像信号は、対応する前段信号回路に入力されるとともに、対応する信号別共 有配線を介して、対応する後段信号回路に伝送されることを特徴とする請求項 1記載 の表示パネル駆動回路。
[3] 各前段信号回路とこれに対応する信号別共有配線との間にスィッチ回路を備える ことを特徴とする請求項 2記載の表示パネル駆動回路。
[4] 奇数番目の回路ブロックに属する前段信号回路とこれに対応する信号別共有配線 との間のスィッチ回路が第 1の制御信号線に接続され、
偶数番目の回路ブロックに属する前段信号回路とこれに対応する信号別共有配線 との間のスィッチ回路が第 2の制御信号線に接続されていることを特徴とする請求項
3記載の表示パネル駆動回路。
[5] 回路ブロックごとに 1つの信号経由回路を備え、
各回路ブロックでは、これに属する後段信号回路すべてが接続可能な信号間共有 配線が設けられるとともに、各後段信号回路からの信号が上記信号間共有配線を介 して時分割で上記信号経由回路に伝送されることを特徴とする請求項 2記載の表示 パネル駆動回路。
[6] 各前段信号回路は、対応する映像信号のビット数に等しい数のファーストラッチ回 路を備え、
各後段信号回路は、対応する映像信号のビット数に等しい数のセカンドラッチ回路 を備え、
各信号別共有配線は、対応する映像信号のビット数に等し ヽ数の配線を備えること を特徴とする請求項 4記載の表示パネル駆動回路。
[7] 後段信号回路のセカンドラッチ回路へのラッチパルスは、信号別共有配線とは異な る配線によって供給されることを特徴とする請求項 6記載の表示パネル駆動回路。
[8] 奇数番目の回路ブロックに属する後段信号回路のセカンドラッチ回路へのラッチパ ルスが、上記第 1の制御信号線によって供給され、
偶数番目の回路ブロックに属する後段信号回路のセカンドラッチ回路へのラッチパ ルスカ、上記第 2の制御信号線によって供給されることを特徴とする請求項 7記載の 表示パネル駆動回路。
[9] 上記信号経由回路は DAC回路であることを特徴とする請求項 5記載の表示パネル 駆動回路。
[10] 複数の前段信号回路と各前段信号回路に対応する後段信号回路とを含む回路ブ ロックを複数備え、各回路ブロックにおいて前段信号回路からの信号がこれに対応 する後段信号回路に伝送される表示パネル駆動回路であって、
各回路ブロックでは、これに属する前段信号回路すべてが接続可能なブロック内共 有配線が設けられるとともに各前段信号回路からの信号が上記ブロック内共有配線 を介して時分割で伝送されることを特徴とする表示パネル駆動回路。
[11] 上記信号は複数の映像信号を含み、
各映像信号に対応して上記前段信号回路が設けられるとともに、各映像信号に対 応して上記後段信号回路が設けられており、
各映像信号は、対応する前段信号回路に入力されるとともに上記ブロック内共有配 線を介して、対応する後段信号回路に伝送されることを特徴とする請求項 10記載の 表示パネル駆動回路。
[12] 各前段信号回路と上記ブロック内共有配線との間に、該前段信号回路に対応する スィッチ回路を備えることを特徴とする請求項 11記載の表示パネル駆動回路。
[13] 各前段信号回路は、対応する映像信号のビット数に等しい数のファーストラッチ回 路を備え、 各後段信号回路は、対応する映像信号のビット数に等しい数のセカンドラッチ回路 を備え、
各ブロック内共有配線は、対応する映像信号のビット数に等し ヽ数の配線を備える ことを特徴とする請求項 12記載の表示パネル駆動回路。
[14] 後段信号回路のセカンドラッチ回路へのラッチパルスは、ブロック内共有配線とは 異なる配線によって供給されることを特徴とする請求項 13記載の表示パネル駆動回 路。
[15] 映像信号の数に等しい制御信号線を備え、
各前段信号回路に対応するスィッチ回路への制御信号と、該前段信号回路に対 応する後段信号回路のセカンドラッチ回路へのラッチパルスとが、同一の制御信号 線によって供給されることを特徴とする請求項 14記載の表示パネル駆動回路。
[16] 表示パネルと、請求項 1〜15のいずれか 1項に記載の表示パネル駆動回路とを備 えることを特徴とする表示装置。
[17] 上記表示パネルと表示パネル駆動回路とがモノリシックに形成されて 、ることを特 徴とする請求項 16記載の表示装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5439913B2 (ja) 2009-04-01 2014-03-12 セイコーエプソン株式会社 電気光学装置及びその駆動方法、並びに電子機器
JP6662402B2 (ja) * 2018-03-19 2020-03-11 セイコーエプソン株式会社 表示ドライバー、電気光学装置及び電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0606785A1 (fr) 1992-11-19 1994-07-20 France Telecom Circuit de commande des colonnes d'un écran d'affichage
JPH11175042A (ja) * 1997-10-14 1999-07-02 Lg Semicon Co Ltd 液晶表示装置の駆動装置
JPH11202290A (ja) * 1998-01-12 1999-07-30 Hitachi Ltd 液晶表示装置および計算機システム
US20020167504A1 (en) 2001-05-09 2002-11-14 Sanyo Electric Co., Ltd. Driving circuit and display including the driving circuit
JP2003131625A (ja) * 2001-10-23 2003-05-09 Sharp Corp 表示装置の駆動装置及びそれを用いた表示装置モジュール

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US289886A (en) * 1883-12-11 Door-hanger
JP2827867B2 (ja) * 1993-12-27 1998-11-25 日本電気株式会社 マトリックス表示装置のデータドライバ
CN1136529C (zh) * 1994-05-31 2004-01-28 夏普株式会社 信号放大器和图像显示装置
GB2333174A (en) * 1998-01-09 1999-07-14 Sharp Kk Data line driver for an active matrix display
JP3627536B2 (ja) 1998-10-16 2005-03-09 セイコーエプソン株式会社 電気光学装置の駆動回路、電気光学装置およびこれを用いた電子機器
US7301520B2 (en) * 2000-02-22 2007-11-27 Semiconductor Energy Laboratory Co., Ltd. Image display device and driver circuit therefor
TW540020B (en) * 2001-06-06 2003-07-01 Semiconductor Energy Lab Image display device and driving method thereof
JP4176385B2 (ja) * 2001-06-06 2008-11-05 株式会社半導体エネルギー研究所 画像表示装置
JP3982249B2 (ja) * 2001-12-11 2007-09-26 株式会社日立製作所 表示装置
JP4550696B2 (ja) * 2005-08-31 2010-09-22 株式会社東芝 液晶表示制御装置および液晶表示制御方法
WO2007135792A1 (ja) 2006-05-24 2007-11-29 Sharp Kabushiki Kaisha 表示パネル駆動回路、表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0606785A1 (fr) 1992-11-19 1994-07-20 France Telecom Circuit de commande des colonnes d'un écran d'affichage
JPH11175042A (ja) * 1997-10-14 1999-07-02 Lg Semicon Co Ltd 液晶表示装置の駆動装置
JPH11202290A (ja) * 1998-01-12 1999-07-30 Hitachi Ltd 液晶表示装置および計算機システム
US20020167504A1 (en) 2001-05-09 2002-11-14 Sanyo Electric Co., Ltd. Driving circuit and display including the driving circuit
JP2003131625A (ja) * 2001-10-23 2003-05-09 Sharp Corp 表示装置の駆動装置及びそれを用いた表示装置モジュール

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