JP2004198672A - 表示装置および携帯端末 - Google Patents
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Abstract
【解決手段】デジタル表示データをアナログ表示信号に変換するDA変換回路として基準電圧選択型DA変換回路を用いるとともに、その基準電圧を抵抗分割型基準電圧発生回路で発生する液晶表示装置において、抵抗分割回路(抵抗R1〜Rn−1)を連続するポリシリコン層161によって形成する一方、抵抗分割回路の各分割点からコンタクト部162を介して配線層163の基準電圧線31(31−1〜31−n)に基準電圧を取り出すようにすることにより、コンタクト部162の抵抗値のばらつきに起因する基準電圧のばらつきが発生しないようにして、コンタクト部162の抵抗値のばらつきに左右されない階調表示を実現する。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、液晶表示装置やEL(liquid crystal display)表示装置などの表示装置および当該表示装置を画面表示部として具備する携帯端末に関し、特に画素部と共にその周辺の駆動回路を同じ透明絶縁基板上に一体的に形成してなるいわゆる駆動回路一体型表示装置および当該表示装置を画面表示部として具備する携帯端末に関する。
【0002】
【従来の技術】
液晶表示装置やEL表示装置に代表されるフラットパネル型表示装置の分野では、近年、表示装置の小型化、薄型化を図るために、画素が行列状に配置されてなる画素部と同じ透明絶縁基板、例えばガラス基板(表示パネル)上に、当該画素部を駆動する周辺の駆動回路、具体的には画素部の各画素を行単位で選択走査する垂直駆動回路や、当該垂直駆動回路によって選択された行の画素に表示信号を書き込む水平駆動回路などを一体的に形成してなる駆動回路一体型表示装置の開発が進められている。
【0003】
また、水平駆動回路としてデジタルインターフェース駆動回路を搭載し、当該駆動回路におけるデジタルアナログ変換回路(以下、「DA変換回路」と記す)として基準電圧選択型DA変換回路を用いてなる駆動回路一体型液晶表示装置において、階調数分の基準電圧を発生するのに、複数の抵抗素子を直列に接続し、これら抵抗素子の各接続点から抵抗分割によって基準電圧を得る構成の抵抗分割型基準電圧発生回路を用い、これら抵抗素子をガラス基板上に形成された不純物を含む半導体層によって構成することにより、製造工程を簡素化するとともに、さらなる小型化、薄型化を図っている(例えば、特許文献1参照)。
【0004】
具体的には、基準電圧発生回路を構成する抵抗素子を、ガラス基板上に形成されたポリシリコンを用いて画素のスイッチング素子(画素トランジスタ)と共に形成することにより、製造工程を簡素化するとともに、表示パネルのさらなる薄型化、小型化を図っている。なお、図9に示すように、基準電圧発生回路(抵抗分割回路)の各分割点、即ち抵抗素子R,R相互の接続点Oに得られる各基準電圧は、抵抗値が小さいアルミニウム配線等の引き回し線Pにより、複数の基準電圧の中からデジタル表示データに対応した1つの基準電圧を選択するためのDA変換部(図示せず)まで伝送されることになる。
【0005】
このように、ガラス基板上に画素部と一体的に形成してなる抵抗分割型基準電圧発生回路において、抵抗素子Rを画素トランジスタと共にポリシリコンで形成し、引き回し線Pをアルミニウム等の金属で形成する場合には、当然のことながら、抵抗素子Rを形成する層と引き回し線Pを形成する層とは別の層となる。具体的には、図10(A),(B)から明らかなように、抵抗素子Rはポリシリコン層101によって形成される。このポリシリコン層101の長さLおよび幅Wによって抵抗素子Rの抵抗値が決まる。また、引き回し線Pは配線層102によって形成される。そして、配線層102の引き回し線Pは、隣り合う2つの抵抗素子R,Rの各端部とコンタクト部103A,103Bによって電気的に接続される。
【0006】
【特許文献1】
特開平11−218739号公報
【0007】
【発明が解決しようとする課題】
上述したように、抵抗素子Rを形成する層(ポリシリコン層101)と引き回し線Pを形成する層(配線層102)とが異なる場合、隣り合う抵抗素子R,R相互間をコンタクト部103A,103Bを用いて配線層102を介して電気的に接続する構成を採ることで、直列に接続された抵抗素子R,Rからなる抵抗分割回路に直流電流を流した際に、この直流電流が抵抗素子R,R間では配線層102を経由して流れることになるため、電気的にコンタクト部103A,103Bの抵抗(以下、「コンタクト抵抗」と記す)がみえてくる。このコンタクト抵抗の抵抗値にばらつきがあると、抵抗素子相互の接続点Oに得られる各基準電圧にばらつきが生じる。
【0008】
このコンタクト抵抗の抵抗値のばらつきに起因する基準電圧のばらつきについては、抵抗分割回路に流す直流電流が小さいときにはそれほど問題にならない。しかし、近年、表示装置の多画素化、大画面化に伴って階調電位を短時間に決める必要があるため、抵抗分割回路に大きな直流電流を流さざるを得なくなってきている。そして、抵抗分割回路に大きな直流電流を流すことで、コンタクト抵抗の抵抗値のばらつきに起因する基準電圧のばらつきが大きくなり、これがそのまま表示画面の階調表示に現れるため、表示画面の階調ばらつきが大きくなるという課題があった。
【0009】
また、コンタクト抵抗の抵抗値のばらつきが、直列に接続された抵抗素子の総抵抗値に加算されることになるため、このコンタクト抵抗の抵抗値のばらつきを考慮してそのばらつき分を見越した設計が必要となる。具体的には、コンタクト抵抗の抵抗値のばらつきが表示画面の階調ばらつきとして現れないように、大きめの直流電流を抵抗分割回路に流すようにする。したがって、抵抗分割回路に流す直流電流を増やす分だけ基準電圧発生回路での消費電力が大きくなるため、液晶表示装置の低消費電力化の妨げになるという課題もあった。
【0010】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、基準電圧選択型DA変換回路を用いた場合において、直列に接続された抵抗素子相互間におけるコンタクト抵抗の抵抗値のばらつきに左右されない階調表示が可能で、しかも低消費電力化が可能な表示装置および当該表示装置を画面表示部として具備する携帯端末を提供することにある。
【0011】
【課題を解決するための手段】
本発明による表示装置は、透明絶縁基板上に画素が行列状に配置されてなる画素部と、前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、前記画素部と同じ透明絶縁基板上に形成され、前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した1つの基準電圧を選択してアナログ表示信号として前記画素部に供給するDA変換手段とを備え、前記基準電圧発生手段が、前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成された不純物を含む半導体層と、前記半導体層における前記複数の抵抗素子の個々の抵抗値に対応した長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を前記DA変換手段に伝送する複数の配線を含む配線層とを有する構成となっている。かかる構成の表示装置は、PDA(Personal Digital Assistants;携帯情報端末)や携帯電話機に代表される携帯端末に、その画面表示部として搭載されて用いられる。
【0012】
上記構成の表示装置または当該表示装置を画面表示部として具備する携帯端末において、基準電圧発生手段では、不純物を含む半導体層に直流電流を流すことで、連続した半導体層における複数の抵抗素子の個々の抵抗値に対応した長さ位置に各抵抗値に応じた複数の基準電圧が発生する。このとき、直流電流は配線層側には流れず、半導体層のみを流れるため、電気的にコンタクト部の抵抗値は見えてこない。したがって、コンタクト部の抵抗値のばらつきに起因して、複数の基準電圧の各々にばらつきが発生することはない。そして、これら複数の基準電圧は、コンタクト部を介して配線層に取り出され、複数の基準電圧線によってDA変換手段に伝送される。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0014】
図1は、本発明の一実施形態に係る駆動回路一体型表示装置、例えば液晶表示装置の構成例を示すブロック図である。図1において、透明絶縁基板、例えばガラス基板11上には、多数の画素が行列状(マトリクス状)に配置されて画素部12を形成している。ガラス基板11は、もう一枚のガラス基板(図示せず)と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネルを構成している。
【0015】
画素部12における画素回路の構成の一例を図2に示す。行列状に配置された画素20の各々は、画素トランジスタであるTFT(Thin Film Transistor;薄膜トランジスタ)21と、このTFT21のドレイン電極に画素電極(第1電極)が接続された液晶セル22と、この液晶セル22の画素電極に一方の電極(第1電極)が接続された保持容量23とを有する構成となっている。ここで、液晶セル22は、画素電極とこれに対向して形成される対向電極(第2電極)との間で発生する液晶容量を意味する。
【0016】
この画素構造において、TFT21はゲート電極が走査線(ゲート線)24に接続され、ソース電極が信号線(ソース線)25に接続されている。液晶セル22は対向電極がコモン線26に対して各画素共通に接続されている。そして、液晶セル22の対向電極には、コモン線26を介してコモン電位Vcomが各画素共通に与えられる。保持容量23は他方の電極(第2電極)がCS線27に対して各画素共通に接続されている。
【0017】
ここで、1H(Hは水平期間)反転駆動または1F(Fはフィールド期間)反転駆動を行う場合には、各画素に書き込まれる表示信号は、コモン電位Vcomを基準として極性反転を行うことになる。また、コモン電位Vcomの極性を一定周期、例えば1H周期または1F周期で反転させるコモン反転駆動を1H反転駆動または1F反転駆動と併用する場合は、CS線57の電位(以下、「CS電位」と記す)の極性もコモン電位Vcomに同期して交流反転する。なお、CS電位は、コモン電位Vcomとほぼ同振幅、同位相の電位である。
【0018】
再び図1において、画素部12と同一のガラス基板11上には、例えば、画素部12の上下側に水平(H)ドライバ(水平駆動回路)14A,14Bが、画素部12の右側に垂直(V)ドライバ(垂直駆動回路)15が、画素部12の左側に基準電圧発生回路16がそれぞれ周辺の駆動回路として搭載されている。ただし、ここでは、周辺の駆動回路として一部を例示したに過ぎず、これらに限られるものではない。これら周辺の駆動回路は、画素部12の画素トランジスタと共に、低温ポリシリコンあるいはCG(Continuous Grain;連続粒界結晶)シリコンを用いて作製される。
【0019】
上記構成の駆動回路一体型液晶表示装置において、水平ドライバ14Aは、デジタルインターフェース駆動回路構成を採っており、例えば、水平シフトレジスタ141、データサンプリングラッチ部142、第2ラッチ部143、レベルシフタ144およびDA変換(DAC)回路145を有するデジタルドライバ構成となっている。水平ドライバ14Bについても、水平ドライバ14Aと全く同じ構成となっている。
【0020】
水平シフトレジスタ141は、タイミング発生回路(図示せず)から供給される水平スタートパルスHSTに応答してシフト動作を開始し、当該タイミング発生回路から供給される水平クロックパルスHCKに同期して1水平期間に順次転送していくサンプリングパルスを生成する。データサンプリングラッチ部142は、水平シフトレジスタ141で生成されたサンプリングパルスに同期して、基板外部から入力され、インターフェース回路(図示せず)を介して表示データDataを1水平期間で順次サンプリングしラッチする。
【0021】
このラッチされた1ライン分のデジタル表示データは、水平ブランキング期間に第2ラッチ部143に一括して移される。第2ラッチ部143からは、1ライン分のデジタル表示データが一斉に出力される。この出力された1ライン分のデジタル表示データは、レベルシフタ144でレベルアップされてDA変換回路145に与えられ、ここでアナログ表示信号に変換される。DA変換回路145から出力される1ライン分のアナログ表示信号は、画素部12の水平方向画素数xに対応して配線された信号線25−1〜25−xに出力される。DA変換回路145については、後でさらに詳細に説明する。
【0022】
垂直ドライバ15は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ15において、垂直シフトレジスタは、タイミング発生回路(図示せず)から供給される垂直スタートパルスVSTに応答してシフト動作を開始し、当該タイミング発生回路から供給される垂直クロックパルスVCKに同期して1垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、画素部12の垂直方向画素数mに対応して配線された走査線24−1〜24−yにゲートバッファを通して順次出力される。
【0023】
この垂直ドライバ15による垂直走査により、走査パルスが走査線24−1〜24−yに順次出力されると、画素部12の各画素が行(ライン)単位で順に選択される。そして、この選択された1ライン分の画素に対して、DA変換回路145から出力される1ライン分のアナログ表示信号が信号線25−1〜25−xを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、1画面分の画表示が行われる。
【0024】
ここで、DA変換回路145についてさらに詳細に説明する。本実施形態に係る液晶表示装置では、DA変換回路145として、複数の基準電圧の中からデジタル表示信号に対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型DA変換回路が用いられる。この基準電圧選択型DA変換回路の構成の一例を図3に示す。
【0025】
図1からも明らかなように、基準電圧選択型DA変換回路は、DA変換回路145の他に、デジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生回路16を有している。基準電圧発生回路16は、抵抗分割(抵抗分圧)回路からなる構成となっている。すなわち、階調数をnとすると、第1基準電位VAと第2基準電位VBとの間の電圧を、直列に接続されたn−1個の抵抗R1〜Rn−1によって分圧する。これにより、各分圧点からn−2個の基準電圧V1〜Vn−2が得られる。そして、基準電位VAを基準電圧V0、基準電位VBを基準電圧Vn−1とすることで、基準電圧発生回路16からは計n個の基準電圧V0〜Vn−1が発生されることになる。
【0026】
ところで、液晶表示装置では、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗(物質固有の抵抗値)等が劣化するのを防ぐために、先述したように、表示信号の極性をある周期で反転させる交流反転駆動(1H反転駆動または1F反転駆動)が採られている。そのため、基準電圧発生回路16においては、図4のタイミングチャートに示すように、その交流反転に同期して交互に発生するタイミングパルスφ1,φ2によってスイッチSW1〜SW4をオン(閉)/オフ(開)させるようになっている。
【0027】
この基準電圧発生回路16においては、交流反転のある反転タイミングでタイミングパルスφ1が発生すると、スイッチSW1,SW4がオンするため、第1基準電位VAとして正側電源電圧VCCが、第2基準電位VBとして負側電源電圧VSS(例えば、グランドレベル)がそれぞれ与えられる。次の反転タイミングでタイミングパルスφ2が発生すると、スイッチSW2,SW3がオンするため、第1基準電位VAとして負側電源電圧VSSが、第2基準電位VBとして正側電源電圧VCCがそれぞれ与えられる。
【0028】
図5に、基準電圧発生回路16の具体的な構造の一例を示す。図5(A)は平面パターン図、図5(B)は図5(A)のX−X′矢視断面構造図である。図5(A),(B)において、不純物を含む半導体層、例えばポリシリコン層161によって抵抗(抵抗素子)R1〜Rn−1が形成されている。具体的には、ポリシリコン層161は、ある幅をもって抵抗R1〜Rn−1の数および総抵抗値に対応した長さに形成されている。このポリシリコン層161の分割された個々の長さLおよび幅Wによって抵抗R1〜Rn−1の個々の抵抗値が決まる。すなわち、抵抗R1〜Rn−1の個々の抵抗値は、分割された個々の長さLに比例し、その幅Wに反比例する。
【0029】
ここでは、ポリシリコン層161の幅Wを一定とし、抵抗R1〜Rn−1の各抵抗値は等しいものとする。この場合、ポリシリコン層161に直流電流を流すことにより、ポリシリコン層161上において、等間隔Lの長さ位置から基準電圧V0〜Vnを導出できる。したがって、ポリシリコン層161に対して等間隔Lの長さ位置にコンタクト部162を形成するとともに、当該コンタクト部162にそれぞれ電気的に接続された後述する基準電圧線(引き回し線)31(31−1〜31−n)を含む配線層163を形成することで、基準電圧線31(31−1〜31−n)を通して基準電圧V0〜Vnを導出できる。
【0030】
DA変換回路145は、画素部12の信号線25−1〜25−xの各々に対応して設けられたx個のDAC部145−1〜145−xから構成されている。これらDAC部145−1〜145−xには、基準電圧発生回路16から出力されるn個の基準電圧V0〜Vn−1がn本の基準電圧線31−1〜31−nによって伝送される。DAC部145−1〜145−xは各々同じ回路構成となっており、各出力端が出力線を介して画素部12の信号線25−1〜25−xにそれぞれ接続される。
【0031】
図6は、DAC部(145−1〜145−x)の回路構成の一例を示す回路図である。ここでは、入力されるデジタル表示データが例えば6ビット(b5〜b0)で、この6ビットのデジタル表示データに応じて64階調のアナログ表示信号のいずれかにDA変換する場合を例に挙げて示している。したがって、基準電圧発生回路16では、デジタル表示データのビット数“6”に対応した64階調分の基準電圧V0〜V63が発生され、これら基準電圧V0〜V63が基準電圧線31−1〜31−nによってDAC部145−1〜145−xの各々に伝送される。
【0032】
図6から明らかなように、DAC部145−1〜145−xの各々は、基準電圧発生回路16で発生されるn個(本例では、64階調分)の基準電圧に対応して設けられたn個(64個)の階調選択ユニット33−1〜33−nによって構成されている。階調選択ユニット33−1〜33−nの各々は、n個の基準電圧をそれぞれ伝送するn本の基準電圧線31−1〜31−nの各々と、信号線25−1〜25−xにそれぞれ接続される出力線32(32−1〜32−x)との間に、デジタル表示データのビット数分(本例では、6個)のトランジスタスイッチ、例えばMOSスイッチがシリーズに接続された構成となっている。
【0033】
上記構成のDAC部145−1〜145−xにおいて、階調選択ユニット33−1〜33−nの各MOSスイッチは、デジタル表示データの各ビットb5〜b0の論理状態に応じてオン/オフ動作を行う。そして、階調選択ユニット33−1〜33−nのうち、ビットb5〜b0の論理の組み合わせにしたがって、いずか1つの階調選択ユニットの全てのMOSスイッチがオン状態になることで、64個の基準電圧V0〜V63の中から1つを選択し、アナログ表示信号として出力線32(32−1〜32−x)を介して対応する信号線25(25−1〜25−x)に出力する。
【0034】
図6において、DAC部145−1〜145−xの出力線32−1〜32−xの各々と、画素部12の信号線25−1〜25−xの各々との間にはプリチャージ回路40が設けられている。このプリチャージ回路40は、DA変換回路145でデジタル表示データからDA変換されて得られるアナログ表示信号が、DAC部145−1〜145−xの各々から信号線25−1〜25−xの各々へ出力される前に、これら信号線25−1〜25−xにコモン電位Vcomとほぼ同電位のプリチャージ電位をプリチャージする作用をなす。
【0035】
図6から明らかなように、プリチャージ回路40は、DAC部145−1〜145−xからのアナログ表示信号の出力時に一定期間だけ、DAC部145−1〜145−xの出力端(出力線)と信号線25−1〜25−xとの間を遮断するスイッチ41と、このスイッチ41の遮断動作に同期してプリチャージ電位を信号線25−1〜25−xに供給する手段、例えばスイッチ42と、これらスイッチ41,42をオン/オフ駆動するためのタイミング信号A,Bを生成するタイミング生成回路43とを有する構成となっている。プリチャージ電位としては、ここではCS電位を用いている。CS電位を用いる理由については後述する。
【0036】
続いて、上記構成のプリチャージ回路40の回路動作について、図7のタイミング波形図を用いて説明する。
【0037】
先ず、プリチャージ回路40が無い場合における画素部12の各画素に対するアナログ表示信号の書き込み動作について説明する。前にも述べたように、信号線25−1〜25−xは、グランドに対する容量Cgndと液晶セルの対向電極に対する容量Ccomとを持っている。そして、信号線25−1〜25−xと対向電極との間に容量Ccomが介在することにより、コモン電位Vcomが変動すると、容量Ccomによる容量結合によって信号線25−1〜25−xの電位が変動する。
【0038】
特に、コモン電位Vcomが一定周期で反転するコモン反転駆動の液晶表示装置にあっては、図7のタイミング波形図に示すように、コモン電位Vcomの反転のタイミングで、信号線25−1〜25−xの電位が瞬間的に変動し、特にDA変換回路145から信号線25−1〜25−xに黒レベルを出力するときに、その変動分が最大になる。したがって、この変動した電位から黒レベル(最終到達電位)まで信号線25−1〜25−xを充放電しなければならないため、信号線25−1〜25−xを充放電する電位差が大きくなり、それだけ許容される最終到達電位に信号線25−1〜25−xの電位が到達するのに時間がかかることになる。
【0039】
この到達時間を短くするには、DA変換回路145を構成するMOSスイッチのトランジスタサイズを大きくすることによってMOSスイッチの駆動能力を上げたり、基準電圧線31−1〜31−nの線幅を太くし、配線抵抗を低くすることによって充放電時定数を小さくしたり、あるいは基準電圧発生回路16の総抵抗値を下げるなどの方策が一般的に考えられる。しかしながら、MOSスイッチのトランジスタサイズを大きくしたり、基準電圧線31−1〜31−nの線幅を太くすると表示パネルの額縁サイズが大きくなり、また基準電圧発生回路16の総抵抗値を下げると消費電力の増大を招くことになる。
【0040】
これに対して、本実施形態に係る液晶表示装置では、プリチャージ回路40の作用により、DA変換回路145でデジタル表示データからDA変換されて得られるアナログ表示信号が、DAC部145−1〜145−xの各々から信号線25−1〜25−xの各々へ出力される前に、信号線25−1〜25−xにコモン電位Vcomとほぼ同電位のプリチャージ電位(本例では、CS電位)をプリチャージする構成をとり、このプリチャージによって最終到達電位への到達時間を短縮するようにしている。
【0041】
具体的には、図7のタイミング波形図から明らかなように、プリチャージ回路40において、DAC部145−1〜145−xからのアナログ表示信号の出力時に一定期間tだけ、タイミング発生回路43で発生されるタイミング信号A,Bによってスイッチ41がオフ(開)状態になり、これに同期してスイッチ42がオン(閉)状態になる。これにより、一定期間tだけDAC部145−1〜145−xの出力端(出力線)と信号線25−1〜25−xとの間が遮断されると同時に、信号線25−1〜25−xには対向電極との間に形成される容量Ccom分の電荷が、バッファ44およびスイッチ42を介して供給されるCS電位によってプリチャージされる。
【0042】
このとき、CS電位をプリチャージするラインの出力インピーダンスが低いので、短時間に信号線25−1〜25−xに対して充放電できる。この信号線25−1〜25−xのプリチャージにより、コモン電位Vcomの反転タイミングで信号線25−1〜25−xの電位が瞬間的に変動するのを抑えることができる。その後、スイッチ41がオン状態、スイッチ42がオフ状態になり、DA変換回路145からアナログ表示信号がスイッチ41を介して信号線25−1〜25−xに出力される。このとき、プリチャージによってコモン電位Vcomの反転タイミングでの信号線25−1〜25−xの電位の変動が抑えられており、充放電する電位差がプリチャージを行わない場合よりも小さくて済むため、最終到達電位への到達時間を短縮することができるのである。
【0043】
上述したことからすれば、理論的には、プリチャージ電位として、コモン電位Vcomそのものを用いれば良いことになる。ところが、画素トランジスタであるTFT21(図2を参照)のオン/オフの過渡時に寄生容量による分圧作用のため、液晶セル22に印加する電圧がΔVだけシフトすることが知られている。したがって、そのシフト分ΔVを補償するために、実際には、本来CS電位と同振幅、同位相であるコモン電位Vcomをあらかじめシフト分ΔVだけ補正した電位として印加するようにしている。
【0044】
このような理由から、シフト分ΔVの補正が行われているコモン電位Vcomそのものをプリチャージ電位として用いるよりも、補正が行われる前のコモン電位Vcomと同振幅、同位相のCS電位をプリチャージ電位として用いるのが好ましいのである。ただし、プリチャージ電位としては、CS電位に限られるものではなく、コモン電位Vcomとほぼ同振幅、同位相のもの、好ましくは補正が行われる前のコモン電位Vcomと同振幅、同位相のものであれば、所期の目的を達成することができる。したがって、コモン電位Vcomとほぼ同振幅、同位相の電位を別途生成し、この生成した電位をプリチャージ電位として用いることも可能である。
【0045】
上述したように、デジタル表示データをアナログ表示信号に変換するDA変換回路として基準電圧選択型DA変換回路を用いた液晶表示装置において、連続するポリシリコン層161によって基準電圧発生回路16の抵抗分割回路(抵抗R1〜Rn−1)をガラス基板11上に画素部12のTFT21と共に形成する一方、抵抗分割回路の各分圧点(分割点)からコンタクト部162を介して配線層163の基準電圧線31(31−1〜31−n)に基準電圧を取り出すようにすることにより、コンタクト部162の抵抗値のばらつきに左右されない階調表示を実現できる。
【0046】
その理由について以下に述べる。基準電圧線31(31−1〜31−n)の先は、図6に示す階調選択ユニット33−1〜33−nを経由して信号線25−1〜25−xに接続されるため、信号線25−1〜25−xに付く容量負荷だけである。そのため、定常的には、抵抗分割回路から基準電圧線31(31−1〜31−n)には直流電流を流さない。したがって、図3に示すように、基準電圧を発生させるために抵抗R1〜Rn−1に直流電流Irefを流したとしても、その電流はポリシリコン層161を流れるのみであり、コンタクト部162を介して配線層163側に流れることはない。
【0047】
コンタクト部162に電流が流れないということは、各分割点に発生する基準電圧は、コンタクト部162の抵抗値、さらにはそのばらつきの影響を受けず、複数の基準電圧の各電圧値は抵抗R1〜Rn−1の各抵抗値のみによって決まることを意味する。これにより、基準電圧選択型DA変換回路において、抵抗R1〜Rn−1の各抵抗値のみによって決まる複数の基準電圧の中から、デジタル表示データに対応した1つの基準電圧を選択して画素部12の信号線25−1〜25−xに供給できるため、コンタクト部162の抵抗値のばらつきに左右されない階調表示を実現できるのである。
【0048】
また、複数の基準電圧が抵抗R1〜Rn−1の各抵抗値のみで決まり、コンタクト部162の抵抗値の影響を受けないことにより、そのばらつきを考慮した設計を行わなくて済むことになるため、コンタクト抵抗の抵抗値のばらつきを考慮した設計を行う場合と比較すると、ばらつきを考慮しない分だけ抵抗R1〜Rn−1の各抵抗値を大きく設定できる。その結果、抵抗R1〜Rn−1に流す直流電流Irefの電流値を、抵抗値を大きく設定した分だけ小さくできるため、基準電圧発生回路16での消費電力を下げることができ、その結果、液晶表示装置全体の低消費電力化を図ることができる。
【0049】
なお、本実施形態では、基準電圧発生回路16から基準電圧線31−1〜31−nに定常的に直流電流が流れないことで、コンタクト抵抗の抵抗値のばらつきの階調表示への影響を排除できるとしたが、微小な直流電流が流れる場合であっても、コンタクト抵抗の抵抗値のばらつきに起因する基準電圧の電圧値のばらつきは僅かなものであるため、同様に、コンタクト抵抗の抵抗値のばらつきの階調表示への影響を排除することができる。
【0050】
基準電圧発生回路16から基準電圧線31−1〜31−nに微小な直流電流が流す例としては、例えば、基準電圧線31−1〜31−nの先にさらに抵抗分割回路を設けて、この抵抗分割回路に微小な直流電流を流すことにより、基準電圧発生回路16で発生した基準電圧をさらに分割するという具合に、2段、あるいはそれ以上の抵抗分割回路によって基準電圧発生回路を構成する場合である。このような基準電圧発生回路においても、上述した本発明の技術思想を適用することにより、コンタクト抵抗の抵抗値のばらつきに左右されない階調表示を実現できる。
【0051】
以上説明した本実施形態に係る液晶表示装置は、携帯電話機やPDAに代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【0052】
なお、本実施形態では、画素の表示素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明は液晶表示装置への適用に限られるものではなく、画素の表示素子としてエレクトロルミネッセンス(EL)素子を用いたEL表示装置など、水平駆動回路としてデジタルインタフェイス駆動回路を用いたフラットパネル型の表示装置全般に適用可能である。
【0053】
図8は、本発明に係る携帯端末、例えばPDAの構成の概略を示す外観図である。
【0054】
本例に係るPDAは、例えば、装置本体61に対して蓋体62が開閉自在に設けられた折り畳み式の構成となっている。装置本体61の上面には、キーボードなどの各種のキーが配置されてなる操作部63が配置されている。一方、蓋体62には、画面表示部64が配置されている。この画面表示部64として、先述した実施形態に係る液晶表示装置が用いられる。
【0055】
当該実施形態に係る液晶表示装置は、先述したように、基準電圧発生回路部での直列接続された抵抗素子相互間におけるコンタクト抵抗の抵抗値のばらつきに左右されない階調表示が可能で、しかも装置の低消費電力化を図ることができるため、PDAにおいて、その画面表示部64として当該液晶表示装置を搭載することにより、高画質の画面表示を実現できるとともに、特に画面表示部64の低消費電力化により、バッテリ電源による連続使用可能時間の長時間化を図ることができる。
【0056】
なお、ここでは、PDAに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置に代表される表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【0057】
【発明の効果】
以上説明したように、本発明によれば、基準電圧選択型DA変換回路を用いた表示装置において、連続する半導体層によって抵抗分割回路を形成する一方、抵抗分割回路の各分割点からコンタクト部を介して配線層の各引き回し線に基準電圧を取り出すようにすることにより、各分割点に得られる基準電圧がコンタクト部の抵抗値のばらつきの影響を受けないため、コンタクト部の抵抗値のばらつきに左右されない階調表示を実現できる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【図2】画素回路の構成の一例を示す回路図である。
【図3】基準電圧選択型DA変換回路の構成の一例を示すブロック図である。
【図4】基準電圧発生回路の動作説明に供するタイミングチャートである。
【図5】基準電圧発生回路の具体的な構造の一例を示す図であり、(A)に平面パターンを、(B)にそのX−X′矢視断面構造をそれぞれ示している。
【図6】DAC部およびプリチャージ回路の回路構成の一例を示す回路図である。
【図7】プリチャージ回路の動作説明に供するタイミング波形図である。
【図8】本発明に係るPDAの構成の概略を示す外観図である。
【図9】抵抗分割回路の一部を示す回路図である。
【図10】従来技術の課題を説明するための図であり、(A)に平面パターンを、(B)にそのY−Y′矢視断面構造をそれぞれ示している。
【符号の説明】
11…ガラス基板、12画素部、14A,14B…水平ドライバ(水平駆動回路)、15…垂直ドライバ(垂直駆動回路)、16…基準電圧発生回路、20…画素、21…TFT(薄膜トランジスタ)、22…液晶セル、23…保持容量、24,24−1〜24−y…走査線(ゲート線)、25,25−1〜25−x…信号線(ソース線)、31−1〜31−n…基準電圧線、32,32−1〜32−x…出力線、33−1〜33−n…階調選択ユニット、40…プリチャージ回路、161…ポリシリコン層、162…コンタクト部、163…配線層
Claims (5)
- 透明絶縁基板上に画素が行列状に配置されてなる画素部と、
前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、
前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した1つの基準電圧を選択してアナログ表示信号として前記画素部に供給するDA変換手段とを備え、
前記基準電圧発生手段が、
前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成された不純物を含む半導体層と、
前記半導体層における前記複数の抵抗素子の個々の抵抗値に対応した長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を前記DA変換手段に伝送する複数の配線を含む配線層とを有する
ことを特徴とする表示装置。 - 前記表示素子が液晶セルである
ことを特徴とする請求項1記載の表示装置。 - 前記画素部、前記基準電圧発生手段および前記DA変換手段は、前記透明絶縁基板上に低温ポリシリコンあるいは連続粒界結晶シリコンを用いて形成されている
ことを特徴とする請求項1記載の表示装置。 - 透明絶縁基板上に画素が行列状に配置されてなる画素部と、
前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、
前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した1つの基準電圧を選択してアナログ表示信号として前記画素部に供給するDA変換手段とを備え、
前記基準電圧発生手段が、
前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成された不純物を含む半導体層と、
前記半導体層における前記複数の抵抗素子の個々の抵抗値に対応した長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を前記DA変換手段に伝送する複数の配線を含む配線層とを有する構成の表示装置を画面表示部として具備する
ことを特徴とする携帯端末。 - 前記表示装置は、前記画素の表示素子として液晶セルを用いた液晶表示装置である
ことを特徴とする請求項4記載の携帯端末。
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