JP2005010697A - 表示装置 - Google Patents
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Abstract
【課題】画素領域の周辺に配置されるドライバ回路の構成を簡単にし、表示パネルの額縁面積を低減すると共に、低消費電力化を図る。
【解決手段】画素GS内において、TFT(T1)、TFT(T2)、TFT(T3)は直列接続され、TFT(T1)はドレイン信号ラインDL1に接続されている。TFT(T3)は液晶LCの画素電極1に接続されている。第1の容量C1及び第2の容量C2の一方の端子にはグランド電位(0V)が印加されている。第1の容量C1の他方の端子は、TFT(T1)、TFT(T2)の接続点N1に接続されている。第2の容量C2の他方の端子は、TFT(T2)、TFT(T3)の接続点N2に接続されている。TFT(T1)、TFT(T2)、TFT(T3)のゲートには、これらのTFTのオンオフを制御するための制御パルス信号A,B,Cがそれぞれ印加されている。
【選択図】 図1
【解決手段】画素GS内において、TFT(T1)、TFT(T2)、TFT(T3)は直列接続され、TFT(T1)はドレイン信号ラインDL1に接続されている。TFT(T3)は液晶LCの画素電極1に接続されている。第1の容量C1及び第2の容量C2の一方の端子にはグランド電位(0V)が印加されている。第1の容量C1の他方の端子は、TFT(T1)、TFT(T2)の接続点N1に接続されている。第2の容量C2の他方の端子は、TFT(T2)、TFT(T3)の接続点N2に接続されている。TFT(T1)、TFT(T2)、TFT(T3)のゲートには、これらのTFTのオンオフを制御するための制御パルス信号A,B,Cがそれぞれ印加されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は表示装置に関し、特にデジタル表示信号をアナログ表示信号に変換するDA変換器を備えた表示装置に関する。
【0002】
【従来の技術】
近年、携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。
【0003】
図9に、従来例に係る液晶表示装置の一画素の回路図を示す。液晶表示装置ではこの画素が複数個、行及び列のマトリックスに配置され画素領域を構成している。絶縁性基板(不図示)上に、ゲート信号ライン10、ドレイン信号ライン11とが交差して形成されており、その交差部近傍に両信号ライン10、11に接続された画素選択薄膜トランジスタ12が設けられている。薄膜トランジスタはMOSトランジスタ構造を有しており、以下「TFT」と略す。画素選択TFT12のソース12sは液晶13の画素電極14に接続されている。
【0004】
また、画素電極14の電圧を1フィールド期間、保持するための補助容量15が設けられており、この補助容量15の一方の端子16は画素選択TFT12のソース12sに接続され、対向電極17には各画素に共通の共通電位Vcomが印加されている。
【0005】
ここで、ゲート信号ライン11に走査信号(Hレベル)が印加されると、画素選択TFT12はオン状態となり、ドレイン信号ライン11からアナログ表示信号が画素電極14に供給されると共に、補助容量15に保持される。走査信号、アナログ表示信号は画素領域の周辺に配置されたドライバ回路から供給される。
【0006】
画素電極14に印加されたアナログ表示信号が液晶13に印加され、その電圧に応じて液晶13が配向することにより液晶表示を得ることができる。
【0007】
ドレイン信号ライン11に入力されるアナログ表示信号は、外部機器より入力されるデジタル表示信号をDA変換器によりデジタル・アナログ変換して得られる。従来、DA変換器は、画素領域の周辺のドライバ回路内に配置されていた。
【0008】
図10はDA変換器の一例を示す回路図である。4ビットのデジタル表示信号D0,D1,D2,D3はそれぞれスイッチSW1,SW2,SW3,SW4を通して、重み付けされた4つの容量C,C/2,C/4,C/8にそれぞれ供給される。ここでD3は最上位ビットデータ、D0は最下位ビットデータであり、各ビットデータは0又は1である。
【0009】
そして、スイッチSW5,SW6,SW7,SW8を通して、各容量に蓄えられた電荷が加算され、アナログ表示信号である16個の階調電圧=V0(D3+D2/2+D1/4+D0/8)/Cが得られる。ここで、V0はデジタル表示信号の振幅電圧である。このアナログ表示信号はアンプ50で増幅された後、ドレイン信号ライン11に出力される。
【0010】
図11はDA変換器の他の例を示す回路図である。このDA変換器にはリファレンス電圧Vref1〜Vref5が入力され、デジタル表示信号D0,D1,D2,D3に応じて、コントローラ51からの制御信号に基づいて、スイッチSW1〜SW8が切り換えられられる。すると、リファレンス電圧Vref1〜Vref5のうち、いずれか2つのリファレンス電圧が選択され、直列抵抗R1,R2,R3,R4の両端の電圧VH,VLとして供給される。
【0011】
そして、さらにスイッチSW9〜SW12を通して、直列抵抗R1,R2,R3,R4によって抵抗分圧された電圧が選択され、16個の階調電圧が得られる。この階調電圧がアナログ表示信号として、ドレイン信号ライン11に出力される。なお、これらのスイッチSW1〜SW12はTFTで構成される。
【0012】
先行技術文献として特許文献1がある。
【0013】
【特許文献1】特開平10−848317号公報
【0014】
【発明が解決しようとする課題】
図10のDA変換器ではアンプ50が必要であるが、消費電力が大きくなるという問題があった。また、アンプ50を低温ポリシリコンTFTを用いて構成すると特性ばらつきが大きくなり、表示パネル間で出力差が発生してしまう。
【0015】
また、図11のDA変換器では、ドレイン信号ライン11を十分に充電するために、スイッチSW1〜SW12を構成するTFTのサイズを大きくする必要がある。すると、ドライバ回路の面積が大きくなり、近年表示パネルに要求されている狭額縁を実現することが困難になるという問題があった。
【0016】
【課題を解決するための手段】
そこで、本発明は狭額縁、低消費電力を実現した表示装置を提供するものである。本発明の表示装置は複数の画素を備える表示装置であって、各画素はシリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するDA変換器と、アナログ表示信号が供給される画素電極と、を有している。
【0017】
そして、DA変換器は、それぞれの一方の端子に共通の電圧が印加された第1及び第2の容量と、デジタル表示信号を前記第1の容量の他方の端子に印加するか否かを切り換える第1のスイッチと、第1及び第2の容量の他方の端子を互いに接続するか否かを切り換える第2のスイッチと、を有し、第2の容量の他方の端子から前記アナログ表示信号を出力することを特徴とするものである。
【0018】
また、複数の画素を備える表示装置であって、各画素は、シリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するDA変換器と、アナログ表示信号が供給される画素電極と、を有している。
【0019】
そして、DA変換器は、前記デジタル表示信号が一方の端子に印加された第1の容量と、第1の容量の一方の端子と他方の端子を短絡させるか否かを切り換える第1のスイッチと、一方の端子に一定電圧が印加された第2の容量と、第1の容量の他方の端子と第2の容量の他方の端子とを接続するか否かを切り換える第2のスイッチと、を有し、第2の容量の他方の端子から前記アナログ表示信号を出力することを特徴とするものである。
【0020】
【発明の実施の形態】
次に、本発明の第1の実施形態に係る表示装置について図面を参照しながら説明する。図1はこの液晶表示装置の等価回路図である。画素はm行n列のマトリクスに配置され画素領域を構成するが、図1では簡単のため、1つの画素GS1とこれに隣接する画素GS2のみを示している。
【0021】
液晶表示装置の外部から入力される4ビットのデジタル表示信号D0,D1,D2,D3はラッチクロックに同期して、ドライバ回路内のラッチ回路LA1でラッチされ、シリアルなビットデータに変換されてラッチ回路LA1から出力される。ラッチ回路LA1からシリアル信号として出力されたデジタル表示信号D0,D1,D2,D3はバッファBF1を通してドレイン信号ラインDL1に出力され、後述する所定のタイミングで画素GS1に入力される。
【0022】
また、デジタル表示信号D0,D1,D2,D3は、次のラッチクロックに同期してラッチ回路LA2でラッチされ、シリアルなビットデータに変換されてラッチ回路LA2から出力される。ラッチ回路LA2からシリアル信号として出力されたデジタル表示信号D0,D1,D2,D3はバッファBF2を通してドレイン信号ラインDL2に出力され、所定のタイミングで画素GS2に入力される。
【0023】
なお、液晶表示装置の外部から入力される4ビットのデジタル表示信号D0,D1,D2,D3がシリアル信号の場合には、パラレル・シリアル変換を行うことなく、各画素GS1,GS2,・・に供給すればよい。
【0024】
次に画素GS1の構成について説明するが、これは他の画素についても同様に構成されている。3つのTFT(T1)、TFT(T2)、TFT(T3)は直列接続され、TFT(T1)のドレインはドレイン信号ラインDL1に接続されている。TFT(T3)のソースは液晶LCの画素電極1に接続されている。ここで、3つのTFT(T1)、TFT(T2)、TFT(T3)はいずれもNチャネル型であるとして説明するが、これに限られることはなく、Pチャネル型であってもよい。
【0025】
液晶LSの対向電極2には各画素に共通の共通電位Vcomが印加されている。また、第1の容量C1及び第2の容量C2の一方の端子には共通の電位、例えばグランド電位(0V)が印加されている。第1の容量C1の他方の端子は、TFT(T1)、TFT(T2)の接続点N1に接続されている。第2の容量C2の他方の端子は、TFT(T2)、TFT(T3)の接続点N2に接続されている。
【0026】
TFT(T1)はデジタル表示信号D0,D1,D2,D3を第1の容量C1の他方の端子に選択的に供給するスイッチであり、TFT(T2)は第1の容量C1の他方の端子と第2の容量C2の他方の端子とを選択的に接続するスイッチである。
【0027】
また、TFT(T1)、TFT(T2)、TFT(T3)のゲートには、これらのTFTのオンオフを制御するための制御パルス信号A,B,Cがそれぞれ印加されている。これらの制御パルス信号A,B,Cは、ドライバ回路内の制御信号発生回路CGから発生される。
【0028】
図2は、図1の液晶表示装置の動作タイミング図である。制御パルス信号Aはロウレベルの期間は、TFT(T3)はオフであり、この期間に制御パルス信号Cに同期してデジタル表示信号D0,D1,D2,D3がこの順番で順次、画素GS1内に取り込まれ、制御パルス信号B,Cの変化に応じて後述する演算処理が施されて、TFT(T2)とTFT(T3)の接続点N2に、DA変換された電圧V=V0(D3/2+D2/4+D1/8+D0/16)が得られる。ここで、V0は、デジタル表示信号の電圧振幅である。
【0029】
そして、制御パルス信号Aがハイレベルに立ち上がるとTFT(T3)がオンし、接続点N2のDA変換された電圧がTFT(T3)を通して液晶LCの画素電極1に印加される。このように画素GS1内のTFT(T1)、TFT(T2)、TFT(T3)、第1の容量C1、第2の容量C2によってDA変換器が構成されている。
【0030】
次に、図3及び図4を参照しながら、このDA変換器の動作についてさらに詳しく説明する。図3は図2を拡大した動作タイミング図、図4はDA変換器の等価回路図であり、TFT(T1)、TFT(T2)を等価的にスイッチで表している。
【0031】
T1とT2の接続点の電圧をVa、第2の容量C2の端子電圧をVbとする。また、デジタル表示信号D0,D1,D2,D3に対応したビットデータ電圧をVbit1,Vbit2,Vbit3,Vbit4とする。すると、Vbit1=V0×D0、Vbit2=V0×D1、Vbit3=V0×D2、Vbit4=V0×D3である。V0は、デジタル表示信号D0,D1,D2,D3の振幅電圧であり、デジタル表示信号D0,D1,D2,D3は0VとV0の間でスイングするものとする。さらに、第1の容量C1と第2の容量C2の有する容量値は等しいとする。
【0032】
時刻t1で制御パルス信号B,Cがハイレベルに立ち上がると、T1、T2はオンする。この時、デジタル表示信号は0V(データ「0」)とすると、Va=Vb=0Vである。図4(a)はこの状態を示している。
【0033】
次に、時刻t2で制御パルス信号Bがロウレベルに下がるとT2がオフし、次の時刻t3で1ビット目のデジタル表示信号D0に応じたビットデータ電圧Vbit1がT1を通して第1の容量C1の端子に印加される。すると、Va=Vbit1、Vb=0Vとなる。図4(b)はこの状態を示している。
【0034】
次に、時刻t4で制御パルス信号Cがロウレベルに下がるとT1がオフし、次の時刻t5で制御パルス信号Bがハイレベルに立ち上がるとT2がオンする。これにより、第1の容量C1と第2の容量C2は互いに接続されるので、第1の容量C1に蓄積された電荷の半分が第2の容量C2に分配され、Va=Vb=Vbit1/2となる。すなわち、ビットデータ電圧を1/2倍にする演算が行われる。図4(c)はこの状態を示している。
【0035】
その後は、上記の繰り返しであり、時刻t6で制御パルス信号Bがロウレベルに下がるとT2がオフし、次の時刻t7で制御パルス信号Cがハイレベルに立ち上がるとT1がオンする。その後、時刻T8で2ビット目のデジタル表示信号D1に応じたビットデータ電圧Vbit2がT1を通して第1の容量C1の端子に印加される。すると、Va=Vbit2、Vb=Vbit1/2となる。図4(d)はこの状態を示している。
【0036】
次に、時刻t9で制御パルス信号Cがロウレベルに下がるとT1がオフし、次の時刻t10で制御パルス信号Bがハイレベルに立ち上がるとT2がオンする。これにより、第1の容量C1と第2の容量C2は互いに接続されるので、上記と同様に、VaとVbの和の1/2倍の演算が行われ、Va=Vb=Vbit2/2+Vbit1/4となる。すなわち電圧を1/2倍にする演算が行われる。図4(c)はこの状態を示している。
【0037】
これを繰り返すことで、デジタル表示信号D0,D1,D2,D3のDA変換が行われ、その結果は、V=Vbit4/2+Vbit3/4Vbit2/8+Vbit1/16となる。すなわち、4ビットのデジタル表示信号D0,D1,D2,D3は、それぞれに応じた16個の階調電圧に変換される。
【0038】
次に、本発明の第2の実施形態に係る表示装置について図面を参照しながら説明する。図5はこの液晶表示装置の等価回路図である。画素はm行n列のマトリクスに配置されるが、図5では簡単のため、1つの画素GS1とこれに隣接する画素GS2のみを示している。
【0039】
画素の周辺回路については第1の実施形態と同様のため、本実施形態では画素GS1の構成について説明する。他の画素についても同様の構成である。3つのTFT(T1)、TFT(T2)、TFT(T3)は直列接続され、TFT(T1)のドレインはドレイン信号ラインDL1に接続されている。TFT(T3)のソースは液晶LCの画素電極1に接続されている。ここで、3つのTFT(T1)、TFT(T2)、TFT(T3)はいずれもNチャネル型であるとして説明するが、これに限られることはなく、Pチャネル型であってもよい。液晶LCの対向電極2には各画素に共通の共通電位Vcomが印加されている。
【0040】
第1の容量C1はTFT(T1)のドレインとTFT(T1)、TFT(T2)の接続点N1に、それぞれその一方及び他方の端子が接続されている。第2の容量C2の一方の端子には共通の電位、例えばグランド電位(0V)が印加され、その他方の端子は、TFT(T2)、TFT(T3)の接続点N2に接続されている。
【0041】
TFT(T1)は、第1の容量C1の両端子を選択的に短絡するスイッチであり、TFT(T2)は、第1の容量C1の他方の端子と第2の容量の他方の端子を選択的に接続するスイッチである。
【0042】
また、TFT(T1)、TFT(T2)、TFT(T3)のゲートには、これらのTFTのオンオフを制御するための制御パルス信号A,B,Cがそれぞれ印加されている。これらの制御パルス信号A,B,Cは、ドライバ回路内の制御信号発生回路CGから発生される。
【0043】
図6は、図5の液晶表示装置の動作タイミング図である。制御パルス信号Aはロウレベルの期間は、TFT(T3)はオフであり、この期間に制御パルス信号Cに同期してデジタル表示信号D0,D1,D2,D3がこの順番で順次、画素GS1内に取り込まれ、制御パルス信号B,Cの変化に応じて後述する演算処理が施されて、TFT(T2)とTFT(T3)の接続点N2に、DA変換された電圧V=V0(D3/2+D2/4+D1/8+D0/16)が得られる。ここで、V0は、デジタル表示信号の電圧振幅である。
【0044】
次に、図7及び図8を参照しながら、このDA変換器の動作についてさらに詳しく説明する。図7は図6を拡大した動作タイミング図、図8はDA変換器の等価回路図であり、TFT(T1)、TFT(T2)を等価的にスイッチで表している。
【0045】
第2の容量C2の端子電圧をVcとする。また、デジタル表示信号D0,D1,D2,D3に対応したビットデータ電圧を第1の実施形態と同様に、Vbit1,Vbit2,Vbit3,Vbit4とする。Vbit1=V0×D0、Vbit2=V0×D1、Vbit3=V0×D2、Vbit4=V0×D3である。V0は、デジタル表示信号D0,D1,D2,D3の振幅電圧であり、デジタル表示信号D0,D1,D2,D3は0VとV0の間でスイングするものとする。さらに、第1の容量C1と第2の容量C2の有する容量値は等しいとする。
【0046】
時刻t1で制御パルス信号B,Cがハイレベルに立ち上がると、T1、T2はオンする。T1がオンすることで第1の容量C1の一方の端子と他方の端子が短絡される。この時、デジタル表示信号は0V(データ「0」)とすると、Vc=0Vである。図8(a)はこの状態を示している。
【0047】
次に、時刻t2で制御パルス信号Cがロウレベルに下がるとT1がオフし、短絡が解除される。次の時刻t3で1ビット目のデジタル表示信号D0に応じたビットデータ電圧Vbit1が、第1の容量C1の一方の端子に印加される。すると、Vc=Vbit1/2となる。図8(b)はこの状態を示している。
【0048】
次に、時刻t4で制御パルス信号Bがロウレベルに下がるとT2がオフし、次の時刻t5で制御パルス信号Cがハイレベルに立ち上がるとT1がオンする。第1の容量C1の一方の端子と他方の端子は再び短絡される。さらに次の時刻t6でデジタル表示信号D0の出力期間が終わり、0Vに下がる。これにより、第1の容量C1に充電された電荷は放電され、その両端子電圧は0Vとなる。T2がオフしているので、Vc=Vbit1/2のままである。図8(c)はこの状態を示している。
【0049】
次に、時刻t7で制御パルス信号Cがロウレベルに下がるとT1がオフし、端子間の短絡が解除される。次の時刻t8で制御パルス信号Bがハイレベルに立ち上がるとT2がオンし、第1の容量C1と第2の容量C2とは接続され、第2の容量C2に蓄積された電荷の1/2が第1の容量C1に分配されるため、Vc=Vbit1/4となる。すなわち電圧を1/2倍にする演算が行われる。図8(d)はこの状態を示している。
【0050】
その後は、上記の繰り返しであり、2ビット目のデジタル表示信号D1に応じたビットデータ電圧Vbit2が第1の容量C1の一方の端子に印加される。するとVc=Vbit2/2+Vbit1/4となる。図8(e)はこの状態を示している。
【0051】
これを繰り返すことで、デジタル表示信号D0,D1,D2,D3のDA変換が行われ、その結果は、第1の実施形態と同様に、V=Vbit4/2+Vbit3/4Vbit2/8+Vbit1/16となる。すなわち4ビットのデジタル表示信号D0,D1,D2,D3は、それぞれに応じた16個の階調電圧に変換される。
【0052】
なお、第1及び第2の実施形態では4ビットのデジタル表示信号D0,D1,D2,D3のDA変換を例に説明したが、本発明は任意のビットのデジタル表示信号をDA変換することができる。また、第1及び第2の実施形態では液晶表示装置を例として説明したが、本発明はデジタル表示信号をアナログ表示信号に変換して表示を行う他の表示装置、例えばエレクトロルミネッセンス表示装置にも適用することができる。
【0053】
【発明の効果】
本発明の表示装置によれば、各画素にデジタル映像信号をアナログ映像信号に変換するDA変換器を設けたので、画素領域の周辺に配置されたドライバ回路の構成が簡単になり、その分周辺の額縁の面積を低減することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る液晶表示装置を示す等価回路図である。
【図2】本発明の第1の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図3】本発明の第1の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図4】本発明の第1の実施形態に係る液晶表示装置の動作を説明するDA変換器の等価回路図である。
【図5】本発明の第2の実施形態に係る液晶表示装置を示す等価回路図である。
【図6】本発明の第2の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図7】本発明の第2の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図8】本発明の第2の実施形態に係る液晶表示装置の動作を説明するDA変換器の等価回路図である。
【図9】従来例に係る液晶表示装置の一画素の回路図である。
【図10】従来例に係るDA変換器の回路図である。
【図11】従来例に係る他のDA変換器の回路図である。
【符号の説明】
Gs1,GS2 画素 T1,T2,T3 薄膜トランジスタ
LA1,LA2 ラッチ回路 BF1,BF2 バッファ
DL1,DL2 ドレイン信号線 LC 液晶
CG 制御信号発生回路
【発明の属する技術分野】
本発明は表示装置に関し、特にデジタル表示信号をアナログ表示信号に変換するDA変換器を備えた表示装置に関する。
【0002】
【従来の技術】
近年、携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。
【0003】
図9に、従来例に係る液晶表示装置の一画素の回路図を示す。液晶表示装置ではこの画素が複数個、行及び列のマトリックスに配置され画素領域を構成している。絶縁性基板(不図示)上に、ゲート信号ライン10、ドレイン信号ライン11とが交差して形成されており、その交差部近傍に両信号ライン10、11に接続された画素選択薄膜トランジスタ12が設けられている。薄膜トランジスタはMOSトランジスタ構造を有しており、以下「TFT」と略す。画素選択TFT12のソース12sは液晶13の画素電極14に接続されている。
【0004】
また、画素電極14の電圧を1フィールド期間、保持するための補助容量15が設けられており、この補助容量15の一方の端子16は画素選択TFT12のソース12sに接続され、対向電極17には各画素に共通の共通電位Vcomが印加されている。
【0005】
ここで、ゲート信号ライン11に走査信号(Hレベル)が印加されると、画素選択TFT12はオン状態となり、ドレイン信号ライン11からアナログ表示信号が画素電極14に供給されると共に、補助容量15に保持される。走査信号、アナログ表示信号は画素領域の周辺に配置されたドライバ回路から供給される。
【0006】
画素電極14に印加されたアナログ表示信号が液晶13に印加され、その電圧に応じて液晶13が配向することにより液晶表示を得ることができる。
【0007】
ドレイン信号ライン11に入力されるアナログ表示信号は、外部機器より入力されるデジタル表示信号をDA変換器によりデジタル・アナログ変換して得られる。従来、DA変換器は、画素領域の周辺のドライバ回路内に配置されていた。
【0008】
図10はDA変換器の一例を示す回路図である。4ビットのデジタル表示信号D0,D1,D2,D3はそれぞれスイッチSW1,SW2,SW3,SW4を通して、重み付けされた4つの容量C,C/2,C/4,C/8にそれぞれ供給される。ここでD3は最上位ビットデータ、D0は最下位ビットデータであり、各ビットデータは0又は1である。
【0009】
そして、スイッチSW5,SW6,SW7,SW8を通して、各容量に蓄えられた電荷が加算され、アナログ表示信号である16個の階調電圧=V0(D3+D2/2+D1/4+D0/8)/Cが得られる。ここで、V0はデジタル表示信号の振幅電圧である。このアナログ表示信号はアンプ50で増幅された後、ドレイン信号ライン11に出力される。
【0010】
図11はDA変換器の他の例を示す回路図である。このDA変換器にはリファレンス電圧Vref1〜Vref5が入力され、デジタル表示信号D0,D1,D2,D3に応じて、コントローラ51からの制御信号に基づいて、スイッチSW1〜SW8が切り換えられられる。すると、リファレンス電圧Vref1〜Vref5のうち、いずれか2つのリファレンス電圧が選択され、直列抵抗R1,R2,R3,R4の両端の電圧VH,VLとして供給される。
【0011】
そして、さらにスイッチSW9〜SW12を通して、直列抵抗R1,R2,R3,R4によって抵抗分圧された電圧が選択され、16個の階調電圧が得られる。この階調電圧がアナログ表示信号として、ドレイン信号ライン11に出力される。なお、これらのスイッチSW1〜SW12はTFTで構成される。
【0012】
先行技術文献として特許文献1がある。
【0013】
【特許文献1】特開平10−848317号公報
【0014】
【発明が解決しようとする課題】
図10のDA変換器ではアンプ50が必要であるが、消費電力が大きくなるという問題があった。また、アンプ50を低温ポリシリコンTFTを用いて構成すると特性ばらつきが大きくなり、表示パネル間で出力差が発生してしまう。
【0015】
また、図11のDA変換器では、ドレイン信号ライン11を十分に充電するために、スイッチSW1〜SW12を構成するTFTのサイズを大きくする必要がある。すると、ドライバ回路の面積が大きくなり、近年表示パネルに要求されている狭額縁を実現することが困難になるという問題があった。
【0016】
【課題を解決するための手段】
そこで、本発明は狭額縁、低消費電力を実現した表示装置を提供するものである。本発明の表示装置は複数の画素を備える表示装置であって、各画素はシリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するDA変換器と、アナログ表示信号が供給される画素電極と、を有している。
【0017】
そして、DA変換器は、それぞれの一方の端子に共通の電圧が印加された第1及び第2の容量と、デジタル表示信号を前記第1の容量の他方の端子に印加するか否かを切り換える第1のスイッチと、第1及び第2の容量の他方の端子を互いに接続するか否かを切り換える第2のスイッチと、を有し、第2の容量の他方の端子から前記アナログ表示信号を出力することを特徴とするものである。
【0018】
また、複数の画素を備える表示装置であって、各画素は、シリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するDA変換器と、アナログ表示信号が供給される画素電極と、を有している。
【0019】
そして、DA変換器は、前記デジタル表示信号が一方の端子に印加された第1の容量と、第1の容量の一方の端子と他方の端子を短絡させるか否かを切り換える第1のスイッチと、一方の端子に一定電圧が印加された第2の容量と、第1の容量の他方の端子と第2の容量の他方の端子とを接続するか否かを切り換える第2のスイッチと、を有し、第2の容量の他方の端子から前記アナログ表示信号を出力することを特徴とするものである。
【0020】
【発明の実施の形態】
次に、本発明の第1の実施形態に係る表示装置について図面を参照しながら説明する。図1はこの液晶表示装置の等価回路図である。画素はm行n列のマトリクスに配置され画素領域を構成するが、図1では簡単のため、1つの画素GS1とこれに隣接する画素GS2のみを示している。
【0021】
液晶表示装置の外部から入力される4ビットのデジタル表示信号D0,D1,D2,D3はラッチクロックに同期して、ドライバ回路内のラッチ回路LA1でラッチされ、シリアルなビットデータに変換されてラッチ回路LA1から出力される。ラッチ回路LA1からシリアル信号として出力されたデジタル表示信号D0,D1,D2,D3はバッファBF1を通してドレイン信号ラインDL1に出力され、後述する所定のタイミングで画素GS1に入力される。
【0022】
また、デジタル表示信号D0,D1,D2,D3は、次のラッチクロックに同期してラッチ回路LA2でラッチされ、シリアルなビットデータに変換されてラッチ回路LA2から出力される。ラッチ回路LA2からシリアル信号として出力されたデジタル表示信号D0,D1,D2,D3はバッファBF2を通してドレイン信号ラインDL2に出力され、所定のタイミングで画素GS2に入力される。
【0023】
なお、液晶表示装置の外部から入力される4ビットのデジタル表示信号D0,D1,D2,D3がシリアル信号の場合には、パラレル・シリアル変換を行うことなく、各画素GS1,GS2,・・に供給すればよい。
【0024】
次に画素GS1の構成について説明するが、これは他の画素についても同様に構成されている。3つのTFT(T1)、TFT(T2)、TFT(T3)は直列接続され、TFT(T1)のドレインはドレイン信号ラインDL1に接続されている。TFT(T3)のソースは液晶LCの画素電極1に接続されている。ここで、3つのTFT(T1)、TFT(T2)、TFT(T3)はいずれもNチャネル型であるとして説明するが、これに限られることはなく、Pチャネル型であってもよい。
【0025】
液晶LSの対向電極2には各画素に共通の共通電位Vcomが印加されている。また、第1の容量C1及び第2の容量C2の一方の端子には共通の電位、例えばグランド電位(0V)が印加されている。第1の容量C1の他方の端子は、TFT(T1)、TFT(T2)の接続点N1に接続されている。第2の容量C2の他方の端子は、TFT(T2)、TFT(T3)の接続点N2に接続されている。
【0026】
TFT(T1)はデジタル表示信号D0,D1,D2,D3を第1の容量C1の他方の端子に選択的に供給するスイッチであり、TFT(T2)は第1の容量C1の他方の端子と第2の容量C2の他方の端子とを選択的に接続するスイッチである。
【0027】
また、TFT(T1)、TFT(T2)、TFT(T3)のゲートには、これらのTFTのオンオフを制御するための制御パルス信号A,B,Cがそれぞれ印加されている。これらの制御パルス信号A,B,Cは、ドライバ回路内の制御信号発生回路CGから発生される。
【0028】
図2は、図1の液晶表示装置の動作タイミング図である。制御パルス信号Aはロウレベルの期間は、TFT(T3)はオフであり、この期間に制御パルス信号Cに同期してデジタル表示信号D0,D1,D2,D3がこの順番で順次、画素GS1内に取り込まれ、制御パルス信号B,Cの変化に応じて後述する演算処理が施されて、TFT(T2)とTFT(T3)の接続点N2に、DA変換された電圧V=V0(D3/2+D2/4+D1/8+D0/16)が得られる。ここで、V0は、デジタル表示信号の電圧振幅である。
【0029】
そして、制御パルス信号Aがハイレベルに立ち上がるとTFT(T3)がオンし、接続点N2のDA変換された電圧がTFT(T3)を通して液晶LCの画素電極1に印加される。このように画素GS1内のTFT(T1)、TFT(T2)、TFT(T3)、第1の容量C1、第2の容量C2によってDA変換器が構成されている。
【0030】
次に、図3及び図4を参照しながら、このDA変換器の動作についてさらに詳しく説明する。図3は図2を拡大した動作タイミング図、図4はDA変換器の等価回路図であり、TFT(T1)、TFT(T2)を等価的にスイッチで表している。
【0031】
T1とT2の接続点の電圧をVa、第2の容量C2の端子電圧をVbとする。また、デジタル表示信号D0,D1,D2,D3に対応したビットデータ電圧をVbit1,Vbit2,Vbit3,Vbit4とする。すると、Vbit1=V0×D0、Vbit2=V0×D1、Vbit3=V0×D2、Vbit4=V0×D3である。V0は、デジタル表示信号D0,D1,D2,D3の振幅電圧であり、デジタル表示信号D0,D1,D2,D3は0VとV0の間でスイングするものとする。さらに、第1の容量C1と第2の容量C2の有する容量値は等しいとする。
【0032】
時刻t1で制御パルス信号B,Cがハイレベルに立ち上がると、T1、T2はオンする。この時、デジタル表示信号は0V(データ「0」)とすると、Va=Vb=0Vである。図4(a)はこの状態を示している。
【0033】
次に、時刻t2で制御パルス信号Bがロウレベルに下がるとT2がオフし、次の時刻t3で1ビット目のデジタル表示信号D0に応じたビットデータ電圧Vbit1がT1を通して第1の容量C1の端子に印加される。すると、Va=Vbit1、Vb=0Vとなる。図4(b)はこの状態を示している。
【0034】
次に、時刻t4で制御パルス信号Cがロウレベルに下がるとT1がオフし、次の時刻t5で制御パルス信号Bがハイレベルに立ち上がるとT2がオンする。これにより、第1の容量C1と第2の容量C2は互いに接続されるので、第1の容量C1に蓄積された電荷の半分が第2の容量C2に分配され、Va=Vb=Vbit1/2となる。すなわち、ビットデータ電圧を1/2倍にする演算が行われる。図4(c)はこの状態を示している。
【0035】
その後は、上記の繰り返しであり、時刻t6で制御パルス信号Bがロウレベルに下がるとT2がオフし、次の時刻t7で制御パルス信号Cがハイレベルに立ち上がるとT1がオンする。その後、時刻T8で2ビット目のデジタル表示信号D1に応じたビットデータ電圧Vbit2がT1を通して第1の容量C1の端子に印加される。すると、Va=Vbit2、Vb=Vbit1/2となる。図4(d)はこの状態を示している。
【0036】
次に、時刻t9で制御パルス信号Cがロウレベルに下がるとT1がオフし、次の時刻t10で制御パルス信号Bがハイレベルに立ち上がるとT2がオンする。これにより、第1の容量C1と第2の容量C2は互いに接続されるので、上記と同様に、VaとVbの和の1/2倍の演算が行われ、Va=Vb=Vbit2/2+Vbit1/4となる。すなわち電圧を1/2倍にする演算が行われる。図4(c)はこの状態を示している。
【0037】
これを繰り返すことで、デジタル表示信号D0,D1,D2,D3のDA変換が行われ、その結果は、V=Vbit4/2+Vbit3/4Vbit2/8+Vbit1/16となる。すなわち、4ビットのデジタル表示信号D0,D1,D2,D3は、それぞれに応じた16個の階調電圧に変換される。
【0038】
次に、本発明の第2の実施形態に係る表示装置について図面を参照しながら説明する。図5はこの液晶表示装置の等価回路図である。画素はm行n列のマトリクスに配置されるが、図5では簡単のため、1つの画素GS1とこれに隣接する画素GS2のみを示している。
【0039】
画素の周辺回路については第1の実施形態と同様のため、本実施形態では画素GS1の構成について説明する。他の画素についても同様の構成である。3つのTFT(T1)、TFT(T2)、TFT(T3)は直列接続され、TFT(T1)のドレインはドレイン信号ラインDL1に接続されている。TFT(T3)のソースは液晶LCの画素電極1に接続されている。ここで、3つのTFT(T1)、TFT(T2)、TFT(T3)はいずれもNチャネル型であるとして説明するが、これに限られることはなく、Pチャネル型であってもよい。液晶LCの対向電極2には各画素に共通の共通電位Vcomが印加されている。
【0040】
第1の容量C1はTFT(T1)のドレインとTFT(T1)、TFT(T2)の接続点N1に、それぞれその一方及び他方の端子が接続されている。第2の容量C2の一方の端子には共通の電位、例えばグランド電位(0V)が印加され、その他方の端子は、TFT(T2)、TFT(T3)の接続点N2に接続されている。
【0041】
TFT(T1)は、第1の容量C1の両端子を選択的に短絡するスイッチであり、TFT(T2)は、第1の容量C1の他方の端子と第2の容量の他方の端子を選択的に接続するスイッチである。
【0042】
また、TFT(T1)、TFT(T2)、TFT(T3)のゲートには、これらのTFTのオンオフを制御するための制御パルス信号A,B,Cがそれぞれ印加されている。これらの制御パルス信号A,B,Cは、ドライバ回路内の制御信号発生回路CGから発生される。
【0043】
図6は、図5の液晶表示装置の動作タイミング図である。制御パルス信号Aはロウレベルの期間は、TFT(T3)はオフであり、この期間に制御パルス信号Cに同期してデジタル表示信号D0,D1,D2,D3がこの順番で順次、画素GS1内に取り込まれ、制御パルス信号B,Cの変化に応じて後述する演算処理が施されて、TFT(T2)とTFT(T3)の接続点N2に、DA変換された電圧V=V0(D3/2+D2/4+D1/8+D0/16)が得られる。ここで、V0は、デジタル表示信号の電圧振幅である。
【0044】
次に、図7及び図8を参照しながら、このDA変換器の動作についてさらに詳しく説明する。図7は図6を拡大した動作タイミング図、図8はDA変換器の等価回路図であり、TFT(T1)、TFT(T2)を等価的にスイッチで表している。
【0045】
第2の容量C2の端子電圧をVcとする。また、デジタル表示信号D0,D1,D2,D3に対応したビットデータ電圧を第1の実施形態と同様に、Vbit1,Vbit2,Vbit3,Vbit4とする。Vbit1=V0×D0、Vbit2=V0×D1、Vbit3=V0×D2、Vbit4=V0×D3である。V0は、デジタル表示信号D0,D1,D2,D3の振幅電圧であり、デジタル表示信号D0,D1,D2,D3は0VとV0の間でスイングするものとする。さらに、第1の容量C1と第2の容量C2の有する容量値は等しいとする。
【0046】
時刻t1で制御パルス信号B,Cがハイレベルに立ち上がると、T1、T2はオンする。T1がオンすることで第1の容量C1の一方の端子と他方の端子が短絡される。この時、デジタル表示信号は0V(データ「0」)とすると、Vc=0Vである。図8(a)はこの状態を示している。
【0047】
次に、時刻t2で制御パルス信号Cがロウレベルに下がるとT1がオフし、短絡が解除される。次の時刻t3で1ビット目のデジタル表示信号D0に応じたビットデータ電圧Vbit1が、第1の容量C1の一方の端子に印加される。すると、Vc=Vbit1/2となる。図8(b)はこの状態を示している。
【0048】
次に、時刻t4で制御パルス信号Bがロウレベルに下がるとT2がオフし、次の時刻t5で制御パルス信号Cがハイレベルに立ち上がるとT1がオンする。第1の容量C1の一方の端子と他方の端子は再び短絡される。さらに次の時刻t6でデジタル表示信号D0の出力期間が終わり、0Vに下がる。これにより、第1の容量C1に充電された電荷は放電され、その両端子電圧は0Vとなる。T2がオフしているので、Vc=Vbit1/2のままである。図8(c)はこの状態を示している。
【0049】
次に、時刻t7で制御パルス信号Cがロウレベルに下がるとT1がオフし、端子間の短絡が解除される。次の時刻t8で制御パルス信号Bがハイレベルに立ち上がるとT2がオンし、第1の容量C1と第2の容量C2とは接続され、第2の容量C2に蓄積された電荷の1/2が第1の容量C1に分配されるため、Vc=Vbit1/4となる。すなわち電圧を1/2倍にする演算が行われる。図8(d)はこの状態を示している。
【0050】
その後は、上記の繰り返しであり、2ビット目のデジタル表示信号D1に応じたビットデータ電圧Vbit2が第1の容量C1の一方の端子に印加される。するとVc=Vbit2/2+Vbit1/4となる。図8(e)はこの状態を示している。
【0051】
これを繰り返すことで、デジタル表示信号D0,D1,D2,D3のDA変換が行われ、その結果は、第1の実施形態と同様に、V=Vbit4/2+Vbit3/4Vbit2/8+Vbit1/16となる。すなわち4ビットのデジタル表示信号D0,D1,D2,D3は、それぞれに応じた16個の階調電圧に変換される。
【0052】
なお、第1及び第2の実施形態では4ビットのデジタル表示信号D0,D1,D2,D3のDA変換を例に説明したが、本発明は任意のビットのデジタル表示信号をDA変換することができる。また、第1及び第2の実施形態では液晶表示装置を例として説明したが、本発明はデジタル表示信号をアナログ表示信号に変換して表示を行う他の表示装置、例えばエレクトロルミネッセンス表示装置にも適用することができる。
【0053】
【発明の効果】
本発明の表示装置によれば、各画素にデジタル映像信号をアナログ映像信号に変換するDA変換器を設けたので、画素領域の周辺に配置されたドライバ回路の構成が簡単になり、その分周辺の額縁の面積を低減することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る液晶表示装置を示す等価回路図である。
【図2】本発明の第1の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図3】本発明の第1の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図4】本発明の第1の実施形態に係る液晶表示装置の動作を説明するDA変換器の等価回路図である。
【図5】本発明の第2の実施形態に係る液晶表示装置を示す等価回路図である。
【図6】本発明の第2の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図7】本発明の第2の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図8】本発明の第2の実施形態に係る液晶表示装置の動作を説明するDA変換器の等価回路図である。
【図9】従来例に係る液晶表示装置の一画素の回路図である。
【図10】従来例に係るDA変換器の回路図である。
【図11】従来例に係る他のDA変換器の回路図である。
【符号の説明】
Gs1,GS2 画素 T1,T2,T3 薄膜トランジスタ
LA1,LA2 ラッチ回路 BF1,BF2 バッファ
DL1,DL2 ドレイン信号線 LC 液晶
CG 制御信号発生回路
Claims (6)
- 複数の画素を備える表示装置であって、各画素は、シリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するDA変換器と、該アナログ表示信号が供給される画素電極と、を有し、
前記DA変換器は、それぞれの一方の端子に共通の電位が印加された第1及び第2の容量と、
前記デジタル表示信号を前記第1の容量の他方の端子に印加するか否かを切り換える第1のスイッチと、
前記第1及び第2の容量の他方の端子を互いに接続するか否かを切り換える第2のスイッチと、を有し、前記第2の容量の他方の端子から前記アナログ表示信号を出力することを特徴とする表示装置。 - 前記第1のスイッチをオンし前記第2のスイッチをオフして前記デジタル表示信号のあるビット電圧を前記第1の容量の他方の端子に印加し、次に、前記第1のスイッチをオフし前記第2のスイッチをオンして前記第1及び第2の容量を接続するように、第1及び第2のスイッチのオンオフを制御する第1及び第2のスイッチ制御信号を出力する制御信号発生回路を有することを特徴とする請求項1記載の表示装置。
- 複数の画素を備える表示装置であって、各画素は、シリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するDA変換器と、該アナログ表示信号が供給される画素電極と、を有し、
前記DA変換器は、前記デジタル表示信号が一方の端子に印加された第1の容量と、
前記第1の容量の一方の端子と他方の端子を短絡させるか否かを切り換える第1のスイッチと、
一方の端子に一定電圧が印加された第2の容量と、
前記第1の容量の他方の端子と前記第2の容量の他方の端子とを接続するか否かを切り換える第2のスイッチと、を有し、
前記第2の容量の他方の端子から前記アナログ表示信号を出力することを特徴とする表示装置。 - 前記第1のスイッチをオフし第2のスイッチをオンして前記第1及び第2の容量を接続した状態で前記第1の容量の一方の端子に前記デジタル表示信号のあるビット電圧を印加し、その後前記第1のスイッチをオンし、前記第2のスイッチをオフした状態で前記第1の容量の一方の端子に前記一定電圧を印加し、その後再び前記前記第1のスイッチをオフし第2のスイッチをオンして前記第1及び第2の容量を接続するように、第1及び第2のスイッチのオンオフを制御する第1及び第2のスイッチ制御信号を出力する制御信号発生回路を有することを特徴とする請求項3記載の表示装置。
- 前記アナログ表示信号を所定のタイミングで前記画素電極に供給する第3のスイッチを有することを特徴とする請求項1または請求項3記載の表示装置。
- 前記第1のスイッチは前記第1のスイッチ制御信号がゲートに印加された第1のMOSトランジスタであり、前記第2のスイッチは前記第2のスイッチ制御信号がゲートに印加された第2のMOSトランジスタであることを特徴とする請求項1乃至請求項6のいずれかに記載の表示装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003177517A JP2005010697A (ja) | 2003-06-23 | 2003-06-23 | 表示装置 |
TW093105049A TWI303054B (en) | 2003-06-23 | 2004-02-27 | Display device |
CNA200410048756XA CN1573452A (zh) | 2003-06-23 | 2004-06-15 | 显示装置 |
US10/868,345 US20050024317A1 (en) | 2003-06-23 | 2004-06-16 | Display device |
KR1020040047202A KR100608967B1 (ko) | 2003-06-23 | 2004-06-23 | 표시 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003177517A JP2005010697A (ja) | 2003-06-23 | 2003-06-23 | 表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005010697A true JP2005010697A (ja) | 2005-01-13 |
Family
ID=34100053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003177517A Pending JP2005010697A (ja) | 2003-06-23 | 2003-06-23 | 表示装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20050024317A1 (ja) |
JP (1) | JP2005010697A (ja) |
KR (1) | KR100608967B1 (ja) |
CN (1) | CN1573452A (ja) |
TW (1) | TWI303054B (ja) |
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---|---|---|---|---|
WO2019123089A1 (ja) * | 2017-12-22 | 2019-06-27 | 株式会社半導体エネルギー研究所 | 表示装置、半導体装置、及び電子機器 |
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---|---|---|---|---|
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KR101031667B1 (ko) * | 2004-12-29 | 2011-04-29 | 엘지디스플레이 주식회사 | 액정표시장치 |
CN101688229B (zh) * | 2007-03-15 | 2013-06-12 | 路德维格癌症研究所 | 包含egfr抗体和src抑制剂的组合物及其在制备用于治疗哺乳动物癌症的药物中的用途 |
JP5093730B2 (ja) * | 2007-07-09 | 2012-12-12 | Nltテクノロジー株式会社 | 液晶表示装置 |
US10467733B2 (en) | 2017-07-27 | 2019-11-05 | Raytheon Company | Multiplexed high dynamic range images |
CN109036305B (zh) * | 2018-07-26 | 2019-12-31 | 惠科股份有限公司 | 驱动电路、显示装置及驱动方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 2004-06-16 US US10/868,345 patent/US20050024317A1/en not_active Abandoned
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Publication number | Publication date |
---|---|
KR20050000349A (ko) | 2005-01-03 |
CN1573452A (zh) | 2005-02-02 |
TWI303054B (en) | 2008-11-11 |
KR100608967B1 (ko) | 2006-08-08 |
US20050024317A1 (en) | 2005-02-03 |
TW200501032A (en) | 2005-01-01 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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