JP7509079B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明は、電気光学装置および電子機器に関する。

表示素子として例えばＯＬＥＤを用いた電気光学装置が知られている。ＯＬＥＤは、Organic Light Emitting Diodeの略である。電気光学装置では、画素回路が、表示画像の画素に対応して設けられる。当該画素回路には、表示素子および当該表示素子に電流を供給するトランジスターが含まれる。表示素子はトランジスターによって供給された電流に応じた輝度で発光する。

上記画素回路においてトランジスターのゲートノードには、輝度に応じた電圧がデータ線を介して印加される。より具体的には、輝度を指定するデータがＤＡ変換回路によってアナログの電圧に変換され、当該変換された電圧がデータ線に印加される。このようなＤＡ変換回路としては、例えば各ビットに対応してスイッチおよび容量素子の組を設けて、各ビットに応じて容量素子の充放電をスイッチにより制御する技術が提案されている（例えば特許文献１参照）。

特開２０００－３４１１２５号公報

しかしながら、上記特許文献１に記載された技術によれば、各ビットに対応して容量素子が必要になるので、構成の簡略化や省スペース化を図ることが困難である、という課題がある。

本開示の一態様に係るＤＡ変換回路は、第１容量素子と、第２容量素子と、接続容量と、第１スイッチと、中継線と、を含み、前記第１スイッチは、前記接続容量の一端および当該接続容量の他端の間に設けられ、前記接続容量の他端が出力端であり、第１期間では、前記第１スイッチがオンまたはオフの一方の状態で、前記第１容量素子の一端に、第１ビットに対応した電圧が印加され、前記第２容量素子の一端に、第２ビットに対応した電圧が印加され、前記第１期間の後の第２期間では、前記第１スイッチがオンまたはオフの他方の状態で、前記第１容量素子の一端に、前記第１ビットおよび第３ビットに対応した電圧が印加され、前記第２容量素子の一端に、前記第２ビットおよび第４ビットに対応した電圧が印加され、前記中継線は、第１容量素子の他端、第２容量素子の他端、および、前記接続容量の一端に電気的に接続され、前記第１期間よりも前における前記出力端の電位を基準としたアナログ信号が、前記第２期間で当該出力端から出力される。

実施形態に係るＤＡ変換回路の回路図である。 実施形態に係るＤＡ変換回路の回路図である。 実施形態に係るＤＡ変換回路の回路図である。 ＤＡ変換回路を適用した電気光学装置を示す斜視図である。 電気光学装置の電気的な構成を示すブロック図である。 電気光学装置における画素回路の回路図である。 電気光学装置におけるＤＡ変換回路の回路図である。 電気光学装置におけるＤＡ変換回路の等価回路を示す図である。 ＤＡ変換回路における電圧選択回路の回路図である。 電圧選択回路の動作を示す図表である。 電気光学装置の動作を示すタイミングチャートである。 電気光学装置の動作を示すタイミングチャートである。 電気光学装置の動作を説明するための図である。 電気光学装置の動作を説明するための図である。 電気光学装置の動作を説明するための図である。 電気光学装置の動作を説明するための図である。 電気光学装置の動作を説明するための図である。 電気光学装置を用いたヘッドマウントディスプレイを示す斜視図である。 ヘッドマウントディスプレイの光学構成を示す図である。

以下、本発明の実施形態について図面を参照して説明する。
なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。

［ＤＡ変換回路］
図１は、実施形態に係るＤＡ変換回路５００の回路図である。この例においてＤＡ変換回路５００は、ビットＤ0～Ｄ3の４ビットをアナログの電圧に変換する。なお、ビットＤ0～Ｄ3では、最下位のビットがＤ0とされ、当該ビットＤ0から順にＤ1、Ｄ2の重みが増して、最上位のビットがＤ3とされる。

ＤＡ変換回路５００は、容量素子Ｃa、Ｃb、Ｃser、スイッチＲswおよびＣstswを含む。容量素子Ｃaの容量サイズを「１」とした場合に、容量素子Ｃbの容量サイズは「２」であり、容量素子Ｃserの容量サイズは「１」である。

容量素子Ｃaの一端には信号Ｃainが供給され、容量素子Ｃbの一端には信号Ｃbinが供給される。容量素子Ｃaの他端および容量素子Ｃbの他端は、容量素子Ｃserの一端に接続される。なお、容量素子Ｃaの他端および容量素子Ｃbの他端と、容量素子Ｃserの一端とに電気的に接続される配線が中継線１４ｂとされる。
本説明において「電気的に接続された」とは、２以上の要素間の直接的または間接的な接続または結合を意味し、例えば半導体基板において２以上の要素間が直接的ではなくても、異なる配線層およびコンタクトホールを介して接続されることも含む。

スイッチＲswは、電圧Ｖrstが印加された給電線と中継線１４ｂとの間に設けられる。また、スイッチＣstswの一端は容量素子Ｃserの一端に接続され、スイッチＣstswの他端は容量素子Ｃserの他端に接続される。すなわち、スイッチＣstswのオン状態により容量素子Ｃserの両端が短絡し、スイッチＣstswのオフ状態により、容量素子Ｃserの両端が解放される。
スイッチまたはトランジスターのオン状態とは、スイッチの両端、または、トランジスターにおけるソースノード・ドレインノードの間が電気的に閉じて低インピーダンス状態になることをいう。また、スイッチまたはトランジスターのオフ状態とは、スイッチの両端、または、ソースノード・ドレインノードの間が電気的に開いて高インピーダンス状態になることをいう。
容量素子Ｃserの他端が、ＤＡ変換回路５００の出力端Ｏutである。

ＤＡ変換回路５００としての動作は、初期化期間、第１期間および第２期間に分けられる。初期化期間は、アナログの電圧に変換するに際してＤＡ変換回路５００の各部を初期化するための期間である。第１期間は、データの４ビットのうち、上位のビットＤ2およびＤ3をアナログの電圧に変換するための期間であり、第２期間は、下位のビットＤ0およびＤ1をアナログの電圧に変換するための期間である。

初期化期間では、図１に示されるようにスイッチＲswおよびＣstswがオン状態になる。また、初期化期間では、信号ＣainおよびＣbinが電圧ＶLである。したがって、初期化期間では、出力端Ｏutは電圧Ｖrstになり、容量素子ＣaおよびＣbに電圧（Ｖrst－ＶL）が充電され、容量素子Ｃserに蓄積された電荷がゼロにリセットされる。

なお、後述する電気光学装置で説明するように、初期化は必ずしもスイッチＲswのオン状態により実行される必要はない。例えば、容量素子Ｃaの一端および容量素子Ｃbの一端に電圧ＶLを印加した状態で、スイッチＣstswをオン状態にさせるとともに、出力端Ｏutに外部から所定電圧を印加する構成としてもよい。
要は、次の第１期間よりも前に、容量素子Ｃaの一端および容量素子Ｃbの一端と、中継線１４ｂとが異なる電圧に保たれ、出力端Ｏutが当該電圧または異なる電圧に保たれていればよい。

第１期間では、図２に示されるように、スイッチＲswがオフ状態にされ、スイッチＣstswがオン状態を維持する。
また、第１期間において信号Ｃainの電圧は、ビットＤ2が“０”であれば電圧ＶLを維持し、ビットＤ2が“１”であれば電圧ＶMに変化する。
なお、電圧ＶL、ＶMについては、
ＶL＜ＶM
という関係にある。なお、説明の便宜上、
ΔＶ＝ＶM－ＶL
とする。

また、第１期間において信号Ｃbinの電圧は、ビットＤ3が“０”であれば電圧ＶLを維持し、ビットＤ3が“１”であれば電圧ＶMに変化する。
第１期間ではスイッチＣstswがオン状態であるので、容量素子Ｃaの他端および容量素子Ｃbの他端である中継線１４ｂは、出力端Ｏutと直結した状態になる。
ビットＤ2が“０”であれば容量素子Ｃaの一端は電圧ＶLに維持されるので、容量素子Ｃaでは放電が発生しない。このため、容量素子Ｃaは、出力端Ｏutの電圧上昇には寄与しない。ビットＤ2が“１”であれば容量素子Ｃaの一端は電圧ＶLから電圧ＶMに電圧ΔＶだけ上昇するので、容量素子Ｃaでは放電が発生し、出力端Ｏutの電圧を上昇させる。
ビットＤ3が“０”であれば容量素子Ｃbの一端は電圧ＶLに維持されるので、容量素子Ｃbでは放電が発生しない。このため、容量素子Ｃbは、出力端Ｏutの電圧上昇には寄与しない。ビットＤ3が“１”であれば容量素子Ｃbの一端は電圧ＶLから電圧ＶMに電圧ΔＶだけ上昇するので、容量素子Ｃbでは放電が発生し、出力端Ｏutの電圧を上昇させる。

例えばビットＤ2が“１”であり、ビットＤ3が“０”である場合、容量素子Ｃaで放電が発生し、容量素子Ｃbでは放電が発生しない。この場合において、容量素子Ｃaの放電のみによる出力端Ｏutの電圧上昇分を仮に「４」とする。
逆に、ビットＤ2が“０”であり、ビットＤ3が“１”である場合、容量素子Ｃaでは放電が発生せず、容量素子Ｃbでのみ放電が発生する。容量素子Ｃa、Ｃbの容量サイズ比は、１：２であるから、容量素子Ｃbのみに放電が発生した場合における出力端Ｏutの電圧上昇分は、容量素子Ｃaのみに放電が発生した場合と比較して、倍の「８」になる。

なお、第１期間においてビットＤ2が“０”であり、ビットＤ3が“０”であれば、容量素子ＣaおよびＣbの双方で放電が発生しないので、出力端Ｏutの電圧上昇分は「０」になる。また、第１期間においてビットＤ2が“１”であり、ビットＤ3が“１”であれば、容量素子ＣaおよびＣbの双方で放電が発生するので、出力端Ｏutの電圧上昇分は、「４」および「８」を合算した「１２」になる。
このように、第１期間では、上位のビットＤ2およびＤ3に応じて、出力端Ｏutが「０」、「４」、「８」または「１２」のいずれかで電圧上昇することになる。

次に、第２期間では、図３に示されるようにスイッチＲswがオフ状態を維持し、スイッチＣstswがオフ状態に切り替わる。
また、第２期間において信号Ｃainは、ビットＤ0が“０”である場合に、第１期間でビットＤ2が“０”であったならば、電圧ＶLを維持し、ビットＤ0が“０”である場合に、第１期間でビットＤ2が“１”であったならば、電圧ＶMを維持する。また、信号Ｃainは、ビットＤ0が“１”である場合に、第１期間でビットＤ2が“０”であったならば、電圧ＶLから電圧ＶMに切り替わり、ビットＤ0が“１”である場合に、第１期間でビットＤ2が“１”であったならば、電圧ＶMから電圧ＶHに切り替わる。
すなわち、第２期間において信号Ｃainの電圧は、ビットＤ0が“０”であれば、第１期間で設定された信号Ｃainの電圧から変化せず、ビットＤ0が“１”であれば、第１期間で設定された信号Ｃainの電圧から電圧ΔＶだけ変化する。
なお、電圧ＶHについては、
ＶL＜ＶM＜ＶH、
という関係であって、
ＶH－ＶM＝ＶM－ＶL（＝ΔＶ）
という関係にある。

第２期間において信号Ｃbinは、ビットＤ1が“０”である場合に、第１期間でビットＤ3が“０”であったならば、電圧ＶLを維持し、第２期間においてビットＤ1が“０”である場合に、第１期間でビットＤ3が“１”であったならば、電圧ＶMを維持する。また、第２期間において信号Ｃbinは、ビットＤ1が“１”である場合に、第１期間でビットＤ3が“０”であったならば、電圧ＶLから電圧ＶMに切り替わり、第２期間においてビットＤ1が“１”である場合に、第１期間でビットＤ3が“１”であれば、電圧ＶMから電圧ＶHに切り替わる。
すなわち、信号Ｃbinの電圧は、第２期間においてビットＤ1が“０”であれば、第１期間で設定された信号Ｃbinの電圧から変化せず、第２期間においてビットＤ0が“１”であれば、第１期間で設定された信号Ｃbinの電圧から電圧ΔＶだけ変化する。

第２期間では、第１期間と比較してスイッチＣstswがオフ状態であるので、中継線１４ｂは、出力端Ｏutとは容量素子Ｃserを介した状態になる。このため、中継線１４ｂの電圧変化は、容量素子Ｃa、ＣbおよびＣserにより定まる比で圧縮されて、出力端Ｏutの電圧を変化される。
なお、この比を圧縮比と呼ぶ。圧縮比は、この例でいえば、
Ｃser／（Ｃser＋Ｃa＋Ｃb）
であり、具体的には１／４（＝１／（１＋１＋２））である。

第２期間においてビットＤ0が“０”であれば、信号Ｃainの電圧が維持されるので、容量素子Ｃaでは放電が発生せず、出力端Ｏutの電圧上昇には寄与しない。
ビットＤ0が“１”であれば容量素子Ｃaの一端は電圧ΔＶだけ上昇するので、容量素子Ｃaでは放電が発生し、出力端Ｏutの電圧を上昇させる。ただし、第２期間では圧縮比の１／４で圧縮されて、出力端Ｏutの電圧を上昇させる。
このため、第２期間において、容量素子Ｃaの放電のみによる出力端Ｏutの電圧上昇分は「１」になる。また、第２期間において、容量素子Ｃbの放電のみによる出力端Ｏutの電圧上昇分は「２」になる。

なお、第２期間においてビットＤ0が“０”であり、ビットＤ1が“０”であれば、容量素子ＣaおよびＣbの双方で放電が発生しないので、出力端Ｏutの電圧上昇分は「０」になる。また、第２期間においてビットＤ0が“１”であり、ビットＤ1が“１”であれば、容量素子ＣaおよびＣbの双方で放電が発生するので、出力端Ｏutの電圧上昇分は、「１」および「２」を合算した「３」になる。
このように、第２期間では、出力端Ｏutが、第１期間における電圧から、下位のビットＤ0およびＤ1に応じて、「０」、「１」、「２」または「３」のいずれかで電圧上昇することになる。

ＤＡ変換回路５００によれば、出力端Ｏutを、まず第１期間において、電圧Ｖrstから上位のビットＤ2およびＤ3の２ビットに応じて「０」、「４」、「８」または「１２」のいずれかで電圧を上昇させた状態にし、次の第２期間において、第１期間の電圧状態から、下位のビットＤ0およびＤ1の２ビットに応じて「０」、「１」、「２」または「３」のいずれかの分だけ電圧を上昇させる。
したがって、ＤＡ変換回路５００によれば、第１期間および第２期間を通してみると、出力端Ｏutを、電圧Ｖrstから、ビットＤ0～Ｄ3の４ビットに応じて「０」～「１５」の１６段階のいずれかに変化する。

出力端Ｏutにおける電位であって、「０」～「１５」における各段階での電位差は、ΔＶおよび容量素子Ｃ0、Ｃ1の容量サイズで設定可能である。また、容量素子Ｃ0、Ｃ1およびＣserの容量サイズの比については、出力端Ｏutから出力される電圧特性、具体的には、「０」～「１５」の１６段階における電圧の線形性が保たれるのであれば、ある程度の誤差が許容される。

この例では、出力端Ｏutを、第１期間でスイッチＣstswをオン状態にさせて、上位のビットＤ2よびＤ3に応じた電圧とし、第２期間でスイッチＣstswをオフ状態にさせて、下位のビットＤ0およびＤ1に応じた電圧とした。これとは逆に、出力端Ｏutを、第１期間でスイッチＣstswをオフ状態にさせて、下位のビットＤ0およびＤ1に応じた電圧とし、第２期間でスイッチＣstswをオン状態にさせて、上位のビットＤ2よびＤ3に応じた電圧としてもよい。

第１期間でスイッチＣstswをオフ状態にさせる場合には、容量素子Ｃaの一端を、ビットＤ0が“０”であれば電圧ＶLとし、ビットＤ0が“１”であれば電圧ＶMとし、容量素子Ｃbの一端を、ビットＤ1が“０”であれば電圧ＶLとし、ビットＤ1が“１”であれば電圧ＶMとすればよい。
第２期間でスイッチＣstswをオン状態にさせる場合には、容量素子Ｃaの一端を、ビットＤ2が“０”であって、第１期間でビットＤ0が“０”であったならば電圧ＶLとし、ビットＤ2が“０”であって、第１期間でビットＤ0が“１”であったならば電圧ＶMとすればよい。また、第２期間で容量素子Ｃaの一端を、ビットＤ2が“１”であって、第１期間でビットＤ0が“０”であったならば電圧ＶMとし、ビットＤ2が“１”であって、第１期間でビットＤ0が“１”であったならば電圧ＶHとすればよい。
第２期間でスイッチＣstswをオン状態させる場合には、容量素子Ｃbの一端を、ビットＤ3が“０”であって、第１期間でビットＤ1が“０”であったならば電圧ＶLとし、ビットＤ3が“０”であって、第１期間でビットＤ1が“１”であったならば電圧ＶMとすればよい。また、第２期間で容量素子Ｃbの一端を、ビットＤ3が“１”であって、第１期間でビットＤ1が“０”であったならば電圧ＶMとし、ビットＤ3が“１”であって、第１期間でビットＤ1が“１”であったならば電圧ＶHとすればよい。

すなわち、出力端Ｏutを、重みの大きなビットＤ2およびＤ3に応じた電圧にする場合には、圧縮が機能しないようにスイッチＣstswをオン状態にし、重みの小さなビットＤ0およびＤ1に応じた電圧にする場合には、圧縮が機能するようにスイッチＣstswをオフ状態にすればよい。

なお、容量素子Ｃaが第１容量素子の一例であり、容量素子Ｃbが第２容量素子の一例であり、容量素子Ｃserが接続容量の一例である。容量素子Ｃaの一端が第１容量素子の第２端の一例であり、容量素子Ｃaの他端が第１容量素子の第１端の一例である。容量素子Ｃbの一端が第２容量素子の第２端の一例であり、容量素子Ｃbの他端が第２容量素子の第１端の一例である。
また、スイッチＣstswが第１スイッチの一例であり、スイッチＲswが第２スイッチの一例である。ビットＤ2が第１ビットの一例であり、ビットＤ3が第２ビットの一例であり、ビットＤ0が第３ビットの一例であり、ビットＤ1が第４ビットの一例である。

ＤＡ変換回路５００において、ビットＤ0～Ｄ3の変換に要する容量素子は、Ｃa、ＣbおよびＣserで済む。詳細には、ＤＡ変換回路５００において、必要となる容量素子は、容量素子Ｃserを除けば、ビット数の半分の容量素子Ｃa、Ｃbで済む。すなわち、本実施形態では、ビット数よりも少ない容量素子によって、当該ビットをアナログの電圧に変化することが可能である。
より具体的には、後述するように例えば１０ビットの変換例でいえば、上記特許文献１に記載の技術では、各ビットに応じた１０個の容量素子と１個の接合容量との計１１個の容量素子が必要になる。これに対し本実施形態に係るＤＡ変換回路５００によれば、ビット数の半分の５個の容量素子と１個の容量素子で済むので、必要となる容量素子の個数がほぼ半減する。

次に、実施形態に係るＤＡ変換回路５００を適用した電気光学装置について説明する。なお、図１に示されるＤＡ変換回路５００は、説明のために４ビットの変換例であったが、電気光学装置に適応したＤＡ変換回路５００は、１０ビットの変換例である。

図４は、１０ビットのＤＡ変換回路５００を適用した電気光学装置１０を示す斜視図である。電気光学装置１０は、例えばヘッドマウントディスプレイなどにおいて画像を表示するマイクロ・ディスプレイ・パネルである。電気光学装置１０は、複数の画素回路や当該画素回路を駆動する駆動回路などが半導体基板に形成される。半導体基板としては、典型的にはシリコン基板であるが、他の半導体基板であってもよい。

電気光学装置１０は、表示領域１００で開口する枠状のケース１９２に収納される。電気光学装置１０には、ＦＰＣ基板１９４の一端に接続される。なお、ＦＰＣとは、Flexible Printed Circuitsの略称である。ＦＰＣ基板１９４の他端には、図示省略されたホスト装置を接続するための複数の端子１９６が設けられる。複数の端子１９６がホスト装置に接続されると、電気光学装置１０には、当該ホスト装置から、ＦＰＣ基板１９４を介して、映像データや同期信号などが供給される。

図５は、電気光学装置１０の電気的な構成を示すブロック図である。図に示されるように、電気光学装置１０は、電源回路１５、制御回路３０、データ信号出力回路５０、初期化回路６０、表示領域１００および走査線駆動回路１２０に大別される。
表示領域１００では、ｍ行の走査線１２が図においてＸ方向に沿って設けられ、ｎ列のデータ線１４が、図においてＹ方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。なお、ｍ、ｎは、２以上の整数である。

表示領域１００には、画素回路１１０が、ｍ行の走査線１２と、ｎ列のデータ線１４との交差に対応して設けられる。すなわち、画素回路１１０は、図において縦ｍ行×横ｎ列でマトリクス状に配列する。マトリクス配列のうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ－１）、ｍ行目と呼ぶ場合がある。同様にマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（ｎ－１）、ｎ列目と呼ぶ場合がある。
なお、走査線１２を一般化して説明するために、１以上ｍ以下の整数ｉを用いる。同様に、データ線１４を一般化して説明するために、１以上ｎ以下の整数ｊを用いる。

制御回路３０は、ホスト装置から供給される映像データＶidや同期信号Ｓyncに基づいて各部を制御する。映像データＶidは、表示すべき画像における画素の階調レベルを例えば３原色毎に８ビットで指定する。
同期信号Ｓyncには、映像データＶidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、映像データの１画素分のタイミングを示すドットクロック信号が含まれる。

電気光学装置１０では、表示すべき画像の画素と、表示領域１００における画素回路１１０とは一対一に対応する。一方で、階調レベルで示される明るさの特性と、当該画素に対応する画素回路１１０の輝度、詳細には、画素回路１１０に含まれるＯＬＥＤの輝度の特性とは、一致しない。
このため、制御回路３０は、映像データＶidで指定される階調レベルを、当該階調レベルに対応した輝度でＯＬＥＤを発光させるために、映像データＶidの８ビットを、例えば１０ビットにアップコンバージョンして、ＯＬＥＤの輝度を指定する映像データＶdataとして出力する。

このようなアップコンバージョンには、入力の映像データＶidの８ビットと、出力の映像データＶdataの１０ビットとの対応関係を予め記憶したルックアップテーブルが用いられる。
また、制御回路３０は、各部を制御するために各種の制御信号を生成するが、詳細については後述する。

走査線駆動回路１２０は、制御回路３０による制御にしたがって、ｍ行ｎ列で配列する画素回路１１０を１行毎に駆動するための回路であり、各種の信号を出力する。例えば、走査線駆動回路１２０は、１、２、３、…、（ｍ－１）、ｍ行目の走査線１２に、順に走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)を供給する。一般的には、ｉ行目の走査線１２に供給される走査信号が／Ｇwr(i)と表記される。
なお、走査線駆動回路１２０は、走査信号／Ｇwr(1)～／Ｇwr(m)の他にも各種の制御信号を出力するが、詳細については後述する。

データ信号出力回路５０は、走査線駆動回路１２０によって選択された行に位置する画素回路１１０に向けて、輝度に応じた電圧のデータ信号を出力する回路である。
詳細には、データ信号出力回路５０は、選択回路群５２、第１ラッチ回路群５４、第２ラッチ回路群５６、および、ｎ個のＤＡ変換回路５００を含む。選択回路群５２は、ｎ列の各々に対応した選択回路５２０を含み、第１ラッチ回路群５４は、ｎ列の各々に対応した第１ラッチ回路Ｌ１を含み、第２ラッチ回路群５６は、ｎ列の各々に対応した第２ラッチ回路Ｌ２を含む。

すなわち、各例に対応して、選択回路５２０、第１ラッチ回路Ｌ１、第２ラッチ回路Ｌ２およびＤＡ変換回路５００の組が設けられる。
ここで、ｊ列目の選択回路５２０は、制御回路３０から出力される映像データＶdataのうち、ｊ列目の映像データの選択をｊ列目の第１ラッチ回路Ｌ１に指示し、ｊ列目の第１ラッチ回路Ｌ１は、当該指示にしたがって映像データＶdataをラッチする。
ｊ列目の第２ラッチ回路Ｌ２は、ｊ列目の第１ラッチ回路Ｌ１によりラッチされた映像データＶdataの１０ビットを、制御回路３０による制御にしたがって２つの期間に分けて時分割にて出力する。
なお、詳細について後述するが、ｊ列目の第２ラッチ回路Ｌ２は、ｊ列目の第１ラッチ回路Ｌ１によりラッチされた映像データＶdataの１０ビットのうち、第１書込期間に上位の５ビットを出力し、第２書込期間に下位の５ビットを出力する。

初期化回路６０は、データ線１４に一対一に対応したトランジスター６６の集合体である。ｊ列目に対応するトランジスター６６の一端は電圧Ｖiniの給電線に接続され、トランジスター６６の他端は当該ｊ列目のデータ線１４に接続される。また、各列におけるトランジスター６２のゲートノードには、制御回路３０による制御信号／Ｇiniが共通に供給される。

１、２、…、（ｎ－１）、ｎ列目におけるデータ線１４の電圧は、順にＶd(1)、Ｖd(2)、…、Ｖd(n-1)、Ｖd(n)と表記される。一般的には、ｊ列目におけるデータ線１４の電圧はＶd(j)と表記される。

電源回路１５は、電気光学装置１０で用いられる各種の電圧を生成する。各種の電圧としては、走査線駆動回路１２０およびデータ信号出力回路５０における電源電圧や、電圧Ｖel、Ｖini、Ｖorst、Ｖrst、ＶL、ＶM、ＶHなどが挙げられる。

図６は、画素回路１１０を示す回路図である。ｍ行ｎ列で配列する画素回路１１０は電気的にみれば互いに同一である。このため、画素回路１１０については、ｉ行ｊ列に位置する画素回路１１０で代表させて説明する。

図に示されるように、画素回路１１０は、ＯＬＥＤ１３０と、ｐ型のトランジスター１２１～１２５と、容量素子１４０とを含む。トランジスター１２１～１２５は、例えばＭＯＳ型である。なお、ＭＯＳとは、Metal-Oxide-Semiconductor field-effect transistorの略称である。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)、／Ｇorst(i)が、走査線駆動回路１２０から供給される。

制御信号／Ｇel(i)とは、１、２、…、（ｍ－１）、ｍ行目に対応して順に供給される制御信号／Ｇel(1)、／Ｇel(2)、…、／Ｇel(m-1)、／Ｇel(m)を一般化して表記したものである。同様に、制御信号／Ｇcmp(i)は、１、２、…、（ｍ－１）、ｍ行目に対応して順に供給される制御信号／Ｇcmp(1)、／Ｇcmp(2)、…、／Ｇcmp(m-1)、／Ｇcmp(m)を一般化して表記したものである。制御信号／Ｇorst(i)についても同様であり、１、２、…、（ｍ－１）、ｍ行目に対応して順に供給される制御信号／Ｇorst(1)、／Ｇorst(2)、…、／Ｇorst(m-1)、／Ｇorst(m)を一般化して表記したものである。

ＯＬＥＤ１３０は、画素電極１３１と共通電極１３３とで発光機能層１３２を挟持した発光素子である。画素電極１３１はアノードとして機能し、共通電極１３３はカソードとして機能する。なお、共通電極１３３は光透過性を有する。
ＯＬＥＤ１３０において、アノードからカソードに向かって電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層１３２で再結合して励起子が生成され、白色光が発生する。

カラー表示の場合、発生した白色光が、例えば図示省略された反射膜とハーフミラーとで構成された光共振器にて共振し、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色に対応して設定された共振波長で出射する。光共振器から光の出射側には当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。
なお、光共振器は図示省略されている。また、電気光学装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターが省略される。

ｉ行ｊ列における画素回路１１０のトランジスター１２１にあっては、ゲートノードｇがトランジスター１２２のドレインノードに接続され、ソースノードｓが電圧Ｖelの給電線１１６に接続され、ドレインノードｄがトランジスター１２３のソースノードおよびトランジスター１２４のソースノードに接続される。容量素子１４０にあっては、一端がトランジスター１２１のゲートノードｇに接続され、他端が給電線１１６に接続される。このため、容量素子１４０は、トランジスター１２１におけるゲートノードｇおよびソースノードｓの間の電圧を保持する。
なお、容量素子１４０の他端は、給電線１１６以外であっても、電圧がほぼ一定に保たれた他の給電線に接続されてもよい。

容量素子１４０として、例えば、トランジスターの半導体層とゲート電極層とでトランジスターのゲート絶縁層を挟持することによって形成される、いわゆるＭＯＳ容量が用いられる。なお、容量素子１４０としては、トランジスター１２１のゲートノードｇの寄生容量を用いてもよいし、半導体基板において互いに異なる導電層で絶縁層を挟持することによって形成される、いわゆるメタル容量を用いてもよい。

ｉ行ｊ列における画素回路１１０のトランジスター１２２にあっては、ゲートノードがｉ行目の走査線１２に接続され、ソースノードが当該ｊ列目のデータ線１４に接続される。ｉ行ｊ列における画素回路１１０のトランジスター１２３にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ドレインノードが当該ｊ列目のデータ線１４に接続される。ｉ行ｊ列における画素回路１１０のトランジスター１２４にあっては、ゲートノードに制御信号／Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１３０のアノードである画素電極１３１およびトランジスター１２５のドレインノードに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２５にあっては、ゲートノードに制御信号／Ｇorst(i)が供給され、ソースノードが電圧Ｖorstの給電線に接続される。

なお、電圧Ｖorstは、例えば電圧ゼロの基準である電位Ｇnd、または、電位Ｇndに近い低位の電圧である。具体的には、電圧Ｖorstは、ＯＬＥＤ１３０における画素電極１３１に印加された場合に、当該ＯＬＥＤ１３０に電流が流れない程度の電圧である。また、ＯＬＥＤ１３０のカソードとして機能する共通電極１３３には、電圧Ｖctが印加される。

図７は、ｊ列目に対応するＤＡ変換回路５００を示す回路図である。
ｊ列目のＤＡ変換回路５００には、映像データＶdataがｊ列目の第２ラッチ回路Ｌ２から供給され、制御信号Ｅnb0～Ｅnb4、制御信号／Ｃst、／Ｒst、／Ｕpbが制御回路３０から供給されるとともに、電圧Ｖrst、ＶL、ＶM、ＶHが電源回路１５から給電される。
なお、図７では電圧ＶMが異なる２本の給電線により給電されるが、便宜的なものである。後述する図９においても同様である。

映像データＶdataの１０ビットでは、最下位のビットがＤ0とされ、当該ビットＤ0から順にＤ1、Ｄ2、…、の重みが増して、最上位のビットがＤ9とされる。
ＤＡ変換回路５００としての動作としては、上述したように初期化期間、第１期間および第２期間に分けられるが、第１期間については、電気光学装置１０の動作として第１書込期間として説明し、第２期間については、電気光学装置１０の動作として第２書込期間として説明する。

初期化期間は、映像データＶdataをアナログに変換するに際してＤＡ変換回路５００の初期化を実行するための期間である。第１書込期間は、映像データＶdataの１０ビットのうち、上位のビットＤ5～Ｄ9をアナログの電圧に変換するための期間であり、第２書込期間は、ビットＤ5～Ｄ9をアナログの電圧に変換するための期間である。

第２ラッチ回路Ｌ２から、第１書込期間では上位のビットＤ5～Ｄ9が供給され、第２書込期間では下位のビットＤ0～Ｄ4が供給される。すなわち、ＤＡ変換回路５００に、映像データＶdataの１０ビットのうち、上位のビットＤ5～Ｄ9と、下位のビットＤ0～Ｄ4とが時分割に供給される。
このような時分割の供給において、ビットＤ0、Ｄ5は、同じ配線を経由する。図において、Ｄ0／Ｄ5という表記は、第１期間においてビットＤ5が供給され、第２期間においてビットＤ0が供給されるので、ビットＤ0またはＤ5という意味である。Ｄ1／Ｄ6、Ｄ2／Ｄ7、Ｄ3／Ｄ8、Ｄ4／Ｄ9という表記についても、Ｄ0／Ｄ5の表記と同様である。

制御信号／Ｕpbは、各列のＤＡ変換回路５００に対し、初期化期間および第１書込期間であることを通知する信号である。
制御信号Ｅnb0～Ｅnb4は、順にビットＤ0／Ｄ5、Ｄ1／Ｄ6、Ｄ2／Ｄ7、Ｄ3／Ｄ8、Ｄ4／Ｄ9の取り込みタイミングを指定する信号である。

ＤＡ変換回路５００は、容量素子Ｃ0～Ｃ4、Ｃser、スイッチＲsw、Ｃstswおよび電圧選択回路５１０～５１４を含む。容量素子Ｃ0～Ｃ4と電圧選択回路５１０～５１４とは、ビットに対して次のように対をなす。詳細には、ビットＤ0／Ｄ5に対応して電圧選択回路５１０と容量素子Ｃ0とが対をなし、ビットＤ1／Ｄ6に対応して電圧選択回路５１１と容量素子Ｃ1とが対をなし、以下同様にして、ビットＤ4／Ｄ9に対応して電圧選択回路５１４と容量素子Ｃ4とが対をなす。
なお、容量素子Ｃ0～Ｃ4における容量サイズの比は、容量素子Ｃ0の容量サイズを「１」とした場合に、順に１：２：４：８：１６である。容量素子Ｃserの容量サイズは、先の例と同じ「１」である。

電圧選択回路５１０は、制御信号／Ｕpbで指定される期間において、ビットＤ0またはＤ5に対応して電圧ＶL、ＶM、ＶHのいずれかを選択し、当該選択した電圧を容量素子Ｃ0の一端に印加する。
他の電圧選択回路５１１～５１４についても、入力信号のビットＤ1／Ｄ6、Ｄ2／Ｄ7、Ｄ3／Ｄ8、Ｄ4／Ｄ9と、制御信号Ｅnb1～Ｅnb4とがこの順で異なる以外、電圧選択回路５１０と同様な構成である。

容量素子Ｃ0～Ｃ4の他端は、容量素子Ｃserの一端に共通接続され、容量素子Ｃserの他端はｊ列目のデータ線１４に接続される。なお、先の例でも説明したように、容量素子Ｃ0～Ｃ4の他端と容量素子Ｃserの一端とが中継線１４ｂによって電気的に接続される。

スイッチＲswは、電圧Ｖrstが印加された給電線と中継線１４ｂとの間で、制御信号／Ｒstにしたがってオン状態またはオフ状態になる。詳細には、スイッチＲswは、制御信号／ＲstがＬレベルであればオン状態になり、制御信号／ＲstがＨレベルであればオフ状態になる。
スイッチＲswは、制御信号／Ｒstの否定信号を出力するＮＯＴ回路Ｌg1と、トランスミッションゲートＴg1とで構成されるのが好ましい。当該トランスミッションゲートＴg1は、ＮＯＴ回路Ｌg1から出力される否定信号がゲートノードに供給されるｎ型のトランジスターと、制御信号／Ｒstがゲートノードに供給されるｐ型のトランジスターと、を組み合わせたアナログスイッチである。
スイッチＣstswは、容量素子Ｃserの両端、すなわち中継線１４ｂおよびデータ線１４の間で、制御信号／Ｃstにしたがってオン状態またはオフ状態になる。詳細には、スイッチＣstswは、制御信号／ＣstがＬレベルであればオン状態になり、制御信号／ＣstがＨレベルであればオフ状態になる。スイッチＣstswは、制御信号／Ｃstの否定信号を出力するＮＯＴ回路Ｌg2と、トランスミッションゲートＴg2と、で構成されるのが好ましい。
また、電気光学装置１０において、ＤＡ変換回路５００の出力端Ｏutはデータ線１４である。

電圧選択回路５１０～５１４について、容量素子Ｃ0に対応する電圧選択回路５１０を例にとって説明する。
電圧選択回路５１０は、ＡＮＤ回路ＤsとレベルシフタＬsとセレクタＳelとを含む。
このうち、ＡＮＤ回路Ｄsは、ｊ列目の第２ラッチ回路Ｌ２から出力される映像データのうち、ビットＤ0／Ｄ5と、制御信号Ｅnb0との論理積信号を出力する。ＡＮＤ回路Ｄsは、実際には、ビットＤ0／Ｄ5と制御信号Ｅnb0との否定論理積信号を出力するＮＡＮＤ回路Ｌg3と、否定論理積信号の否定信号を出力するＮＯＴ回路Ｌg4と、により構成される。

レベルシフタＬsは、ＡＮＤ回路Ｄsにより出力される論理積信号を、高論理振幅に変換し、信号Ｓel_inとして出力端Ｏutから出力する。

セレクタＳelは、レベルシフタＬsから出力される信号Ｓel_inおよび制御回路３０から出力される制御信号／Ｕpbに基づいて、電圧ＶL、ＶM、ＶHのいずれかを選択し、当該選択した電圧を容量素子Ｃ0の一端に印加する。セレクタＳelにおける電圧ＶL、ＶM、ＶHの選択について説明すると、次の通りである。
詳細には、第１に、セレクタＳelは、初期化期間では、電圧ＶLを選択する。
第２に、セレクタＳelは、第１書込期間においてビットＤ5が“０”であれば電圧ＶLを選択し、ビットＤ5が“１”であれば電圧ＶMを選択する。
第３に、セレクタＳelは、第２書込期間においてビットＤ0が“０”である場合に、先の第１書込期間におけるビットＤ5が“０”であったならば、電圧ＶLを維持し、第２書込期間においてビットＤ0が“０”である場合に、先の第１書込期間におけるビットＤ5が“１”であったならば、電圧ＶMを維持する。また、セレクタＳelは、第２書込期間においてビットＤ0が“１”である場合に、先の第１書込期間におけるビットＤ5が“０”であったならば、電圧ＶLから電圧ＶMに切り替え、第２書込期間においてビットＤ0が“１”である場合に、先の第１書込期間におけるビットＤ5が“１”であったならば、電圧ＶMから電圧ＶHに切り替える。
なお、ここでは電圧選択回路５１０におけるセレクタＳelについて説明したが、他の電圧選択回路５１１～５１４におけるセレクタＳelについても、電圧選択回路５１０におけるセレクタＳelと同様な構成である。

図８は、ｊ列目のＤＡ変換回路５００における等価回路を示す図である。電圧選択回路５１０は、ビットＤ0／Ｄ5と制御信号Ｅnb0との論理積信号の論理レベルにしたがって電圧ＶL、ＶMまたはＶHのいずれかを選択する単極三投スイッチとして表記される。
なお、電圧選択回路５１０には、実際にはビットＤ0／Ｄ5と制御信号Ｅnb0とが供給されるが、電圧ＶL、ＶM、ＶHのいずれかの選択に際しては、初期化期間（および補償期間）を除けば、ビットＤ0／Ｄ5を考慮すればよいので、図においては、単にＤ0／Ｄ5に簡略化されて表記される。

また、図７および図８においては、ｊ列目のＤＡ変換回路５００について説明したが、他の列に対応するＤＡ変換回路５００についても同様な構成である。図７および図８は、あくまでも電気的な構成を示すのみであり、実際の要素における位置や配列を示してはいない。

次に、電圧選択回路５１０におけるセレクタＳelの具体例について説明する。
図９は、セレクタＳelの一例を示す回路図である。セレクタＳelには、レベルシフタＬsから出力される信号Ｓel_inと、制御回路３０から出力される制御信号／Ｕpbとが入力される。

セレクタＳelは、ｐ型のトランジスターＰtr1～Ｐtr6、ｎ型のトランジスターＮtr1～Ｎtr5、論理回路Ｌg11～Ｌg17、および、メモリ回路Ｍemを含む。
なお、トランジスターＰtr1～Ｐtr6、Ｎtr1～Ｎtr5は、いずれも、ソースノードおよびドレインノードの間において、ゲートノードに供給された制御信号にしたがってオン状態またはオフ状態になるスイッチとして機能する。
また、論理回路Ｌg11、Ｌg12およびＬg16は、入力端に供給された信号の論理レベルを反転して出力端から出力するＮＯＴ回路である。論理回路Ｌg13は、２つの入力端に供給された信号の否定論理積信号を出力端から出力するＮＡＮＤ回路である。論理回路Ｌg14およびＬg15は、２つの入力端に供給された信号の論理和信号を出力端から出力するＯＲ回路である。論理回路Ｌg17は、２つの入力端に供給された信号の否定論理和信号を出力端から出力するＮＯＲ回路である。

制御信号／Ｕpbは、論理回路Ｌg11の入力端およびメモリ回路Ｍemの制御端のほか、次のトランジスターのゲートノードに供給される。詳細には、制御信号／Ｕpbは、トランジスターＰtr1、Ｐtr2、Ｐtr5、Ｎtr1、Ｎtr3およびＮtr4の各ゲートノードに供給される。

信号Ｓel_inは、トランジスターＰtr1の一端およびトランジスターＮtr1の一端に供給される。トランジスターＰtr1の他端は、メモリ回路Ｍemの入力端に接続される。
セレクタＳelは、第２書込期間においてビットＤ0に応じた電圧を選択するに際し、先の第１書込期間におけるビットＤ5を反映させる必要がある。メモリ回路Ｍemは、第１書込期間におけるビットＤ5を記憶するための回路である。
メモリ回路Ｍemは、制御端に供給される制御信号／ＵpbがＬレベルの場合に、入力端に供給された信号を取り込んで、当該取り込んだ信号における論理レベルの反転信号を出力端から、信号Ｍem_outとして出力する。
制御信号／Ｕpbは、初期化期間および第１書込期間にＬレベルになる。このため、制御信号／Ｕpbが初期化期間にＬレベルになることによってメモリ回路Ｍemの記憶内容がリセットされる。また、第１書込期間にＬレベルになることによって、メモリ回路ＭemがビットＤ5を取り込む構成となっている。
なお、制御信号／ＵpbがＨレベルになっても、メモリ回路Ｍemは、取り込んだ信号を保持して、当該取り込んだ信号における論理レベルの反転信号を引き続き出力端から信号Ｍem_outとして出力する。

メモリ回路Ｍemの出力端は、論理回路Ｌg12の入力端および論理回路Ｌg14における一方の入力端に接続される。論理回路Ｌg12の出力端は、論理回路Ｌg13における一方の入力端、論理回路Ｌg15における一方の入力端、および、論理回路Ｌg17における一方の入力端に接続される。

論理回路Ｌg11の出力端は、トランジスターＮtr2のゲートノードに接続される。また、トランジスターＮtr1の他端は、トランジスターＮtr2の一端、論理回路Ｌg13における他方の入力端、論理回路Ｌg14における他方の入力端、論理回路Ｌg16の入力端、および、論理回路Ｌg17における他方の入力端に接続される。なお、トランジスターＮtr2の他端は、セレクタＳelの電源電圧のうち、低位の電圧ＶssHの給電線に接続される。

論理回路Ｌg13の出力端は、トランジスターＮtr3の一端に接続される。トランジスターＰtr2の一端は、セレクタＳelの電源電圧のうち、高位の電圧ＶddHの給電線に接続され、当該トランジスターＰtr2の他端は、トランジスターＮtr3の他端、および、トランジスターＰtr3のゲートノードに接続される。トランジスターＰtr3の一端は、電圧ＶHの給電線に接続される。なお便宜的に、トランジスターＰtr3のゲートノードをノードＮ_aとする。

論理回路Ｌg14の出力端は、トランジスターＰtr4のゲートノードに接続される。トランジスターＰtr4の一端は、電圧ＶMの給電線に接続される。なお便宜的に、トランジスターＰtr4のゲートノードをノードＮ_bとする。

論理回路Ｌg16の出力端は、論理回路Ｌg15における他方の入力端に接続される。論理回路Ｌg15の出力端は、トランジスターＮtr4の一端に接続される。また、トランジスターＰtr5の一端は、電圧ＶHの給電線に接続される。トランジスターＰtr5の他端およびトランジスターＮtr4の他端は、トランジスターＰtr6のゲートノードに接続される。トランジスターＰtr6の一端は、電圧ＶMの給電線に接続される。なお便宜的に、トランジスターＰtr6のゲートノードをノードＮ_cとする。

論理回路Ｌg17の出力端は、トランジスターＮtr5のゲートノードに接続される。トランジスターＮtr5の一端は、電圧ＶLの給電線に接続される。なお便宜的に、トランジスターＮtr5のゲートノードをノードＮ_dとする。

トランジスターＰtr3の他端、トランジスターＰtr4の他端、トランジスターＰtr6の他端、および、トランジスターＮtr5の他端は、容量素子Ｃ0の一端に共通接続される。なお便宜的に、容量素子Ｃ0の一端に出力される信号、すなわち、セレクタＳelの出力信号をＳel_outとする。

図１０は、このような構成におけるセレクタＳelの動作をまとめた図表である。
図において、初期化期間では、信号Ｓel_inがＬレベルになり、制御信号／ＵpbがＬレベルになる。
なお、初期化期間では、後述するように制御信号Ｅnb0がＬレベルであるので、第２ラッチ回路Ｌ２から出力されるビットＤ0／Ｄ5にかかわらず、ＡＮＤ回路Ｄsの出力信号、すなわち信号Ｓel_inはＬレベルになる。
初期化期間において、ノードＮ_a、Ｎ_b、Ｎ_c、Ｎ_dが、順にＨ、Ｈ、Ｈ、Ｈレベルになるので、トランジスターＰtr3、Ｐtr4およびＰtr6がオフ状態になり、トランジスターＮtr5がオン状態になる。したがって、初期化期間では、図表の通り、信号Ｓel_outが電圧ＶLになる。

詳述すると、図９において、第１に、制御信号／ＵpbがＬレベルであれば、トランジスターＰtr2がオン状態になるので、ノードＮ_aがＨレベルになる。
第２に、制御信号／ＵpbがＬレベルであれば、トランジスターＰtr1がオン状態になるので、信号Ｓel_inがＬレベルになる。このため、当該Ｌレベルがメモリ回路Ｍemに取り込まれて、メモリ回路Ｍemから出力される信号Ｍem_outはＨレベルになって、論理回路Ｌg14における一方の入力端に供給される。このため、論理回路Ｌg14における他方の入力端にかかわらず、当該論理回路Ｌg14の論理和信号によりノードＮ_bがＨレベルになる。
第３に、制御信号／ＵpbがＬレベルであれば、トランジスターＰtr5がオン状態になるので、ノードＮ_cは、電圧ＶHになる。なお、この電圧ＶHは、容量素子Ｃ0に一端に印加する３種類の電圧の１つであるが、論理レベルのＨレベルとしても兼用される。
第４に、論理回路Ｌg12の出力端がＬレベルになるので、論理回路Ｌg17における一方の入力端がＬレベルになる。また、トランジスターＮtr2がオン状態になることにより、当該トランジスターＮtr2の一端および論理回路Ｌg17における他方の入力端がＬレベルになる。したがって、論理回路Ｌg17による否定論理和信号、すなわちノードＮ_dがＨレベルになる。

なお、後述する補償期間では、信号／ＵpbがＨレベルになるが、制御信号Ｅnb0がＬレベルであるので、信号Ｓel_inはＬレベルである。このため、補償期間では、トランジスターＰtr1がオフ状態になり、トランジスターＮtr1がオン状態になる点において、初期化期間と異なる。ただし、メモリ回路Ｍemでは、初期化期間において取り込んだＬレベルが保持されるので、信号Ｍem_outがＨレベルであり、論理回路Ｌg12の出力信号がＬレベルである。このため、論理回路Ｌg13における両入力端がＬレベルに維持されるので、当該論理回路Ｌg13の出力端がＨレベルになり、当該Ｈレベルが、オン状態のトランジスターＮtr1を介してノードＮ_aに到達する。したがって、補償期間では、結果的に、ノードＮ_a、Ｎ_b、Ｎ_c、Ｎ_dが、順にＨ、Ｈ、Ｈ、Ｈレベルになり、初期化期間と変わらないことになる。

図１０の図表において、第１書込期間でビットＤ5が“０”であれば、信号Ｓel_inがＬレベルになる。第１書込期間では、制御信号／ＵpbがＬレベルであり、初期化期間と変わりはない。したがって、第１書込期間においてビットＤ5が“０”であれば、図表の通り、信号Ｓel_outが電圧ＶLになる。

第１書込期間でビットＤ5が“１”であれば、制御信号Ｅnb0との論理積によって信号Ｓel_inがＨレベルになる。第１書込期間では、制御信号／ＵpbがＬレベルになる。このため、ノードＮ_a、Ｎ_b、Ｎ_c、Ｎ_dが、順にＨ、Ｌ、Ｈ、Ｌレベルになるので、トランジスターＰtr3、Ｐtr6およびＮtr5がオフ状態になり、トランジスターＰtr4がオン状態になる。したがって、第１書込期間においてビットＤ5が“１”であれば、図表の通り、信号Ｓel_outが電圧ＶMになる。

詳述すると、図９において、第１に、制御信号／ＵpbがＬレベルであれば、トランジスターＰtr2がオン状態になるので、ノードＮ_aがＨレベルになる。
第２に、制御信号／ＵpbがＬレベルであれば、トランジスターＰtr1がオン状態になるので、信号Ｓel_inのＨレベルがメモリ回路Ｍemに取り込まれる。このため、信号Ｍem_outがＬレベルになって、論理回路Ｌg14における一方の入力端に供給される。また、制御信号／ＵpbがＬレベルであれば、論理回路Ｌg11の出力信号がＨレベルになるので、トランジスターＮtr2がオン状態になり、論理回路Ｌg14における他方の入力端がＬレベルになる。したがって、論理回路Ｌg14の論理和信号、すなわちノードＮ_bがＬレベルになる。
第３に、制御信号／ＵpbがＬレベルであれば、トランジスターＰtr5がオン状態になるので、ノードＮ_cは、Ｈレベルになる。
第４に、信号Ｍem_outがＬレベルになることにより、論理回路Ｌg12の出力端がＨレベルになり、論理回路Ｌg17における一方の入力端がＨレベルになる。したがって、論理回路Ｌg17における他方の入力端にかかわらず、当該論理回路Ｌg17による否定論理信号、すなわちノードＮ_dがＬレベルになる。

第２書込期間でビットＤ0が“０”であれば、信号Ｓel_inがＬレベルになる。また、第２書込期間では、制御信号／ＵpbがＨレベルに切り替わる。
図１０の図表において、第２書込期間でビットＤ0が“０”である場合に、第１書込期間でビットＤ5が“０”であったならば、ノードＮ_a、Ｎ_b、Ｎ_c、Ｎ_dが、順にＨ、Ｈ、Ｈ、Ｈレベルになるので、図表の通り、信号Ｓel_outが電圧ＶLに維持される。

詳述すると、図９において、第１に、制御信号／ＵpbがＨレベルであれば、メモリ回路Ｍemでは、第１書込期間で入力端に取り込んだＬレベルが保持されるので、信号Ｍem_outがＨレベルになる。このため、論理回路Ｌg12の出力端がＬレベルになって、論理回路Ｌg13における一方の入力端に供給される。また、制御信号／ＵpbがＨレベルであれば、トランジスターＮtr1がオン状態になり、信号Ｓel_inのＬレベルが論理回路Ｌg13における他方の入力端に供給される。このため、論理回路Ｌg13による否定論理積信号がＨレベルになる。制御信号／ＵpbがＨレベルであれば、トランジスターＮtr3がオン状態になるので、ノードＮ_aは、論理回路Ｌg13による否定論理積信号のＨレベルになる。
第２に、信号Ｍem_outのＨレベルは、論理回路Ｌg14における一方の入力端に供給される。このため、論理回路Ｌg14における他方の入力端にかかわらず、当該論理回路Ｌg14による論理和信号、すなわちノードＮ_bは、Ｈレベルになる。
第３に、信号Ｓel_inのＬレベルが論理回路Ｌg16における入力端に供給される。このため、論理回路Ｌg16の出力端がＨレベルになって、論理回路Ｌg15における他方の入力端に供給される。このため、論理回路Ｌg15における他方の入力端にかかわらず、当該論理回路Ｌg15による論理和信号はＨレベルになる。制御信号／ＵpbがＨレベルであれば、トランジスターＮtr4がオン状態になるので、ノードＮ_cは、論理回路Ｌg15による論理和信号のＨレベルになる。
第４に、論理回路Ｌg12の出力端におけるＬレベルが論理回路Ｌg17における一方の入力端に供給される。また、信号Ｓel_inのＬレベルが論理回路Ｌg17における他方の入力端に供給される。このため、論理回路Ｌg17による否定論理和信号が出力されるノードＮ_dはＨレベルになる。

図１０の図表において、第２書込期間でビットＤ0が“０”である場合に、第１書込期間でビットＤ5が“１”であったならば、ノードＮ_a、Ｎ_b、Ｎ_c、Ｎ_dが、順にＨ、Ｌ、Ｈ、Ｌレベルになるので、図表の通り、信号Ｓel_outが電圧ＶMに維持される。

詳述すると、図９において、第１に、制御信号／ＵpbがＨレベルであれば、トランジスターＮtr1がオン状態になり、信号Ｓel_inのＬレベルが論理回路Ｌg13における他方の入力端に供給される。このため、論理回路Ｌg13における一方の入力端にかかわらず、当該論理回路Ｌg13による否定論理積信号がＨレベルになる。制御信号／ＵpbがＨレベルであれば、トランジスターＮtr3がオン状態になるので、ノードＮ_aは、論理回路Ｌg13による否定論理積信号のＨレベルになる。
第２に、制御信号／ＵpbがＨレベルであれば、メモリ回路Ｍemでは、第１書込期間で入力端に取り込んだＨレベルが保持されるので、信号Ｍem_outがＬレベルである。信号Ｍem_outがＬレベルは、論理回路Ｌg14における一方の入力端に供給される。また、信号Ｓel_inのＬレベルが論理回路Ｌg14における他方の入力端に供給される。このため、論理回路Ｌg14による論理和信号、すなわちノードＮ_bはＬレベルになる。
第３に、信号Ｍem_outのＬレベルは、論理回路Ｌg12によってＨレベルに反転されて、論理回路Ｌg15における一方の入力端に供給される。このため、論理回路Ｌg15の他方の出力端にかかわらず、当該論理回路Ｌg15による論理和信号はＨレベルになる。制御信号／ＵpbがＨレベルであれば、トランジスターＮtr4がオン状態になるので、ノードＮ_cは、論理回路Ｌg15から出力されたＨレベルになる。
第４に、論理回路Ｌg12から出力されるＨレベルが論理回路Ｌg17における一方の入力端に供給される。このため、論理回路Ｌg17の他方の出力端にかかわらず、当該論理回路Ｌg17による否定論理和信号、すなわちノードＮ_dはＬレベルになる。

第２書込期間でビットＤ0が“１”であれば、信号Ｓel_inがＨレベルになる。また、第２書込期間では、上述したように制御信号／ＵpbがＨレベルである。
図１０の図表において、第２書込期間でビットＤ0が“１”である場合に、第１書込期間でビットＤ5が“０”であったならば、ノードＮ_a、Ｎ_b、Ｎ_c、Ｎ_dが、順にＨ、Ｈ、Ｌ、Ｌレベルになるので、図表の通り、信号Ｓel_outが電圧ＶLから電圧ＶMに変化する。

詳述すると、図９において、第１に、メモリ回路Ｍemでは、第１書込期間で入力端に取り込んだＬレベルが保持されるので、出力端がＨレベルになる。このため、論理回路Ｌg12の出力端がＬレベルになって、論理回路Ｌg13における一方の入力端に供給される。このため、論理回路Ｌg13における他方の入力端にかかわらず、当該論理回路Ｌg13の出力端はＨレベルになる。制御信号／ＵpbがＨレベルであれば、トランジスターＮtr3がオン状態であるので、ノードＮ_aは、論理回路Ｌg13の出力端におけるＨレベルになる。
第２に、メモリ回路Ｍemにおける出力端のＨレベルは、論理回路Ｌg14における一方の入力端に供給される。また、信号Ｓel_inのＨレベルは、論理回路Ｌg14における他方の入力端に供給される。このため、ノードＮ_bは、論理回路Ｌg14の出力端におけるＨレベルになる。
第３に、論理回路Ｌg12の出力端におけるＬレベルが、論理回路Ｌg15における一方の入力端に供給される。また、信号Ｓel_inのＨレベルは、論理回路Ｌg16の入力端に供給されるので、論理回路Ｌg15における他方の入力端には、論理回路Ｌg16による反転信号であるＬレベルが供給される。このため、論理回路Ｌg16の出力端はＬレベルになる。制御信号／ＵpbのＨレベルにより、トランジスターＮtr4がオン状態になるので、ノードＮ_cは、論理回路Ｌg15の出力端におけるＬレベルになる。
第４に、信号Ｓel_inのＨレベルが論理回路Ｌg17における他方の入力端に供給される。このため、論理回路Ｌg17における一方の入力端にかかわらず、当該論理回路Ｌg17による否定論理和信号が出力されるノードＮ_dはＬレベルになる。

図１０の図表において、第２書込期間でビットＤ0が“１”である場合に、第１書込期間でビットＤ5が“１”であったならば、ノードＮ_a、Ｎ_b、Ｎ_c、Ｎ_dが、順にＬ、Ｈ、Ｈ、Ｌレベルになるので、図表の通り、信号Ｓel_outが電圧ＶMから電圧ＶHに変化する。

詳述すると、図９において、第１に、メモリ回路Ｍemでは、第１書込期間で入力端に取り込んだＨレベルが保持されるので、出力端がＬレベルになる。このため、論理回路Ｌg12の出力端がＨレベルになって、論理回路Ｌg13における一方の入力端に供給される。また、制御信号／ＵpbがＨレベルであれば、トランジスターＮtr1がオン状態になり、信号Ｓel_inのＨレベルが論理回路Ｌg13における他方の入力端に供給される。このため、論理回路Ｌg13による否定論理積信号はＬレベルになる。制御信号／ＵpbがＨレベルであれば、トランジスターＮtr3がオン状態になるので、ノードＮ_aは、論理回路Ｌg13の出力端におけるＬレベルになる。
第２に、信号Ｓel_inのＨレベルが論理回路Ｌg14における他方の入力端に供給されるので、当該論理回路Ｌg14の出力端は、論理回路Ｌg14における一方の入力端にかかわらず、当該論理回路Ｌg14による論理和信号、すなわちノードＮ_bは、Ｈレベルになる。
第３に、論理回路Ｌg12における出力端のＨレベルが、論理回路Ｌg15における一方の入力端に供給されるので、論理回路Ｌg15における他方の入力端にかかわらず、当該論理回路Ｌg15による論理和信号はＨレベルになる。制御信号／ＵpbがＨレベルであれば、トランジスターＮtr4がオン状態になるので、ノードＮ_cはＨレベルになる。
第４に、論理回路Ｌg12における出力端のＨレベルが、論理回路Ｌg17における一方の入力端に供給され、制御信号／ＵpbのＨレベルが、論理回路Ｌg17における他方の入力端に供給される。このため、論理回路Ｌg17による否定論理和信号、すなわちノードＮ_dは、Ｌレベルになる。

ここでは、ビットＤ0／Ｄ5に対応するセレクタＳelについて説明したが、ビットＤ1／Ｄ6、Ｄ2／Ｄ7、Ｄ3／Ｄ8およびＤ4／Ｄ9に対応するセレクタＳelについても同様な構成である。

図１１および図１２は、電気光学装置１０の動作を説明するためのタイミングチャートである。
電気光学装置１０では、ｍ行の走査線１２がフレーム（Ｖ）の期間に１、２、３、…、ｍ行目という順番で１行ずつ走査される。詳細には、図に示されるように、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)が、走査線駆動回路１２０によって水平走査期間（Ｈ）毎に、順次排他的にＬレベルになる。
なお、本実施形態では、走査信号／Ｇwr(1)～／Ｇwr(m)のうち、隣り合う走査信号においてＬレベルになる期間が時間的に隔絶される。具体的には、走査信号／Ｇwr(i-1)がＬレベルからＨレベルに変化した後、次の走査信号／Ｇwr(i)が期間を置いてＬレベルになる。この期間は水平帰線期間に相当する。

本説明において１フレーム（Ｖ）の期間とは、映像データＶidで指定される画像の１コマを表示するのに要する期間をいう。１フレーム（Ｖ）の期間の長さは、垂直同期期間と同じであれば、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。また、水平走査期間（Ｈ）とは、走査信号／Ｇwr(1)～／Ｇwr(m)が順にＬレベルとなるの時間の間隔であるが、図では便宜的に、水平走査期間（Ｈ）の開始タイミングを水平帰線期間のほぼ中心としている。

本実施形態において、１つの水平走査期間（Ｈ）は、主に初期化期間（ａ）、補償期間（ｂ）、書込期間（ｃ）の３つの期間に分けられる。このうち、書込期間（ｃ）は、上述した第１書込期間（ｃ－１）および第２書込期間（ｃ－２）に分けられる。また、画素回路１１０の動作としては、上記期間とは別に、さらに発光期間（ｄ）が加わる。

各水平走査期間（Ｈ）のうち、初期化期間（ａ）では、制御信号／ＧiniがＬレベルであり、制御信号／ＲstがＬレベルであり、制御信号／ＣstがＨレベルであり、制御信号／ＵpbがＬレベルであり、制御信号ＥnbがＬレベルである。
なお、制御信号Ｅnbは、制御信号Ｅnb0～Ｅnb4を総称した信号である。制御信号Ｅnb0～Ｅnb4は、後述するように第１書込期間（ｃ－１）および第２書込期間（ｃ－２）において位相が順次シフトするが、それらの期間以外は同波形であるので、このように制御信号Ｅnbで総称される。

補償期間（ｂ）では、制御信号／ＧiniがＨレベルであり、制御信号／ＲstがＨレベルであり、制御信号／ＣstがＬレベルであり、制御信号／ＵpbがＨレベルであり、制御信号ＥnbがＬレベルである。
書込期間（ｃ）では、制御信号／ＧiniがＨレベルであり、制御信号／ＲstがＬレベルである。書込期間（ｃ）のうち、第１書込期間（ｃ－１）では、制御信号／ＣstがＬレベルであり、制御信号／ＵpbがＬレベルである。
書込期間（ｃ）のうち、第２書込期間（ｃ－２）では、制御信号／ＣstがＨレベルであり、制御信号／ＵpbがＨレベルである。
また、第１書込期間（ｃ－１）において、制御信号Ｅnb0がＨレベルとなった後に、制御信号Ｅnb1～Ｅnb4が時間ΔＴずつ順次遅延してＨレベルになる。また、制御信号Ｅnb0がＨレベルからＬレベルに変化すると、制御信号Ｅnb1～Ｅnb4が時間ΔＴずつ順次遅延してＬレベルになる。第２書込期間（ｃ－２）においても、第１書込期間（ｃ－１）と同様に、制御信号Ｅnb0におけるＨレベルのパルスに対して、制御信号Ｅnb1～Ｅnb4におけるＨレベルのパルスが時間ΔＴずつ順次遅延する。

水平走査期間（Ｈ）における動作についてｉ行目を例にとって説明する。また、画素回路１１０については、ｉ行ｊ列の画素回路１１０を例にとって説明する。
ｉ行目の水平走査期間（Ｈ）において、走査信号／Ｇwr(i)がＬレベルになる前に、ｉ行目の初期化期間（ａ）が開始する。初期化期間（ａ）は、（ｉ－１）行目の水平走査期間（Ｈ）において各部に残存する電圧または電荷をリセットするための期間である。

図１３は、ｉ行目の初期化期間（ａ）において、ｉ行ｊ列の画素回路１１０と、ｊ列目のデータ線１４に対応するＤＡ変換回路５００との動作を説明するための図である。
初期化期間（ａ）では、制御信号／ＧiniがＬレベルになることによってトランジスター６６がオン状態になるので、データ線１４および容量素子Ｃserの他端が電圧Ｖiniに初期化される。
初期化期間（ａ）では、制御信号／ＲstがＬレベルになることによってスイッチＲswがオン状態になるので、容量素子Ｃ0～Ｃ4の他端および容量素子Ｃserの一端には電圧Ｖrstが中継線１４ｂを介して印加される。
また、初期化期間（ａ）において、ＤＡ変換回路５００のセレクタＳelでは、上述したように電圧ＶLが選択される。このため、容量素子Ｃ0～Ｃ4の一端には、電圧ＶLが印加される。

このように、初期化期間（ａ）では、容量素子Ｃ0～Ｃ4の一端には電圧ＶLが印加され、容量素子Ｃserの一端および容量素子Ｃ0～Ｃ4の他端には電圧Ｖrstが印加され、容量素子Ｃserの他端には、電圧Ｖiniが印加される。
したがって、初期化期間（ａ）では、データ線１４の初期化とともに、容量素子Ｃ0～Ｃ4およびＣserに蓄積された電荷が初期化される。
なお、この例では、図１に示される例とは異なり、スイッチＣstswがオフ状態であるが、代わりにトランジスター６６がオン状態になり、容量素子Ｃserに蓄積された電荷が初期化される。

また、ｉ行目の初期化期間（ａ）では、制御信号／Ｇel(i)がＨレベルとなり、制御信号／Ｇorst(i)がＬレベルになる。このため、ｉ行目の画素回路１１０ではトランジスター１２４がオフ状態になり、トランジスター１２５がオン状態になるので、ＯＬＥＤ１３０のアノードである画素電極１３１に電圧Ｖorstが印加される。このため、当該ＯＬＥＤ１３０は消灯するとともに、画素電極１３１が電圧Ｖorstにリセットされる。
なお、画素電極１３１をリセットするのは、ＯＬＥＤ１３０には容量が寄生するので、直前の発光期間に印加された電圧の影響を排除するためである。

初期化期間（ａ）の終了後、補償期間（ｂ）になる。補償期間（ｂ）は、ｉ行目に位置するｎ列の画素回路１１０において、各トランジスター１２１のゲートノードｇを、当該トランジスター１２１の閾値に相当する電圧に収束させるための期間である。

図１４は、ｉ行目の補償期間（ｂ）において、ｉ行ｊ列の画素回路１１０と、ｊ列目のデータ線１４に対応するＤＡ変換回路５００との動作を説明するための図である。
補償期間（ｂ）では、制御信号／ＧiniがＨレベルになることによってトランジスター６６がオフ状態になり、制御信号／ＣstがＬレベルになることによってスイッチＲswがオン状態になる。また、補償期間（ｂ）においてセレクタＳelでは、上述したように電圧ＶLが選択される。このため、容量素子Ｃ0～Ｃ4の一端は、電圧ＶLに維持される。

一方、ｉ行目の補償期間（ｂ）では、走査信号／Ｇwr(i)がＬレベルになり、当該Ｌレベルの状態で制御信号／Ｇcmp(i)がＬレベルになる。このため、ｉ行目の画素回路１１０では、トランジスター１２２がオン状態でトランジスター１２３がオン状態になる。したがって、トランジスター１２１は、ダイオード接続状態になるので、当該トランジスター１２１におけるゲートノードおよびソースノード間は、当該トランジスター１２１の閾値電圧に収束する。
ｉ行目の補償期間（ｂ）では、画素回路１１０におけるトランジスター１２２および１２３がオン状態であり、スイッチＣstswがオン状態であるので、容量素子Ｃ0～Ｃ4の他端についても、データ線１４を介してトランジスター１２１の閾値電圧に相当する電圧に収束する。スイッチＣstswがオン状態であるので、容量素子Ｃserの両端が短絡状態になり、当該容量素子Ｃserに蓄積された電荷がゼロにリセットされる。

なお、容量素子Ｃ0～Ｃ4の他端は、最終的には、補償期間（ｂ）で閾値電圧に相当する電圧になるので、初期化期間（ａ）においてスイッチＲswのオン状態による電圧Ｖrstの印加が一見すると、無駄な動作であるかのようにみえる。
しかしながら、容量素子Ｃ0～Ｃ4の他端を初期化期間（ａ）で電圧Ｖrstに印加しないと、直前の書込状態よる電圧が残存し、補償期間（ｂ）において容量素子Ｃ0～Ｃ4の他端における電圧が不揃いの状態で、閾値電圧に相当する電圧への収束が開始する。このため、補償期間（ｂ）において、列によっては、閾値電圧に相当する電圧に十分に収束しない、または、水平走査期間毎に収束する電圧が異なる状況が発生し得る。
そこで、電気光学装置１０では、初期化期間（ａ）においてスイッチＲswのオン状態によって容量素子Ｃ0～Ｃ4の他端に電圧Ｖrstを印加し、容量素子Ｃ0～Ｃ4の他端における電圧を列毎に揃えた状態としている。この状態で補償期間（ｂ）が開始するので、上記状況の発生が回避される。

補償期間（ｂ）において、容量素子Ｃ0～Ｃ4の一端では、電圧ＶLの印加が維持され、容量素子Ｃ0～Ｃ4の他端が、データ線１４の電圧、詳細にはトランジスター１２１の閾値電圧に相当する電圧に収束する。
したがって、補償期間（ｂ）では、容量素子Ｃ0～Ｃ4には、両端間における差電圧と容量サイズとの積に応じた電荷が蓄積される。なお、容量素子Ｃ0～Ｃ4の容量サイズ比は、上述したように順に１：２：４：８：１６である。
また、ｉ行目の補償期間（ｂ）において、ｉ行目の画素回路１１０ではトランジスター１２４のオフ状態およびトランジスター１２５のオン状態が初期化期間（ａ）から継続する。

補償期間（ｂ）の終了後、書込期間（ｃ）になる。書込期間（ｃ）は、ｉ行目に位置するｎ列の画素回路１１０において、各トランジスター１２１のゲートノードｇに、輝度に応じた電圧を印加するための期間である。
書込期間（ｃ）のうち、第１書込期間（ｃ－１）は、トランジスター１２１のゲートノードｇにおける電圧を、閾値電圧に相当する電圧から、映像データＶdataのうち、上位のビットＤ5～Ｄ9に応じた電圧分だけ変化させるための期間である。書込期間（ｃ）のうち、第２書込期間（ｃ－１）は、トランジスター１２１のゲートノードｇにおける電圧を、第１書込期間（ｃ－１）におけるビットＤ5～Ｄ9に応じた電圧から、下位のビットＤ0～Ｄ4に応じた電圧分だけ変化させるための期間である。
書込期間（ｃ）の動作のうち、第１書込期間（ｃ－１）の動作について説明する。

図１５は、ｉ行目の第１書込期間（ｃ－１）において、ｉ行ｊ列の画素回路１１０と、ｊ列目のデータ線１４に対応するＤＡ変換回路５００との動作を説明するための図である。
第１書込期間（ｃ－１）では、制御信号／ＣstがＬレベルであるので、スイッチＣstswのオン状態が継続する。また、第１書込期間（ｃ－１）では、ｊ列目の第２ラッチ回路Ｌ２が映像データＶdataのうち、上位のビットＤ5～Ｄ9を出力する一方で制御信号Ｅnb0～Ｅnb4が順次Ｈレベルになる。

ｊ列目の第２ラッチ回路Ｌ２から出力される映像データのうち、ビットＤ5が電圧選択回路５１０のレベルシフタＬsに入力される期間は、ＡＮＤ回路Ｄsによって制御信号Ｅnb0がＨレベルである期間に制限される。同様に、ビットＤ6～Ｄ9が順に電圧選択回路５１１～５１４におけるレベルシフタＬsに入力される期間は、ＡＮＤ回路Ｄsによって順に制御信号Ｅnb1～Ｅnb4がＨレベルである期間に制限される。
電圧選択回路５１０～５１４のうち、レベルシフタＬsに入力されたビットが“０”である電圧選択回路は、電圧ＶLを維持し、ビットが“１”である電圧選択回路は、電圧ＶMを選択する。

第１書込期間（ｃ－１）において、容量素子Ｃ0～Ｃ4のうち、レベルシフタＬsに入力された“０”のビットに対応する容量素子の一端は、補償期間（ｂ）から電圧変化しないので、当該容量素子は、データ線１４の電圧上昇には寄与しない。
これに対し、容量素子Ｃ0～Ｃ4のうち、レベルシフタＬsに入力された“１”のビットに対応する容量素子の一端は、第１書込期間（ｃ－１）において電圧ＶLから電圧ＶMに電圧ΔＶだけ上昇する。このため、容量素子Ｃ0～Ｃ4のうち“１”のビットに対応する容量素子では放電が発生し、データ線１４を、補償期間（ｂ）における閾値電圧に相当する電圧から、当該容量サイズの比、すなわちビットＤ5～Ｄ9の重みに応じた分、上昇させる。
このようにして、第１書込期間（ｃ－１）において、ｊ列目のＤＡ変換回路５００は、ｊ列目のデータ線１４の電圧を、補償期間（ｂ）における閾値相当電圧から、映像データＶdataのうち、上位のビットＤ5～Ｄ9に応じた電圧分だけ、上昇させる。

第１書込期間（ｃ－１）において、ｉ行ｊ列の画素回路１１０では、トランジスター１２２がオン状態になり、トランジスター１２３がオフ状態になるので、トランジスター１２１のゲートノードｇには、ｊ列目のＤＡ変換回路５００から出力された電圧Ｖd(j)が、ｊ列目のデータ線１４を介して印加される。
図において、ゲートノードｇの電圧と、トランジスター１２１におけるソースノードの電圧Ｖelとの差の電圧がＶgsと表記され、容量素子１４０に保持される。

なお、ｉ行目の第１書込期間（ｃ－１）において、ｉ行目の画素回路１１０ではトランジスター１２４のオフ状態およびトランジスター１２５のオン状態が継続する。
また、図１５は、ビットＤ5～Ｄ9が順に“１”、“０”、“１”、“０”、“１”である場合に、容量素子Ｃ1、Ｃ3の一端が電圧ＶLに維持され、容量素子Ｃ0、Ｃ2、Ｃ4の一端が電圧ＶMに変化した例を示す。
次に、書込期間（ｃ）の動作のうち、第２書込期間（ｃ－２）の動作について説明する。

図１６は、ｉ行目の第２書込期間（ｃ－２）において、ｉ行ｊ列の画素回路１１０と、ｊ列目のデータ線１４に対応するＤＡ変換回路５００との動作を説明するための図である。
第２書込期間（ｃ－２）では、制御信号／ＣstがＨレベルになることによってスイッチＣstswがオフ状態になる。また、第２書込期間（ｃ－２）では、ｊ列目の第２ラッチ回路Ｌ２が映像データＶdataのうち、下位のビットＤ0～Ｄ4を出力し、制御信号Ｅnb0～Ｅnb4が順次Ｈレベルになる。

ｊ列目の第２ラッチ回路Ｌ２から出力される映像データのビットＤ0～Ｄ4が順に電圧選択回路５１０のレベルシフタＬsに入力される期間は、ＡＮＤ回路Ｄsによって制御信号Ｅnb0～Ｅnb4がＨレベルである期間に制限される。

第２書込期間（ｃ－２）において、電圧選択回路５１０～５１４のうち、レベルシフタＬsに入力された下位のビットが“０”である電圧選択回路は、第１書込期間（ｃ－１）において対応する上位ビットが“０”であったならば、電圧ＶLの選択を維持し、第１書込期間（ｃ－１）において対応する上位ビットが“１”であったならば、電圧ＶMを維持する。
なお、下位のビットに対応する上位のビットとは、下位のビットＤ0であれば上位のビットＤ5であり、同様に、下位のビットＤ1～Ｄ4であれば、順に上位のビットＤ6～Ｄ9である。このように、第２書込期間（ｃ－２）において、下位のビットが“０”に対応する容量素子の一端では、第１書込期間（ｃ－１）における電圧から変化しない。

第２書込期間（ｃ－２）において、電圧選択回路５１０～５１４のうち、レベルシフタＬsに入力された下位のビットが“１”である電圧選択回路は、第１書込期間（ｃ－１）において対応する上位ビットが“０”であれば、電圧ＶLから電圧ＶMに変化し、第１書込期間（ｃ－１）において対応する上位ビットが“１”であれば、電圧ＶMから電圧ＶHに変化する。
すなわち、第２書込期間（ｃ－２）において、下位のビットが“１”に対応する容量素子の一端では、第１書込期間（ｃ－１）における電圧から電圧ΔＶだけ上昇する。

第２書込期間（ｃ－２）において、容量素子Ｃ0～Ｃ4のうち、レベルシフタＬsに入力された“０”のビットに対応する容量素子の一端は、第１書込期間（ｃ－１）から電圧変化しないので、当該容量素子はデータ線１４の電圧上昇には寄与しない。
これに対し、容量素子Ｃ0～Ｃ4のうち、レベルシフタＬsに入力された“１”のビットに対応する容量素子の一端は、第１書込期間（ｃ－１）における電圧から電圧ΔＶだけ上昇する。このため、容量素子Ｃ0～Ｃ4のうち“１”のビットに対応する容量素子では放電が発生して、容量素子Ｃ0～Ｃ4の他端における電圧を上昇させる。
ただし、第２書込期間（ｃ－２）では、第１書込期間（ｃ－１）とは異なり、スイッチＣstswがオフで状態である点に留意する必要がある。

すなわち、第１書込期間（ｃ－１）では、スイッチＣstswのオン状態によって容量素子Ｃ0～Ｃ4の他端がデータ線１４に直結した状態であり、容量素子Ｃ0～Ｃ4の一端における電圧ΔＶの各変化が、容量サイズの比に応じて、データ線１４の電圧を変化させる。
これに対して、第２書込期間（ｃ－２）では、スイッチＣstswのオフ状態によって容量素子Ｃ0～Ｃ4の他端がデータ線１４とは容量素子Ｃserを介した状態であるので、容量素子Ｃ0～Ｃ4の一端における電圧ΔＶの各変化は、容量素子と容量素子Ｃ0～Ｃ4およびＣserで定まる圧縮比で圧縮されて、データ線１４の電圧を上昇させる。
なお、この構成における圧縮比は、１／３２（＝１／（１＋１＋＋２＋４＋８＋１６））である。

このようにして、第２書込期間（ｃ－１）において、ｊ列目のＤＡ変換回路５００は、ｊ列目のデータ線１４の電圧を、第１書込期間（ｃ－１）における上位のビットＤ5～Ｄ9に応じた電圧から、下位のビットＤ0～Ｄ4に応じた電圧分だけ、上昇させる。
したがって、第２書込期間（ｃ－１）の終期では、ｉ行ｊ列の画素回路１１０におけるトランジスター１２１のゲートノードｇには、閾値電圧に相当する電圧から、映像データＶdataのビットＤ0～Ｄ9に応じた電圧分だけ変化した電圧、すなわちｉ行ｊ列のＯＬＥＤの輝度を指定する電圧が印加される。

なお、ｉ行目の第１書込期間（ｃ－２）において、ｉ行目の画素回路１１０ではトランジスター１２４のオフ状態およびトランジスター１２５のオン状態が継続する。
また、図１６は、ビットＤ0～Ｄ4が順に“１”、“０”、“０”、“１”、“１”である場合の例である。詳細には、容量素子Ｃ0、Ｃ4の一端が電圧ＶMから電圧ＶHに変化し、容量素子Ｃ1の一端が電圧ＶLに維持され、容量素子Ｃ2の一端が電圧ＶMに維持され、容量素子Ｃ3の一端が電圧ＶLから電圧ＶMに変化した例を示す。

なお、図１２における（１）、（２）および（３）は、補償期間（ｃ）、第１書込期間（ｃ－１）および第２書込期間（ｃ－２）においてｍｊ列目のデータ線１４における電圧Ｖd(j)の変化を示す図である。いずれも、補償期間（ｂ）では、電圧Ｖiniから閾値相当電圧に収束する点、第１書込期間（ｃ－１）では、閾値電圧に相当する電圧から、上位のビットＤ5～Ｄ9に応じて電圧に段階的に上昇する点、および、第２書込期間（ｃ－２）では、第１書込期間（ｃ－１）における電圧から、下位のビットＤ0～Ｄ4に応じて電圧に、段階的に上昇する点が示されている。
このうち、（１）は、ビットＤ0～Ｄ9がすべて“１”である場合の電圧変化を示す。（２）は、上位のビットＤ5～Ｄ9が“１”であり、下位のビットＤ0～Ｄ4が“０”である場合の電圧変化を示す。（３）は、上位のビットＤ5～Ｄ9が“０”であり、下位のビットＤ0～Ｄ4が“１”である場合の電圧変化を示す。
電圧が段階的に上昇する理由は、制御信号Ｅnb0～Ｅnb4がこの順にＨレベルになって、ビットＤ0／Ｄ5、Ｄ1／Ｄ6、Ｄ2／Ｄ7、Ｄ3／Ｄ8、Ｄ4／Ｄ9に応じて上昇するためである。また、段階的な上昇において時間的に遅いほど、上昇幅が大きい理由は、ビットＤ0／Ｄ5、Ｄ1／Ｄ6、Ｄ2／Ｄ7、Ｄ3／Ｄ8、Ｄ4／Ｄ9の重みが順に増しているためである。

書込期間（ｃ）の終了後、発光期間（ｄ）になる。発光期間（ｄ）は、書込期間（ｃ）において保持された電圧Ｖgsに応じた電流をＯＬＥＤ１３０に流して発光させるための期間である。

図１７は、ｉ行目の発光期間（ｄ）において、ｉ行ｊ列の画素回路１１０の動作を説明するための図である。
ｉ行目の発光期間（ｄ）の前に、制御信号／Ｇcmp(i)がＨレベルになる。また、ｉ行目の発光期間（ｄ）に至ると、制御信号／Ｇel(i)がＬレベルに反転するので、トランジスター１２４がオン状態になる。このため、ＯＬＥＤ１３０には、容量素子１４０によって保持された電圧Ｖgsに応じた電流Ｉdsがトランジスター１２１によって流れる。このため、当該ＯＬＥＤ１３０が、当該電流Ｉdsに応じた輝度で発光する。

なお、図１７は、ｉ行目の走査線１２の選択終了後、制御信号／Ｇel(i)がＬレベルとなり発光期間（ｄ）が連続した例であるが、制御信号／Ｇel(i)がＬレベルになる期間を間欠的にしてもよいし、輝度調整に応じて調整してもよい。また、発光期間（ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの中間的なレベルを用いてもよい。

また、ｉ行目の発光期間（ｄ）においては、ｊ列目に対応するＤＡ変換回路５００が、ｉ行目以外の他の行について水平走査期間（Ｈ）の動作をしている場合があるので、図１７ではＤＡ変換回路５００が省略されている。

図１３乃至図１７においては、ｉ行目の水平走査期間（Ｈ）において、ｊ列目に対応するＤＡ変換回路５００およびｉ行ｊ列の画素回路１１０について着目したが、ｊ列目以外の他の列に対応するＤＡ変換回路５００および画素回路１１０について同様な動作が実行される。
また、図１３乃至図１７においては、ｉ行目の水平走査期間（Ｈ）について着目し、当該水平走査期間（Ｈ）の動作について説明したが、同様な動作は、１、２、３、…、ｍ行目の水平走査期間（Ｈ）について順次実行される。

画素回路１１０において、書込期間（ｃ）および発光期間（ｄ）における電圧Ｖgsは、補償期間（ｂ）における閾値電圧から、当該画素回路１１０の階調レベルに応じて変化させた電圧である。同様な動作が他の画素回路１１０でも実行されるので、本実施形態では、ｍ行ｎ列のすべての画素回路１１０にわたってトランジスター１２１の閾値が補償された状態で、ＯＬＥＤ１３０に階調レベルに応じた電流が流れる。したがって、本実施形態では、輝度のばらつきが小さくなる結果、高品位な表示が可能になる。

１０ビットのデータをアナログに変換するためには、上記特許文献１に記載の技術によれば、各ビットに応じた１０個の容量素子と１個の接合容量との計１１個の容量素子が必要になる。これに対し、図７に示されるＤＡ変換回路５００によれば、ビット数の半分の５個の容量素子（Ｃ0～Ｃ4）と、１個の容量素子（Ｃser）で済むので、必要となる容量素子の個数がほぼ半減する。このため、例えば半導体基板にＤＡ変換回路５００を集積化する場合には、構成の簡略化や省スペース化を図ることが可能になる。

電気光学装置１０において、第１書込期間（ｃ－１）および第２書込期間（ｃ－２）において制御信号Ｅnb0～Ｅnb4でＨレベルになる期間が時間ΔＴずつ順次遅延している。その理由は、制御信号Ｅnb0～Ｅnb4を一斉にＨレベルにすると、容量素子Ｃ0～Ｃ4の一端において電圧の切り替わりが同時に発生することになり、電圧切り替えに伴うスパイク変動が大きくなって、各部に伝播し、特にデータ線１４に伝播して、ＤＡ変換精度を低下させるためである。そこで、本実施形態では、電圧の切り替わりが同時に発生しないように、制御信号Ｅnb0～Ｅnb4の位相を順次ずらしているのである。
本実施形態によれば、電圧切り替えに伴うスパイクによる電圧変動の影響が小さくなるので、ＤＡ変換精度の低下が抑えられることになる。
なお、制御信号Ｅnb0～Ｅnb4がＨレベルになる順番は、この例である必要はない。

［応用例・変形例］
なお、上述した電気光学装置１０は、表示素子の一例としてＯＬＥＤ１３０を例示して説明したが、他の表示素子を用いてもよい。例えば表示素子としてＬＥＤを用いてもよい。
また、ＤＡ変換回路５００として、図１の例では４ビットの変換例を示し、図７の例では１０ビットの変換例を示したが、ビット数はこれらの例に限られない。

電気光学装置１０では、画素回路１１０におけるトランジスター１２１の閾値電圧を補償する構成としたが、閾値電圧を補償しない構成、具体的にはトランジスター１２３が省略された構成にしてもよい。
トランジスター６６、１２１～１２５のチャネル型は、実施形態等に限定されない。また、これらのトランジスター６６、１２１～１２５は、適宜トランスミッションゲートに置き換えてもよい。その逆にトランスミッションゲートＴg1、Ｔg2については、一方のチャネル型のトランジスターに置き換えてもよい。

［電子機器］
次に、図４に示した電気光学装置１０を適用した電子機器について説明する。電気光学装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。

図１８は、ヘッドマウントディスプレイの外観を示す図であり、図１９は、その光学的な構成を示す図である。
まず、図１９に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図１９に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１０Ｌと右眼用の電気光学装置１０Ｒとが設けられる。
電気光学装置１０Ｌの画像表示面は、図１９において左になるように配置している。これによって電気光学装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。電気光学装置１０Ｒの画像表示面は、電気光学装置１０Ｌとは反対の右になるように配置している。これによって電気光学装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。

この構成において、ヘッドマウントディスプレイ３００の装着者は、電気光学装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１０Ｌが表示し、右眼用画像を電気光学装置１０Ｒが表示すると、装着者に、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。

なお、電気光学装置１０を含む電子機器については、ヘッドマウントディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。

［付記］
本開示の一態様（態様１）に係るＤＡ変換回路は、第１容量素子と、第２容量素子と、接続容量と、第１スイッチと、中継線と、を含み、前記第１スイッチは、前記接続容量の一端と前記接続容量の他端との間に設けられ、前記中継線は、前記第１容量素子の第１端、前記第２容量素子の第１端、および、前記接続容量の一端に電気的に接続され、第１期間では、前記第１スイッチがオンまたはオフの一方の状態で、前記第１容量素子の第２端に、第１ビットに対応した電圧が印加され、前記第２容量素子の第２端に、第２ビットに対応した電圧が印加され、前記第１期間の後の第２期間では、前記第１スイッチがオンまたはオフの他方の状態で、前記第１容量素子の第２端に、前記第１ビットおよび第３ビットに対応した電圧が印加され、前記第２容量素子の第２端に、前記第２ビットおよび第４ビットに対応した電圧が印加される。
この態様１によれば、ビット数よりも少ない容量素子によって、当該ビットからなるデータをアナログの電圧に変化することができる。このため、ＤＡ変換回路における構成の簡略化および省スペース化を図ることが可能になる。

態様１の具体的な態様（態様２）に係るＤＡ変換回路は、前記第１ビットの重みが前記第３ビットの重みよりも大きく、前記第２ビットの重みが前記第４ビットの重みよりも大きく、前記第１スイッチは、前記第１期間でオン状態になり、前記第２期間でオフ状態になる。
この態様２によれば、重みの大きな第１ビットに応じて第１容量素子の第２端が電圧変化したとき、または、重みの大きな第２ビットに応じて第２容量素子の第２端が電圧変化したとき、当該電圧変化は、第１スイッチのオン状態により、圧縮されずに出力端に伝わる。重みの小さい第３ビットに応じて第１容量素子の第２端が電圧変化したとき、または、重みの小さな第４ビットに応じて第２容量素子の第２端が電圧変化したとき、当該電圧変化は、第１スイッチのオフ状態により、圧縮されて出力端（接続容量の他端）に伝わる。したがって、この態様によれば、出力端をビットの重みに応じて効率良く変化させることができる。

態様２の具体的な態様（態様３）に係るＤＡ変換回路は、前記第１期間よりも前の初期化期間では、前記第１容量素子の第１端および前記第２容量素子の第１端に所定電圧が印加され、前記第１容量素子の第２端および前記第２容量素子の第２端に第１電圧が印加され、前記第１期間では、前記第１容量素子の第２端に、前記第１ビットに基づいて前記第１電圧または第２電圧が印加され、前記第２容量素子の第２端に、前記第２ビットに基づいて前記第１電圧または前記第２電圧が印加され、前記第２期間では、前記第１容量素子の第２端に、前記第１ビットおよび前記第３ビットに基づいて、前記第１電圧、前記第２電圧または第３電圧のいずれかが印加され、前記第２容量素子の第２端に、前記第２ビットおよび前記第４ビットに基づいて、前記第１電圧、前記第２電圧または前記第３電圧のいずれかが印加される。
この態様３によれば、第１容量素子の第２端および第２容量素子の第２端に印加される電圧を第１電圧、第２電圧または第３電圧とすることができる。

態様３の具体的な態様（態様４）に係るＤＡ変換回路は、前記中継線と前記所定電圧の給電線との間に設けられ、前記初期化期間でオン状態になる第２スイッチを含む。
この態様４によれば、初期化期間における第２スイッチのオン状態により、第１容量素子および第２容量素子における電荷の蓄積状態が初期化される。

態様１乃至態様４のいずれかの具体的な態様（態様５）に係るＤＡ変換回路は、前記第２容量素子の容量サイズは、前記第１容量素子の容量サイズの２倍である。この態様５によれば、出力端から出力される電圧特性に線形性を持たせることが可能になる。

態様３乃至態様５のいずれかの具体的な態様（態様６）に係るＤＡ変換回路は、前記第１期間では、前記第１ビットに基づいて前記第１電圧または前記第２電圧を選択し、前記第２期間では、前記第１ビットおよび前記第３ビットに基づいて、前記第１電圧、前記第２電圧または前記第３電圧を選択して、当該選択した電圧を前記第１容量素子の第２端に印加する電圧選択回路を含む。
この態様６によれば、電圧選択回路により選択された電圧が、第１容量端子の第２端に印加される。なお、同様な電圧選択回路によって選択された電圧が、第２容量端子の第２端に印加される構成としてもよい。

態様６の具体的な態様（態様７）に係るＤＡ変換回路では、前記電圧選択回路が、前記第１期間で供給された第１ビットを記憶するメモリ回路を有し、前記第２期間では、前記メモリ回路に記憶された第１ビット、および、当該第２期間で供給された第３ビットに基づいて、前記第１電圧、前記第２電圧または前記第３電圧を選択する。
この態様７によれば、第２期間では、メモリ回路に記憶された第１ビット、および、当該第２期間で供給された第３ビットに基づいて、第１電圧、第２電圧または第３電圧のいずれかが選択される。このため、第１期間で第１ビットを、第２期間で第３ビットを、時分割で供給する構成が採用できるので、ビットの供給配線数を減らすことができる。

態様８に係る電気光学装置は、態様１乃至態様７のいずれかのＤＡ変換回路によってデータ信号に変換され、当該データ信号の電圧に基づいた光学状態になる電気光学素子を含む。この態様８によれば、電気光学装置に含まれるＤＡ変換回路の構成の簡略化および省スペース化を図ることが可能になる。
態様９に係る電子機器は、態様８に係る電気光学装置を有する。この態様７によれば、電子機器の構成の簡略化および省スペース化を図ることが可能になる。

１０…電気光学装置、１２…走査線、１４…データ線、１４ｂ…中継線、１００…表示領域、１１０…画素回路、１２１～１２５…トランジスター、１３０…ＯＬＥＤ、１４０…容量素子、３００…ヘッドマウントディスプレイ、５００…ＤＡ変換回路、Ｃa…容量素子（第１容量素子）、Ｃb…容量素子（第２容量素子）、Ｃ0～Ｃ4…容量素子、Ｃser…容量素子（接続容量）、Ｃstsw…スイッチ（第１スイッチ）、Ｒsw…スイッチ（第２スイッチ）、５１０～５１４…電圧選択回路、Ｍem…メモリ回路。

Claims (8)

1. 第１容量素子と、第２容量素子と、接続容量と、第１スイッチと、中継線と、を含むＤＡ変換回路と、
   電気光学素子と、
   前記ＤＡ変換回路と前記電気光学素子とを電気的に接続するデータ線と、を備え、
   前記第１スイッチは、前記接続容量の一端と前記接続容量の他端との間に設けられ、
   前記中継線は、前記第１容量素子の第１端、前記第２容量素子の第１端、および、前記接続容量の一端に電気的に接続され、
   第１期間では、
   前記第１スイッチがオンまたはオフの一方の状態で、
   前記第１容量素子の第２端に、第１ビットに対応した電圧が印加され、
   前記第２容量素子の第２端に、第２ビットに対応した電圧が印加され、
   前記第１期間に続く第２期間では、
   前記第１スイッチがオンまたはオフの他方の状態で、
   前記第１容量素子の第２端に、前記第１ビットおよび第３ビットに対応した電圧が印加され、
   前記第２容量素子の第２端に、前記第２ビットおよび第４ビットに対応した電圧が印加される、
   電気光学装置。
   
2. 前記第１ビットの重みが前記第３ビットの重みよりも大きく、
   前記第２ビットの重みが前記第４ビットの重みよりも大きく、
   前記第１スイッチは、前記第１期間でオン状態であり、前記第２期間でオフ状態である、
   請求項１に記載の電気光学装置。
   
3. 前記第１期間よりも前の初期化期間では、
   前記第１容量素子の第１端および前記第２容量素子の第１端に所定電圧が印加され、
   前記第１容量素子の第２端および前記第２容量素子の第２端に第１電圧が印加され、
   前記第１期間では、
   前記第１容量素子の第２端に、前記第１ビットに基づいて前記第１電圧または第２電圧が印加され、
   前記第２容量素子の第２端に、前記第２ビットに基づいて前記第１電圧または前記第２電圧が印加され、
   前記第２期間では、
   前記第１容量素子の第２端に、前記第１ビットおよび前記第３ビットに基づいて、前記第１電圧、前記第２電圧または第３電圧のいずれかが印加され、
   前記第２容量素子の第２端に、前記第２ビットおよび前記第４ビットに基づいて、前記第１電圧、前記第２電圧または前記第３電圧のいずれかが印加される、
   請求項２に記載の電気光学装置。
   
4. 前記中継線と前記所定電圧の給電線との間に設けられ、前記初期化期間でオン状態になる第２スイッチを含む、
   請求項３に記載の電気光学装置。
   
5. 前記第２容量素子の容量サイズは、前記第１容量素子の容量サイズの２倍である、
   請求項１乃至４のいずれかに記載の電気光学装置。
   
6. 前記第１期間では、
   前記第１ビットに基づいて前記第１電圧または前記第２電圧を選択し、
   前記第２期間では、
   前記第１ビットおよび前記第３ビットに基づいて、前記第１電圧、前記第２電圧または前記第３電圧を選択して、前記第１容量素子の第２端に印加する電圧選択回路を含む、
   請求項３または４に記載の電気光学装置。
   
7. 前記電圧選択回路は、
   前記第１期間で供給された第１ビットを記憶するメモリ回路を有し、
   前記第２期間では、
   前記メモリ回路に記憶された第１ビット、および、当該第２期間で供給された第３ビットに基づいて、前記第１電圧、前記第２電圧または前記第３電圧を選択する、
   請求項６に記載の電気光学装置。
   
8. 請求項１乃至７のいずれかに記載の電気光学装置を有する電子機器。
   

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