JP7226470B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明は、電気光学装置および電子機器に関する。

表示素子として例えばＯＬＥＤを用いた電気光学装置が知られている。ＯＬＥＤは、Organic Light Emitting Diodeの略である。このような電気光学装置では、当該表示素子に電流を流すためのトランジスターなどを含む画素回路が当表示画像の画素に対応して設けられる。当該トランジスターは、階調レベルに応じた電流を表示素子に供給する。これにより、表示素子は、当該電流に応じた輝度で発光する。

上記電気光学装置においてトランジスターのゲートノードには、輝度に応じた電圧がデータ線を介して印加される。より具体的には、輝度を指定するデータがＤＡ変換回路によってアナログの電圧に変換され、当該変換された電圧がデータ線に印加される。
このようなＤＡ変換回路としては、例えば各ビットに対応してスイッチおよび容量素子の組を設けて、各ビットに応じて容量素子の充放電をスイッチにより制御する技術が提案されている（例えば特許文献１参照）。

特開２０００－３４１１２５号公報

近年のように、電気光学装置に小型化および高解像化が要求されると、上記のようなＤＡ変換回路を当該電気光学装置に集積化する際に工夫が必要となる、という問題があった。

本開示の一態様に係る電気光学装置は、データ線と走査線との交差に対応して設けられる表示素子と、複数ビットを前記表示素子の階調に応じた電圧に変換するＤＡ変換回路と、を備え、前記ＤＡ変換回路は、前記複数ビットのうち、上位における２以上のビットを、前記上位における２以上のビットに対応する第１階調電圧に変換し、前記第１階調電圧を前記データ線に印加する第１ＤＡ変換回路と、前記複数ビットのうち、前記上位における２以上のビットを除くビットの一部または全部のビットを、前記上位における２以上のビットを除くビットの一部または全部のビットを反映させた第２階調電圧に変換する第２ＤＡ変換回路と、一端が前記第２ＤＡ変換回路に電気的に接続され、他端が前記データ線に電気的に接続される接続容量と、を含み、前記第１ＤＡ変換回路は、前記上位における２以上のビットの各々に対応した、第１容量素子と第２容量素子とを含む上位容量素子部を有し、前記第１容量素子および前記第２容量素子は、前記データ線に沿った方向に配列され、前記第２ＤＡ変換回路は、前記上位における２以上のビットを除くビットの一部または全部のビットの各々に対応した、第３容量素子と第４容量素子とを含む下位容量素子部を有し、前記第３容量素子および前記第４容量素子は、前記データ線に沿った方向に配列される。

第１実施形態に係る電気光学装置を示す斜視図である。 電気光学装置の電気的な構成を示すブロック図である。 電気光学装置における画素回路を示す回路図である。 データ信号出力回路におけるＤＡ変換回路を示す回路図である。 ＤＡ変換回路の等価回路を示す図である。 電気光学装置の動作を示すタイミングチャートである。 電気光学装置の動作を説明するための図である。 電気光学装置の動作を説明するための図である。 電気光学装置の動作を説明するための図である。 電気光学装置の動作を説明するための図である。 電気光学装置における各要素の位置を示す平面図である。 画素回路における配置を示す平面図である。 データ信号出力回路における３列分の要素の配置を示す図である。 データ信号出力回路のうち、１色分の要素の配置を示す図である。 上記配置の優位性を説明するための図である。 上記配置の優位性を説明するための図である。 ＤＡ変換回路における容量素子の一例を示す平面図である。 ＤＡ変換回路における容量素子の一例を示す平面図である。 ＤＡ変換回路における容量素子の一例を示す平面図である。 ＤＡ変換回路における容量素子の一例を示す平面図である。 ＤＡ変換回路における容量素子の一例を示す平面図である。 図１７乃至図２１におけるＰ－ｐ線で破断した部分断面図である。 図１７乃至図２１におけるＱ－ｑ線で破断した部分断面図である。 第２実施形態に係る電気光学装置のデータ信号出力回路において１色分の要素の配置を示す図である。 第３実施形態に係る電気光学装置のデータ信号出力回路において６列分の要素の配置を示す図である。 第４実施形態に係る電気光学装置のデータ信号出力回路において１色分の要素の配置を示す図である。 第４実施形態における配置と対比するための比較例を示す図である。 第４実施形態における配置の優位性を説明するための図である。 本開示の変形例に係るＤＡ変換回路の等価回路を示す図である。 電気光学装置を用いたヘッドマウントディスプレイを示す斜視図である。 ヘッドマウントディスプレイの光学構成を示す図である。

以下、本発明の実施形態に係る電気光学装置について図面を参照して説明する。
なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。

［第１実施形態］
図１は、第１実施形態に係る電気光学装置１０を示す斜視図である。電気光学装置１０は、例えばヘッドマウントディスプレイなどにおいて画像を表示するマイクロ・ディスプレイ・パネルである。電気光学装置１０は、複数の画素回路や当該画素回路を駆動する駆動回路などを含む。当該画素回路および当該駆動回路は半導体基板に集積化される。半導体基板は、典型的にはシリコン基板であるが、他の半導体基板であってもよい。

電気光学装置１０は、表示領域１００で開口する枠状のケース１９２に収納される。電気光学装置１０は、ＦＰＣ基板１９４の一端に接続される。なお、ＦＰＣとは、Flexible Printed Circuitsの略称である。ＦＰＣ基板１９４の他端には、図示省略されたホスト装置を接続するための複数の端子１９６が設けられる。複数の端子１９６がホスト装置に接続されると、電気光学装置１０には、当該ホスト装置から、ＦＰＣ基板１９４を介して、映像データや同期信号などが供給される。

図２は、電気光学装置１０の電気的な構成を示すブロック図である。図に示されるように、電気光学装置１０は、電源回路１５、制御回路３０、データ信号出力回路５０、初期化回路６０、表示領域１００および走査線駆動回路１２０に大別される。
表示領域１００では、ｍ行の走査線１２が図においてＸ方向に沿って設けられ、ｎ列のデータ線１４が、図においてＹ方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。なお、ｍ、ｎは、２以上の整数である。

表示領域１００には、画素回路１１０が、ｍ行の走査線１２と、ｎ列のデータ線１４との交差に対応して設けられる。このため、画素回路１１０は、図において縦ｍ行×横ｎ列でマトリクス状に配列する。マトリクス配列のうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ－１）、ｍ行目と呼ぶ場合がある。同様にマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（ｎ－１）、ｎ列目と呼ぶ場合がある。
なお、走査線１２を一般化して説明するために、１以上ｍ以下の整数ｉを用いる。同様に、データ線１４を一般化して説明するために、１以上ｎ以下の整数ｊを用いる。

制御回路３０は、ホスト装置から供給される映像データＶidや同期信号Ｓyncに基づいて各部を制御する。映像データＶidは、表示すべき画像における画素の階調レベルを例えば３原色毎に８ビットで指定する。
同期信号Ｓyncには、映像データＶidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、映像データの１画素分のタイミングを示すドットクロック信号が含まれる。

本実施形態において表示すべき画像の画素と、表示領域１００における画素回路１１０とは一対一に対応する。一方で、階調レベルで示される明るさの特性と、当該画素に対応する画素回路１１０の輝度、詳細には、画素回路１１０に含まれるＯＬＥＤの輝度の特性とは、一致しない。
このため、制御回路３０は、映像データＶidで指定される階調レベルを、当該階調レベルに対応した輝度でＯＬＥＤを発光させるために、映像データＶidの８ビットを、本実施形態では例えば１０ビットにアップコンバージョンして、ＯＬＥＤの輝度を指定する映像データＶdataとして出力する。

このようなアップコンバージョンには、入力である映像データＶidの８ビットと、出力である映像データＶdataの１０ビットとの対応関係を予め記憶したルックアップテーブルが用いられる。
また、制御回路３０は、各部を制御するために各種の制御信号を生成するが、詳細については後述する。

走査線駆動回路１２０は、制御回路３０による制御にしたがって、ｍ行ｎ列で配列する画素回路１１０を１行毎に駆動するための回路であり、各種の信号を出力する。例えば、走査線駆動回路１２０は、１、２、３、…、（ｍ－１）、ｍ行目の走査線１２に、順に走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)を供給する。一般的には、ｉ行目の走査線１２に供給される走査信号が／Ｇwr(i)と表記される。
なお、走査線駆動回路１２０は、走査信号／Ｇwr(1)～／Ｇwr(m)の他にも各種の制御信号を出力するが、詳細については後述する。

データ信号出力回路５０は、走査線駆動回路１２０によって選択された行に位置する画素回路１１０に向けて、輝度に応じた電圧のデータ信号を出力する回路である。
詳細には、データ信号出力回路５０は、選択回路群５２、第１ラッチ回路群５４、第２ラッチ回路群５６、および、ｎ個のＤＡ変換回路５００を含む。選択回路群５２は、ｎ列の各々に対応した選択回路５２０を含み、第１ラッチ回路群５４は、ｎ列の各々に対応した第１ラッチ回路Ｌ１を含み、第２ラッチ回路群５６は、ｎ列の各々に対応した第２ラッチ回路Ｌ２を含む。

すなわち、各例に対応して、選択回路５２０、第１ラッチ回路Ｌ１、第２ラッチ回路Ｌ２およびＤＡ変換回路５００の組が設けられる。
ここで、ｊ列目の選択回路５２０は、制御回路３０から出力される映像データＶdataのうち、ｊ列目の映像データの選択をｊ列目の第１ラッチ回路Ｌ１に指示し、ｊ列目の第１ラッチ回路Ｌ１は、当該指示にしたがって映像データＶdataをラッチする。ｊ列目の第２ラッチ回路Ｌ２は、ｊ列目の第１ラッチ回路Ｌ１によりラッチされた映像データＶdataを、制御回路３０による制御にしたがって後述する書込期間においてｊ列目のＤＡ変換回路５００に出力する。
ｊ列目のＤＡ変換回路５００は、ｊ列目の第２ラッチ回路Ｌ２から出力された映像データＶdataをアナログ電圧のデータ信号に変換し、データ信号としてｊ列目のデータ線１４に出力する。なお、ＤＡ変換回路５００の詳細については後述する。

初期化回路６０は、データ線１４に一対一に対応したトランジスター６６の集合体である。ｊ列目に対応するトランジスター６６の一端は電位Ｖiniの給電線に接続され、トランジスター６６の他端は当該ｊ列目のデータ線１４に接続される。また、各列におけるトランジスター６２のゲートノードには、制御回路３０による制御信号／Ｇiniが共通に供給される。

１、２、…、（ｎ－１）、ｎ列目におけるデータ線１４の電圧は、順にＶd(1)、Ｖd(2)、…、Ｖd(n-1)、Ｖd(n)と表記される。一般的には、ｊ列目におけるデータ線１４の電圧はＶd(j)と表記される。

電源回路１５は、電気光学装置１０で用いられる各種の電圧等を生成する。各種の電圧としては、走査線駆動回路１２０およびデータ信号出力回路５０における電源電圧や、電位Ｖel、Ｖini、Ｖorst、Ｖrst、ＶL、ＶHなどが挙げられる。

図３は、画素回路１１０を示す回路図である。ｍ行ｎ列で配列する画素回路１１０は電気的にみれば互いに同一である。このため、画素回路１１０については、ｉ行ｊ列に位置する画素回路１１０で代表させて説明する。

図に示されるように、画素回路１１０は、ＯＬＥＤ１３０と、ｐ型のトランジスター１２１～１２５と、容量素子１４０とを含む。トランジスター１２１～１２５は、例えばＭＯＳ型である。なお、ＭＯＳとは、Metal-Oxide-Semiconductor field-effect transistorの略称である。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)、／Ｇorst(i)が、走査線駆動回路１２０から供給される。

制御信号／Ｇel(i)とは、１、２、…、（ｍ－１）、ｍ行目に対応して順に供給される制御信号／Ｇel(1)、／Ｇel(2)、…、／Ｇel(m-1)、／Ｇel(m)を一般化して表記したものである。同様に、制御信号／Ｇcmp(i)は、１、２、…、（ｍ－１）、ｍ行目に対応して順に供給される制御信号／Ｇcmp(1)、／Ｇcmp(2)、…、／Ｇcmp(m-1)、／Ｇcmp(m)を一般化して表記したものである。制御信号／Ｇorst(i)についても同様であり、１、２、…、（ｍ－１）、ｍ行目に対応して順に供給される制御信号／Ｇorst(1)、／Ｇorst(2)、…、／Ｇorst(m-1)、／Ｇorst(m)を一般化して表記したものである。

ＯＬＥＤ１３０は、画素電極１３１と共通電極１３３とで発光機能層１３２を挟持した発光素子である。画素電極１３１はアノードとして機能し、共通電極１３３はカソードとして機能する。なお、共通電極１３３は光透過性を有する。
ＯＬＥＤ１３０において、アノードからカソードに向かって電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層１３２で再結合して励起子が生成され、白色光が発生する。

カラー表示の場合、発生した白色光が、例えば図示省略された反射層と半反射半透過層とで構成された光共振器にて共振し、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色に対応して設定された共振波長で出射する。光共振器から光の出射側には当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。
なお、光共振器は図示省略されている。また、電気光学装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターが省略される。

ｉ行ｊ列における画素回路１１０のトランジスター１２１にあっては、ゲートノードｇがトランジスター１２２のドレインノードに接続され、ソースノードｓが、電位Ｖelが供給されている電源配線である給電線１１６に接続され、ドレインノードｄがトランジスター１２３のソースノードおよびトランジスター１２４のソースノードに接続される。容量素子１４０にあっては、一端がトランジスター１２１のゲートノードｇに接続され、他端が給電線１１６に接続される。このため、容量素子１４０は、トランジスター１２１におけるゲートノードｇおよびソースノードｓの間の電圧を保持する。
なお、容量素子１４０の他端は、給電線１１６以外であっても、電圧がほぼ一定に保たれた他の給電線に接続されてもよい。

本実施形態では、容量素子１４０として、例えば、トランジスターの半導体層とゲート電極層とでトランジスターのゲート絶縁層を挟持することによって形成される、いわゆるＭＯＳ容量が用いられる。なお、容量素子１４０としては、トランジスター１２１のゲートノードｇの寄生容量を用いてもよいし、半導体基板において互いに異なる導電層で絶縁層を挟持することによって形成される、いわゆるメタル容量を用いてもよい。

ｉ行ｊ列における画素回路１１０のトランジスター１２２にあっては、ゲートノードがｉ行目の走査線１２に接続され、ソースノードが当該ｊ列目のデータ線１４に接続される。ｉ行ｊ列における画素回路１１０のトランジスター１２３にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ドレインノードが当該ｊ列目のデータ線１４に接続される。ｉ行ｊ列における画素回路１１０のトランジスター１２４にあっては、ゲートノードに制御信号／Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１３０のアノードである画素電極１３１およびトランジスター１２５のドレインノードに接続される。
ｉ行ｊ列における画素回路１１０のトランジスター１２５にあっては、ゲートノードに制御信号／Ｇorst(i)が供給され、ソースノードが、電位Ｖorstが供給されている電源配線である給電線に接続される。

なお、電位Ｖorstは、例えば電圧ゼロの基準である電位Ｇnd、または、電位Ｇndに近い低位の電位である。具体的には、電位Ｖorstは、ＯＬＥＤ１３０における画素電極１３１に印加された場合に、当該ＯＬＥＤ１３０に電流が流れない程度の電位である。
また、ＯＬＥＤ１３０のカソードとして機能する共通電極１３３には、電位Ｖctが印加される。

図４は、ｊ列目に対応するＤＡ変換回路５００を示す回路図である。
ｊ列目のＤＡ変換回路５００には、ビットＤ0～Ｄ9が、ｊ列目の第２ラッチ回路Ｌ２から供給され、制御信号Ｅnb0～Ｅnb9、制御信号／Ｒstが制御回路３０から供給されるとともに、電位Ｖrst、ＶH、ＶLが電源回路１５から給電される。
なお、電位ＶH、ＶLは、ＶH＞ＶLという関係にある。
ビットＤ0～Ｄ9は、ｊ列目の第２ラッチ回路Ｌ２から出力される映像データの１０ビットであり、当該１０ビットのうち、最下位のビットをＤ0とし、当該ビットＤ0から順にＤ1、Ｄ2、…として重みが増し、最上位のビットをＤ9としている。
制御信号Ｅnb0～Ｅnb9は、順にビットＤ0～Ｄ9の取り込みタイミングを指定する信号である。制御信号／Ｒstは、容量素子をリセットするための信号である。

図に示されるようにＤＡ変換回路５００は、容量素子Ｃ0～Ｃ9、Ｃser、スイッチＲswおよび電圧選択回路５１０～５１９を含む。容量素子Ｃ0～Ｃ9と電圧選択回路５１０～５１９とは、各ビットに対応するように、次のように対をなす。詳細には、ビットＤ0に対応して電圧選択回路５１０と容量素子Ｃ0とが対をなし、ビットＤ1に対応して電圧選択回路５１１と容量素子Ｃ1とが対をなし、以下同様にして、ビットＤ9に対応して電圧選択回路５１９と容量素子Ｃ9とが対をなす。電圧選択回路５１０～５１９は、電位ＶHまたはＶLを選択し、当該選択した電圧を対応する容量素子の一端に印加する。

例えばビットＤ0に対応する電圧選択回路５１０は、制御信号Ｅnb0で指定されたタイミングでビットＤ0を取り込み、当該取り込んだビットＤ0の論理レベルにしたがって電位ＶHまたはＶLを選択し、当該選択した電圧を容量素子Ｃ0の一端に印加する。また例えばビットＤ6に対応する電圧選択回路５１６は、制御信号Ｅnb6で指定されたタイミングでビットＤ6を取り込み、当該取り込んだビットＤ6の論理レベルにしたがって電位ＶHまたはＶLを選択し、当該選択した電圧を容量素子Ｃ6の一端に印加する。

なお、本実施形態では、映像データＶdataの１０ビットのうち、ビットＤ5～Ｄ9が上位ビットの一例であり、ビットＤ0～Ｄ4が、上位ビットを除くビットの全部のビットの一例である。
本実施形態において、容量素子Ｃ5～Ｃ9が上位容量素子部の一例であり、このうち、例えば容量素子Ｃ5が第１容量素子の一例であり、容量素子Ｃ6が第２容量素子の一例である。また、本実施形態において、容量素子Ｃ0～Ｃ5が下位容量素子部の一例であり、このうち、例えば容量素子Ｃ0が第３容量素子の一例であり、容量素子Ｃ1が第４容量素子の一例である。

容量素子Ｃ0～Ｃ9の容量サイズは、本実施形態では次のような比である。詳細には、容量素子Ｃ0の容量サイズを「１」とすると、容量素子Ｃ2、Ｃ3、Ｃ4、Ｃ5、Ｃ6、Ｃ7、Ｃ8、Ｃ9の容量サイズは、この順で「２」、「４」、「８」、「１６」、「１」、「２」、「４」、「８」、「１６」である。
また、容量素子Ｃserは、接続容量の一例であり、当該容量素子Ｃserの容量サイズは例えば「１」である。なお、容量素子Ｃ0～Ｃ9およびＣserの容量サイズについては、後述する線形性が保たれるのであれば、ある程度の誤差が許容される。
なお、本実施形態では、容量素子１４０としてＭＯＳ容量が用いられるので、容量素子Ｃ0～Ｃ9およびＣserについてもＭＯＳ容量が用いられるのが好ましいが、メタル容量が用いられてもよい。

容量サイズが上記のような比である場合、本実施形態では、容量素子Ｃ0～Ｃ9およびＣserは、容量サイズが「１」の容量素子を、比に応じた個数で並列接続して構成される。例えば、容量素子Ｃ0またはＣ5が、容量サイズの比が「０．５」である基本容量素子を２個並列接続して構成されるのであれば、容量素子Ｃ4およびＣ9は、基本容量素子を３２個並列接続して構成される。
このように容量サイズの比に応じた個数で並列接続した構成では、平面視した電極の周縁長についても容量サイズの比に応じた長さとなり、電極の周囲縁によって生じる容量の影響も比に応じて揃う。このため、容量サイズの比に応じた個数で並列接続した構成では、並列接続ではなく電極面積を容量サイズの比とした構成と比較して、容量サイズの比の精度を高めることができる。

容量素子Ｃ0～Ｃ9のうち、下位５ビットに対応する容量素子Ｃ0～Ｃ4の他端は、容量素子Ｃserの一端に電気的に接続される。便宜的に、容量素子Ｃ0～Ｃ4の他端と容量素子Ｃserの一端との接続線が中継線１４ｂと表記される。また、容量素子Ｃ0～Ｃ9のうち、上位５ビットに対応する容量素子Ｃ5～Ｃ9の他端は、データ線１４および容量素子Ｃserの他端に電気的に接続される。
本説明において「電気的に接続された」とは、２以上の要素間の直接的または間接的な接続または結合を意味し、例えば半導体基板において２以上の要素間が直接的ではなくても、異なる配線層およびコンタクトホールを介して接続されることも含む。

スイッチＲswは、電位Ｖrstが印加された給電線と中継線１４ｂとの間で、制御信号／Ｒstにしたがってオン状態またはオフ状態になる。詳細には、スイッチＲswは、制御信号／ＲstがＬレベルであればオン状態になり、制御信号／ＲstがＨレベルであればオフ状態になる。
本説明において、スイッチまたはトランジスターのオン状態とは、スイッチの両端、または、トランジスターにおけるソースノード・ドレインノードの間が電気的に閉じて低インピーダンス状態になることをいう。また、スイッチまたはトランジスターのオフ状態とは、スイッチの両端、または、ソースノード・ドレインノードの間が電気的に開いて高インピーダンス状態になることをいう。
また、スイッチＲswは、制御信号／Ｒstの否定信号を出力するＮＯＴ回路Ｌg0と、トランスミッションゲートＴg1とで構成されるのが好ましい。当該トランスミッションゲートＴg1は、ＮＯＴ回路Ｌg0による否定信号がゲートノードに供給されるｎ型のトランジスターと、制御信号／Ｒstがゲートノードに供給されるｐ型のトランジスターと、を組み合わせたアナログスイッチである。

容量素子Ｃ0と対をなす電圧選択回路５１０は、ＡＮＤ回路ＤsとレベルシフタＬsとセレクタＳelとを含む。
このうち、ＡＮＤ回路Ｄsは、ｊ列目の第２ラッチ回路Ｌ２から出力される映像データＶdataのうち、ビットＤ0と制御信号Ｅnb0との論理積信号を出力する。ＡＮＤ回路Ｄsは、実際には、ビットＤ0と制御信号Ｅnb0との否定論理積信号を出力するＮＡＮＤ回路Ｌg1と、当該否定論理積信号の否定信号を出力するＮＯＴ回路Ｌg2とにより構成される。

レベルシフタＬsは、ＡＮＤ回路Ｄsにより出力される論理積信号の論理振幅を変換して、論理積信号の論理レベルを維持した正転信号を出力端Ｏutから出力し、論理積信号の論理レベルを反転した反転信号を出力端／Ｏutから出力する。

セレクタＳelは、レベルシフタＬsから出力された正転信号がＨレベルであって、かつ、反転信号がＬレベルであれば、電位ＶHを選択し、正転信号がＬレベルであって、かつ、反転信号がＨレベルであれば、電位ＶLを選択し、当該選択した電圧を容量素子Ｃ0の一端に印加する。
セレクタＳelは、実際には、電位ＶHの給電線と容量素子Ｃ0の一端との間に設けられたトランスミッションゲートＴg1と、電位ＶLの給電線と容量素子Ｃ0の一端との間に設けられたトランスミッションゲートＴg2とにより構成される。
この構成において、レベルシフタＬsから出力された正転信号がＨレベルであって、反転信号がＬレベルであれば、トランスミッションゲートＴg1がオン状態になり、トランスミッションゲートＴg2がオフ状態になり、レベルシフタＬsから出力された正転信号がＬレベルであって、反転信号がＨレベルであれば、トランスミッションゲートＴg1がオフ状態になり、トランスミッションゲートＴg2がオン状態になる。

ここでは、容量素子Ｃ0と対をなす電圧選択回路５１０について説明したが、他の電圧選択回路５１１～５１９についても、入力信号のビットＤ1～Ｄ9と制御信号Ｅnb1～Ｅnb9とが異なる以外、電圧選択回路５１０と同様な構成である。

図５は、ｊ列目のＤＡ変換回路５００における等価回路を示す図である。電圧選択回路５１０は、ビットＤ0と制御信号Ｅnb0との論理積信号であるＤ0・Ｅnb0の論理レベルにしたがって電位ＶHまたはＶLを選択する単極双投スイッチとして表記される。電圧選択回路５１１～５１９についても電圧選択回路５１０と同様な単極双投スイッチとして表記される。
図４および図５においては、ｊ列目のＤＡ変換回路５００について説明したが、他の列に対応するＤＡ変換回路５００についても同様な構成である。
なお、図４および図５は、あくまでも電気的な構成のみを示し、実際の要素における位置や配列を示してはいない。

ＤＡ変換回路５００の動作は、リセット期間と出力期間とに分けられる。なお、リセット期間は、後述する初期化期間および補償期間（ｂ）であり、出力期間は、電気光学装置１０の書込期間（ｃ）である。
ＤＡ変換回路５００では、リセット期間において容量素子Ｃ0～Ｃ9には、容量サイズに応じた電荷が蓄積され、出力期間では、容量素子Ｃ0～Ｃ9の一端における電圧が、ビットＤ0～Ｄ9に応じて変化する（高められる）、または、維持される。容量素子Ｃ0～Ｃ9のうち、一端の電圧が変化した容量素子Ｃ0～Ｃ9の他端では、蓄積された電荷の放電により、容量サイズに応じて電圧を上昇させる。
容量素子Ｃ0～Ｃ9のうち、容量素子Ｃ5～Ｃ9の他端では、容量サイズに応じてデータ線１４の電圧を上昇させるが、容量素子Ｃ0～Ｃ4の他端は、データ線１４とは容量素子Ｃserを介するので、容量素子Ｃ0～Ｃ4の他端における電圧変化は、容量比に応じて圧縮されて、データ線１４の電圧を変化させる。
これにより、ＤＡ変換回路５００は、データ線１４の電圧をビットＤ0～Ｄ9に対して線形関係で変化させる。詳細については上記特許文献１に詳述されている。

容量素子Ｃ5～Ｃ9と、電圧選択回路５１５～５１９とによって上位のビットＤ5～Ｄ9の重みに対応する電圧（第１階調電圧）がデータ線１４に出力される。このため、容量素子Ｃ5～Ｃ9と電圧選択回路５１５～５１９とを含む回路を、便宜的に第１ＤＡ変換回路Ｕpbと称することにする。
同様に、容量素子Ｃ0～Ｃ4、Ｃserと、電圧選択回路５１０～５１４とによって下位のビットＤ0～Ｄ4の重みに対応する電圧がデータ線１４に出力される。このうち、容量素子Ｃserを含まない構成を想定した場合、中継線１４ｂには、ビットＤ0～Ｄ4を反映した電圧、すなわち圧縮前の電圧（第２階調電圧）が出力される。便宜的に、容量素子Ｃ0～Ｃ4と電圧選択回路５１０～５１４とを含み、容量素子Ｃserを除いた構成を、便宜的に第２ＤＡ変換回路Ｌwbと称することする。

図６は、電気光学装置１０の動作を説明するためのタイミングチャートである。
電気光学装置１０では、ｍ行の走査線１２がフレーム（Ｖ）の期間に１、２、３、…、ｍ行目という順番で１行ずつ走査される。詳細には、図に示されるように、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)が、走査線駆動回路１２０によって水平走査期間（Ｈ）毎に、順次排他的にＬレベルになる。
なお、本実施形態では、走査信号／Ｇwr(1)～／Ｇwr(m)のうち、隣り合う走査信号においてＬレベルになる期間が時間的に隔絶される。具体的には、走査信号／Ｇwr(i-1)がＬレベルからＨレベルに変化した後、次の走査信号／Ｇwr(i)が期間を置いてＬレベルになる。この期間は水平帰線期間に相当する。

本説明において１フレーム（Ｖ）の期間とは、映像データＶidで指定される画像の１コマを表示するのに要する期間をいう。１フレーム（Ｖ）の期間の長さは、垂直同期期間と同じであれば、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。また、水平走査期間（Ｈ）とは、走査信号／Ｇwr(1)～／Ｇwr(m)が順にＬレベルとなるの時間の間隔であるが、図では便宜的に、水平走査期間（Ｈ）の開始タイミングを水平帰線期間のほぼ中心としている。

本実施形態において、１つの水平走査期間（Ｈ）は、主に初期化期間（ａ）、補償期間（ｂ）および書込期間（ｃ）の３つの期間に分けられる。また、画素回路１１０の動作としては、上記３つの期間とは別に、さらに発光期間（ｄ）が加わる。

各水平走査期間（Ｈ）のうち、初期化期間（ａ）では、制御信号／ＧiniがＬレベルであり、制御信号／ＲstがＬレベルであり、制御信号ＥnbがＬレベルである。なお、制御信号Ｅnbとは、制御信号Ｅnb0～Ｅnb9を総称した信号である。制御信号Ｅnb0～Ｅnb9は、後述するように書込期間（ｃ）において位相が順次シフトするが、書込期間（ｃ）以外は同波形であるので、このように制御信号Ｅnbで総称される。
補償期間（ｂ）では、制御信号／ＧiniがＨレベルであり、制御信号／ＲstおよびＥnbはＬレベルを維持する。
書込期間（ｃ）では、制御信号／ＧiniはＨレベルを維持し、制御信号／ＲstおよびＥnbがＨレベルになる。

水平走査期間（Ｈ）における動作についてｉ行目を例にとって説明する。また、画素回路１１０については、ｉ行ｊ列の画素回路１１０を例にとって説明する。
ｉ行目の水平走査期間（Ｈ）において、走査信号／Ｇwr(i)がＬレベルになる前に、ｉ行目の初期化期間（ａ）が開始する。初期化期間（ａ）は、（ｉ－１）行目の水平走査期間（Ｈ）において各部に残存する電圧または電荷をリセットするための期間である。

図７は、ｉ行目の初期化期間（ａ）において、ｉ行ｊ列の画素回路１１０と、ｊ列目のデータ線１４に対応するＤＡ変換回路５００との動作を説明するための図である。
初期化期間（ａ）では、制御信号／ＧiniがＬレベルになることによってトランジスター６６がオン状態になるので、データ線１４が電位Ｖiniに初期化される。また、初期化期間（ａ）では、制御信号／ＲstがＬレベルになることによってスイッチＲswがオン状態になるので、中継線１４ｂに電位Ｖrstが印加される。初期化期間（ａ）では、制御信号ＥnbがＬレベルであるので、詳細には、制御信号Ｅnb0～Ｅnb9がすべてＬレベルであるので、第２ラッチ回路Ｌ２から出力されるビットＤ0～Ｄ9の論理レベルにかかわらず、電圧選択回路５１０～５１９における各ＡＮＤ回路Ｄsの論理積信号はＬレベルになる。このため、電圧選択回路５１０～５１９は、それぞれ電位ＶLを選択する。

したがって、初期化期間（ａ）では、容量素子Ｃ0～Ｃ9の一端には電位ＶLが印加され、容量素子Ｃserの一端および容量素子Ｃ0～Ｃ4の他端には電位Ｖrstが印加され、容量素子Ｃserの他端および容量素子Ｃ5～Ｃ9の他端には、データ線１４を介して電位Ｖiniが印加される。このようにして初期化期間（ａ）では、データ線１４の初期化とともに、容量素子Ｃ0～Ｃ9およびＣserに蓄積された電荷が初期化される。

また、ｉ行目の初期化期間（ａ）では、制御信号／Ｇel(i)がＨレベルとなり、制御信号／Ｇorst(i)がＬレベルになる。このため、ｉ行目の画素回路１１０ではトランジスター１２４がオフ状態になり、トランジスター１２５がオン状態になるので、ＯＬＥＤ１３０のアノードである画素電極１３１に電位Ｖorstが印加される。このため、当該ＯＬＥＤ１３０は消灯するとともに、画素電極１３１が電位Ｖorstにリセットされる。
なお、画素電極１３１をリセットするのは、ＯＬＥＤ１３０には容量が寄生するので、直前の発光期間に印加された電圧の影響を排除するためである。

初期化期間（ａ）の終了後、補償期間（ｂ）になる。補償期間（ｂ）は、ｉ行目に位置するｎ個の画素回路１１０において、各トランジスター１２１のゲートノードｇを、当該トランジスター１２１の閾値に相当する電圧に収束させるための期間である。

図８は、ｉ行目の補償期間（ｂ）において、ｉ行ｊ列の画素回路１１０と、ｊ列目のデータ線１４に対応するＤＡ変換回路５００との動作を説明するための図である。
補償期間（ｂ）では、制御信号／ＧiniがＨレベルになることによってトランジスター６６がオフ状態になる。また、補償期間（ｂ）では、制御信号／ＲstがＬレベルであるので、スイッチＲswのオン状態が維持され、制御信号ＥnbがＬレベルであるので、電圧選択回路５１０～５１９による電位ＶLの選択が維持される。

また、ｉ行目の補償期間（ｂ）では、走査信号／Ｇwr(i)がＬレベルになり、当該Ｌレベルの状態で制御信号／Ｇcmp(i)がＬレベルになる。このため、ｉ行目の画素回路１１０では、トランジスター１２２がオン状態でトランジスター１２３がオン状態になる。したがって、トランジスター１２１は、ダイオード接続状態になるので、当該トランジスター１２１におけるゲートノードおよびソースノード間は、当該トランジスター１２１の閾値電圧に収束する。
ｉ行目の補償期間（ｂ）では、画素回路１１０におけるトランジスター１２２および１２３がオン状態であるので、容量素子Ｃserの他端および容量素子Ｃ5～Ｃ9の他端についても、データ線１４を介してトランジスター１２１の閾値電圧に相当する電圧に収束する。

なお、補償期間（ｂ）において、容量素子Ｃ0～Ｃ9の一端では、電圧選択回路５１０～５１９により電位ＶLの印加が維持され、容量素子Ｃserの一端および容量素子Ｃ0～Ｃ4の他端では、スイッチＲswのオン状態により、電位Ｖrstの印加が維持される。
また、ｉ行目の補償期間（ｂ）において、ｉ行目の画素回路１１０ではトランジスター１２４のオフ状態およびトランジスター１２５のオン状態が初期化期間（ａ）から継続する。

補償期間（ｂ）の終了後、書込期間（ｃ）になる。書込期間（ｃ）は、ｉ行目に位置するｎ列の画素回路１１０において、各トランジスター１２１のゲートノードｇに、輝度に応じた電圧を印加するための期間である。

図９は、ｉ行目の書込期間（ｃ）において、ｉ行ｊ列の画素回路１１０と、ｊ列目のデータ線１４に対応するＤＡ変換回路５００との動作を説明するための図である。
書込期間（ｃ）では、制御信号／ＲstがＨレベルになるので、スイッチＲswがオフ状態になる。また、書込期間（ｃ）では、図６に示されるように制御信号Ｅnb0がＨレベルとなった後に、制御信号Ｅnb1～Ｅnb9が時間ΔＴずつ順次遅延してＨレベルになる。また、制御信号Ｅnb0がＨレベルからＬレベルに変化すると、制御信号Ｅnb1～Ｅnb9が時間ΔＴずつ順次遅延してＬレベルになる。

ｊ列目の第２ラッチ回路Ｌ２から出力される映像データのうち、ビットＤ0が電圧選択回路５１０のレベルシフタＬsに入力される期間は、ＡＮＤ回路Ｄsによって制御信号Ｅnb0がＨレベルである期間に制限される。同様に、ビットＤ1～Ｄ9が順に電圧選択回路５１１～５１９におけるレベルシフタＬsに入力される期間は、ＡＮＤ回路Ｄsによって順に制御信号Ｅnb1～Ｅnb9がＨレベルである期間に制限される。このため、ビットＤ0～Ｄ9は、電圧選択回路５１０～５１９に、同時ではなく、時間ΔＴずつ順次遅延して取り込まれることになる。
電圧選択回路５１０～５１９のうち、レベルシフタＬsに入力されたビットが“１”である電圧選択回路は、電位ＶHを選択し、ビットが“０”である電圧選択回路は、電位ＶLを選択する。

書込期間（ｃ）において、容量素子Ｃ0～Ｃ9のうち、レベルシフタＬsに入力された“０”のビットに対応する容量素子の一端は、補償期間（ｂ）から電圧変化しないので、データ線１４の電圧上昇には寄与しない。
上位５ビットに対応する容量素子Ｃ5～Ｃ9のうち、レベルシフタＬsに入力された“１”のビットに対応する容量素子の一端は、書込期間（ｃ）において電位ＶLから電位ＶHに変化する。このため、容量素子Ｃ5～Ｃ9のうち、“１”のビットに対応する容量素子が、データ線１４を、補償期間（ｂ）における閾値電圧に相当する電圧から、当該容量サイズの重みに応じた分、上昇させる。
下位５ビットに対応する容量素子Ｃ0～Ｃ4のうち、レベルシフタＬsに入力された“１”のビットに対応する容量素子の一端は、書込期間（ｃ）において電位ＶLから電位ＶHに変化する。ただし、容量素子Ｃ0～Ｃ4の他端は、容量素子Ｃ5～Ｃ9の他端とは異なり、データ線１４とは容量素子Ｃserを介している。このため、容量素子Ｃ0～Ｃ4のうち、“１”のビットに対応する容量素子の一端における電位ＶLから電位ＶHへの変化分は、容量比で圧縮されて、データ線１４の電圧を上昇させる。

このように、書込期間（ｃ）においてｊ列目のＤＡ変換回路５００は、ｊ列目のデータ線１４を、閾値電圧に相当する電圧から、ｉ行ｊ列の映像データＶdataのビットＤ0～Ｄ9に応じた電圧、すなわちｉ行ｊ列のＯＬＥＤの輝度を指定する電圧の分、上昇させる。

本実施形態では、書込期間（ｃ）において制御信号Ｅnb0～Ｅnb9でＨレベルになる期間が時間ΔＴずつ順次遅延している。その理由は、制御信号Ｅnb0～Ｅnb9を一斉にＨレベルにすると、電位ＶLからＶHへの切り替わりが同時に発生することになり、電圧切り替えに伴うスパイク変動が大きくなり、各部に伝播して、特にデータ線１４に伝播して、ＤＡ変換精度を低下させるためである。そこで、本実施形態では、電位ＶLからＶHへの切り替わりが同時に発生しないように、制御信号Ｅnb0～Ｅnb9の位相を順次ずらしているのである。
本実施形態によれば、電圧切り替えに伴うスパイクによる電圧変動の影響が小さくなるので、ＤＡ変換精度の低下が抑えられることになる。
なお、制御信号Ｅnb0～Ｅnb9がＨレベルになる順番は、制御信号Ｅnb0～Ｅnb9の順である必要はない。

書込期間（ｃ）において、ｉ行ｊ列の画素回路１１０では、トランジスター１２２がオン状態になり、トランジスター１２３がオフ状態になるので、トランジスター１２１のゲートノードｇには、ｊ列目のＤＡ変換回路５００から出力された電圧Ｖd(j)が、データ線１４を介して印加される。
図において、ゲートノードｇの電圧と、トランジスター１２１におけるソースノードの電位Ｖelとの差の電圧がＶgsと表記され、容量素子１４０に保持される。

なお、ｉ行目の書込期間（ｃ）において、ｉ行目の画素回路１１０ではトランジスター１２４のオフ状態およびトランジスター１２５のオン状態が引き続き継続する。
また、図９は、第２ラッチ回路Ｌ２から出力される映像データのビットＤ0～Ｄ9がすべて“１”である場合を示している。

書込期間（ｃ）の終了後、発光期間（ｄ）になる。発光期間（ｄ）は、書込期間（ｃ）において保持された電圧Ｖgsに応じた電流をＯＬＥＤ１３０に流して発光させるための期間である。

図１０は、ｉ行目の発光期間（ｄ）において、ｉ行ｊ列の画素回路１１０の動作を説明するための図である。
ｉ行目の発光期間（ｄ）の前に、制御信号／Ｇcmp(i)がＨレベルになるので、トランジスター１２３がオフ状態になる。また、ｉ行目の発光期間（ｄ）に至ると、制御信号／Ｇel(i)がＬレベルに反転するので、トランジスター１２４がオン状態になる。このため、ＯＬＥＤ１３０には、容量素子１４０によって保持された電圧Ｖgsに応じた電流Ｉdsがトランジスター１２１によって流れる。このため、当該ＯＬＥＤ１３０が、当該電流Ｉdsに応じた輝度で発光する。

なお、図１０は、ｉ行目の走査線１２の選択終了後、発光期間（ｄ）が連続した例であるが、制御信号／Ｇel(i)がＬレベルになる期間は、間欠的であってもよいし、輝度調整に応じて調整されてもよい。また、発光期間（ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの中間的なレベルを用いてもよい。

また、ｉ行目の発光期間（ｄ）においては、ｊ列目に対応するＤＡ変換回路５００が、ｉ行目以外の他の行について水平走査期間（Ｈ）の動作をしている場合があるので、図１０ではＤＡ変換回路５００が省略されている。

図７乃至図９においては、ｉ行目の水平走査期間（Ｈ）において、ｊ列目に対応するＤＡ変換回路５００およびｉ行ｊ列の画素回路１１０について着目したが、ｊ列目以外の他の列に対応するＤＡ変換回路５００および画素回路１１０について同様な動作が実行される。
また、図７乃至図９においては、ｉ行目の水平走査期間（Ｈ）について着目し、当該水平走査期間（Ｈ）の動作について説明したが、同様な動作は、１、２、３、…、ｍ行目の水平走査期間（Ｈ）について順次実行される。

画素回路１１０において、書込期間（ｃ）および発光期間（ｄ）における電圧Ｖgsは、補償期間（ｂ）における閾値電圧に相当する電圧から、当該画素回路１１０の階調レベルに応じて変化させた電圧である。同様な動作が他の画素回路１１０でも実行されるので、本実施形態では、ｍ行ｎ列のすべての画素回路１１０にわたってトランジスター１２１の閾値が補償された状態で、ＯＬＥＤ１３０に階調レベルに応じた電流が流れる。したがって、本実施形態では、輝度のばらつきが小さくなる結果、高品位な表示が可能になる。

図１１は、第１実施形態に係る電気光学装置１０における各要素の配置を示す平面図である。電気光学装置１は、ウェハー状の半導体基板からダイシングされるので、矩形形状である。そこで、矩形形状の電気光学装置１のうち、上辺の符号をＵeとし、下辺の符号をＤeとし、左辺の符号をＬeとし、右辺の符号をＲeとする。
なお、矩形形状の電気光学装置１において、上辺Ｕeおよび下辺Ｄeが走査線１２の延在方向であるＸ方向に沿っており、左辺Ｌeおよび右辺Ｒeがデータ線１４の延在方向であるＹ方向に沿っている。
また、図においてＺ方向とは、Ｘ方向およびＹ方向に垂直であって、ＯＬＥＤ１３０から発せられる光の出射方向である。本説明における平面視とは、当該Ｚ方向とは逆方向に向かって電気光学装置１を眺めた場合を示す。

表示領域１００と左辺Ｌeとの間の領域には、走査線駆動回路１２０が設けられ、表示領域１００と右辺Ｒeとの間の領域には、走査線駆動回路１２０が設けられる。２つの走査線駆動回路１２０は、同一の構成であり、走査線１２等を左右で駆動する。
左右の一方のみに走査線駆動回路１２０が配置する構成では、左右の他方で信号の遅延が発生する。これに対して、左右の両方に走査線駆動回路１２０が配置する構成では、信号の遅延を防止することできる。
電気光学装置１０において、複数の端子２０が下辺Ｄeに沿って設けられる。表示領域１００と複数の端子２０との間の領域には、表示領域１００からみて順に回路Ｒｂ、Ｂｂ、Ｇｂおよび制御回路３０が設けられる。

回路Ｒｂは、選択回路群５２、第１ラッチ回路群５４、第２ラッチ回路群５６、および、ＤＡ変換回路５００を含むデータ信号出力回路５０のうち、Ｒのデータ線１４に対応するものを集約した回路である。回路Ｂｂは、データ信号出力回路５０のうち、Ｂのデータ線１４に対応するものを集約した回路である。回路Ｇｂは、データ信号出力回路５０のうち、Ｇのデータ線１４に対応するものを集約した回路である。

回路Ｒｂ、Ｂｂ、Ｇｂと左辺Ｌeとの間の領域には電源回路１５が設けられ、回路Ｒｂ、Ｂｂ、Ｇｂと右辺Ｒeとの間の領域にも電源回路１５が設けられる。２つの電源回路１５は、同一の構成であり、走査線駆動回路１２０や、回路Ｒｂ、Ｂｂ、Ｇｂおよび制御回路３０に各種の電圧を供給する。

図１２は、表示領域１００において画素回路１１０の配置を示す平面図である。この図に示されるように、Ｒの画素回路１１０、Ｂの画素回路１１０およびＧの画素回路１１０がＸ方向に沿って配列し、かつ、同色の画素回路１１０がＹ方向に沿って配列する。したがって、いずれかの１列のデータ線１４に着目すれば、同色の画素回路１１０に対応することになる。
なお、Ｘ方向で隣り合うＲＢＧの画素回路１１０の加法混色によって１つのカラーが表現される。このため、画素回路１１０は、厳密にいえばサブ画素回路と呼ぶべきであるが、本実施形態では、上述したように明暗のみの単色画像の表示も可能であるので、敢えて区別することなく、画素回路と表記する。

図において、幅Ｗとは、Ｘ方向でみたときのデータ線１４の配列間隔であり、第１幅の一例である。幅３Ｗは、幅Ｗの３倍、すなわち、カラー１色分を表示するために要する３本のデータ線１４を一単位としたときの間隔である。
また、図においてデータ線１４を色毎に区別するために、Ｒの画素回路１１０に対応するデータ線の符号がＲ１４と表記され、Ｂの画素回路１１０に対応するデータ線の符号がＢ１４と表記され、Ｇの画素回路１１０に対応するデータ線の符号がＧ１４と表記される。色を区別しない場合には、上述したようにデータ線の符号を１４とする。

図１３は、データ信号出力回路５０のうち、ｊ列目に着目し、当該ｊ列目に対応する回路Ｒｂ、Ｂｂ、Ｇｂにおける各要素の配置を示す図であり、図１４は、回路Ｒｂ、Ｂｂ、Ｇｂのうち、いずれかを抜き出して示す図である。
図１３に示されるように、回路Ｒｂ、Ｂｂ、Ｇｂが、幅Ｗよりも広く、かつ、幅３Ｗよりも狭い範囲においてＹ方向に沿って一列に配列する。このうち、回路Ｒｂでは、要素がＹ方向に沿って、すなわち、図において上方向からみると、次のような順で配列する。詳細には回路Ｒｂでは、容量素子Ｃ9、回路Ｄ9_L1L2、容量素子Ｃ8、回路Ｄ8_L1L2、容量素子Ｃ7、回路Ｄ7_L1L2、容量素子Ｃ6、回路Ｄ6_L1L2、容量素子Ｃ5、回路Ｄ5_L1L2、容量素子Ｃser、容量素子Ｃ4、回路Ｄ4_L1L2、容量素子Ｃ3、回路Ｄ3_L1L2、容量素子Ｃ2、回路Ｄ2_L1L2、容量素子Ｃ1、回路Ｄ1_L1L2、容量素子Ｃ0、回路Ｄ0_L1L2、および、選択回路５２０が、この順で配列する。
なお、回路Ｄk_L1L2とは、ｊ列目に対応して設けられた第１ラッチ回路Ｌ１および第２ラッチ回路Ｌ２のうち、ビットＤkに対応して設けられる回路である。ｋは、ビットを一般的に説明するための整数であって、本実施形態では０～９のいずれかである。例えば、回路Ｄ6_L1L2とは、ｊ列目に対応して設けられた第１ラッチ回路Ｌ１および第２ラッチ回路Ｌ２のうち、ビットＤ6に対応して設けられる回路である。

回路Ｇｂ、Ｒｂについても、要素が回路Ｒｂと同様な順で配列する。
したがって、回路Ｒｂ、Ｂｂ、Ｇｂにおいて、ｊ列目では下位のビットに対応する容量素子Ｃ0～Ｃ4が、図において下方の制御回路３０寄りに位置し、容量素子Ｃ5～Ｃ9が、図において上方の表示領域１００寄りに位置し、容量素子Ｃ0～Ｃ4と容量素子Ｃ5～Ｃ9との間に容量素子Ｃserが位置する。
また、回路Ｒｂ、Ｂｂ、Ｇｂにおいて、選択回路５２０が図において最も下、すなわち制御回路３０寄りに位置する。
なお、ＤＡ変換回路５００における電圧選択回路５１０～５１９、スイッチＲswについては、簡略化のために図１３では省略されている。

図１４に示されるように、回路Ｒｂ、Ｂｂ、Ｇｂにおいて、選択回路５２０で選択された映像データＶdataのビットＤ0～Ｄ9が、Ｙ方向とは反対方向に向かって、順に回路Ｄ0_L1L2～Ｄ9_L1L2に供給される。
容量素子Ｃ0～Ｃ4の他端は、Ｙ方向に沿って設けられる中継線１４ｂを介して容量素子Ｃserの一端に接続され、容量素子Ｃserの他端は、容量素子Ｃ5～Ｃ9の他端とともに、Ｙ方向に沿って設けられるデータ線１４に接続される。

次に、本実施形態において、回路Ｒｂ、Ｂｂ、Ｇｂおける各要素を図１４に示される配置としたことの優位性について説明する。

容量素子Ｃserについては、例えば図１５の左欄に示されるように、選択回路５２０寄りに設けられる構成や、同図の右欄に示されるように、表示領域１００寄りに設けられる構成が考えられる。
しかしながら、図１５の左欄に示される構成では、データ線１４が回路Ｒｂ、ＢｂまたはＧｂをほぼ貫通するので、表示領域１００外においてデータ線１４が長くなる。
一方で、同図の右欄に示される構成では、中継線１４ｂが回路Ｒｂ、ＢｂまたはＧｂをほぼ貫通するので、中継線１４ｂが、図１４に示される本実施形態における中継線１４ｂや、図１５の左欄に示される中継線１４ｂと比較して、長くなる。
換言すれば、図１５の左欄および同図の右欄に示される構成では、同じ列に属するデータ線１４と中継線１４ｂとがＹ方向に沿って並んで配列する部分が存在するが、図１４に示される本実施形態では、同じ列に属するデータ線１４と中継線１４ｂとが並んで配列する部分が存在しない。
このため、本実施形態では、図１５の左欄および同図の右欄に示される構成と比較して、表示領域１００外におけるデータ線１４を短くすることができ、かつ、中継線１４ｂを短くすることができる。配線が長いと容量が寄生しやすくなるので、アナログへの変換精度の低下を招きやすい。本実施形態では、データ線１４および中継線１４ｂを短くすることができるので、アナログへの変換精度の低下を抑えることができる。

また、容量素子Ｃ0～Ｃ9、回路Ｄ0_L1L2～回路Ｄ9_L1L2については、Ｙ方向ではなくＸ方向に沿って配列する構成、例えば図１６に示されるような構成も考えられる。詳細には、同図に示されるように、回路Ｒｂ、Ｂｂ、Ｇｂを、Ｘ方向に沿って配列させ、容量素子Ｃserについては表示領域１００寄りに、選択回路５２０については制御回路３０寄りに位置させる構成も考えられる。
しかしながら、図１６に示される構成では、小型化および高解像度の要求によって幅Ｗの狭小化が余儀なくされる場合、回路Ｒｂ、ＢｂまたはＧｂのうち、容量素子Ｃ0～Ｃ9または回路Ｄ0_L1L2～回路Ｄ9_L1L2のすべてを、データ線１４の配列間隔である幅Ｗよりも狭い範囲に収めることは困難になる。
なお、図１６では、回路Ｄ0_L1L2～回路Ｄ9_L1L2については紙面スペースの関係上、単にＤ0～Ｄ9と表記される。

これに対して、本実施形態では、容量素子Ｃ0～Ｃ9および回路Ｄ0_L1L2～回路Ｄ9_L1L2におけるＸ方向の沿った長さが、幅３Ｗよりも狭い範囲に収まればよいので、幅Ｗの狭小化という要求に対し、図１６に示される配置と比較して容易に対応可能である。

図１３に示される構成、すなわち回路Ｒｂ、Ｂｂ、Ｇｂが、幅３Ｗよりも狭い範囲においてＹ方向に沿って配列する構成について、より詳細に説明する。
図１３では省略されているが、表示領域１００に最も近い回路Ｒｂの容量素子Ｃ5～Ｃ9では、自身の回路Ｒbに対応するデータ線Ｒ１４のみならず、図において下方の回路Ｂｂに対応するデータ線Ｂ１４、および、回路Ｇｂに対応するＧのデータ線Ｇ１４が通過することになり、配線が密になる。そこで、回路Ｒｂにおける容量素子Ｃ5～Ｃ9の構成について容量素子Ｃ5における基本容量素子の１つを例にとって説明する。

図１７乃至図２１は、容量素子Ｃ5において並列接続される基本容量素子の１つ、および、その周辺の構成を示す平面図であり、図２２は、図１７乃至図２１における基本容量素子をＰ－ｐ線で破断した部分断面図であり、図２３は、図１７乃至図２１における基本容量素子をＱ－ｑ線で破断した部分断面図である。
本実施形態における電気光学装置１０は、上述したように半導体基板に形成されるが、当該半導体基板において、導電層または配線層として用いられる層は、基材から順に半導体層２１０、ゲート電極層２２０、第１配線層２３０、第２配線層２４０、第３配線層２５０および第４配線層２６０の計６層としている。このため、１つの図によって容量素子Ｃ5およびその周辺の平面視した図を表現しようとすると、複雑化するので、図１７乃至図２１では、上記６層について、隣り合う２層ずつ、平面視で示すことにする。
詳細には、図１７は、半導体層２１０およびゲート電極層２２０からなる配線パターンを示す。図１８は、ゲート電極層２２０および第１配線層２３０からなる配線パターンを示す。図１９は、第１配線層２３０および第２配線層２４０からなる配線パターンを示す。図２０は、第２配線層２４０および第３配線層２５０からなる配線パターンを示す。図２１は、第３配線層２５０よび第４配線層２６０からなる配線パターンを示す。

図１７、図２２および図２３に示されるように、当該基本容量素子は、半導体層２１０からなる電極２１１と、ゲート電極層２２０をパターニングした電極２２１とで、ゲート絶縁層２７０を挟持した構成である。
なお、電極２１１は、例えばｐウエル領域Ｗellに不純物イオンの注入により形成される。また、領域Ｓtは、隣り合う素子の領域を分離するためのトレンチである。

図１７、図１８および図２３に示されるように、電極２１１は、ゲート絶縁層２７０および第１層間絶縁層２７１を開孔するコンタクトホールＣt1を介して、配線２３１に接続される。図１７、図１８および図２２に示されるように、電極２２１は、第１層間絶縁層２７１を開孔するコンタクトホールＣt2を介して、配線２３２に接続される。第１層間絶縁層２７１は、ゲート電極層２２０と第１配線層２３０との間に設けられた絶縁層である。配線２３１および配線２３２は、第１配線層２３０のパターニングにより形成された中継用の配線である。

図１８、図１９および図２３に示されるように、配線２３１は、第２層間絶縁層２７２を開孔するコンタクトホールＣt3を介して、配線２４１に接続される。図１８、図１９および図２２に示されるように、配線２３２は、第２層間絶縁層２７２を開孔するコンタクトホールＣt4を介して、配線２４２に接続される。第２層間絶縁層２７２は、第１配線層２３０と第２配線層２４０との間に設けられた絶縁層である。
配線２４１は、第２配線層２４０のパターニングにより形成され、電圧選択回路５１５に接続される。すなわち、基本容量素子の一端である電極２１１は、配線２３１、２４１を順に介して電圧選択回路５１５に接続される。配線２４２は、第２配線層２４０のパターニングにより形成された中継用の配線である。

図１９、図２０および図２２に示されるように、配線２４２は、第３層間絶縁層２７３を開孔するコンタクトホールＣt6を介して、配線２５２に接続される。第３層間絶縁層２７３は、第２配線層２４０と第３配線層２５０との間に設けられた絶縁層である。配線２５２は、第３配線層２５０のパターニングにより形成された中継用の配線である。
配線２５２のほか、第３配線層２５０のパターニングによって、配線２５３が形成される。配線２５３は、電源として用いられる電圧が給電される。

図２０、図２１および図２２に示されるように、配線２５２は、第４層間絶縁層２７４を開孔するコンタクトホールＣt8を介して、データ線Ｒ１４に接続される。第４層間絶縁層２７４は、第３配線層２５０と第４配線層２６０との間に設けられた絶縁層である。データ線Ｒ１４は、第４配線層２６０のパターニングにより形成される。
データ線Ｒ１４のほか、第４配線層２６０のパターニングによって、データ線Ｂ１４、Ｇ１４、配線２６１、２６２および２６３が形成される。

データ線Ｂ１４は、図１７乃至図２１において下方の回路Ｂｂにおける容量素子Ｃ5～Ｃ9の他端および容量素子Ｃserの他端に接続される。データ線Ｇ１４は、回路Ｂｂよりもさらに下方の回路Ｇｂにおける容量素子Ｃ5～Ｃ9の他端および容量素子Ｃserの他端に接続される。
また、配線２６１、２６２および２６３は、電源電圧、すなわち時間的にほぼ一定の電圧が給電される。

したがって、データ線Ｒ１４は、図において左右で隣り合う配線２６１、２６２によってシールドされる。すなわち、データ線Ｒ１４からみれば、配線２６１、２６２がシールド線の一例になる。同様に、データ線Ｂ１４は、左右で隣り合う配線２６２、２６３によってシールドされ、データ線Ｇ１４は、左右で隣り合う配線２６３、２６１によってシールドされる。すなわち、データ線Ｂ１４からみれば、配線２６２、２６３がシールド線の一例になり、データ線Ｇ１４からみれば、配線２６３、２６１がシールド線の一例になる。

ここでは、回路Ｒｂの容量素子Ｃ5における並列接続される基本容量素子について説明したが、容量素子Ｃ6～Ｃ9を構成する基本容量素子についても、構成は、図１７乃至図２３で示した構成と共通である。なお、容量素子Ｃ6～Ｃ9では、容量素子Ｃ5とは、並列接続される基本容量素子の個数が異なる。

また、回路Ｒｂの容量素子Ｃ0～Ｃ4についても、他端の接続先がＲについての中継線１４ｂに置き換わるだけで、基本的な構成は、図１７乃至図２３で示した構成と共通である。
回路Ｂｂ、Ｇｂについても容量素子Ｃ0～Ｃ9が同様に設けられるが、回路Ｂｂが設けられる領域にはデータ線Ｒ１４が存在しないので、当該データ線Ｒ１４をシールドするための配線を考慮する必要がない。また、回路Ｇｂが設けられる領域にはデータ線Ｒ１４およびＢ１４が存在しないので、当該データ線Ｒ１４およびＢ１４をシールドするための配線を考慮する必要がない。

本実施形態では、表示領域１００外において、データ線Ｒ１４、Ｂ１４およびＧ１４が隣り合う配線２６１、２６２、２６３だけでなく、下層の配線２５３によってシールドされるので、ノイズの伝播によるデータ線Ｒ１４、Ｂ１４およびＧ１４の電位変動が抑えられる。したがって、本実施形態では、データ線Ｒ１４、Ｂ１４およびＧ１４の電位変動が抑えられて、高品質な表示が可能になる。

［第２実施形態］
次に、第２実施形態に係る電気光学装置１０について説明する。なお、以下の各実施形態では、説明済みの実施形態と同様の構成には同一の符号を付し、詳細な説明を省略する。

図２４は、第２実施形態に係る電気光学装置１０において、データ信号出力回路５０のうち、ｊ列目のデータ線１４に着目し、当該ｊ列目に対応する回路Ｒｂ、Ｂｂ、Ｇｂのいずれかを抜き出して示す図である。
図２４に示される第２実施形態において、図１４に示される第１実施形態と相違する点は、上位のビットに対応する容量素子Ｃ5～Ｃ9、回路Ｄ5_L1L2～回路Ｄ9_L1L2の配置である。詳細には、第２実施形態では、容量素子Ｃserを基準としてみた場合に、容量素子Ｃ9～Ｃ5、回路Ｄ9_L1L2～回路Ｄ5_L1L2の配列が、容量素子Ｃ4～Ｃ0、回路Ｄ4_L1L2～回路Ｄ0_L1L2の配列と対称な関係にある。

容量素子Ｃ4およびＣ9は、容量サイズがほぼ同じであり、他の容量素子Ｃ0～Ｃ3、Ｃ5～Ｃ8と比較して容量サイズが最も大きい。
このため、図２４に示される配列によれば、比較的大きな容量サイズの容量素子Ｃ5およびＣ9が近接する。電気光学装置１０における容量素子は半導体プロセスを用いて形成されるが、第２実施形態では、容量サイズが比較的大きな容量素子が近接しているので、容量サイズのバラツキが抑えられる。このため、第２実施形態では、アナログへの変換精度が高められて、階調レベルの線形性が向上するので、高品位な表示が可能になる。
なお、第２実施形態では、容量素子Ｃser、Ｃ4、Ｃ9以外の容量素子については、容量サイズが小さくなる毎に、容量素子Ｃserからの距離が段階的に遠くなる。近接して配置されない容量素子は、近接して配置される容量素子よりも容量サイズのバラツキが発生しやすいが、容量サイズが小さいので、その影響は小さい。

［第３実施形態］
図２５は、第３実施形態に係る電気光学装置１０において、データ信号出力回路５０のうち、６列分に対応する回路の配置を示す図である。なお、この６列は、カラー画素の２列分であり、具体的には、Ｒ、Ｂ、Ｇ、Ｒ、Ｂ、Ｇに対応する列である。また、図において、幅６Ｗとは、幅３Ｗの２倍の長さである。便宜的に、６列のうち、図において左に位置するデータ線Ｒ１４、Ｂ１４、Ｇ１４の列に対応する回路が順にＲｂ１、Ｂｂ１、Ｇｂ１と表記され、右に位置するデータ線Ｒ１４、Ｂ１４、Ｇ１４の列に対応する回路が順にＲｂ２、Ｂｂ２、Ｇｂ２と表記される。

図２５に示されるように、第３実施形態では、回路Ｒｂ１、Ｒｂ２、Ｂｂ１、Ｂｂ２、Ｇｂ１、Ｇｂ２が、幅Ｗよりも広く、かつ、幅６Ｗよりも狭い範囲において順にＹ方向に沿って一列に配列する。
このため、第３実施形態では、回路Ｒｂ１、Ｒｂ２、Ｂｂ１、Ｂｂ２、Ｇｂ１、Ｇｂ２が、幅６Ｗよりも狭い範囲に収まればよいので、図１４に示される第１実施形態や、図２４に示される第２実施形態と比較して、幅Ｗの狭小化に対して、より容易に対応可能である。

［第４実施形態］
図２６は、第４実施形態に係る電気光学装置１０において、データ信号出力回路５０のうち、ｊ列目のデータ線１４に着目し、当該ｊ列目に対応する回路Ｒｂ、Ｂｂ、Ｇｂのいずれかを抜き出して示す図である。
第４実施形態において、図１４に示される第１実施形態と相違する点は、上位のビットに対応する第１ＤＡ変換回路Ｕpbと下位のビットに対応する第２ＤＡ変換回路Ｌwbとが２列で配列する点である。

詳細には、第１ＤＡ変換回路Ｕpbでは、Ｙ方向に向かって順に、容量素子Ｃ9、回路Ｄ9_L1L2、容量素子Ｃ8、回路Ｄ8_L1L2、容量素子Ｃ7、回路Ｄ7_L1L2、容量素子Ｃ6、回路Ｄ6_L1L2、容量素子Ｃ5、および、回路Ｄ5_L1L2が一列で配列する。また、第２ＤＡ変換回路Ｌwbでは、Ｙ方向に向かって順に、容量素子Ｃ4、回路Ｄ4_L1L2、容量素子Ｃ3、回路Ｄ3_L1L2、容量素子Ｃ2、回路Ｄ2_L1L2、容量素子Ｃ1、回路Ｄ1_L1L2、容量素子Ｃ1、および、回路Ｄ1_L1L2が、第１ＤＡ変換回路Ｕpbの列に隣り合って配列する。
なお、第３実施形態では、選択回路５２０が、図において最も下、すなわち制御回路３０寄りに位置し、容量素子Ｃserが図において最も上、すなわち表示領域１００寄りに位置する。

図２７は、第４実施形態の比較例を示す図である。この比較例では、第２ＤＡ変換回路Ｌwbにおける要素の配列順が図２６における第４実施形態と逆の関係にある。詳細には、当該比較例において第２ＤＡ変換回路Ｌwbでは、Ｙ方向に向かって順に、容量素子Ｃ4、回路Ｄ4_L1L2、容量素子Ｃ3、回路Ｄ3_L1L2、容量素子Ｃ2、回路Ｄ2_L1L2、容量素子Ｃ1、回路Ｄ1_L1L2、容量素子Ｃ0、および、回路Ｄ0_L1L2が一列で配列する。

図２６に示される第４実施形態と図２７で示される比較例とでは、一見すると差がないように見えるが、容量素子Ｃ0～Ｃ9を、重みに応じた個数で基本容量素子を並列接続する場合に差が生じる。
容量素子Ｃ0～Ｃ4（Ｃ5～Ｃ9）の容量サイズは、上述したように１：２：４：８：１６である。そこで、第４実施形態では、容量素子Ｃ0～Ｃ4（Ｃ5～Ｃ9）について、容量サイズの「１」に相当する基本容量素子の並列接続の個数および配置で検討してみる。

図２８は、比較例に対する第４実施形態の優位性を説明するための図である。
図において、左欄が第４実施形態における要素の配置を示し、右欄が比較例における要素の配置を示す。また、この図においてハッチングが施された部分が第１ＤＡ変換回路Ｕpbに係る要素であり、ハッチングが施されていない部分が第２ＤＡ変換回路Ｌwbに係る要素である。第１ＤＡ変換回路Ｕpwおよび第２ＤＡ変換回路Ｌwbにおいて回路Ｄ0_L1L2～Ｄ9_L1L2の大きさは揃えている。
なお、図２８では、回路Ｄ0_L1L2～回路Ｄ9_L1L2については紙面スペースの関係上、単にＤ0～Ｄ9と表記される。

図２８に示されるように、容量素子Ｃ0～Ｃ9において、並列接続する基本容量素子を２列で配列させた場合、第４実施形態では、容量素子Ｃ5～Ｃ9（Ｃ0～Ｃ4）に要する行数が、順に「１」、「１」、「２」、「４」、「８」であり、計１６行である。一方、比較例では、容量素子Ｃ5～Ｃ9（Ｃ4～Ｃ0）に要する行数が、順に「５」、「３」、「２」、「３」、「５」であり、計１８行である。
したがって、第４実施形態では、比較例よりも、Ｙ方向の長さとして、基本容量素子の２行分減らすことができるので、その分、省スペース化を図ることができる。

［応用例・変形例］
なお、上述した各種の実施形態（以下「実施形態等」と称呼する）では、表示素子の一例としてＯＬＥＤ１３０を例示して説明したが、他の表示素子を用いてもよい。例えば表示素子としてＬＥＤを用いてもよい。
また、実施形態等では、ＤＡ変換回路５００として１０ビットの変換例を示したが、ビット数は限られない。

実施形態等では、下位のビットＤ0～Ｄ4および上位のビットＤ5～Ｄ9に２分割したが、３分割以上としてもよい。例えば下位のビットＤ0～Ｄ2、中位のビットＤ3～Ｄ6および上位のビットＤ7～Ｄ9に３分割してもよい。このように３分割する場合、ＤＡ変換回路５００は、図２９に示される構成になる。

詳細には、ＤＡ変換回路５００は、容量素子Ｃ0～Ｃ2の他端が容量素子Ｃser1の一端にされ、容量素子Ｃser1の他端が容量素子Ｃ3～Ｃ6の他端および容量素子Ｃser2の一端に接続され、容量素子Ｃser2の他端が容量素子Ｃ7～Ｃ9の他端およびデータ線１４に接続された構成になる。また、この構成において、容量素子Ｃ0～Ｃ2の他端および容量素子Ｃser1の接続線を中継線１４ｂとし、容量素子Ｃser1の他端および容量素子Ｃ3～Ｃ6の他端の接続線を中継線１４ｃとした場合、初期化期間（ａ）において中継線１４ｂおよび１４ｃを、スイッチＲsw1およびＲsw2によって電位Ｖrstを印加すればよい。
この構成では、容量素子Ｃ7～Ｃ9と、電圧選択回路５１７～５１９とによって上位のビットＤ7～Ｄ9の重みに対応する電圧がデータ線１４に出力される。このため、容量素子Ｃ7～Ｃ9と電圧選択回路５１７～５１９とを含む回路が上位の第１ＤＡ変換回路Ｕpbになる。
容量素子Ｃ3～Ｃ6、Ｃser2と、電圧選択回路５１３～５１６とによって中位のビットＤ3～Ｄ6の重みに対応する電圧がデータ線１４に出力される。このため、容量素子Ｃ3～Ｃ6と電圧選択回路５１３～５１６とを含み、容量素子Ｃser2を除いた構成が中位のＤＡ変換回路Ｍdbになる。
また、容量素子Ｃ0～Ｃ2、Ｃser1、Ｃser2と、電圧選択回路５１０～５１２とによって下位のビットＤ0～Ｄ2の重みに対応する電圧がデータ線１４に出力される。このため、容量素子Ｃ0～Ｃ2と電圧選択回路５１０～５１２とを含み、容量素子Ｃser1、Ｃser2を除いた構成が下位の第２ＤＡ変換回路Ｌwbになる。

なお、図２９に示される構成では、映像データＶdataの１０ビットのうち、ビットＤ7～Ｄ9が上位における２以上のビットの一例であり、ビットＤ0～Ｄ2が上位における２以上のビットを除くビットの一部の一例である。
この構成では、容量素子Ｃ7～Ｃ9が上位容量素子部の一例であり、このうち、例えば容量素子Ｃ7が第１容量素子の一例であり、容量素子Ｃ8が第２容量素子の一例である。また、この構成では、容量素子Ｃ0～Ｃ2が下位容量素子部の一例であり、このうち、例えば容量素子Ｃ0が第３容量素子の一例であり、容量素子Ｃ1が第４容量素子の一例である。

実施形態等では、画素回路１１０におけるトランジスター１２１の閾値電圧を補償する構成としたが、閾値電圧を補償しない構成、具体的にはトランジスター１２３が省略された構成にしてもよい。
トランジスター６６、１２１～１２５のチャネル型は、実施形態等に限定されない。また、これらのトランジスター６６、１２１～１２５は、適宜トランスミッションゲートに置き換えてもよい。その逆にトランスミッションゲートＴg0～Ｔg2については、一方のチャネル型のトランジスターに置き換えてもよい。

［電子機器］
次に、実施形態等に係る電気光学装置１０を適用した電子機器について説明する。電気光学装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。

図３０は、ヘッドマウントディスプレイの外観を示す図であり、図３１は、その光学的な構成を示す図である。
まず、図３０に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図３１に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１０Ｌと右眼用の電気光学装置１０Ｒとが設けられる。
電気光学装置１０Ｌの画像表示面は、図３１において左になるように配置している。これによって電気光学装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。電気光学装置１０Ｒの画像表示面は、電気光学装置１０Ｌとは反対の右になるように配置している。これによって電気光学装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。

この構成において、ヘッドマウントディスプレイ３００の装着者は、電気光学装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１０Ｌが表示し、右眼用画像を電気光学装置１０Ｒが表示すると、装着者に、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。

なお、電気光学装置１０を含む電子機器については、ヘッドマウントディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。

［付記］
ひとつの態様（態様１）に係る電気光学装置は、データ線と走査線との交差に対応して設けられる表示素子と、複数ビットを前記表示素子の階調に応じた電圧に変換するＤＡ変換回路と、を備え、前記ＤＡ変換回路は、前記複数ビットのうち、上位における２以上のビットを、前記上位における２以上のビットに対応する第１階調電圧に変換し、前記第１階調電圧を前記データ線に印加する第１ＤＡ変換回路と、前記複数ビットのうち、前記上位における２以上のビットを除くビットの一部または全部のビットを、前記上位における２以上のビットを除くビットの一部または全部のビットを反映させた第２階調電圧に変換する第２ＤＡ変換回路と、一端が前記第２ＤＡ変換回路に電気的に接続され、他端が前記データ線に電気的に接続される接続容量と、を含み、前記第１ＤＡ変換回路は、前記上位における２以上のビットの各々に対応した、第１容量素子と第２容量素子とを含む上位容量素子部を有し、前記第１容量素子および前記第２容量素子は、前記データ線に沿った方向に配列され、前記第２ＤＡ変換回路は、前記上位における２以上のビットを除くビットの一部または全部のビットの各々に対応した、第３容量素子と第４容量素子とを含む下位容量素子部を有し、前記第３容量素子および前記第４容量素子は、前記データ線に沿った方向に配列される。
この態様１によれば、第２ＤＡ変換回路によって変換された電圧は、接続容量を介することによって圧縮されてデータ線に出力される。態様１において、上位容量素子部に含まれる第１容量素子および第２容量素子がデータ線に沿った方向に配列し、下位容量素子部に含まれる第３容量素子および第４容量素子についてもデータ線に沿った方向に配列するので、例えば、これらの容量素子がデータ線と直交する方向に配列する構成と比較して、狭小化に対応可能になる。

態様１の具体的な態様（態様２）に係る電気光学装置では、前記上位容量素子部と、前記接続容量と、前記下位容量素子部とが、前記データ線に沿った方向に配列され、前記接合容量は、前記上位容量素子部と前記下位容量素子部との間に設けられる。
この態様２によれば、上位容量素子部、下位容量素子部、接続容量の順、または、接続容量、上位容量素子部、下位容量素子部の順で配列する構成と比較して、データ線の配線長を短くすることができる。
態様１または態様２の具体的な態様（態様３）に係る電気光学装置では、前記接続容量が、前記第２ＤＡ変換回路で変換された前記第２階調電圧が印加される中継線と前記データ線との間に設けられる。

態様３の具体的な態様（態様４）に係る電気光学装置では、前記中継線が前記データ線に沿った方向に設けられ、前記データ線と前記中継線とは非並列で配列する。この態様４によればデータ線の配線長および中継線の配線長の双方を短くすることができる。
なお、非並列で配列するとは、データ線と中継線とが並んで配列する部分が存在しない、具体的には、データ線の直交方向からみたときにデータ線と中継線と重なる部分が存在しない、という意味である。

態様１乃至態様４のいずれかの具体的な態様（態様５）に係る電気光学装置では、前記第１ＤＡ変換回路、前記接続容量および前記第２ＤＡ変換回路の前記走査線に沿った方向の幅が、前記データ線と、前記データ線と前記走査線に沿った方向に隣り合って配置されるデータ線との間である第１幅より大きく、前記第１幅の６倍よりも小さい。この態様５によれば、データ線の配列間隔が狭くなっても、容易に対応可能になる。

態様１乃至態様５のいずれかの具体的な態様（態様６）に係る電気光学装置では、前記上位容量素子部の一端に信号を供給するための配線と、前記上位容量素子部の他端から信号を出力する前記データ線と、は異なる配線層に設けられる。
この態様６によれば、上位容量素子部の一端に供給される信号の配線と、上位容量素子部の他端から出力される信号の配線と、が配線層を異にして設けられるので、電圧変化に起因するノイズが伝播しにくくなる。

態様６の具体的な態様（態様７）に係る電気光学装置では、前記データ線が、固定電位の２本のシールド線の間に設けられる。
この態様７によれば、データ線にノイズが伝播しにくくなるので、データ線の電圧変動に伴う表示品位の低下を抑えることができる。

態様１乃至態様７のいずれかの具体的な態様（態様８）に係る電子機器は、上記いずれか態様に係る電気光学装置を有する。この態様８によれば、電気光学装置における小型化および狭小化が容易になる。

１０…電気光学装置、１２…走査線、１４、Ｒ１４、Ｂ１４、Ｇ１４…データ線、１４ｂ…中継線、１００…表示領域、１１０…画素回路、１２１～１２５…トランジスター、１３０…ＯＬＥＤ、１４０…容量素子、３００…ヘッドマウントディスプレイ、５００…ＤＡ変換回路、Ｕpb…第１ＤＡ変換回路、Ｌwb…第２ＤＡ変換回路、Ｃ0～Ｃ9…容量素子、Ｃser…容量素子（接続容量）。

Claims (8)

1. 第１方向に沿って延在するデータ線と、
   前記データ線と交差する走査線と、
   表示領域において、前記データ線と前記走査線との交差に対応して設けられる表示素子と、
   前記表示領域の外側において、複数ビットを前記表示素子の階調に応じた電圧に変換するＤＡ変換回路と、
   を備え、
   前記ＤＡ変換回路は、
   前記複数ビットのうち、上位における２以上のビットを、前記上位における２以上のビットに対応する第１階調電圧に変換し、前記第１階調電圧を前記データ線に印加する第１ＤＡ変換回路と、
   平面視において、前記第１ＤＡ変換回路の前記表示領域とは反対側に設けられ、前記複数ビットのうち、前記上位における２以上のビットを除くビットの一部または全部のビットを、前記上位における２以上のビットを除くビットの一部または全部のビットを反映させた第２階調電圧に変換する第２ＤＡ変換回路と、
   平面視において、前記第１ＤＡ変換回路と前記第２ＤＡ変換回路との間に設けられた接続容量と、
   前記接続容量の一端と電気的に接続され、前記第１方向に沿って延在する中継線と、
   を含み、
   前記データ線は、前記接続容量の他端と電気的に接続され、
   前記第１ＤＡ変換回路は、前記上位における２以上のビットの各々に対応した、第１容量素子と第２容量素子とを含む上位容量素子部を有し、
   前記第１容量素子および前記第２容量素子は、前記第１方向に沿って配列され、前記データ線と電気的に接続され、
   前記第２ＤＡ変換回路は、前記上位における２以上のビットを除くビットの一部または全部のビットの各々に対応した、第３容量素子と第４容量素子とを含む下位容量素子部を有し、
   前記第３容量素子および前記第４容量素子は、前記第１方向に沿って配列され、前記中継線と電気的に接続され、
   前記第１容量素子、前記第２容量素子、前記第３容量素子および前記第４容量素子の各々における一方の電極と他方の電極は、平面視で重なり、
   前記データ線は、平面視において、前記第１容量素子および前記第２容量素子と重なり、
   前記中継線は、平面視において、前記第３容量素子および前記第４容量素子と重なる、
   電気光学装置。
   
2. 前記上位容量素子部と、前記接続容量と、前記下位容量素子部とは、前記データ線に沿った方向に配列され、
   前記接続容量は、前記上位容量素子部と前記下位容量素子部との間に設けられる
   請求項１に記載の電気光学装置。
   
3. 前記接続容量は、前記第２ＤＡ変換回路で変換された前記第２階調電圧が印加される中継線と前記データ線との間に設けられる
   請求項１または２に記載の電気光学装置。
   
4. 前記中継線は、前記データ線に沿った方向に設けられ、
   前記データ線と前記中継線とは非並列で配列される
   請求項３に記載の電気光学装置。
   
5. 前記第１ＤＡ変換回路、前記接続容量および前記第２ＤＡ変換回路の前記走査線に沿った方向の幅は、前記データ線と、前記データ線と前記走査線に沿った方向に隣り合って配置されるデータ線との間である第１幅より大きく、前記第１幅の６倍よりも小さい
   請求項１乃至４のいずれかに記載の電気光学装置。
   
6. 前記上位容量素子部の一端に信号を供給するための配線と、
   前記上位容量素子部の他端から信号を出力する前記データ線と、
   は異なる配線層に設けられる
   請求項１乃至５のいずれかに記載の電気光学装置。
   
7. 前記データ線は、固定電位の２本のシールド線の間に設けられる
   請求項６に記載の電気光学装置。
   
8. 請求項１乃至７のいずれかの電気光学装置を有する電子機器。

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