JP4609233B2 - デジタルアナログ変換回路および表示装置 - Google Patents

Description

本件は、キャパシタの容量比を利用するデジタルアナログ変換回路およびこのデジタルアナログ変換回路を利用する表示装置に関する。

従来より、液晶表示装置などのフラットパネルタイプの表示装置が広く普及している。特に、携帯機器には、小型軽量の表示装置が必須であり、例えば携帯電話機などにおいては、液晶表示装置が主に利用されている。

この液晶表示装置では、高精細な画像も表示するため、表示画素毎に画素回路を有し、高精細な表示が可能なアクティブマトリクスタイプが利用される。

ここで、液晶表示装置においては、液晶に輝度に応じたデータ電圧を印加して表示が行われる。従って、各画素に供給されるデータ信号はアナログ信号である。一方、液晶表示装置に供給される映像信号はデジタル映像信号としておく方が好ましい場合も多く、その場合には液晶表示装置において、デジタルアナログ変換をしてから各画素にアナログデータ信号を供給する。

デジタルアナログ変換回路においては、電源電圧を抵抗分割してデジタルデータの値に応じた電圧を発生する。しかし、デジタルデータのビット数が大きくなるに従って、抵抗の段数が大きくなり、１段の電圧値が小さくなるため、その精度を維持することが難しい。一方、デジタルデータの各ビットの重みに応じてキャパシタの容量比を設定し、この各キャパシタへ各ビットの「１」、「０」に応じた電圧を設定し、これによって得られた電荷量により対応する電圧を出力アナログ電圧とするデジタルアナログ変換回路が知られている。

そして、この容量比を利用するデジタルアナログ変換回路は、比較的小さな電圧を得ることが容易である。そこで、抵抗分割によるデジタルアナログ変換回路と、容量比を利用するデジタルアナログ変換回路を組み合わせることでビット数が多いデジタルデータの変換に好適であると考えられる。

このようなデータ信号のデジタルアナログ変換については、例えば特許文献１などに記載がある。

特開２００３−２９７２５

ここで、上述の容量比を利用するデジタルアナログ変換回路においては、その変換の精度を高める上で、各キャパシタへの充電を正確に行う必要がある。しかし、表示装置においては、次々と送られてくる映像信号を順に処理しなければならず、キャパシタへの充電を十分正確に行うことが難しい場合も多かった。

本発明は、デジタルデータの各ビットに対応して設けられ、各ビットの重みに応じて決定された容量値を有する複数のキャパシタと、前記複数のキャパシタに充電された電荷を合計した電荷量と、前記複数のキャパシタの合計の容量値に応じて決定されるアナログ電圧を出力する出力手段と、前記デジタルデータの前記複数のキャパシタへの経路に設けられ各ビットの電圧のキャパシタへの供給を制御する充電制御トランジスタと、を有し、前記充電制御トランジスタのトランジスタサイズは、接続される前記キャパシタの容量値に対応して設定されていることを特徴とする。また、前記複数のキャパシタの容量値の比と前記複数のキャパシタのそれぞれに接続される前記充電制御トランジスタのトランジスタサイズの比が同じに設定されていることが好適である。また、前記充電制御トランジスタのトランジスタサイズは、接続される前記キャパシタの容量値が大きくなる程、大きく設定されていることが好適である。また、前記充電制御トランジスタはＴＦＴであり、前記充電制御トランジスタのＭＯＳ容量による電圧の変化が同じであるように前記充電制御トランジスタのトランジスタサイズと前記キャパシタの容量値が設定されているが好適である。

また、前記複数のキャパシタは、一端が対応する充電制御トランジスタに接続され、他端が電源に共通接続され、前記出力手段は、前記複数のキャパシタの一端側を短絡して、ここから前記アナログ電圧を出力することが好適である。

また、前記複数のキャパシタは、一端が対応する充電制御トランジスタに接続され、前記出力手段は、前記複数のキャパシタの両端に同一の電圧を設定し、その後前記充電制御トランジスタをオンし、これによって、前記複数のキャパシタの他端から前記アナログ電圧出力させることが好適である。さらに、本発明は、上述したデジタルアナログ変換回路を使用する表示装置に関する。

本発明によれば、充電制御トランジスタのトランジスタサイズを対応するキャパシタの容量に応じて決定する。例えば、ＬＳＢ側から１ビット目、２ビット目、３ビット目で、トランジスタサイズを１，２，４とする。これによって各ビットにおけるキャパシタへの電荷（電流）供給能力を十分なものにして、より正確なデジタルアナログ変換を行うことができる。さらに、充電制御トランジスタのＭＯＳ容量による電圧の変化を同じにすることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

「全体構成」
図１は、実施形態に係る液晶表示装置におけるビデオデータを画素回路に供給するための構成を示す図である。

この実施形態では、６ビットのビデオライン１０が、各画素毎の６４階調のデジタル輝度信号を画素クロックに従って順次転送する。なお、実際にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３本のビデオラインを有し、各色のビデオデータが並列して供給され、対応する色の画素に供給されるが、図においては１色のみを示している。

ビデオライン１０には、画素の各列に対応して設けられたスイッチ１２の入力端が接続されている。このスイッチ１２の制御端には水平転送レジスタ１４の出力がそれぞれ接続されている。ここで、水平転送レジスタ１４は、ビデオラインに供給されてくるビデオデータの画素毎のタイミングに同期する画素クロックにより、水平スタート信号（ＳＴＨ）を順次転送するもので、画素の各列に対応するレジスタを有している。なお、この説明では、ＲＧＢの１種類の色の表示について述べるため、表示ビットと画素は同一である。また、水平転送レジスタに供給される転送クロックは、通常画素クロックの２倍の周期を有し、位相が反転された２つのクロック（ＣＫＨ，ＸＣＫＨ）を用いる場合が多い。

すなわち、ビデオライン１０に１列目の画素のビデオデータが供給されているときには、水平転送レジスタ１４の１つ目に水平スタート信号ＳＴＨが取り込まれて対応するスイッチ１２がオンする。そして、画素クロックによって水平転送レジスタ１４内を水平スタート（ＳＴＨ）信号が順次転送されることで、ビデオライン１０に供給されている画素毎のビデオデータについて、その画素に対応するスイッチ１２が順次オンされる。なお、スイッチ１２はｐチャネルトランジスタ（ＴＦＴ）とｎチャネルトランジスタ（ＴＦＴ）を並列接続して構成され、それぞれが水平転送レジスタ１４の１つのレジスタの非反転出力と、反転出力によって同時にオンオフされる。

各スイッチ１２の出力端には、６ビットのＳＲＡＭ１６の入力端がそれぞれ接続されており、これらＳＲＡＭ１６の出力端には、６ビットのＳＲＡＭ１８の入力端がそれぞれ接続されている。従って、ビデオライン１０に順次供給される画素毎のビデオデータは、スイッチ１２が順番にオンされることによって対応するＳＲＡＭ１６に取り込まれる。そして、１行（１水平走査ライン）分のビデオデータが各ＳＲＡＭ１６に取り込まれた時点で、１行分のビデオデータが、対応するＳＲＡＭ１８に同時にそれぞれ転送され、これを各水平走査期間毎に繰り返す。従って、各水平走査期間において、１行分のビデオデータがＳＲＡＭ１６に取り込まれ、その後これがＳＲＡＭ１８に転送され、転送されたビデオデータが次の水平走査期間においてＳＲＡＭ１８に保持され、ここから出力されることになる。そして、この動作が繰り返される。

ＳＲＡＭ１８の出力端には、デジタルアナログ変換器（ＤＡＣ）２０の入力端が接続されている。このＤＡＣ２０は、ＳＲＡＭ１８から供給される６ビットのビデオデータを６４階調のアナログのビデオ信号に変換する。なお、ＤＡＣ２０は、液晶への電圧印加方向を所定周期で変更するいわゆるＡＣ駆動を行うために、２種類の極性（液晶素子の共通電極電位を基準として液晶に対する電圧の印加方向が反対となる２つの極性）のビデオ信号を出力する。後述するように、本実施形態では、ＡＣ駆動の方式として、ドット反転方式を利用しているため水平および垂直方向において隣接する画素においては液晶に印加する電圧の方向（極性）を反転し、１つの画素の液晶についていえば１フレームごとに反転される。

また、各ＤＡＣ２０の出力端には、アンプ（Ａｍｐ）２２の入力端が接続され、このアンプ２２の出力端が切り替えスイッチ２４を介し、データラインＤＬに接続されている。このデータラインＤＬは、列（垂直走査方向）に伸び、対応する１列の画素回路１００がそれぞれ接続される。なお、この例では、データラインＤＬには、画素回路１００における画素ＴＦＴのソースが接続されるため、ソースラインとも呼ばれる。

従って、ＤＡＣ２０から出力されるアナログビデオ信号がデータラインＤＬに供給され、これを該当する行の画素回路１００が取り込むことで、各画素において取り込んだアナログビデオ信号に応じた表示が行われる。

「ＳＲＡＭの構成」
本実施形態では、６ビットのデジタルビデオデータを保持する２つのＳＲＡＭ１６，１８を各列に有している。また、ビデオデータは、そのダイナミックレンジが比較的小さく設定されており、ＤＡＣ２０に入力するデータとしては、もう少しダイナミックレンジを大きくしたいという要求がある。そこで、例えば、５Ｖ振幅を８Ｖ振幅にレベルシフトする。

本実施形態では、ラッチ回路とレベルシフタを組み合わせて、ＳＲＡＭ１６を構成し、ＳＲＡＭ１６においてレベルシフトも行う。

図２には、本実施形態に係るラッチ型レベルシフト回路（ＳＲＡＭ１６）とこのＳＲＡＭ１６の出力をラッチするラッチ回路（ＳＲＡＭ１８）の構成が示してある。ここで、ビデオデータは、６ビットのデジタルデータであり、１ビット分のみ示す。

５Ｖ振幅のデジタルビデオデータはスイッチ６１０に供給される。このスイッチ６１０は、ドットクロックに同期したクロックにより制御され、入力端に供給されるビデオデータを表示画素（ドット）毎に取り込む。例えば、図１におけるビデオライン１０の対応するスイッチ１２がオンしているときに、スイッチ６１０をオンしてビデオデータを取り込む。なお、スイッチ６１０をスイッチ１２として採用してもよい。

スイッチ６１０の出力端には、第１ラッチ６２０が接続されている。第１ラッチ６２０は、５Ｖ振幅であり、互いの入出力を接続した５Ｖ動作の２つのインバータ６２２，６２４から構成されている。この例では、インバータ６２２の入力側にスイッチ６１０からの出力が供給されるため、インバータ６２４に反転された信号が入力されるようになっている。従って、スイッチ６１０の出力の状態によって、インバータ６２２の入力の状態が決定され、インバータ６２２の一対の出力側の状態も決まる。

ここで、この例では、インバータ６２２の能力をインバータ６２４に比べ大きくすることが好適である。これによって、入力されてくるビデオデータが反転したときにおいてもインバータ６２２の出力が容易に反転して、このデータをラッチすることができる。

第１ラッチ６２０の一対の出力（極性は反対）は、電圧駆動型のレベルシフタ６３０に入力される。このレベルシフタ６３０は、８ＶのＶＤＤと０ＶのＶＳＳの間に配置された３つのトランジスタの直列接続を２つ並列配置した構成になっている。

ＶＤＤとＶＳＳとの間には、ｐチャネルＴＦＴ６３２ａ、ｐチャネルＴＦＴ６３４ａ、およびｎチャネルＴＦＴ６３６ａの直列接続と、ｐチャネルＴＦＴ６３２ｂ、ｐチャネルＴＦＴ６３４ｂ、およびｎチャネルＴＦＴ６３６ｂの直列接続とが、配置されている。そして、ＴＦＴ６３４ａおよびＴＦＴ６３６ａのゲートには、ラッチ回路６２０でラッチされたスイッチ６１０の出力が供給され、ＴＦＴ６３４ｂおよびＴＦＴ６３６ｂのゲートには、ラッチ回路６２０でラッチされたスイッチ６１０の出力の反転信号が供給される。また、ＴＦＴ６３２ａのゲートはＴＦＴ６３４ｂおよびＴＦＴ６３６ｂの中間点に接続され、ＴＦＴ６３２ｂのゲートは、ＴＦＴ６３４ａおよびＴＦＴ６３６ａの中間点に接続されている。

このような構成によって、ラッチ６２０の出力に応じて、ＴＦＴ６３２ａのゲートはＴＦＴ６３４ｂおよびｎチャネルＴＦＴ６３６ｂの中間点、ＴＦＴ６３２ｂのゲートは、ＴＦＴ６３４ａおよびｎチャネルＴＦＴ６３６ａの中間点のいずれか一方がＨレベル、他方がＬレベルになる。例えば、スイッチ６１０の出力がＨレベル（「１」）の場合、ＴＦＴ６３４ｂおよびｎチャネルＴＦＴ６３６ｂの中間点がＨレベル、ＴＦＴ６３４ａおよびｎチャネルＴＦＴ６３６ａの中間点がＬレベルになる。

ＴＦＴ６３４ｂおよびｎチャネルＴＦＴ６３６ｂの中間点およびＴＦＴ６３４ａおよびｎチャネルＴＦＴ６３６ａの中間点からの出力は、第２ラッチ６４０に入力される。第２ラッチ６４０は、インバータ６４２とインバータ６４４が接続されて構成されており、インバータ６４２の入力にＴＦＴ６３４ｂおよびｎチャネルＴＦＴ６３６ｂの中間点の出力が入力され、インバータ６４４の入力にＴＦＴ６３４ａおよびＴＦＴ６３６ａの中間点の出力が入力され、インバータ６４２の出力（インバータ６４４の入力）が第２ラッチ６４０の出力になっている。

従って、スイッチ６１０に入力されるデータは、第１ラッチ６２０でラッチされ、レベルシフタ６３０でレベルシフトされた信号と、レベルシフトされ反転された信号が第２ラッチ６４０に８Ｖの信号としてラッチされる。なお、この第１ラッチ６２０，レベルシフタ６３０および第２ラッチ６４０がＳＲＡＭ１６を構成する。従って、ＳＲＡＭ１６の出力には、５Ｖ振幅が８Ｖ振幅にレベルシフトされた信号が得られる。このように、レベルシフタ６３０の入力側と出力側とにラッチ回路を設けることで、ラッチ動作とレベルシフト動作を同時に行うことができる。従って、これらを別々に行う場合に比べ、消費電力を小さくすることができる。

第２ラッチ６４０の出力は、インバータ６５０によって反転される。なお、図１の構成と対比した場合には、このインバータ６５０までがＳＲＡＭ１６に対応し、これによって、入力されるビデオデータがドットクロックに応じて記憶されてレベルシフトされて出力されることになる。

インバータ６５０の出力は、スイッチ６６０を介し、ラッチ６７０に供給される。スイッチ６６０は、１水平走査ライン分のデータがＳＲＡＭ１６に取り込まれた後に所定期間だけ開く。ラッチ６７０は、互いの入出力同士が接続されたインバータ６７２と、インバータ６７４からなり、インバータ６７２にスイッチ６６０の出力が入力され、その出力がラッチ６７０の出力になっている。そして、このラッチ６７０の出力がインバータ６８０で反転されて出力される。従って、ラッチ６７０およびインバータ６８０がＳＲＡＭ１８を構成する。すなわち、１水平走査ラインにおいて、各画素のビデオデータが各ＳＲＡＭ１６に記憶された段階で、スイッチ６６０を開き、このときのビデオデータがＳＲＡＭ１８にセットされる。例えば、水平帰線期間において、すべてのＳＲＡＭ１６のデータをＲＡＭ１８に一括転送する。

このように、本実施形態によれば、ＳＲＡＭ１６によって、データを記憶する際に、レベルシフトも行える。このため、効率的な動作が達成できる。

「ＤＡＣ２０の上位ビット変換の構成」
図３には、ＤＡＣ２０の上位ビット変換の構成を示してある。基準電圧発生回路３００は、基準電圧アンプ３００ａ、３００ｂの２つを有する。基準電圧アンプ３００ａ、３００ｂは、両者とも電源電圧ＶＣＣとＧＮＤの間を抵抗Ｒ０〜Ｒ９の１０個の抵抗で抵抗分割し、ｖ０〜ｖ８の９個の基準電圧を発生する。基準電圧アンプ３００ａ、３００ｂは、１水平走査期間毎に交互に動作する。従って、９つの基準電圧ｖ０〜ｖ８は、１水平期間毎に極性が反転される。すなわち、基準アンプ３００ａが動作している場合には、ｖ８がＶＣＣに近くｖ０がＧＮＤに近い電圧、基準アンプ３００ｂが動作しているときには、その反対になる。また、１水平期間毎の基準アンプ３００ａ、３００ｂの切り替えは、信号ＦＲＰによって行われる。例えば、信号ＦＲＰがＨレベルの時に基準アンプ３００ａが動作し、Ｌレベルの時に基準アンプ３００ｂが動作する。

データＤ５−Ｄ３は、上部Ｈ側デコーダ３１０，上部Ｌ側デコーダ３１２，下部Ｈ側デコーダ３１４，下部Ｌ側デコーダ３１６の４つのデコーダに入力され、これらデコーダ３１０〜３１６には基準電圧ｖ０〜ｖ８もそれぞれ供給されている。上部Ｈ側デコーダ３１０は、データＤ５−Ｄ３が１１１〜０００の８種類に応じて、基準電圧ｖ８〜ｖ１を選択して出力し、上部Ｌ側デコーダ３１２は、データＤ５−Ｄ３が１１１〜０００の８種類に応じて、基準電圧ｖ７〜ｖ０を選択して出力する。従って、上部Ｈ側デコーダ３１０の出力ＶＨは、上部Ｌ側デコーダ３１２の出力ＶＬより１段階高い電圧（ｖ８がＶＣＣ側の場合）になっている。一方、下部Ｈ側デコーダ３１４は、データＤ５−Ｄ３が１１１〜０００の８種類に応じて、基準電圧ｖ０〜ｖ７を選択して出力し、下部Ｌ側デコーダ３１６は、データＤ５−Ｄ３が１１１〜０００の８種類に応じて、基準電圧ｖ１〜ｖ８を選択して出力する。従って、下部Ｈ側デコーダ３１４の出力ＶＨは、下部Ｌ側デコーダ３１６の出力ＶＬより１段階低い電圧（ｖ８がＶＣＣ側の場合）になっている。

このように、上部デコーダ３１０、３１２とは、Ｄ３のビットに対応する電圧だけずれた出力電圧ＶＨ、ＶＬを出力する。下部デコーダ３１４，３１６は、上部デコーダ３１０，３１２とは極性（入力されてくるデジタルデータが大きくなる方向か小さくなる方向かという変化方向に対し、出力されるアナログ信号であるＶＨ、ＶＬが大きくなる方向か小さくなる方向かという変化方向）が反転されているが、下部Ｈ側デコーダ３１４と下部Ｌ側デコーダ３１６とが、Ｄ３の１ビット分異なる電圧ＶＨと、ＶＬを出力する点は同一である。

なお、上部デコーダ３１０，３１２の出力を奇数列のデータラインＤＬに供給する場合には、下部デコーダ３１４，３１６の出力を偶数列のデータラインＤＬに供給する。

このように、上部デコーダ３１０，３１２と、下部デコーダ３１４，３１６とで、基準電圧の供給を反対にすることで、１つの基準電圧発生回路３００を利用して、パネルの上部側と、下部側の両方のデコーダにおけるデジタルアナログ変換を行うことができる。従って、上部側デコーダ３１０，３１２と、下部デコーダ３１４，３１６の出力をデータラインＤＬに交互に供給することで、ビデオ信号を極性をデータラインＤＬ毎に反転することができる。さらに、基準電圧アンプ３００ａ、３００ｂを１水平ライン毎に交互に用いることで、各データラインＤＬに供給するビデオ信号の極性を１水平走査ライン毎に変更することができる。従って、液晶表示装置におけるドット反転駆動を達成することができる。そして、このような駆動を行う場合において、基準電圧発生回路３００を１つにできるため、回路を簡略化して、また省消費電力化を図ることができる。

「ＤＡＣ２０の下位ビット変換およびアンプ２２構成」
上述のようにして、上位３ビット（Ｄ５−Ｄ３）からＶＨ、ＶＬを得た場合には、ＶＨ、ＶＬの差の電圧についてＤ２−Ｄ０に応じた８種類の電圧を得る。図４には、このための構成が示してある。Ｄ２は、ＴＦＴ４１０−２のゲートにそのまま入力され、ＴＦＴ４１２−２のゲートに反転して入力される。ＴＦＴ４１０−２は一端にＶＨが供給され、ＴＦＴ４１２−２の一端にはＶＬが供給される。ＴＦＴ４１０−２，４１２−２の他端は、充電制御ＴＦＴ４２０−２を介し、キャパシタ４３０−２の一端に接続される。キャパシタ４３０−２の他端はグランドに接続されている。

従って、Ｄ２がＨレベル（「１」）の場合には、ＴＦＴ４１０−２がオンして、ＶＨが選択される。充電制御ＴＦＴ４２０−２がオンしているときに、キャパシタ４３０−２がＶＨに充電される。一方、Ｄ２がＬレベル（「０」）であれば、キャパシタ４３０はＶＬに充電される。

Ｄ１、Ｄ０についても、Ｄ２と基本的に同様の構成が設けられている。従って、Ｄ１、Ｄ０の値に応じて対応するキャパシタ４３０−１，４３０−０にＶＨまたはＶＬが充電される。

さらに、充電制御ＴＦＴ４２０−ｒが設けられ、この充電制御ＴＦＴ４２０−ｒは、データによらずＶＬを直接対応するキャパシタ４３０−ｒに充電する。なお、充電制御ＴＦＴ４２０−ｒ，４２０−０，４２０−１，４２０−２は、信号Ｃｈａｒｇｅによってオンオフされる。

そして、キャパシタ４３０−ｒ，４３０−０，４３０−１，４３０−２は、その容量値がＣ、Ｃ、２Ｃ、４Ｃというように、設定されている。なお、Ｃは例えば０．５ｐＦであり、この場合４Ｃが２ｐＦとなる。

さらに、キャパシタ４３０ｒ，４３０−０，４３０−１，４３０−２の上側端は、３つの結合用ＴＦＴ４４０−１，４４０−２，４４０−３によって接続され、キャパシタ４３０−ｒの上側端は、ＴＦＴ４４０−ｒを介し出力端となっている。

そして、結合用ＴＦＴ４４０−１，４４０−２，４４０−３およびＴＦＴ４４０−ｒのゲートには、信号Ｃｏｍｂｉｎｅが供給されている。

このような回路によって、Ｄ２−Ｄ０がすべて「０」であれば、キャパシタ４３０−２、４３０−１，４３０−０，４３０−ｒは、すべてＶＬに充電される。従って、出力電圧はＶＬになる。ここで、ＶＬは、上述のようにして、Ｄ５−Ｄ３によって、選択された値であり、Ｄ５−Ｄ０によって特定された電圧になっている。

また、Ｄ０が「１」であれば、（ＶＨ−ＶＬ）・Ｃの電荷が余分に充電され、これを１／８Ｃした電圧がＶＬに加算され、ＶＬ＋（ＶＨ−ＶＬ）／８が出力される。Ｄ２が「１」であれば、（ＶＨ−ＶＬ）・４Ｃの電荷が余分に充電され、これを１／８Ｃした電圧がＶＬに加算されてＶＬ＋４（ＶＨ−ＶＬ）／８が出力される。そして、Ｄ０，Ｄ１，Ｄ２のすべてが「１」であれば、ＶＬ＋７（ＶＨ−ＶＬ）／８が出力される。従って、Ｄ０−Ｄ３の値に応じて、（ＶＨ−ＶＬ）を単位とした電圧がＶＬに加算され、出力には、Ｄ５−Ｄ０の値に応じた電圧が得られる。

なお、この出力に得られる電圧は、ＶＣＣ−ＧＮＤの間の電圧であって、パネルの上側と下側と（奇数列と偶数列と）で極性が反転され、また１水平期間毎に極性が反転される。

ここで、本実施形態では、充電制御ＴＦＴ４２０−ｒ，４２０−０，４２０−１，４２０−２のサイズを１：１：２：４に設定する。すなわち、充電制御ＴＦＴ４２０−ｒ，４２０−０，４２０−１，４２０−２が充電するキャパシタ４３０−ｒ，４３０−０，４３０−１，４３０−２は、その容量値が１：１：２：４であり、充電制御ＴＦＴ４２０−ｒ，４２０−０，４２０−１，４２０−２が流す電流量もこの比に対応する。従って、本実施形態のように充電制御ＴＦＴ４２０−ｒ，４２０−０，４２０−１，４２０−２のサイズを１：１：２：４に設定することで、対応するキャパシタ４３０−ｒ，４３０−０，４３０−１，４３０−２への充電電荷量を正確に容量値×電圧値に設定でき、出力電圧を正確なものにできる。また、トランジスタ（充電制御ＴＦＴ）のＭＯＳ容量による電圧の変化を同じにすることができる。

「アンプ２２の構成」
アンプ２２の構成例１について、図４に基づいて説明する。このアンプ２２は、出力補正のための構成を有している。結合ＴＦＴ４４０−ｒからの出力は、信号φ０１によってオンオフされるスイッチＴＦＴ４５０を介しバッファアンプ４５２に入力される。一方、バッファアンプ４５２の入力端には、補正用キャパシタ４５４の一端が接続され、この補正用キャパシタ４５４の他端は電圧ドロップ制御キャパシタ４５６を介しグランドＧＮＤに接続されている。

また、バッファアンプ４５２の入力端には、充電用信号ＣｈａｒｇｅによってオンオフされるＴＦＴ４６０を介し電圧ＶＬが供給される。さらに、キャパシタ４５４と４５６の中点には、充電用信号ＣｈａｒｇｅによってオンオフされるＴＦＴ４６２によって電圧ＶＬが供給され、信号φ０３によってオンオフされるＴＦＴ４７０によりスイッチＴＦＴ４５０の入力側（ＤＡＣの出力端）が接続され、さらにバッファアンプ４５２の出力端がＴＦＴ４７２を介し接続されている。

このような回路の動作について、図５Ａおよび図５Ｂに基づいて説明する。まず、信号ＣｈａｒｇｅによってＴＦＴ４６０，４６２がオンされていることによって、バッファアンプ４５２の入力端およびキャパシタ４５４，と４５６の中点は、電圧ＶＬにセットされる。また、この状態において、キャパシタ４３０−ｒ，４３０−０，４３０−１，４３０−２に上述のような充電が行われ充電量が確定し、Ｃｈａｒｇｅが立ち下がり、その後Ｃｏｍｂｉｎｅが立ち上がって、ＤＡＣ２０の出力端に入力データに応じたアナログ電圧Ｖｉｎが現れる。

そして、ステップ１では、ＣｏｍｂｉｎｅがＨレベルの状態で信号φ０１がＨレベルになり、スイッチＴＦＴ４５０がオンされる。これによって、バッファアンプ４５２の入力端がＤＡＣ２０の出力電圧Ｖｉｎに設定される。

次に、ステップ２において、信号φ０２をＨレベルにすることで、ＴＦＴ４７２をオンする。これによって、キャパシタ４５４，と４５６の中点がバッファアンプ４５２の出力電圧Ｖｏｕｔにセットされる。なお、バッファアンプ４５２は、出力電圧が入力電圧に一致するように動作するものであるが、その特性によって誤差が生じ、本実施形態ではこれを補償する。ここで、バッファアンプ４５２における誤差電圧をΔＶとすると、出力電圧Ｖｏｕｔ＝Ｖｉｎ＋ΔＶと表せる。

ステップ３では、信号φ０２をＬレベルに戻す。これによって、キャパシタ４５４のバッファアンプ４５２の入力端側（上側）はＶｉｎ、キャパシタ４５６側（下側）はＶｏｕｔに固定され、キャパシタ４５４にはΔＶが充電される。

ステップ４において、信号φ０１をＬレベルにして、スイッチＴＦＴ４５０をオフする。ここで、このスイッチＴＦＴ４５０をオフすると、ゲート電位がＨレベルからＬレベルになることで、このスイッチＴＦＴ４５０のゲート容量（Ｃｇｓ）に起因して、バッファアンプ４５２の入力端の電圧は若干下がる。ここで、キャパシタ４５４はΔＶだけ充電されており、キャパシタ４５６はＶｏｕｔ−ＧＮＤだけ充電されている。従って、これらキャパシタ４５４，４５６の中点電圧およびバッファアンプ４５２の入力端電圧はそれほど大きく動くことはできない。スイッチＴＦＴ４５０のオフによりバッファアンプ４５２の入力端において下がった電圧をａとすると、バッファアンプ４５２の入力端の電圧はＶｉｎ−ａとなる。また、キャパシタ４５４，４５６の中点の電圧は、ａよりも少ない電圧ではあるが、ａに応じて低下する。キャパシタ４５４，４５６の中点の電圧の低下分をａ’とすると、そこの電圧はＶｉｎ＋ΔＶ−ａ’となる。

ステップ５において、信号φ０３をＨレベルとして、キャパシタ４５４，４５６の中点電圧をＶｉｎに設定する。これによって、キャパシタ４５４，４５６の中点電圧は、Ｖｉｎ−（Ｖｉｎ＋ΔＶ−ａ’）だけ変化する。従って、バッファアンプ４５２の入力電圧も同じだけ変化し、Ｖｉｎ−ａ＋Ｖｉｎ−Ｖｉｎ−ΔＶ＋ａ’となり、Ｖｉｎ−ΔＶ−（ａ−ａ’）となる。キャパシタ４５４，４５６の容量値の設定にもよるが、ａとａ’は元々近い値であり、ほぼ同一にすることは容易である。ａ＝ａ’と仮定すれば、バッファアンプ４５２の入力電圧はほぼＶｉｎ−ΔＶとなる。このため、Ｖｉｎが入力された場合にＶｏｕｔ＝Ｖｉｎ＋ΔＶとなっていたバッファアンプ４５２の出力は入力がΔＶだけ低くなることで、Ｖｏｕｔ≒Ｖｉｎとなり、誤差が補償される。

「アンプ２２の他の構成例」
図６には、アンプ２２におけるバッファアンプ４５２の出力誤差を解消するための他の回路例が示されている。

この例では、ＤＡＣ２０の出力はそのままバッファアンプ４５２の入力端に供給され、バッファアンプ４５２の出力と入力を接続するスイッチＴＦＴ４８０が設けられている。

そして、このスイッチＴＦＴ４８０を、信号ＣｏｍｂｉｎｅをＨにして、バッファアンプ４５２から対応した電圧を所定時間出力した後に、信号φをＨレベルにすることによってオンする。これによって、バッファアンプ４５２の出力側の電圧を入力側の電圧に近づけることができ、バッファアンプ４５２の出力における誤差を小さくすることができる。

なお、図６に示すように、バッファアンプ４５２の入力側には、ＤＡＣ２０のキャパシタが接続されており、これが入力部容量になっている。一方、バッファアンプ４５２の出力は、データラインＤＬに接続されるため、このデータラインＤＬについての容量が負荷容量として存在する。スイッチＴＦＴ４８０をオンするのは、負荷容量に対し十分な充電が終了してからにすることが効果的である。そして、負荷容量と入力部容量の比である（負荷容量）／（入力容量）が１以下であると、スイッチＴＦＴ４８０のオンによる効果が大きく、好適である。さらに、スイッチＴＦＴ４８０のゲート容量ＣＳは、入力部容量および負荷容量に比べ小さいことが好適であり、好ましくは両容量に対し、１／１０以下であることが好適である。

「ＤＡＣ２０の下位ビットについての他の構成」
図７には、ＤＡＣ２０の下位ビットについての他の構成例が示されている。この例では、信号Ｃｏｍｂｉｎｅに代えて、Ｐｒｅ−Ｃｈａｒｇｅが利用される。

Ｄ２−Ｄ０に対応してＴＦＴ４１０−２，４１２−２，４１０−１，４１２−１，４１０−０，４１２−０がそれぞれ設けられＶＨまたはＶＬのいずれかがそれぞれ選択され、これらが充電制御トランジスタ４２０−２，４２０−１，４２０−０を介しキャパシタ４３０−２，４３０−１，４３０−０の一端側（上側）に供給される。また、キャパシタ４３０−ｒには、ＶＬが直接供給され、常に一端側（上側）がＶＬに設定される。

そして、キャパシタ４３０−２，４３０−１，４３０−０，４３０−ｒの他端側（下側）は、共通接続されて、ＤＡＣ２０の出力になっている。

そして、キャパシタ４３０−２の両端間にはＴＦＴ５１０−２と５１２−２の直列接続、キャパシタ４３０−１の両端間にはＴＦＴ５１０−１と５１２−１の直列接続、キャパシタ４３０−０の両端間にはＴＦＴ５１０−０と５１２−０の直列接続、キャパシタ４３０−ｒの両端間にはＴＦＴ５１０−ｒと５１２−ｒの直列接続が配置されている。そして、ＴＦＴ５１０−２と５１２−２の直列接続，ＴＦＴ５１０−１と５１２−１の直列接続，ＴＦＴ５１０−０と５１２−０の直列接続，ＴＦＴ５１０−ｒと５１２−ｒの直列接続の中間点には、すべてＶＬが供給されており、これらのＴＦＴのゲートにはすべて信号Ｐｒｅ−Ｃｈａｒｇｅが供給されている。

このような回路においては、まず信号Ｐｒｅ−ＣｈａｒｇｅをＨレベルにすることで、すべてのキャパシタ４３０−２，４３０−１，４３０−０，４３０−ｒの両端をＶＬにセットする。

そして、信号Ｐｒｅ−ＣｈａｒｇｅをＬレベルにした後、充電制御ＴＦＴ４２０−２，４２０−１，４２０−０をオンにして、データＤ２−Ｄ０に応じたＶＨまたはＶＬを対応するキャパシタ４３０−２，４３０−１，４３０−０の一端側に供給する。これによって、ＶＨが供給されたキャパシタ４３０−２，４３０−１，４３０−０の他端がシフトしようとするが、その際の各キャパシタの電荷量はキャパシタ４３０−２，４３０−１，４３０−０の容量値に比例するため、上述の場合と同様に、出力端の電圧は、Ｄ２−Ｄ０によって決まる値に応じた分だけＶＬからＶＨ方向にシフトした電圧になる。

なお、この構成においても、充電制御ＴＦＴ４２０−２，４２０−１，４２０−０は、キャパシタ４３０−２，４３０−１，４３０−０の容量比に対応したトランジスタサイズとする。

「切り替えスイッチ２４」
切り替えスイッチ２４の構成を図８に示す。この切り替えスイッチ２４は、第１切替部２４ａと第２切替部２４ｂを有し、これらによって、ＷＨＩＴＥ信号およびＢＬＡＣＫ信号の２つのスタンバイ用信号と、ＤＡＣ２０の出力である６４階調の通常表示用のビデオ信号のうちの１つを選択して出力する。

まず、第１切替部２４ａは、通常モードか、スタンバイモード（ロー・パワーモード）か、を示すモード信号によって切り替えられ、通常モードの場合に通常表示用のビデオ信号を選択して出力する。

一方、スタンバイモードの場合には、第１切替部２４ａによって、スタンバイ用信号を選択する。第１切替部２４ａのスタンバイ用信号の入力端には、第２切替部２４ｂの出力が供給されている。そして、この第２切替部２４ｂは、ＷＨＩＴＥ信号またはＢＬＡＣＫ信号のいずれかを選択して出力する。従って、スタンバイモードの場合には、第２切替部２４ｂによって選択されたＷＨＩＴＥ信号またはＢＬＡＣＫ信号のいずれかが、第１切替部２４ａを介し出力される。

ここで、第２切替部２４ｂは、ＳＲＡＭ１８の６ビット出力におけるＭＳＢ（０−５ビットの５ビット目）の信号が供給される。これは、スタンバイモードの場合には、表示は簡単な記号などの表示であり、白・黒の２種類の表示が用いられ、ビデオデータの５ビット目によって、白または黒のいずれかが判定されるからである。なお、例えば黒が００００００，白が１１１１１１であれば、どのビットによっても判定が可能であるが、ビデオデータによっては、すべての範囲のデータを利用しない場合もあり、適当なビットで判定するとよい。すなわち、画素毎にその画素のデータが白か黒かを画素データ内の適切な１ビットによって判定し、これによってＷＨＩＴＥ信号またはＢＬＡＣＫ信号のいずれかが第２切替部２４ｂにおいて選択される。また、この例では、ＳＲＡＭ１２の所定ビットを切り替え制御信号として、第１切替部２４ａに供給し、そのビットの１または０によって第１切替部２４ａを切り替えている。

このようにして、通常表示モードの場合には、ＤＡＣ２０からの通常のビデオ信号がデータラインＤＬに供給され、スタンバイモードの場合には、ＷＨＩＴＥ信号またはＢＬＡＣＫ信号のいずれかがデータラインＤＬに供給される。

なお、ＲＧＢ各色の画素を有するフルカラーの表示装置においても、すべての画素に高輝度の信号を供給することで、表示自体は白になり、すべてに低輝度の信号を供給することで黒表示になる。また、ＲＧＢの各色画素について、オンオフできるため、Ｒ，Ｇ，Ｂ，Ｒ＋Ｇ，Ｒ＋Ｂ，Ｇ＋Ｂ，白、黒の８色表示も可能である。

スタンバイモードの場合には、通常表示用の多階調のビデオ信号は不要である。そこで、本実施形態においては、別途用意したＷＨＩＴＥ信号またはＢＬＡＣＫ信号をデジタルのビデオデータにより選択することで、アナログのビデオ信号を使用しないことにし、ＤＡＣ２０およびアンプ２２の動作を停止して消費電力を削減する。なお、アンプ２２については、電源をオフすることが好ましく、またＤＡＣについても、その基準電圧を発生するアンプの電源をオフすることが好ましい。このように、スタンバイモードにおいては、アナログ信号の処理が不要となるため、アナログ回路の動作を完全に停止することで省電力をはかることができる。

ここで、液晶では、焼き付き防止などの目的で所定期間毎に液晶への電圧印加方向を反転するいわゆるＡＣ駆動が行われる。従って、ノーマリブラック（電圧を印加しないときに黒表示時になる）液晶を利用する場合には、ＢＬＡＣＫ信号が供給電極電圧と同様の一定電圧、ＷＨＩＴＥ信号が所定期間毎に共通電極に対し離れた電圧に設定され、ノーマリホワイト（電圧を印加しないときに白表示時になる）液晶を利用する場合には、反対の信号となる。

ここで、ノーマリホワイトの場合には、図９に示すように、ＷＨＩＴＥ信号が１／２ＶＤＤの信号、ＢＬＡＣＫ信号が１水平走査間毎にＶＳＳとＶＤＤと交互に繰り返す信号とされ、この電圧が液晶素子の画素電極に印加される。なお、共通電極の電圧ＶＣＯＭは、ＷＨＩＴＥ信号とほぼ同じ電圧に設定される。これによって、画素の１行毎に黒表示の画素に対し供給されるビデオ信号の極性（ＶＣＯＭより大きい電圧か小さい電圧か）が反転される。そして、次のフレームにおいては該当行についてのビデオ信号の極性が反転されるため、１つの黒表示を続ける画素については、１フレームごとに液晶に対する電圧印加方向が反転される。

特に、上述した、１行の中でも、ドット毎に液晶に印加する電圧の方向を反転するドット反転方式が好適である。

「スイッチ２４の具体的回路構成」
図１０に、スイッチ２４の具体的回路構成を示す。ＢＬＡＣＫ信号（ＬＰ＿ＢＬＡＣＫ）は、ＴＦＴ２１０の一端（ドレインまたはソース）に供給され、このｎチャネルのＴＦＴ２１０の他端（ソースまたはドレイン）には、ｐチャネルのＴＦＴ２１２の一端（ソースまたはドレイン）が接続され、このｐチャネルのＴＦＴ２１０の他端（ドレインまたはソース）はＷＨＩＴＥ信号（ＷＨＩＴＥ）が供給される。そして、ＴＦＴ２１０，２１２のゲートには、ビデオデータの５ビット目（Ｄ５）が供給される。従って、Ｄ５が「１」の時にＴＦＴ２１０がオンし、Ｄ５が「０」の時にＴＦＴ２１２がオンする。

ＴＦＴ２１０とＴＦＴ２１２の接続点は、ｎチャネルのＴＦＴ２１４の一端が接続され、このＴＦＴ２１４の他端はデータラインＤＬに接続されている。そして、ＴＦＴ２１４のゲートにはスタンバイモードの時にＨレベルになるＬＰ＿ＥＮＢ信号が供給されている。従って、スタンバイモードにおいて、ＴＦＴ２１４がオンして、ＢＬＡＣＫ信号またはＷＨＩＴＥ信号のいずれかがデータラインＤＬに供給される。

また、ＤＡＣ２０からアンプ２２を介し供給される６４階調のアナログビデオ信号は、ｎチャネルのＴＦＴ２１６の一端に供給され、このＴＦＴ２１６の他端はデータラインＤＬに接続されている。そして、ＴＦＴ２１６のゲートには、通常表示モードの際にＨレベルに設定されるＲＧＢ＿ＥＮＢ信号が供給されている。従って、通常表示モードの際には、ＴＦＴ２１６がオンし、６４階調のビデオ信号がデータラインＤＬに供給される。

このように、ビデオデータＤ５によって、ＷＨＩＴＥ信号またはＢＬＡＣＫ信号のいずれかが選択され、ＬＰ＿ＥＮＢ信号およびＲＧＢ＿ＥＮＢ信号によってビデオ信号か、またはＷＨＩＴＥ信号、ＢＬＡＣＫ信号のいずれか、が選択され、データラインＤＬに供給される。

「プリチャージの構成」
さらに、図１０には、データラインＤＬをプリチャージするための構成を示してある。すなわち、各データラインＤＬ同士の間には、ｎチャネルＴＦＴ２３０が配置され、このＴＦＴ２３０をオンすることで隣接するデータラインＤＬ同士が接続される。このＴＦＴ２３０はすべてのデータラインＤＬ間に配置されている。また、ＷＨＩＴＥ信号を供給するラインと各データラインＤＬの間にはｎチャネルのＴＦＴ２３２が配置されており、このＴＦＴ２３２をオンすることで、ＷＨＩＴＥ信号がデータラインＤＬに供給される。

そして、２つのＴＦＴ２３０およびＴＦＴ２３２のゲートには、ＤＳＧ信号が供給されている。従って、信号ＤＳＧをＨレベルにセットすることで、ＴＦＴ２３０，２３２の両方がオンし、隣接するデータラインＤＬ同士が接続されるとともに、ここにＷＨＩＴＥ信号が供給される。

ここで、このＷＨＩＴＥ信号は、図９に示すように、（１／２）ＶＤＤの信号である。そこで、水平帰線期間において、ＤＳＧ信号をＨレベルにセットすることで、各データラインＤＬは、（１／２）ＶＤＤにプリチャージすることができる。なお、プリチャージは、水平帰線期間など１水平走査期間におけるデータをデータラインＤＬにセットする前に行われる。

特に、後述するデータの極性を隣接画素（ドット）間で反転するドット反転方式の場合には、隣接するデータラインＤＬセットするビデオ信号の電圧値は、共通電極電圧ＶＣＯＭを境として反対方向になっている。そこで、ＴＦＴ２３０をオンして、隣接するデータラインＤＬ同士を接続することで、共通電極電圧ＶＣＯＭに近い電圧になる。すなわち、自然画などの表示においては、隣接画素の輝度は近い場合が多く、従って隣接画素の表示用の電圧にセットされているデータラインＤＬ同士を接続することで、外部からの電力供給なしに、ＶＣＯＭに近い電圧にセットすることができる。例えば、全面黒表示では、データラインＤＬは、ＶＳＳ、ＶＤＤに交互にセットされており、これらを接続することで、効率的なプリチャージを行うことができる。

さらに、本実施形態では、ＴＦＴ２３２を設け、各データラインＤＬについて、（１／２）ＶＤＤにセットする。これによって、この後にデータラインＤＬにビデオ信号を書き込む際に必要な電力（電荷量）を小さくして、省電力化を図ることができる。

なお、図１０の例では、ＴＦＴ２３０，２３２を１本の制御ラインのＤＳＧ信号によってオンオフし、ＴＦＴ２３０，２３２を同一のタイミングでオンしたが、制御ラインを別々としてＴＦＴ２３０をオンした後に、ＴＦＴ２３２をオンすることも好適である。また、ＴＦＴ２３２により供給する電圧は（１／２）ＶＤＤとしたが、共通電極電圧ＶＣＯＭに近い電圧であれば、他の電圧でもよい。

さらに、ＴＦＴ２３０を設けた場合には、ＴＦＴ２３２を省略することもできる。すなわち、ＴＦＴ２３０をオンすることで、ＴＦＴ２３０を介し隣接するデータラインＤＬ同士を接続することができ、同様の効果が得られる。また、ＴＦＴ２３０またはＴＦＴ２３２のいずれかを１つのみ設けることもできる。

「画素回路およびドット反転」
ここで、１行に対し容量ライン２本設け、この２本の容量ラインの電圧を反対の極性で１フレームごとに反転する形式が好適であり、以下にこの構成について説明する。

図１１に、この容量ラインを２本設ける画素回路の構成の概略構成を示す。画素回路１は表示領域全体にマトリクス配置されている。マトリクス配置は、完全な格子状ではなく、ジグザグ状でもよい。また、表示は、モノクロでもフルカラーでもよく、フルカラーの場合通常画素はＲＧＢの３色であるが、必要に応じて白を含む特定の色の画素を追加することも好適である。

１つの画素回路１は、図に示すように、データラインＤＬにソースが接続されたｎチャネルの画素ＴＦＴ１１０と、この画素ＴＦＴ１１０のドレインに接続された液晶素子１１２および保持容量１１４を有している。画素ＴＦＴ１１０のゲートには、各水平走査ライン毎に配置されるゲートラインＧＬが接続されている。

液晶素子１１２は、画素ＴＦＴ１１０のドレインにその画素毎に個別に設けられる画素電極が接続され、この画素電極に対し、液晶を挟んで全画素共通の共通電極が対向配置されて構成されている。なお、共通電極は、共通電極電源ＶＣＯＭに接続されている。

また、保持容量１１４は、画素ＴＦＴ１１０のドレインを構成する半導体層を延長した部分がそのまま一方の電極となり、酸化膜を介して対向形成された容量ラインＳＣの一部が対向電極になっている。なお、保持容量１１４の電極になる部分を画素ＴＦＴ１１０の部分と切り離して別の半導体層として、両者をメタル配線で接続してもよい。

ここで、容量ラインＳＣは、１行（水平走査ライン）に対し、ＳＣ−Ａ、ＳＣ−Ｂの２本があり、水平走査方向において、各画素回路の保持容量がＳＣ−Ａ、ＳＣ−Ｂに交互に接続されている。この図に示した画素回路では、保持容量１１４は、容量ラインＳＣ−Ａに接続されており、隣の画素の保持容量１１４が容量ラインＳＣ−Ｂに接続されている。

ゲートラインＧＬには、垂直ドライバ１２０が接続されており、この垂直ドライバ１２０が、ゲートラインＧＬを１水平期間毎に順次１本ずつ選択してＨレベルにする。垂直ドライバ１２０は、シフトレジスタを有しており、１垂直走査期間の開始を示す信号ＳＴＶを受け、シフトレジスタの１段目をＨレベルとし、その後例えばクロック信号によってＨレベルを１つずつシフトすることで、各水平走査ラインのゲートラインＧＬを順次１本ずつ選択してＨレベルにする。ここで、例えばゲートラインＧＬのＨレベルはＶＤＤ電位であり、ＬレベルはＶＳＳ電位であり、これら電源電圧ＶＤＤ、ＶＳＳが垂直ドライバ１２０に供給され、これによって垂直ドライバの出力であるゲートラインＧＬのＨレベル、Ｌレベルが設定される。

ＳＣドライバ１２２は、２つの電圧レベルを２つの保持容量ラインＳＣ−Ａ、ＳＣ−Ｂに出力する。

なお、図示は省略してあるが、表示装置には、例えば水平ドライバも設けられており、入力されてくるビデオ信号のデータラインＤＬへの線順次の供給を制御する。すなわち、この例では、画素毎のビデオ信号のクロックに応じ、画素毎のサンプリングクロックを水平ドライバが出力し、このサンプリングクロックによって、スイッチをオンオフして１水平走査ライン分のビデオ信号（データ信号）をラッチする。そして、ラッチした１水平走査ラインの各画素についてのデータ信号を１水平走査期間にわたって、データラインＤＬに出力する。

なお、実際にはビデオ信号は、ＲＧＢの３種類あり、垂直方向の各画素は、Ｒ、Ｇ、Ｂのいずれか１つの同一色の画素になっている。そこで、データラインＤＬには、ＲＧＢのいずれか１色のデータ信号が設定される。

そして、本実施形態の装置では、ドット反転方式のＡＣ印加方式を採用している。すなわち、水平走査方向の各画素（ドット）では、液晶素子１１２の画素電極に印加する電圧が、共通電極の電圧ＶＣＯＭに対し極性が反対のデータ信号として印加される。

図１２の左側に示したのは、第１の極性によるデータ信号であり、Ｖｖｉｄｅｏと書いた三角形の斜辺が、輝度に応じたデータ信号（書き込み電圧）を示している。データ信号は、黒レベルから白レベルまでがＶｂの電位差（ダイナミックレンジ）であり、電圧シフト後に画素電極に印加される電圧は、ＶＣＯＭを中心として電圧が離れた方が白、近い方が黒になっている。従って、この例では、黒レベルがＶＣＯＭ−Ｖｂ／２、白レベルがＶＣＯＭ＋Ｖｂ／２となっている。また、隣接画素では、図１２の右側に示したように、第１の極性とは反対の第２の極性になっており、黒レベルがＶＣＯＭ＋Ｖｂ／２、白レベルがＶＣＯＭ−Ｖｂ／２となっている。

そして、図１３に示すように、画素ＴＦＴ１１０へのオン期間が終了しデータの書き込みが終了した後、容量ラインＳＣ−Ａ、ＳＣ−Ｂが所定電圧ΔＶｓｃだけシフトする。この例では、液晶としてノーマリブラックの垂直配向（ＶＡ）タイプのものが使用されている。図１２の左側の画素については、容量ラインＳＣ−Ａが接続されており、ＶｓｃはΔＶｓｃだけ電圧を高い方向にシフトされる。また、図１２の右側の画素については、容量ラインＳＣ−Ｂが接続されており、ＶｓｃはΔＶｓｃだけ電圧を低い方向にシフトされる。

これによって、図１３に示すように、画素電極に印加されたデータ信号は、ΔＶｓｃに応じた電圧だけシフトされ、これがＶＣＯＭとの間に印加されることになる。ここで、ΔＶｓｃは、液晶の印加電圧に応じた透過率の変化が開始されるしきい値電圧Ｖａｔｈに対応した電圧に設定されており、シフト後の電圧によって、液晶素子１１２による表示が可能となる。また、データ信号のダイナミックレンジは、シフト後のダイナミックレンジが表示における黒レベルから白レベルの電位差となるように設定される。

なお、図１２において、Ｖａ（Ｗ）は、白レベルのデータ信号のシフト量、Ｖａ（Ｂ）は黒レベルのデータ信号のシフト量であり、これらシフト量はΔＶｓｃによって決定される。また、Ｖｂはデータ信号の黒レベルと白レベルの電位差（ダイナミックレンジ）、Ｖｂ’はシフト後のダイナミックレンジである。

「全体動作」
図１におけるビデオデータのＳＲＡＭ１６，１８への取り込み動作について、図１４のタイミングチャートに基づいて説明する。１水平走査期間は、ビデオライン１０（図１）にビデオデータが供給されるデータ期間と、水平帰線期間（ブランキング期間）とからなっている。水平同期信号Ｈｓｙｎｃによって、水平走査期間についての同期がとられる。ドットクロックＤｏｔｃｌｏｃｋは、ビデオデータの１ドットに同期した信号であり、この１／２の周波数の水平転送クロックであるＸＣＫＨ（およびＣＫＨ）を水平転送クロックとして用いて、水平スタート信号ＳＴＨが水平転送レジスタ１４（図１）に転送される。なお、イネーブル信号ＥＮＢによって、ビデオデータが供給されている期間のみ水平転送レジスタ１４においてＳＴＨの転送が行われる。

ＳＴＨは、図１４においてＳＲ０１で示したようにして、水平転送レジスタ１４の１段目に転送され、以後ＳＲ０２、ＳＲ０３という風に順次転送される。この例では、１３０段でビデオデータの取り込みは終了する。ここで、ＳＲＡＭ１６（図１）へのビデオデータの取り込みは、ＡＮＤ０１ａ〜ＡＮＤ１３０ａにより行われる。ここで、ＡＮＤ０１ａは、ＳＲ０１とＳＲ０１ａ（ＳＲ０２と同じ信号）とのＡＮＤ（論理積）によって得られるＳＲ０１の後半にＨレベルとなる信号であり、ビデオデータの１ドット目のビデオデータに対応している。従って、このＡＮＤ０１ａによって１ドット目のビデオデータが１段目のＳＲＡＭ１６に取り込まれる。ＡＮＤ０１ａ〜ＡＮＤ１３０ａによって、１行分のビデオデータが対応するＳＲＡＭ１６に取り込まれる。

この例では、水平転送レジスタ１４の段数を１３３段としておき、ＳＲ１３３により、ＳＲＡＭ１６に取り込まれた１行分のビデオデータをＳＲＡＭ１８に転送する。

次に、ＤＡＣ２０から画素回路１００への書き込みの動作について、図１５のタイミングチャートに基づいて説明する。

まず、ブランキング期間が終了したときには、上述のようにＳＲＡＭ１８に１行分のビデオデータがセットされている。そこで、ＤＡＣ２０は、デジタルアナログ変換を行うが、下位３ビットについてキャパシタ４３０に充電しなければならない。そこで信号ＣｈａｒｇｅをＨレベルとして、充電を開始する。充電が完了した後に、ＣｈａｒｇｅをＬレベルとして、信号ＣｏｍｂｉｎｅをＨレベルにする。これによって、ＤＡＣ２０の出力に６４階調のアナログビデオ信号が得られる。

なお、このＤＡＣ２０からアナログ信号が出力されている期間に上述のようにして、アンプ２２の出力補正の処理が行われる。ここでは、図４の構成において利用される信号φ０１〜φ０３のタイミングが示されているが、これは図５Ａに示したものと同様である。

また、図６におけるスイッチＴＦＴ４８０のゲートに供給される信号φは、上記φ３と同様のタイミングでＨレベルとなる。

一方、スイッチ２４においては、ＣｏｍｂｉｎｅがＨレベルの期間にＲＧＢ＿ＥＮＢをＨレベルとして、アンプ２２の出力であるアナログビデオ信号がデータラインＤＬに供給され、該当する行の画素回路１００がそのアナログビデオ信号を取り込む。なお、ＲＧＢ＿ＥＮＢは、Ｃｏｍｂｉｎｅより先にＬレベルに戻ることで、データラインＤＬ上のビデオ信号の変化を防止している。

ゲートラインＧＬは、データ期間においてＨレベルになり、各画素回路１００では、ＲＧＢ＿ＥＮＢがＨレベルの期間の最後の方で、ゲートラインＧＬがＨレベルになり、画素回路１００におけるデータ電圧が確定する。

一方、ブランキング期間において、信号ＤＳＧがＨレベルになり、各データラインＤＬが（１／２）ＶＤＤにプリチャージされる。また、ブランキング期間において、ＦＲＰが反転されるため、ＤＡＣ２０における基準電圧の極性が反転され、アナログビデオデータの極性が反転される。

実施形態に係る液晶表示装置におけるビデオデータを画素回路に供給するための構成を示す図である。 ラッチ型レベルシフト回路（ＳＲＡＭ１６）とこのＳＲＡＭ１６の出力をラッチするラッチ回路（ＳＲＡＭ１８）の構成を示す図である。 ＤＡＣ２０の上位ビット変換の構成を示してある。 ＤＡＣ２０の下位ビット変換およびアンプ２２の構成例を示す図である。 アンプ２２の回路の動作について説明するための図である。 アンプ２２の回路の動作について説明するための図である。 アンプ２２におけるバッファアンプ４５２の出力誤差を解消するための他の回路例を示す図である。 ＤＡＣ２０の下位ビットについての他の構成例を示す図である。 切り替えスイッチ２４の構成を示す図である。 ＷＨＩＴＥ信号とＢＬＡＣＫ信号の波形を示す図である。 データラインのプリチャージのための構成を示す図である。 容量ラインを２本設ける画素回路の構成の概略構成を示す図である。 液晶に対する電圧印加状態を説明するための図である。 各種信号の波形を示す図である。 ビデオデータ取り込みについてのタイミングチャートである。 アナログビデオ信号出力についてのタイミングチャートである。

符号の説明

１０ ビデオライン、１２ スイッチ、１４ 水平転送レジスタ、２２ アンプ、２４ スイッチ、２６ データライン。

Claims (7)

1. デジタルデータの各ビットに対応して設けられ、各ビットの重みに応じて決定された容量値を有する複数のキャパシタと、
   前記複数のキャパシタに充電された電荷を合計した電荷量と、前記複数のキャパシタの合計の容量値に応じて決定されるアナログ電圧を出力する出力手段と、
   前記デジタルデータの前記複数のキャパシタへの経路に設けられ各ビットの電圧のキャパシタへの供給を制御する充電制御トランジスタと、
   を有し、
   前記充電制御トランジスタのトランジスタサイズは、接続される前記キャパシタの容量値に対応して設定されていることを特徴とするデジタルアナログ変換回路。
2. 請求項１に記載のデジタルアナログ変換回路において、
   前記複数のキャパシタの容量値の比と前記複数のキャパシタのそれぞれに接続される前記充電制御トランジスタのトランジスタサイズの比が同じに設定されていることを特徴とするデジタルアナログ変換回路。
3. 請求項１に記載のデジタルアナログ変換回路において、
   前記充電制御トランジスタのトランジスタサイズは、接続される前記キャパシタの容量値が大きくなる程、大きく設定されていることを特徴とするデジタルアナログ変換回路。
4. 請求項１に記載のデジタルアナログ変換回路において、
   前記充電制御トランジスタはＴＦＴであり、
   前記充電制御トランジスタのＭＯＳ容量による電圧の変化が同じであるように前記充電制御トランジスタのトランジスタサイズと前記キャパシタの容量値が設定されていることを特徴とするデジタルアナログ変換回路。
5. 請求項１から４のいずれかに記載のデジタルアナログ変換回路において、
   前記複数のキャパシタは、一端が対応する充電制御トランジスタに接続され、他端が電源に共通接続され、
   前記出力手段は、前記複数のキャパシタの一端側を短絡して、前記一端側から前記アナログ電圧を出力することを特徴とするデジタルアナログ変換回路。
6. 請求項１から５のいずれかに記載のデジタルアナログ変換回路において、
   前記複数のキャパシタは、一端が対応する充電制御トランジスタに接続され、
   前記出力手段は、前記複数のキャパシタの両端に同一の電圧を設定し、その後前記充電制御トランジスタをオンし、
   これによって、前記複数のキャパシタの他端から前記アナログ電圧出力させることを特徴とするデジタルアナログ変換回路。
7. マトリクス状に配置された画素の各列に対応してデータラインを配置し、各画素のデータ信号をデータラインを介し各画素に供給する表示装置であって、
   前記デジタルデータを前記アナログ電圧に基づくアナログデータに変換してから前記データラインに供給するデジタルアナログ変換回路を有し、
   このデジタルアナログ変換回路に請求項１から６のいずれかに記載のデジタルアナログ変換回路を使用することを特徴とする表示装置。