KR100788541B1 - 증폭 회로 및 표시 장치 - Google Patents

Abstract

버퍼 앰프의 출력을 안정화한다. 버퍼 앰프(452)의 입력단에의 입력 신호의 입력을 제어하는 제1 스위치(450)를 설치한다. 버퍼 앰프(452)의 입력단에 접속되고, 타단이 제2 스위치(472)를 통해 버퍼 앰프(452)의 출력단에 접속되는 제1 캐패시터(454)를 설치함과 함께, 제1 캐패시터의 타단에의 상기 입력 신호의 공급을 온·오프하는 제3 스위치(470)를 설치한다. 그리고, 제1 스위치(450) 및 제2 스위치(472)를 온하고, 제3 스위치(470)를 오프해서 제1 캐패시터(454)에 입력 신호와 출력 신호의 전압차를 충전하고, 그 후, 제1 스위치(450) 및 제2 스위치(472)를 닫고, 제3 스위치(470)를 온하여, 제1 캐패시터(454)의 타단에 입력 신호를 공급함으로써, 버퍼 앰프(452)의 입력단에 입력 신호에 대해서, 입력 신호와 출력 신호의 차분을 가산한 전압을 공급한다.

버퍼 앰프, 입력 신호, 출력 신호, 캐패시터, 증폭 회로, 데이터 신호, 데이터 라인, 표시 장치

Description

증폭 회로 및 표시 장치{AMPLIFIER CIRCUIT AND DISPLAY DEVICE}

도 1은 실시예에 따른 액정 표시 장치에서의 비디오 데이터를 화소 회로에 공급하기 위한 구성을 도시하는 도면．

도 2는 래치형 레벨 시프트 회로(SRAM(16))와 이 SRAM(16)의 출력을 래치하는 래치 회로(SRAM(18))의 구성을 도시하는 도면．

도 3은 DAC(20)의 상위 비트 변환의 구성을 도시하는 도면.

도 4는 DAC(20)의 상위 비트 변환의 구성 및 앰프(22)의 구성예의 구성을 도시하는 도면．

도 5a는 앰프(22)의 회로의 동작에 대해서 설명하기 위한 도면.

도 5b는 앰프(22)의 회로의 동작에 대해서 설명하기 위한 도면.

도 6은 DAC(20)의 하위 비트에 관한 다른 구성예를 도시하는 도면.

도 7은 절환 스위치(24)의 구성을 도시하는 도면．

도 8은 WHITE 신호와 BLACK 신호의 파형을 도시하는 도면．

도 9는 데이터 라인의 프리차지를 위한 구성을 도시하는 도면．

도 10은 용량 라인을 2개 설치하는 화소 회로의 구성의 개략 구성을 도시하는 도면．

도 11은 액정에 대한 전압 인가 상태를 설명하기 위한 도면.

도 12는 각종 신호의 파형을 도시하는 도면．

도 13은 비디오 데이터 취득에 관한 타이밍차트.

도 14는 아날로그 비디오 신호 출력에 관한 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

10:비디오 라인

12:스위치

14:수평 전송 레지스터

22:앰프

24:스위치

26:데이터 라인

[특허 문헌1] 일본 특허공개평11-150427호 공보

본 발명은 입력 신호를 안정화하고, 안정화된 출력 신호를 출력하는 증폭 회로, 특히 출력 신호의 보정에 관한 것이다．

종래부터, 액정 표시 장치 등의 플랫 패널 타입의 표시 장치가 널리 보급되고 있다. 특히, 휴대 기기에는, 소형 경량의 표시 장치가 필수적이고, 예를 들면 휴대 전화기 등에서는, 액정 표시 장치가 주로 이용되고 있다.

이 액정 표시 장치에서는, 고정밀도의 화상도 표시하기 위해서, 표시 화소마다 화소 회로를 갖고, 고정밀도의 표시가 가능한 액티브 매트릭스 타입이 이용된다.

여기에서, 액정 표시 장치 등에서는, 매트릭스 형상으로 배치된 화소의 각 열에 대응해서 데이터 라인을 배치하고, 각 화소의 데이터 신호를 데이터 라인을 통해 각 화소에 공급한다. 데이터 라인은, 비교적 길고 또 데이터 신호를 유지하기 위해 용량을 갖고 있다. 따라서, 이 데이터 라인에 데이터 신호를 공급할 때에는, 버퍼 앰프에서 전류 공급 능력을 높이고, 신호를 미리 안정화시킨다. 이러한 증폭 회로에 대해서는, 예를 들면 특허 문헌 1등에 기재되어 있다.

여기에서, 버퍼 앰프는 그것을 구성하는 트랜지스터의 특성의 변동 등에 의해, 입출력에 차이가 생긴다. 표시용의 데이터에 대해서, 전압이 변화하면, 표시 휘도가 변화되기 때문에, 가능한 한 전압 변화가 없도록 하고 싶다고 하는 요구가 있다.

본 발명은, 입력 신호를 안정화하고, 안정화된 출력 신호를 출력하는 버퍼 앰프와, 버퍼 앰프의 입력단에의 입력 신호의 입력을 온·오프하는 제1 스위치와, 일단이 버퍼 앰프의 입력단에 접속되고, 타단이 제2 스위치를 통해 버퍼 앰프의 출력단에 접속되는 제1 캐패시터와, 제1 캐패시터의 타단에의 상기 입력 신호의 공급을 온·오프하는 제3 스위치를 포함하고, 제1 스위치 및 제2 스위치를 온하고, 제3 스위치를 오프해서 제1 캐패시터에 입력 신호와 출력 신호의 전압차를 충전하고, 그 후, 제1 스위치 및 제2 스위치를 닫고, 제3 스위치를 온하고, 제1 캐패시터의 타단에 입력 신호를 공급함으로써, 버퍼 앰프의 입력단에 입력 신호에 대해서, 입력 신호와 출력 신호의 차분을 가산한 전압을 공급하는 것을 특징으로 한다.

또한, 상기 제1 캐패시터의 타단과, 일정 전압의 전원 사이에 제2 캐패시터를 갖는 것이 적합하다.

또한, 매트릭스 형상으로 배치된 화소의 각 열에 대응해서 데이터 라인을 배치하고, 각 화소의 데이터 신호를 데이터 라인을 통해 각 화소에 공급하는 표시 장치로서, 상기 데이터 신호를 안정화시키고나서 상기 데이터 라인에 공급하는 증폭 회로를 갖고, 이 증폭 회로에 전술한 증폭 회로를 사용하는 것이 적합하다.

이하, 본 발명의 실시예에 대해서, 도면에 기초해서 설명한다.

「전체 구성」

도 1은 실시예에 따른 액정 표시 장치에서의 비디오 데이터를 화소 회로에 공급하기 위한 구성을 도시하는 도면이다．

이 실시예에서는, 6비트의 비디오 라인(10)이, 각 화소마다의 64계조의 디지털 휘도 신호를 화소 클록을 따라서 순차적으로 전송한다. 또한, 실제로는 R(적), G(녹), B(청)의 3개의 비디오 라인을 갖고, 각 색의 비디오 데이터가 병렬해서 공급되고, 대응하는 색의 화소에 공급되지만, 도 1에서는 1색만을 나타내고 있다.

비디오 라인(10)에는, 화소의 각 열에 대응해서 설치된 스위치(12)의 입력단이 접속되어 있다. 이 스위치(12)의 제어단에는 수평 전송 레지스터(14)의 출력이 각각 접속되어 있다. 여기에서, 수평 전송 레지스터(14)는, 비디오 라인에 공급되어 오는 비디오 데이터의 화소마다의 타이밍에 동기하는 화소 클록에 의해, 수평 스타트 신호(STH)를 순차적으로 전송하는 것으로, 화소의 각 열에 대응하는 레지스터를 갖고 있다. 또한, 이 설명에서는，RGB중 1종류의 색의 표시에 대해서 설명하기 때문에, 표시 비트와 화소는 동일하다. 또한, 수평 전송 레지스터에 공급되는 전송 클록은 보통 화소 클록의 2배의 주기를 갖고, 위상이 반전된 2개의 클록(CKH, XCKH)을 이용하는 경우가 많다.

즉, 비디오 라인(10)에 1열째의 화소의 비디오 데이터가 공급되어 있을 때에는, 수평 전송 레지스터(14)의 하나째에 수평 스타트 신호(STH)가 취득되어 대응하는 스위치(12)가 온한다. 그리고, 화소 클록에 의해 수평 전송 레지스터(14) 내를 수평 스타트(STH) 신호가 순차적으로 전송됨으로써, 비디오 라인(10)에 공급되어 있는 화소마다의 비디오 데이터에 대해서, 그 화소에 대응하는 스위치(12)가 순차적으로 온된다. 또한, 스위치(12)는 p채널 트랜지스터(TFT)와 n채널 트랜지스터(TFT)를 병렬 접속해서 구성되고, 각각이 수평 전송 레지스터(14)의 1개의 레지스터의 비 반전 출력과, 반전 출력에 의해 동시에 온·오프된다.

각 스위치(12)의 출력단에는, 6비트의 SRAM(16)의 입력단이 각각 접속되어 있고, 이들 SRAM(16)의 출력단에는, 6비트의 SRAM(18)의 입력단이 각각 접속되어 있다. 따라서, 비디오 라인(10)에 순차적으로 공급되는 화소마다의 비디오 데이터는, 스위치(12)가 차례대로 온됨으로써 대응하는 SRAM(16)에 취득된다. 그리고, 1행(1 수평 주사 라인)분의 비디오 데이터가 각 SRAM(16)에 취득된 시점에서, 1행분 의 비디오 데이터가, 대응하는 SRAM(18)에 동시에 각각 전송되고, 이것을 각 수평 주사 기간마다 반복한다. 따라서, 각 수평 주사 기간에서, 1행분의 비디오 데이터가 SRAM(16)에 취득되고, 그 후 이것이 SRAM(18)에 전송되고, 전송된 비디오 데이터가 다음 수평 주사 기간에서 SRAM(18)에 유지되고, 여기부터 출력되게 된다. 그리고, 이 동작이 반복된다.

SRAM(18)의 출력단에는, 디지털 아날로그 변환기(DAC)(20)의 입력단이 접속되어 있다. 이 DAC(20)는, SRAM(18)으로부터 공급되는 6비트의 비디오 데이터를 64계조의 아날로그의 비디오 신호로 변환한다. 또한，DAC(20)는, 액정에의 전압 인가 방향을 소정 주기로 변경하는 소위 AC 구동을 행하기 위해, 2종류의 극성(액정 소자의 공통 전극 전위를 기준으로 해서 액정에 대한 전압의 인가 방향이 반대로 되는 2개의 극성)의 비디오 신호를 출력한다. 후술하는 바와 같이, 본 실시예에서는，AC 구동의 방식으로서, 도트 반전 방식을 이용하고 있기 때문에 수평 및 수직 방향에서 인접하는 화소에서는 액정에 인가하는 전압의 방향(극성)을 반전하고, 1개의 화소의 액정에 대해서 말하면 1프레임마다 반전된다.

또한, 각 DAC(20)의 출력단에는, 앰프(Amp)(22)의 입력단이 접속되고, 이 앰프(22)의 출력단이 절환 스위치(24)를 통해, 데이터 라인(DL)에 접속되어 있다. 이 데이터 라인(DL)은 열(수직 주사 방향)로 신장하고, 대응하는 1열의 화소 회로(100)가 각각 접속된다. 또한, 이 예에서는, 데이터 라인(DL)에는, 화소 회로(100)에서의 화소 TFT의 소스가 접속되기 때문에, 소스 라인이라고도 불린다.

따라서, DAC(20)로부터 출력되는 아날로그 비디오 신호가 데이터 라인(DL)에 공급되고, 이것을 해당하는 행의 화소 회로(100)가 취득함으로써, 각 화소에서 취득된 아날로그 비디오 신호에 따른 표시가 행해진다.

「SRAM의 구성」

본 실시예에서는, 6비트의 디지털 비디오 데이터를 유지하는 2개의 SRAM(16, 18)을 각 열에 갖고 있다. 또한, 비디오 데이터는, 그 다이나믹 레인지가 비교적 작게 설정되어 있고, DAC(20)에 입력하는 데이터로서는, 좀더 다이나믹 레인지를 크게 하고 싶다고 하는 요구가 있다. 따라서, 예를 들면, 5V 진폭을 8V 진폭으로 레벨 시프트한다.

본 실시예에서는, 래치 회로와 레벨 시프터를 조합하여, SRAM(16)을 구성하고, SRAM(16)에서 레벨 시프트도 행한다.

도 2에는, 본 실시예에 따른 래치형 레벨 시프트 회로(SRAM(16))와 이 SRAM(16)의 출력을 래치하는 래치 회로(SRAM(18))의 구성이 도시되어 있다. 여기에서, 비디오 데이터는, 6비트의 디지털 데이터로서, 1비트분만 나타낸다.

5V 진폭의 디지털 비디오 데이터는 스위치(610)에 공급된다. 이 스위치(610)는 도트 클록에 동기한 클록에 의해 제어되고, 입력단에 공급되는 비디오 데이터를 표시 화소(도트)마다 취득한다. 예를 들면, 도 1에서의 비디오 라인(10)의 대응하는 스위치(12)가 온되어 있을 때에, 스위치(610)를 온해서 비디오 데이터를 취득한다. 또한, 스위치(610)를 스위치(12)로서 채용해도 된다．

스위치(610)의 출력단에는, 제1 래치(620)가 접속되어 있다. 제1 래치(620)는 5V 진폭이며, 서로의 입출력을 접속한 5V 동작의 2개의 인버터(622, 624)로 구 성되어 있다. 이 예에서는, 인버터(622)의 입력측에 스위치(610)로부터의 출력이 공급되기 때문에, 인버터(624)로 반전된 신호가 입력되게 되어 있다. 따라서, 스위치(610)의 출력 상태에 따라서, 인버터(622)의 입력 상태가 결정되고, 인버터(622)의 한 쌍의 출력측의 상태도 결정된다.

여기에서, 이 예에서는, 인버터(622)의 능력을 인버터(624)에 비해서 크게 하는 것이 적합하다. 이것에 의해, 입력되어 오는 비디오 데이터가 반전되었을 때에도 인버터(622)의 출력이 용이하게 반전되어, 이 데이터를 래치할 수 있다．

제1 래치(620)의 한 쌍의 출력(극성은 반대)은, 전압 구동형의 레벨 시프터(630)에 입력된다. 이 레벨 시프터(630)는 8V의 VDD와 0V의 VSS의 사이에 배치된 3개의 트랜지스터의 직렬 접속을 2개 병렬 배치한 구성으로 되어 있다.

VDD와 VSS의 사이에는, p채널 TFT(632a), p채널 TFT(634a), 및 n채널 TFT(636a)의 직렬 접속과, p채널 TFT(632b), p채널 TFT(634b), 및 n채널 TFT(636b)의 직렬 접속이, 배치되어 있다. 그리고, TFT(634a) 및 TFT(636a)의 게이트에는, 래치 회로(620)로 래치된 스위치(610)의 출력이 공급되고, TFT(634b) 및 TFT(636b)의 게이트에는, 래치 회로(620)로 래치된 스위치(610)의 출력의 반전 신호가 공급된다. 또한, TFT(632a)의 게이트는 TFT(634b) 및 TFT(636b)의 중간점에 접속되고, TFT(632b)의 게이트는, TFT(634a) 및 TFT(636a)의 중간점에 접속되어 있다.

이러한 구성에 의해, 래치(620)의 출력에 따라서, TFT(632a)의 게이트는 TFT(634b) 및 n채널 TFT(636b)의 중간점, TFT(632b)의 게이트는, TFT(634a) 및 n채널 TFT(636a)의 중간점 중 어느 한 쪽이 H 레벨, 다른 쪽이 L 레벨로 된다. 예를 들면, 스위치(610)의 출력이 H 레벨 (「1」)인 경우, TFT(634b) 및 n채널 TFT(636b)의 중간점이 H 레벨, TFT(634a) 및 n채널 TFT(636a)의 중간점이 L 레벨로 된다.

TFT(634b) 및 n채널 TFT(636b)의 중간점 및 TFT(634a) 및 n채널 TFT(636a)의 중간점으로부터의 출력은 제2 래치(640)에 입력된다. 제2 래치(640)는 인버터(642)와 인버터(644)가 접속되어 구성되어 있고, 인버터(642)의 입력에 TFT(634b) 및 n채널 TFT(636b)의 중간점의 출력이 입력되고, 인버터(644)의 입력에 TFT(634a) 및 TFT(636a)의 중간점의 출력이 입력되고, 인버터(642)의 출력(인버터(644)의 입력)이 제2 래치(640)의 출력으로 되어 있다.

따라서, 스위치(610)에 입력되는 데이터는, 제1 래치(620)로 래치되고, 레벨 시프터(630)로 레벨 시프트된 신호와, 레벨 시프트되어 반전된 신호가 제2 래치(640)에 8V의 신호로서 래치된다. 또한, 이 제1 래치(620), 레벨 시프터(630) 및 제2 래치(640)가 SRAM(16)을 구성한다. 따라서, SRAM(16)의 출력에는, 5V 진폭이 8V 진폭으로 레벨 시프트된 신호를 얻을 수 있다. 이와 같이, 레벨 시프터(630)의 입력측과 출력측에 래치 회로를 설치함으로써, 래치 동작과 레벨 시프트 동작을 동시에 행할 수 있다. 따라서, 이들을 따로따로 행하는 경우에 비해, 소비 전력을 작게 할 수 있다．

제2 래치(640)의 출력은, 인버터(650)에 의해 반전된다. 또한, 도 1의 구성과 대비한 경우에는, 이 인버터(650)까지가 SRAM(16)에 대응하고, 이것에 의해, 입력되는 비디오 데이터가 도트 클록에 따라서 기억되어 레벨 시프트되어 출력되게 된다.

인버터(650)의 출력은 스위치(660)를 통해, 래치(670)에 공급된다. 스위치(660)는, 1 수평 주사 라인분의 데이터가 SRAM(16)에 취득된 후에 소정 기간만 개방한다. 래치(670)는, 서로의 입출력끼리 접속된 인버터(672)와, 인버터(674)로 이루어지고, 인버터(672)에 스위치(660)의 출력이 입력되고, 그 출력이 래치(670)의 출력으로 되어 있다. 그리고, 이 래치(670)의 출력이 인버터(680)로 반전되어 출력된다. 따라서, 래치(670) 및 인버터(680)가 SRAM(18)을 구성한다. 즉, 1 수평 주사 라인에서, 각 화소의 비디오 데이터가 각 SRAM(16)에 기억된 단계에서, 스위치(660)를 열고, 이 때의 비디오 데이터가 SRAM(18)에 세트된다. 예를 들면, 수평 귀선 기간에서, 모든 SRAM(16)의 데이터를 RAM(18)에 일괄 전송한다.

이와 같이, 본 실시예에 따르면, SRAM(16)에 의해, 데이터를 기억할 때에, 레벨 시프트도 행할 수 있다. 이 때문에, 효율적인 동작을 달성할 수 있다.

「DAC(20)의 상위 비트 변환의 구성」

도 3에는, DAC(20)의 상위 비트 변환의 구성을 도시하고 있다. 기준 전압 발생 회로(300)는 기준 전압 앰프(300a, 300b) 2개를 갖는다. 기준 전압 앰프(300a, 300b)는 양자 모두 전원 전압(VCC과 GND) 사이를 저항(R0 내지 R9)의 10개의 저항으로 저항 분할하여, v0 내지 v8의 9개의 기준 전압을 발생시킨다. 기준 전압 앰프(300a, 300b)는 1 수평 주사 기간마다 교대로 동작한다. 따라서, 9개의 기준 전압 v0 내지 v8은, 1 수평 기간마다 극성이 반전된다. 즉, 기준 앰프(300a)가 동작하고 있는 경우에는, v8이 VCC에 가깝고 v0이 GND에 가까운 전압, 기준 앰 프(300b)가 동작하고 있을 때에는, 그 반대로 된다. 또한, 1 수평 기간마다의 기준 앰프(300a, 300b)의 절환은, 신호(FRP)에 의해 행해진다. 예를 들면, 신호(FRP)가 H 레벨일 때에 기준 앰프(300a)가 동작하고, L 레벨일 때에 기준 앰프(300b)가 동작한다.

데이터(D5-D3)는, 상부 H측 디코더(310), 상부 L측 디코더(312), 하부 H측 디코더(314), 하부 L측 디코더(316)의 4개의 디코더에 입력되고, 이들 디코더(310 내지 316)에는 기준 전압 v0 내지 v8도 각각 공급되어 있다. 상부 H측 디코더(310)는, 데이터(D5-D3)가 111 내지 000의 8종류에 따라, 기준 전압 v8 내지 v1을 선택해서 출력하고, 상부 L측 디코더(312)는, 데이터(D5-D3)가 111 내지 000의 8종류에 따라, 기준 전압 v7 내지 v0을 선택해서 출력한다. 따라서, 상부 H측 디코더(310)의 출력(VH)은, 상부 L측 디코더(312)의 출력(VL)보다 1단계 높은 전압(v8이 VCC측인 경우)으로 되어 있다. 한편, 하부 H측 디코더(314)는, 데이터(D5-D3)가 111 내지 000의 8종류에 따라, 기준 전압 v0 내지 v7을 선택해서 출력하고, 하부 L측 디코더(316)는 데이터(D5-D3)가 111 내지 000의 8종류에 따라, 기준 전압 v1 내지 v8을 선택해서 출력한다. 따라서, 하부 H측 디코더(314)의 출력(VH)은, 하부 L측 디코더(316)의 출력(VL)보다 1단계 낮은 전압(v8이 VCC측인 경우)으로 되어 있다.

이와 같이, 상부 디코더(310, 312)와는, D3의 비트에 대응하는 전압만큼 어긋난 출력 전압(VH, VL)을 출력한다. 하부 디코더(314, 316)는, 상부 디코더(310, 312)와는 극성(입력되어 오는 디지털 데이터가 커지는 방향이나 작아지는 방향이라 고 하는 변화 방향에 대해서, 출력되는 아날로그 신호인 VH, VL이 커지는 방향이거나 작아지는 방향이라고 하는 변화 방향)이 반전되어 있지만, 하부 H측 디코더(314)와 하부 L측 디코더(316)가, D3의 1비트만큼 상이한 전압 VH와, VL을 출력하는 점은 동일하다.

또한, 상부 디코더(310, 312)의 출력을 홀수 열의 데이터 라인(DL)에 공급할 경우에는, 하부 디코더(314, 316)의 출력을 짝수 열의 데이터 라인(DL)에 공급한다.

이와 같이, 상부 디코더(310, 312)와, 하부 디코더(314, 316)로, 기준 전압의 공급을 반대로 함으로써, 1개의 기준 전압 발생 회로(300)를 이용해서, 패널의 상부측과, 하부측의 양방의 디코더에서의 디지털 아날로그 변환을 행할 수 있다. 따라서, 상부측 디코더(310, 312)와, 하부 디코더(314, 316)의 출력을 데이터 라인(DL)에 교대로 공급함으로써, 비디오 신호를 극성을 데이터 라인(DL)마다 반전할 수 있다. 또한, 기준 전압 앰프(300a, 300b)를 1 수평 라인마다 교대로 이용함으로써, 각 데이터 라인(DL)에 공급하는 비디오 신호의 극성을 1 수평 주사 라인마다 변경할 수 있다. 따라서, 액정 표시 장치에서의 도트 반전 구동을 달성할 수 있다. 그리고, 이러한 구동을 행하는 경우에서, 기준 전압 발생 회로(300)를 1개로 할 수 있기 때문에, 회로를 간략화하고, 또 소비 전력 절약화를 도모할 수 있다.

「DAC(20)의 하위 비트 변환 및 앰프(22) 구성」

전술된 바와 같이 해서, 상위 3비트(D5-D3)로부터 VH, VL를 얻은 경우에는, VH, VL의 차의 전압에 대해서 D2-D0에 따른 8종류의 전압을 얻는다. 도 4에는, 이 를 위한 구성이 도시되어 있다. D2는 TFT(410-2)의 게이트에 그대로 입력되고, TFT(412-2)의 게이트로 반전해서 입력된다. TFT(410-2)는 일단에 VH가 공급되고, TFT(412-2)의 일단에는 VL이 공급된다. TFT(410-2, 412-2)의 타단은, 충전 제어 TFT(420-2)를 통해, 캐패시터(430-2)의 일단에 접속된다. 캐패시터(430-2)의 타단은 그라운드에 접속되어 있다.

따라서, D2가 H 레벨 (「1」)인 경우에는, TFT(410-2)가 온하고, VH가 선택된다. 충전 제어 TFT(420-2)가 온되어 있을 때에, 캐패시터(430-2)가 VH에 충전된다. 한편, D2가 L 레벨 (「0」)이면, 캐패시터(430)는 VL에 충전된다.

D1, D0에 대해서도, D2와 기본적으로 마찬가지의 구성이 설치되어 있다. 따라서, D1, D0의 값에 따라 대응하는 캐패시터(430-1, 430-0)에 VH 또는 VL이 충전된다.

또한, 충전 제어 TFT(420-r)가 설치되고, 이 충전 제어 TFT(420-r)는, 데이터에 상관없이 VL를 직접 대응하는 캐패시터(430-r)에 충전한다. 또한, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)는 신호 Charge에 의해 온·오프된다.

그리고, 캐패시터(430-r, 430-0, 430-1, 430-2)는 그 용량값이 C, C, 2C, 4C 와 같이, 설정되어 있다. 또한，C는 예를 들면 0.5㎊이며, 이 경우 4C가 2㎊로 된다.

또한, 캐패시터(430r, 430-0, 430-1, 430-2)의 상측단은, 3개의 결합용 TFT(440-1, 440-2, 440-3)에 의해 접속되고, 캐패시터(430-r)의 상측단은, TFT(440-r)를 통해 출력단으로 되어 있다.

그리고, 결합용 TFT(440-1, 440-2, 440-3) 및 TFT(440-r)의 게이트에는, 신호 Combine이 공급되어 있다.

이러한 회로에 의해, D2-D0이 전부 「0」이면, 캐패시터(430-2, 430-1, 430-0, 430-r)는, 전부 VL에 충전된다. 따라서, 출력 전압은 VL로 된다. 여기에서, VL은, 전술된 바와 같이 해서, D5-D3에 의해, 선택된 값이며, D5-D0에 의해 특정된 전압으로 되어 있다.

또한，D0이 「1」이면, (VH-VL)·C의 전하가 여분으로 충전되고, 이것을 1/8C한 전압이 VL에 가산되어, VL+(VH-VL)/8이 출력된다. D2가 「1」이면, (VH-VL)·4C의 전하가 여분으로 충전되고, 이것을 1/8C한 전압이 VL에 가산되어 VL+4(VH-VL)/8이 출력된다. 그리고, D0, D1, D2 모두가 「1」이면, VL+7(VH-VL)/8이 출력된다. 따라서, D0-D3의 값에 따라서, (VH-VL)을 단위로 한 전압이 VL에 가산되고, 출력에는, D5-D0의 값에 따른 전압을 얻을 수 있다.

또한, 이 출력에 얻어지는 전압은, VCC-GND의 사이의 전압으로서, 패널의 상측과 하측(홀수 열과 짝수 열로)으로 극성이 반전되고, 또 1 수평 기간마다 극성이 반전된다.

여기에서, 본 실시예에서는, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)의 사이즈를 1:1:2:4로 설정한다. 즉, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)가 충전하는 캐패시터(430-r, 430-0, 430-1, 430-2)는, 그 용량값이 1:1:2:4이며, 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)가 흘리는 전류량도 이 비에 대응한다. 따라서, 본 실시예와 같이 충전 제어 TFT(420-r, 420-0, 420-1, 420-2)의 사이즈를 1:1:2:4로 설정함으로써, 대응하는 캐패시터(430-r, 430-0, 430-1, 430-2)에의 충전 전하량을 정확하게 용량값×전압값으로 설정할 수 있고, 출력 전압을 정확한 것으로 할 수 있다. 또한, 트랜지스터(충전 제어 TFT)의 MOS 용량에 의한 전압의 변화를 동일하게 할 수 있다．

「앰프(22)의 구성」

앰프(22)의 구성예 1에 대해서, 도 4에 기초해서 설명한다. 이 앰프(22)는 출력 보정을 위한 구성을 갖고 있다. 결합 TFT(440-r)로부터의 출력은, 신호 φ01에 의해 온·오프되는 스위치 TFT(450)를 통해 버퍼 앰프(452)에 입력된다. 한편, 버퍼 앰프(452)의 입력단에는, 보정용 캐패시터(454)의 일단이 접속되고, 이 보정용 캐패시터(454)의 타단은 전압 드롭 제어 캐패시터(456)를 통해 그라운드(GND)에 접속되어 있다.

또한, 버퍼 앰프(452)의 입력단에는, 충전용 신호 Charge에 의해 온·오프되는 TFT(460)를 통해 전압(VL)이 공급된다. 또한, 캐패시터(454과 456)의 중점에는, 충전용 신호 Charge에 의해 온·오프되는 TFT(462)에 의해 전압(VL)이 공급되어, 신호 φ03에 의해 온·오프되는 TFT(470)에 의해 스위치 TFT(450)의 입력측(DAC의 출력단)이 접속되고, 또한 버퍼 앰프(452)의 출력단이 TFT(472)를 통해 접속되어 있다.

이러한 회로의 동작에 대해서, 도 5a 및 도 5b에 기초해서 설명한다. 우선, 신호 Charge에 의해 TFT(460, 462)가 온되어 있음으로써, 버퍼 앰프(452)의 입력단 및 캐패시터(454와 456)의 중점은, 전압(VL)에 세트된다. 또한, 이 상태에서, 캐 패시터(430-r, 430-0, 430-1, 430-2)에 상술한 바와 같은 충전이 행해져 충전량이 확정되고, Charge가 하강하고, 그 후 Combine이 상승하여, DAC(20)의 출력단에 입력 데이터에 따른 아날로그 전압(Vin)이 나타난다.

그리고, 스텝 1에서는，Combine이 H 레벨의 상태에서 신호 φ01이 H 레벨로 되고, 스위치 TFT(450)가 온된다. 이것에 의해, 버퍼 앰프(452)의 입력단이 DAC(20)의 출력 전압(Vin)으로 설정된다.

다음에, 스텝 2에서, 신호 φ02를 H 레벨로 함으로써, TFT(472)를 온한다. 이것에 의해, 캐패시터(454와 456)의 중점이 버퍼 앰프(452)의 출력 전압(Vout)에 세트된다. 또한, 버퍼 앰프(452)는, 출력 전압이 입력 전압에 일치하도록 동작하는 것이지만, 그 특성에 의해 오차가 발생하여, 본 실시예에서는 이것을 보상한다. 여기에서, 버퍼 앰프(452)에서의 오차 전압을 ΔV로 하면, 출력 전압(Vout)=Vin+ΔV로 나타낼 수 있다.

스텝 3에서는, 신호 φ02를 L 레벨로 복귀시킨다. 이것에 의해, 캐패시터(454)의 버퍼 앰프(452)의 입력단측(상측)은 Vin, 캐패시터(456)측(하측)은 Vout에 고정되고, 캐패시터(454)에는 ΔV가 충전된다.

스텝 4에서, 신호 φ01을 L 레벨로 하고, 스위치 TFT(450)를 오프한다. 여기에서, 이 스위치 TFT(450)를 오프하면, 게이트 전위가 H 레벨로부터 L 레벨로 됨으로써, 이 스위치 TFT(450)의 게이트 용량(Cgs)에 기인해서, 버퍼 앰프(452)의 입력단의 전압은 약간 내려간다. 여기에서, 캐패시터(454)는 ΔV만큼 충전되어 있고, 캐패시터(456)는 Vout-GND만큼 충전되어 있다. 따라서, 이들 캐패시터(454, 456)의 중점 전압 및 버퍼 앰프(452)의 입력단 전압은 그다지 크게 움직일 수는 없다. 스위치 TFT(450)의 오프에 의해 버퍼 앰프(452)의 입력단에서 내려간 전압을 a로 하면, 버퍼 앰프(452)의 입력단의 전압은 Vin-a로 된다. 또한, 캐패시터(454, 456)의 중점의 전압은 a보다도 적은 전압이기는 하지만, a에 따라서 저하한다. 캐패시터(454, 456)의 중점의 전압의 저하분을 a'로 하면, 그곳의 전압은 Vin+ΔV-a'로 된다.

스텝 5에서, 신호 φ03을 H 레벨로 하고, 캐패시터(454, 456)의 중점 전압을 Vin로 설정한다. 이것에 의해, 캐패시터(454, 456)의 중점 전압은 Vin-(Vin+ΔV-a')만큼 변화된다. 따라서, 버퍼 앰프(452)의 입력 전압도 동일분만큼 변화되어, Vin-a+Vin-Vin-ΔV+a'로 되고, Vin-ΔV-(a-a')로 된다. 캐패시터(454, 456)의 용량값의 설정에도 의하지만, a와 a'는 원래 가까운 값이며, 거의 동일하게 하는 것은 용이하다. a=a'로 가정하면, 버퍼 앰프(452)의 입력 전압은 거의 Vin-ΔV로 된다. 이 때문에, Vin이 입력된 경우에 Vout=Vin+ΔV로 되어 있던 버퍼 앰프(452)의 출력은 입력이 ΔV만큼 낮아짐으로써, Vout≒Vin으로 되어, 오차가 보상된다.

「DAC(20)의 하위 비트에 관한 다른 구성」

도 6에는, DAC(20)의 하위 비트에 관한 다른 구성예가 도시되어 있다. 이 예에서는, 신호 Combine 대신에, Pre-Charge가 이용된다.

D2-D0에 대응해서 TFT(410-2, 412-2, 410-1, 412-1, 410-0, 412-0)가 각각 설치되어 VH 또는 VL 중 어느 하나가 각각 선택되어, 이들이 충전 제어 트랜지스터(420-2, 420-1, 420-0)를 통해 캐패시터(430-2, 430-1, 430-0)의 일단측(상측)에 공급된다. 또한, 캐패시터(430-r)에는, VL이 직접 공급되어, 항상 일단측(상측)이 VL로 설정된다.

그리고, 캐패시터(430-2, 430-1, 430-0, 430-r)의 타단측(하측)은, 공통 접속되어, DAC(20)의 출력으로 되어 있다.

그리고, 캐패시터(430-2)의 양단간에는 TFT(510-2와 512-2)의 직렬 접속, 캐패시터(430)-1의 양단간에는 TFT(510-1과 512-1)의 직렬 접속, 캐패시터(430-0)의 양단간에는 TFT(510-0과 512-0)의 직렬 접속, 캐패시터(430-r)의 양단간에는 TFT(510-r와 512-r)의 직렬 접속이 배치되어 있다. 그리고, TFT(510-2와 512-2)의 직렬 접속, TFT(510-1과 512-1)의 직렬 접속, TFT(510-0과 512-0)의 직렬 접속, TFT(510-r와 512-r)의 직렬 접속의 중간점에는, 전부 VL이 공급되어 있고, 이들 TFT의 게이트에는 전부 신호 Pre-Charge가 공급되어 있다.

이러한 회로에서는, 우선 신호 Pre-Charge를 H 레벨로 함으로써, 모든 캐패시터(430-2, 430-1, 430-0, 430-r)의 양단을 VL로 세트한다.

그리고, 신호 Pre-Charge를 L 레벨로 한 후, 충전 제어 TFT(420-2, 420-1, 420-0)를 온으로 하여, 데이터(D2-D0)에 따른 VH 또는 VL를 대응하는 캐패시터(430-2, 430-1, 430-0)의 일단측에 공급한다. 이것에 의해, VH가 공급된 캐패시터(430-2, 430-1, 430-0)의 타단이 시프트하려고 하지만, 그 때의 각 캐패시터의 전하량은 캐패시터(430-2, 430-1, 430-0)의 용량값에 비례하기 때문에, 전술한 경우와 마찬가지로, 출력단의 전압은 D2-D0에 의해 결정되는 값에 따른 분만큼 VL로부터 VH 방향으로 시프트된 전압으로 된다.

또한, 이 구성에서도, 충전 제어 TFT(420-2, 420-1, 420-0)는 캐패시터(430-2, 430-1, 430-0)의 용량비에 대응한 트랜지스터 사이즈로 한다.

「절환 스위치(24)」

절환 스위치(24)의 구성을 도 7에 도시한다. 이 절환 스위치(24)는, 제1 절환부(24a)와 제2 절환부(24b)를 갖고, 이들에 의해, WHITE 신호 및 BLACK 신호의 2개의 스탠바이용 신호와, DAC(20)의 출력인 64계조의 통상 표시용의 비디오 신호 중 하나를 선택해서 출력한다.

우선, 제1 절환부(24a)는, 통상 모드인지, 스탠바이 모드(로우 파워 모드)인지를 나타내는 모드 신호에 의해 절환되어, 통상 모드인 경우에 통상 표시용의 비디오 신호를 선택해서 출력한다.

한편, 스탠바이 모드의 경우에는, 제1 절환부(24a)에 의해, 스탠바이용 신호를 선택한다. 제1 절환부(24a)의 스탠바이용 신호의 입력단에는, 제2 절환부(24b)의 출력이 공급되어 있다. 그리고, 이 제2 절환부(24b)는 WHITE 신호 또는 BLACK 신호 중 어느 하나를 선택해서 출력한다. 따라서, 스탠바이 모드의 경우에는, 제2 절환부(24b)에 의해 선택된 WHITE 신호 또는 BLACK 신호 중 어느 하나가, 제1 절환부(24a)를 통해 출력된다.

여기에서, 제2 절환부(24b)는 SRAM(18)의 6비트 출력에서의 MSB(0-5비트의 5비트째)의 신호가 공급된다. 이것은 스탠바이 모드의 경우에는, 표시는 간단한 기호 등의 표시로서, 백·흑의 2종류의 표시가 이용되고, 비디오 데이터의 5비트째에 의해, 백 또는 흑 중 어느 하나가 판정되기 때문이다. 또한, 예를 들면 흑이 000000, 백이 111111이면, 어느 비트에 의해서도 판정이 가능하지만, 비디오 데이터에 따라서는, 모든 범위의 데이터를 이용하지 않을 경우도 있어, 적당한 비트로 판정하면 된다. 즉, 화소마다 그 화소의 데이터가 백인지 흑인지를 화소 데이터 내의 적절한 1비트에 의해 판정하고, 이것에 의해 WHITE 신호 또는 BLACK 신호 중 어느 하나가 제2 절환부(24b)에서 선택된다. 또한, 이 예에서는，SRAM(18)의 소정 비트를 절환 제어 신호로서, 제1 절환부(24a)에 공급하고, 그 비트의 1 또는 0에 의해 제1 절환부(24a)를 절환하고 있다.

이와 같이 해서, 통상 표시 모드의 경우에는, DAC(20)로부터의 통상의 비디오 신호가 데이터 라인(DL)에 공급되고, 스탠바이 모드의 경우에는, WHITE 신호 또는 BLACK 신호 중 어느 하나가 데이터 라인(DL)에 공급된다.

또한，RGB 각 색의 화소를 갖는 풀 컬러의 표시 장치에서도, 모든 화소에 고휘도의 신호를 공급함으로써, 표시 자체는 백으로 되고, 모두 저휘도의 신호를 공급함으로써 흑 표시로 된다. 또한，RGB의 각 색 화소에 대해서, 온·오프할 수 있기 때문에, R, G, B, R+G, R+B, G+B, 백, 흑의 8색 표시도 가능하다.

스탠바이 모드의 경우에는, 통상 표시용의 다계조의 비디오 신호는 불필요하다. 따라서, 본 실시예에서는, 별도로 준비한 WHITE 신호 또는 BLACK 신호를 디지털의 비디오 데이터에 의해 선택함으로써, 아날로그의 비디오 신호를 사용하지 않기로 하고, DAC(20) 및 앰프(22)의 동작을 정지해서 소비 전력을 삭감한다. 또한, 앰프(22)에 대해서는, 전원을 오프하는 것이 바람직하고, 또 DAC에 대해서도, 그 기준 전압을 발생하는 앰프의 전원을 오프하는 것이 바람직하다. 이와 같이, 스탠 바이 모드에서는, 아날로그 신호의 처리가 불필요해지기 때문에, 아날로그 회로의 동작을 완전하게 정지함으로써 전력 절약화를 도모할 수 있다.

여기에서, 액정에서는, 소부 방지 등의 목적으로 소정 기간마다 액정에의 전압 인가 방향을 반전하는 소위 AC 구동이 행해진다. 따라서, 노멀리 블랙(전압을 인가하지 않을 때에 흑 표시 시로 됨) 액정을 이용할 경우에는, BLACK 신호가 공급 전극 전압과 마찬가지의 일정 전압, WHITE 신호가 소정 기간마다 공통 전극에 대해서 벗어난 전압으로 설정되고, 노멀리 화이트(전압을 인가하지 않을 때에 백 표시 시로 됨) 액정을 이용할 경우에는, 반대의 신호로 된다.

여기에서, 노멀리 화이트의 경우에는, 도 8에 도시한 바와 같이 WHITE 신호가 1/2VDD의 신호, BLACK 신호가 1 수평 주사 사이마다 VSS와 VDD와 교대로 반복하는 신호로 되고, 이 전압이 액정 소자의 화소 전극에 인가된다. 또한, 공통 전극의 전압(VCOM)은 WHITE 신호와 거의 동일한 전압으로 설정된다. 이것에 의해, 화소의 1행마다 흑 표시의 화소에 대해서 공급되는 비디오 신호의 극성(VCOM보다 큰 전압인지 작은 전압인지)이 반전된다. 그리고, 다음 프레임에서는 해당 행에 관한 비디오 신호의 극성이 반전되기 때문에, 1개의 흑 표시를 계속하는 화소에 대해서는, 1프레임마다 액정에 대한 전압 인가 방향이 반전된다.

특히 전술한, 1행 중에서도, 도트마다 액정에 인가하는 전압의 방향을 반전하는 도트 반전 방식이 적합하다.

「스위치(24)의 구체적 회로 구성」

도 9에, 스위치(24)의 구체적 회로 구성을 도시한다. BLACK 신호(LP_BLACK) 는 TFT(210)의 일단(드레인 또는 소스)에 공급되고, 이 n채널의 TFT(210)의 타단(소스 또는 드레인)에는, p채널의 TFT(212)의 일단(소스 또는 드레인)이 접속되고, 이 p채널의 TFT(210)의 타단(드레인 또는 소스)은 WHITE 신호(WHITE)가 공급된다. 그리고, TFT(210, 212)의 게이트에는, 비디오 데이터의 5비트째(D5)가 공급된다. 따라서, D5가 「1」일 때에 TFT(210)이 온하고, D5가 「0」일 때에 TFT(212)가 온한다.

TFT(210)과 TFT(212)의 접속점은, n채널의 TFT(214)의 일단이 접속되고, 이 TFT(214)의 타단은 데이터 라인(DL)에 접속되어 있다. 그리고, TFT(214)의 게이트에는 스탠바이 모드 시에 H 레벨로 되는 LP_ENB 신호가 공급되어 있다. 따라서, 스탠바이 모드에서, TFT(214)가 온하여, BLACK 신호 또는 WHITE 신호 중 어느 하나가 데이터 라인(DL)에 공급된다.

또한，DAC(20)로부터 앰프(22)를 통해 공급되는 64계조의 아날로그 비디오 신호는, n채널의 TFT(216)의 일단에 공급되고, 이 TFT(216)의 타단은 데이터 라인(DL)에 접속되어 있다. 그리고, TFT(216)의 게이트에는, 통상 표시 모드 시에 H 레벨로 설정되는 RGB_ENB 신호가 공급되어 있다. 따라서, 통상 표시 모드 시에는, TFT(216)이 온하고, 64계조의 비디오 신호가 데이터 라인(DL)에 공급된다.

이와 같이, 비디오 데이터(D5)에 의해, WHITE 신호 또는 BLACK 신호 중 어느 하나가 선택되어, LP_ENB 신호 및 RGB_ENB 신호에 의해 비디오 신호인지, 또는 WHITE 신호, BLACK 신호 중 어느 하나가 선택되어, 데이터 라인(DL)에 공급된다.

「프리차지의 구성」

또한, 도 9에는, 데이터 라인(DL)을 프리차지 하기 위한 구성을 도시하고 있다. 즉, 각 데이터 라인(DL)끼리의 사이에는, n채널 TFT(230)가 배치되고, 이 TFT(230)를 온함으로써 인접하는 데이터 라인(DL)끼리 접속된다. 이 TFT(230)는 모든 데이터 라인(DL) 사이에 배치되어 있다. 또한，WHITE 신호를 공급하는 라인과 각 데이터 라인(DL)의 사이에는 n채널의 TFT(232)가 배치되어 있고, 이 TFT(232)를 온함으로써, WHITE 신호가 데이터 라인(DL)에 공급된다.

그리고, 2개의 TFT(230) 및 TFT(232)의 게이트에는, DSG 신호가 공급되어 있다. 따라서, 신호 DSG를 H 레벨로 세트함으로써, TFT(230, 232)의 양방이 온하고, 인접하는 데이터 라인(DL)끼리 접속됨과 함께, 여기에 WHITE 신호가 공급된다.

여기에서, 이 WHITE 신호는, 도 8에 도시한 바와 같이, (1/2)VDD의 신호이다. 따라서, 수평 귀선 기간에서，DSG 신호를 H 레벨로 세트함으로써, 각 데이터 라인(DL)은 (1/2)VDD로 프리차지할 수 있다. 또한, 프리차지는, 수평 귀선 기간 등 1 수평 주사 기간에서의 데이터를 데이터 라인(DL)에 세트하기 전에 행해진다.

특히, 후술하는 데이터의 극성을 인접 화소(도트) 사이에서 반전하는 도트 반전 방식의 경우에는, 인접하는 데이터 라인(DL) 세트하는 비디오 신호의 전압값은 공통 전극 전압(VCOM)을 경계로 해서 반대 방향으로 되어 있다. 따라서, TFT(230)를 온하고, 인접하는 데이터 라인(DL)끼리 접속함으로써, 공통 전극 전압(VCOM)에 가까운 전압으로 된다. 즉, 자연화 등의 표시에서는, 인접 화소의 휘도는 가까운 경우가 많고, 따라서 인접 화소의 표시용의 전압으로 세트되어 있는 데이터 라인(DL)끼리 접속함으로써, 외부로부터의 전력 공급없이, VCOM에 가까운 전압으로 세트할 수 있다. 예를 들면, 전체면 흑 표시에서는, 데이터 라인(DL)은, VSS, VDD에 교대로 세트되어 있고, 이들을 접속함으로써, 효율적인 프리차지를 행할 수 있다．

또한, 본 실시예에서는, TFT(232)를 설치하고, 각 데이터 라인(DL)에 대해서, (1/2)VDD로 세트한다. 이것에 의해, 이 후에 데이터 라인(DL)에 비디오 신호를 기입할 때에 필요한 전력(전하량)을 작게 해서, 전력 절약화를 도모할 수 있다.

또한, 도 9의 예에서는, TFT(230, 232)를 1개의 제어 라인의 DSG 신호에 의해 온·오프하고, TFT(230, 232)를 동일한 타이밍에서 온했지만, 제어 라인을 따로 따로해서 TFT(230)를 온한 후에, TFT(232)를 온하는 것도 적합하다. 또한, TFT(232)에 의해 공급하는 전압은 (1/2)VDD로 했지만, 공통 전극 전압(VCOM)에 가까운 전압이면, 다른 전압이어도 된다.

또한, TFT(230)를 설치한 경우에는, TFT(232)를 생략할 수도 있다. 즉, TFT(230)를 온함으로써, TFT(230)를 통해 인접하는 데이터 라인(DL)끼리 접속할 수 있어, 마찬가지의 효과를 얻을 수 있다. 또한, TFT(230) 또는 TFT(232) 중 어느 1개만 설치할 수도 있다.

「화소 회로 및 도트 반전」

여기서, 1행에 대해서 용량 라인 2개 설치하고, 이 2개의 용량 라인의 전압을 반대의 극성으로 1프레임마다 반전하는 형식이 적합하고, 이하에 이 구성에 대해서 설명한다.

도 10에, 이 용량 라인을 2개 설치하는 화소 회로의 구성의 개략 구성을 도 시한다. 화소 회로(1)는 표시 영역 전체에 매트릭스 배치되어 있다. 매트릭스 배치는, 완전한 격자 형상이 아니라, 지그재그 형상이어도 된다. 또한, 표시는, 모노크롬이어도 풀 컬러이어도 되고, 풀 컬러의 경우 보통 화소는 RGB의 3색이지만, 필요에 따라 백을 포함하는 특정한 색의 화소를 추가하는 것도 적합하다.

1개의 화소 회로(1)는, 도 10에 도시한 바와 같이, 데이터 라인(DL)에 소스가 접속된 n채널의 화소 TFT(110)와, 이 화소 TFT(110)의 드레인에 접속된 액정 소자(112) 및 축적 용량(114)을 갖고 있다. 화소 TFT(110)의 게이트에는, 각 수평 주사 라인마다 배치되는 게이트 라인(GL)이 접속되어 있다.

액정 소자(112)는, 화소 TFT(110)의 드레인에 그 화소마다 개별로 설치되는 화소 전극이 접속되고, 이 화소 전극에 대해서, 액정을 끼워서 전체 화소 공통된 공통 전극이 대향 배치되어 구성되어 있다. 또한, 공통 전극은 공통 전극 전원(VCOM)에 접속되어 있다.

또한, 축적 용량(114)은, 화소 TFT(110)의 드레인을 구성하는 반도체 층을 연장한 부분이 그대로 한 쪽의 전극으로 되고, 산화막을 개재시켜 대향 형성된 용량 라인(SC)의 일부가 대향 전극으로 되어 있다. 또한, 축적 용량(114)의 전극으로 되는 부분을 화소 TFT(110)의 부분과 분리해서 다른 반도체 층으로서, 양자를 메탈 배선으로 접속해도 된다．

여기에서, 용량 라인(SC)은, 1행(수평 주사 라인)에 대해서, SC-A, SC-B의 2개가 있고, 수평 주사 방향에서, 각 화소 회로의 축적 용량이 SC-A, SC-B에 교대로 접속되어 있다. 이 도면에 도시한 화소 회로에서는, 축적 용량(114)은, 용량 라 인(SC-A)에 접속되어 있고, 이웃 화소의 축적 용량(114)이 용량 라인(SC-B)에 접속되어 있다.

게이트 라인(GL)에는, 수직 드라이버(120)가 접속되어 있고, 이 수직 드라이버(120)가, 게이트 라인(GL)을 1 수평 기간마다 순차적으로 1개씩 선택해서 H 레벨로 한다. 수직 드라이버(120)는, 시프트 레지스터를 갖고 있고, 1 수직 주사 기간의 개시를 나타내는 신호(STV)를 받아, 시프트 레지스터의 1단째를 H 레벨로 하고, 그 후 예를 들면 클록 신호에 의해 H 레벨을 1개씩 시프트함으로써, 각 수평 주사 라인의 게이트 라인(GL)을 순차적으로 1개씩 선택해서 H 레벨로 한다. 여기에서, 예를 들면 게이트 라인(GL)의 H 레벨은 VDD 전위이며, L 레벨은 VSS 전위이며, 이들 전원 전압(VDD, VSS)이 수직 드라이버(120)에 공급되고, 이것에 의해 수직 드라이버의 출력인 게이트 라인(GL)의 H 레벨, L 레벨이 설정된다.

SC드라이버(122)는, 2개의 전압 레벨을 2개의 축적 용량 라인(SC-A, SC-B)에 출력한다.

또한, 도시는 생략하고 있지만, 표시 장치에는, 예를 들면 수평 드라이버도 설치되어 있고, 입력되어 오는 비디오 신호의 데이터 라인(DL)에의 선순차의 공급을 제어한다. 즉, 이 예에서는, 화소마다의 비디오 신호의 클록에 따라, 화소마다의 샘플링 클록을 수평 드라이버가 출력하고, 이 샘플링 클록에 의해, 스위치를 온·오프해서 1 수평 주사 라인분의 비디오 신호(데이터 신호)를 래치한다. 그리고, 래치한 1 수평 주사 라인의 각 화소에 관한 데이터 신호를 1 수평 주사 기간에 걸쳐, 데이터 라인(DL)에 출력한다.

또한, 실제로는 비디오 신호는, RGB의 3종류 있고, 수직 방향의 각 화소는, R, G, B 중 어느 1개의 동일 색의 화소로 되어 있다. 따라서, 데이터 라인(DL)에는, RGB 중 어느 1색의 데이터 신호가 설정된다.

그리고, 본 실시예의 장치에서는, 도트 반전 방식의 AC 인가 방식을 채용하고 있다. 즉, 수평 주사 방향의 각 화소(도트)에서는, 액정 소자(112)의 화소 전극에 인가하는 전압이, 공통 전극의 전압(VCOM)에 대해서 극성이 반대인 데이터 신호로서 인가된다.

도 11의 좌측에 도시한 것은, 제1 극성에 의한 데이터 신호이며, Vvideo라고 쓴 삼각형의 사변이, 휘도에 따른 데이터 신호(기입 전압)를 나타내고 있다. 데이터 신호는, 흑 레벨부터 백 레벨까지가 Vb의 전위차(다이나믹 레인지)이며, 전압 시프트 후에 화소 전극에 인가되는 전압은, VCOM을 중심으로 해서 전압이 멀어진 쪽이 백, 가까운 쪽이 흑으로 되어 있다. 따라서, 이 예에서는, 흑 레벨이 VCOM-Vb/2, 백 레벨이 VCOM+Vb/2로 되어 있다. 또한, 인접 화소에서는, 도 11의 우측에 도시한 바와 같이, 제1 극성과는 반대인 제2 극성으로 되어 있고, 흑 레벨이 VCOM+Vb/2, 백 레벨이 VCOM-Vb/2로 되어 있다.

그리고, 도 12에 도시한 바와 같이 화소 TFT(110)에의 온 기간이 종료하여 데이터의 기입이 종료한 후, 용량 라인(SC-A, SC-B)이 소정 전압 ΔVsc만큼 시프트 한다. 이 예에서는, 액정으로서 노멀리 블랙의 수직 배향(VA) 타입의 것이 사용되고 있다. 도 11의 좌측의 화소에 대해서는, 용량 라인(SC-A)이 접속되어 있고, Vsc는 ΔVsc만큼 전압을 높은 방향으로 시프트된다. 또한, 도 11의 우측의 화소에 대해서는, 용량 라인(SC-B)이 접속되어 있고, Vsc는 ΔVsc만큼 전압을 낮은 방향으로 시프트된다.

이것에 의해, 도 12에 도시한 바와 같이, 화소 전극에 인가된 데이터 신호는, ΔVsc에 따른 전압만 시프트 되고, 이것이 VCOM과의 사이에 인가되게 된다. 여기에서, ΔVsc는, 액정의 인가 전압에 따른 투과율의 변화가 개시되는 임계값 전압(Vath)에 대응한 전압으로 설정되어 있고, 시프트 후의 전압에 의해, 액정 소자(112)에 의한 표시가 가능하게 된다. 또한, 데이터 신호의 다이나믹 레인지는, 시프트 후의 다이나믹 레인지가 표시에서의 흑 레벨로부터 백 레벨의 전위차로 되도록 설정된다.

또한, 도 11에서，Va(W)는 백 레벨의 데이터 신호의 시프트량, Va(B)는 흑 레벨의 데이터 신호의 시프트량이며, 이들 시프트량은 ΔVsc에 의해 결정된다. 또한，Vb는 데이터 신호의 흑 레벨과 백 레벨의 전위차(다이나믹 레인지), Vb'는 시프트 후의 다이나믹 레인지이다.

「전체 동작」

도 1에서의 비디오 데이터의 SRAM(16, 18)에의 취득 동작에 대해서, 도 13의 타이밍차트에 기초해서 설명한다. 1 수평 주사 기간은 비디오 라인(10)(도 1)에 비디오 데이터가 공급되는 데이터 기간과, 수평 귀선 기간(블랭킹 기간)으로 이루어져 있다. 수평 동기 신호(Hsync)에 의해, 수평 주사 기간에 관한 동기가 취해진다. 도트 클록(Dotclock)은, 비디오 데이터의 1도트에 동기한 신호이며, 이 1/2의 주파수의 수평 전송 클록인 XCKH(및 CKH)를 수평 전송 클록으로서 이용하여, 수 평 스타트 신호(STH)가 수평 전송 레지스터(14)(도 1)에 전송된다. 또한, 인에이블 신호(ENB)에 의해, 비디오 데이터가 공급되어 있는 기간만 수평 전송 레지스터(14)에서 STH의 전송이 행해진다.

STH는, 도 13에서 SR01로 나타내도록 하여, 수평 전송 레지스터(14)의 1단째에 전송되고, 이후 SR02, SR03이라고 하는 식으로 순차적으로 전송된다. 이 예에서는, 130단에서 비디오 데이터의 취득은 종료된다. 여기에서, SRAM(16)(도 1)에의 비디오 데이터의 취득은 AND01a 내지 AND130a에 의해 행해진다. 여기에서, AND01a는, SR01과 SR01a(SR02와 동일한 신호)의 AND(논리곱)에 의해 얻어지는 SR01의 후반에 H 레벨로 되는 신호로서, 비디오 데이터의 1도트째의 비디오 데이터에 대응하고 있다. 따라서, 이 AND01a에 의해 1도트째의 비디오 데이터가 1단째의 SRAM(16)에 취득된다. AND01a 내지 AND130a에 의해, 1행분의 비디오 데이터가 대응하는 SRAM(16)에 취득된다.

이 예에서는, 수평 전송 레지스터(14)의 단수를 133단으로 해 놓고，SR133에 의해, SRAM(16)에 취득된 1행분의 비디오 데이터를 SRAM(18)에 전송한다.

다음에，DAC(20)로부터 화소 회로(100)에의 기입의 동작에 대해서, 도 14의 타이밍차트에 기초해서 설명한다.

우선, 블랭킹 기간이 종료했을 때에는, 전술된 바와 같이 SRAM(18)에 1행분의 비디오 데이터가 세트되어 있다. 따라서，DAC(20)는 디지털 아날로그 변환을 행하지만, 하위 3비트에 대해서 캐패시터(430)에 충전해야만 한다. 따라서 신호 Charge를 H 레벨로 해서, 충전을 시작한다. 충전이 완료한 후에, Charge를 L 레벨 로 하고, 신호 Combine을 H 레벨로 한다. 이것에 의해, DAC(20)의 출력에 64계조의 아날로그 비디오 신호를 얻을 수 있다.

또한, 이 DAC(20)로부터 아날로그 신호가 출력되어 있는 기간에 전술된 바와 같이 해서, 앰프(22)의 출력 보정의 처리가 행해진다. 여기에서는, 도 4의 [d1][d2]구성에서 이용되는 신호 φ01 내지 φ03의 타이밍이 나타내어져 있는데, 이것은 도 5a에 도시한 것과 마찬가지이다.

한편, 스위치(24)에서는，Combine이 H 레벨의 기간에 RGB_ENB를 H 레벨로 하여, 앰프(22)의 출력인 아날로그 비디오 신호가 데이터 라인(DL)에 공급되고, 해당하는 행의 화소 회로(100)가 그 아날로그 비디오 신호를 취득한다. 또한，RGB_ENB는, Combine보다 먼저 L 레벨로 복귀시킴으로써, 데이터 라인(DL) 상의 비디오 신호의 변화를 방지하고 있다．

게이트 라인(GL)은, 데이터 기간에서 H 레벨로 되고, 각 화소 회로(100)에서는，RGB_ENB가 H 레벨의 기간의 마지막에, 게이트 라인(GL)이 H 레벨로 되어, 화소 회로(100)에서의 데이터 전압이 확정된다.

한편, 블랭킹 기간에서, 신호 DSG가 H 레벨로 되고, 각 데이터 라인(DL)이 (1/2)VDD로 프리차지된다. 또한, 블랭킹 기간에서，FRP가 반전되기 때문에, DAC(20)에서의 기준 전압의 극성이 반전되고, 아날로그 비디오 데이터의 극성이 반전된다.

본 발명에 따르면, 버퍼 앰프의 입력단에 입력 신호에 대해서, 입력 신호와 출력 신호의 차분을 가산한 전압을 공급함으로써, 버퍼 앰프의 오차를 입력 신호 레벨을 변경하여, 출력 레벨을 적정한 것으로 보정할 수 있다. 또한, 제2 캐패시터를 설치함으로써, 제1 스위치의 오프 시에서의 버퍼 앰프 입력단의 전압 변화를 억제할 수 있다．

Claims (3)

1. 입력 신호를 안정화하고, 안정화된 출력 신호를 출력하는 버퍼 앰프와,

   상기 버퍼 앰프의 입력단에의 입력 신호의 입력을 온·오프하는 제1 스위치와,

   일단이 상기 버퍼 앰프의 입력단에 접속되고, 타단이 제2 스위치를 통해 상기 버퍼 앰프의 출력단에 접속되는 제1 캐패시터와,

   상기 제1 캐패시터의 타단에의 상기 입력 신호의 공급을 온·오프하는 제3 스위치

   를 포함하고，

   상기 제1 스위치 및 상기 제2 스위치를 온하고, 상기 제3 스위치를 오프하여 상기 제1 캐패시터에 입력 신호와 출력 신호의 전압차를 충전하고,

   그 후, 상기 제1 스위치 및 상기 제2 스위치를 닫고, 상기 제3 스위치를 온하여, 상기 제1 캐패시터의 타단에 입력 신호를 공급함으로써, 상기 버퍼 앰프의 입력단에 대하여, 상기 입력 신호에 상기 입력 신호와 상기 출력 신호의 차분을 가산한 전압을 공급하는 것을 특징으로 하는 증폭 회로.
2. 제1항에 있어서，

   상기 제1 캐패시터의 타단과, 일정 전압의 전원 사이에 제2 캐패시터를 갖는 것을 특징으로 하는 증폭 회로.
3. 매트릭스 형상으로 배치된 화소의 각 열에 대응하여 데이터 라인을 배치하고, 각 화소의 데이터 신호를 상기 데이터 라인을 통하여 각 화소에 공급하는 표시 장치로서，

   상기 데이터 신호를 안정화하고나서 상기 데이터 라인에 공급하는 증폭 회로를 갖고，

   상기 증폭 회로에 제1항 또는 제2항의 증폭 회로를 사용하는 것을 특징으로 하는 표시 장치.

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