JP4041144B2 - 表示装置の駆動回路及び液晶表示装置 - Google Patents

Description

本発明は、表示装置の駆動回路及び液晶表示装置に関する。さらに詳しくは、本発明は、構成が簡単で良質な画像表示を提供し、且つ表示階調の変更も極めて容易な表示装置の駆動回路及び液晶表示装置に関する。

パーソナル・コンピュータや薄型テレビ受像器あるいは情報機器端末（ＰＤＡ）などに用いられる平面型の表示装置のうちで、容量性負荷を有する複数の画素からなるものがある。その一例としては、液晶表示装置を挙げることができる。

例えば、表示画素ごとに薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）あるいは薄膜ダイオード（Thin Film diode：ＴＦＤ）などの画素スイッチング素子が設けられたいわゆる「アクティブマトリクス型液晶表示装置」は、画質が鮮明で、ＣＲＴ並みあるいはそれ以上の高密度の表示性能を備えている。特に、画素スイッチング素子としてＴＦＴを利用した薄膜トランジス夕方式の液晶表示装置（ＴＦＴ−ＬＣＤ）の実用化が盛んに進められている。

通常、ＴＦＴの半導体活性層（チャネル、ソース及びドレインの各領域）には非晶質シリコンあるいは多結晶シリコンが用いられる。そして、近年では、走査線駆動回路や映像信号線駆動回路を画素ＴＦＴと同時に透明絶縁基板上に一体形成した「駆動回路内蔵型」のＴＦＴ−ＬＣＤの開発が盛んである。この構成によれば、液晶表示装置の透明絶縁基板の有効画面領域を広げ、かつ、製造コストの低減を図ることができる。

ところで、このような駆動回路内蔵型のＴＦＴ−ＬＣＤにおいては、映像信号として外部から入力されるデジタル信号をアナログ信号に変換するためのデジタル・アナログ変換回路（以下、「ＤＡＣ」と略す。）が画素基板上に設けられている。

しかし、従来の駆動回路内蔵型のＴＦＴ−ＬＣＤにおいては、表示画像を高精細化するためにデジタル入力信号のビット数を増加すると、ＤＡＣの規模が大きくなってしまい、画面の有効表示領域を狭めてしまうという問題があった。以下、この問題について図面を参照しつつ説明する。

図５３は、従来の液晶表示装置において用いられていた容量アレイ形のＤＡＣの構成を表す概念図である。同図に例示したＤＡＣは、いわゆるパラレル入力型のものであり、スイッチ制御回路４１、基準電圧源４２、スイッチ・アレイ４３、容量アレイ４４、リセット・スイッチ４５、及びバッファ・アンプ４６からなる。

同図に表した例においては、映像信号として、（Ｂ６、Ｂ５、・・・Ｂ１）なる６ビットのデジタル・データがパラレルに入力される。

容量アレイ４４には、デジタル・データのビット数よりもひとつ多い数のコンデンサが設けられている。これらのコンデンサの容量値は、バイナリに対応して、Ｃ〜Ｃ／３２までの６種類に重みづけされている。また、これらのコンデンサの一端は共通に接続され、増幅器４６を介して映像信号線に接続されている。さらに、各コンデンサの他端は、スイッチ・アレイ４３の各ＭＯＳスイッチによって基準電圧Ｖｓか接地電位かに選択接続される。

スイッチ・アレイ４３の各スイッチは、各コンデンサの容量の重みづけの順序に一致した入力のバイナリ・データにより直接制御される。

図５３に表した例においては、６ビットの変換が可能である。すなわち、（Ｂ６、Ｂ５、・・・Ｂ１）なるパラレル・データが入力された場合には、出力電圧Ｖｏｕｔは、以下の式により表される。

しかし、このＤＡＣでは、ｎビットのデジタル・データを変換するために（ｎ＋１）個の容量が必要とされる。従って、ビット数を増やして表示階調が高い高精細な画像表示を行なうためには、必然的に回路規模が増大するという問題が生ずる。駆動回路内蔵型の液晶表示装置においては、ＤＡＣの回路規模が増大すると、有効画素面積の確保が困難となり、表示装置が大型化し、重量も重くなるという問題が生ずる。

一方、図５３のＤＡＣにおいては、容量アレイ４４における各コンデンサの容量をバイナリに重み付けする必要があるため、ビット教の増大と共に容量値の精度をより精密に保証しなければならない。従って、設計・製造上のマージンが厳しく、歩留まりも低下しやすい。

さらに、図５３に表したような従来のＤＡＣは、変換することができるデジタル・データのビット数が固定されてしまうという問題も有する。すなわち、扱うことができる映像信号の階調が、ＤＡＣの回路構成により一定値に固定され、事後的に変更することができない。すると、例えば、パーソナル・コンピュータにおいて、表示内容に応じて表示モードを切り替えるような操作が困難となるという問題が生ずる。

このようなことから、例えば特開平７−７２８２２号公報には、２個の容量素子から構成されるシリアルＤＡＣを用いることが記載されている。しかしながら、この構成では、デジタル・アナログ変換と、容量素子へのアナログ信号の入力或いは容量素子からのデジタル信号の出力を別の期間で行わなければならないため、データ処理の高速化という点では限界があった。

本発明は、以上説明した課題の認識に基づいてなされたものである。すなわち、その目的は、回路規模が小さく、良質の画像を表示し、しかも、表示階調を自由に変更することができる表示装置の駆動回路及び液晶表示装置を提供することにある。

上記目的を達成するため、時系列に入力される複数ビットシリアルデータの各ビット信号に応じて複数の基準電圧のうちのひとつを排他的に選択し出力する基準電圧選択回路と、前記基準電圧選択回路に接続され、この基準電圧選択回路から出力される基準電圧を保持する第１の容量素子と、前記第１の容量素子に接続回路を介して接続され、前記接続回路が前記基準電圧選択回路に各ビット信号が入力される前のタイミングで短絡することにより前記第１の容量素子より分配される電荷を保持する第２の容量素子と、前記第２の容量素子に保持された電圧を表示信号として出力する出力線と、を備えたことを基本構成とする。

すなわち、本発明の表示装置の駆動回路は、デジタル・データを入力しアナログ映像信号に変換して出力する表示装置の駆動回路であって、第１の容量と、前記デジタル・データのいずれかのビットを入力し、前記ビットの値が「１」である場合には前記第１の容量の充電電圧を第１の電圧とし、前記ビットの値が「０」である場合には前記第１の容量の充電電圧を前記第１の電圧とは異なる第２の電圧とする選択回路と、第２の容量と、前記第１の容量と前記第２の容量とを接続して両者の充電電荷を再配分して両者の充電電圧を同電圧とする接続回路と、を備え、デジタル・データの最下位ビットから最上位ビットまでの各ビット毎に前記選択回路と前記接続回路とをこの順序で動作させることにより得られた前記第１の容量または第２の容量の充電電圧を前記アナログ映像信号として出力する。

上記基本構成を前提としつつ、本発明の第１の表示装置の駆動回路は、デジタルデータを入力してアナログ映像信号を出力するデジタル・アナログ変換回路を備えた表示装置の駆動回路であって、前記デジタル・アナログ変換回路は、時系列に入力される複数ビットデータの各ビット信号に応じて複数の基準電圧のうちのひとつを排他的に選択し出力する基準電圧選択回路と、前記基準電圧選択回路に接続され、この基準電圧選択回路から出力される基準電圧を保持する複数個の容量素子からなる入力側容量素子群と、前記入力側容量素子群の各容量素子に接続回路を介して接続され、前記接続回路を所定のタイミングで短絡することにより、前記入力側容量素子群の中の各容量素子を順次選択的に接続して前記入力側容量素子群の中の各容量素子より分配される電荷を保持する出力側容量素子と、を有する入力容量並列型の構成を有し、前記出力側容量素子に保持された電圧をアナログ映像信号として出力することを特徴とする。

また、本発明の第２の表示装置の駆動回路は、デジタルデータを入力してアナログ映像信号を出力するデジタル・アナログ変換回路を備えた表示装置の駆動回路であって、前記デジタル・アナログ変換回路は、時系列に入力される複数ビットデータの各ビット信号に応じて複数の基準電圧のうちのひとつを排他的に選択し出力する基準電圧選択回路と、前記基準電圧選択回路に接続され、この基準電圧選択回路から出力される基準電圧を保持する入力側容量素子と、前記入力側容量素子に接続回路を介して接続され、前記接続回路を所定のタイミングで短絡することにより前記入力側容量素子を接続して前記入力側容量素子より分配される電荷を保持する複数個の容量素子からなる出力側容量素子群と、を有する出力容量並列型の構成を有し、前記出力側容量素子群の中の各容量素子に保持された電圧を選択的にアナログ映像信号として出力することを特徴とする。

また、本発明の第３の表示装置の駆動回路は、デジタルデータを入力してアナログ映像信号を出力するデジタル・アナログ変換回路を備えた表示装置の駆動回路であって、前記デジタル・アナログ変換回路は、時系列に入力される複数ビットデータの各ビット信号に応じて複数の基準電圧のうちのひとつを排他的に選択し出力する基準電圧選択回路と、前記基準電圧選択回路に接続され、この基準電圧選択回路から出力される基準電圧を保持する複数個の容量素子からなる入力側容量素子群と、前記入力側容量素子群の各容量素子に接続回路を介して接続され、前記接続回路を所定のタイミングで短絡することにより、前記入力側容量素子群の中の各容量素子を順次選択的に接続して前記入力側容量素子群の中の各容量素子を順次選択的に接続して前記入力側容量素子群の中の各容量素子より分配される電荷を保持する複数個の容量素子からなる出力側容量素子群と、を有する入出力容量並列型の構成を有し、前記出力側容量素子群の中の各容量素子に保持された電圧を選択的にアナログ映像信号として出力することを特徴とする。

前述した第１乃至第３の駆動回路において、前記基準電圧選択回路と前記入力側容量素子との間に接続された遮蔽回路をさらに備え、前記接続回路により前記入力側容量素子と前記出力側容量素子とが短絡される前に前記遮蔽回路により前記基準電圧選択回路と前記入力側容量素子とを遮断することにより前記入力側容量素子から前記基準電圧選択回路への電荷の逆流を阻止可能とすることができる。

また、前記入力側容量素子と、前記出力側容量素子とは、略同一の容量値を有するものとすれば、電荷の再配分を均等に行うことができる。

一方、本発明の第４の表示装置の駆動回路は、互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、前記ｍビットデータが供給されるデータ分配回路と、前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力する第１乃至第３の表示装置の駆動回路において用いるデジタル・アナログ変換回路と、前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えたことを特徴とする。

一方、本発明の液晶表示装置は、前述したいずれかの表示装置の駆動回路と、前記画素スイッチング素子により制御される液晶と、を備え、前記液晶の動作しきい値が約２．５ボルトであることを特徴とする。

または、本発明の液晶表示装置は、前述したいずれかの表示装置の駆動回路と、前記画素スイッチング素子により制御される液晶と、を備え、前記液晶の動作しきい値が約１．５ボルトであることを特徴とする。

または、本発明の液晶表示装置は、前述したいずれかの表示装置の駆動回路と、画像観察面からみて背面側に設けられた光源と、を備えた、透過型の液晶表示装置であることを特徴とする。

または、本発明の液晶表示装置は、前述したいずれかの表示装置の駆動回路と、画像観察面からみて背面側に設けられた反射体と、を備え、前記画像観察面側から入射する外光を前記反射体により反射させて画像を表示する反射型の液晶表示装置であることを特徴とする。

または、本発明の液晶表示装置は、前述したいずれかの表示装置の駆動回路と、画像観察面からみて背面側に設けられた光源と、画像観察面からみて背面側に設けられた反射体と、を備え、前記光源から放出した光を透過させ、または前記画像観察面側から入射する外光を前記反射体により反射させて画像を表示することを特徴とする。

または、本発明の液晶表示装置は、前述したいずれかの表示装置の駆動回路と、表示画素毎に設けられた画素スイッチング素子と、を備え、前記駆動回路と、前記画素スイッチング素子とは、同一基板上に設けられ、且つ前記基板上に堆積された同層の半導体層を含むことを特徴とする。

本発明は、以上説明した形態で実施され、以下に説明する効果を奏する。

まず、本発明によれば、シリアル入力されるデジタル映像信号を確実且つ容易にアナログ信号に変換することができる。しかも、本発明によれば、ＤＡＣの回路構成は極めて簡単であり、回路面積を従来よりも大幅に縮小することができる。このような回路規模の縮小効果は、デジタル・データのビット数に応じて高くなり、表示画像を高画質化する程、その効果をより顕著に得ることができる。

すなわち、一般的なｎビットのパラレル入力型ＤＡＣと比較すると、本発明のＤＡＣの回路規模は、およそ１／ｎであり、ビット数が増加するほど、回路規模の縮小効果を得ることができる。これは、駆動回路をパネルに集積させたポリシリコンＴＦＴの液晶表示装置においては、特に有利に作用する。表示画像の高画質化するためには、表示階調すなわち、映像信号のビット数を増加する必要があるが、本発明によれば、回路規模を増大させず、パネルの小型化と高画質化とを両立することができる。

さらに、本発明によれば、回路を変更することなく、異なるビット数のデジタル・データをアナログ映像信号に変換することができるという効果も得られる。すなわち、本発明によれば、シリアルに入力されるデジタル・データの各ビットについて、上述したような動作を繰り返すことにより、ビット数に依存せずにデジタル・データをアナログ変換することができる。

本発明のこの効果は、特にコンピュータの表示装置などに応用する際に有利となる。すなわち、コンピュータにおいては、その用途やソフトウェアなどに応じて画像表示モードを切り替える必要がある場合が多い。その際に、表示分解能とともに表示階調すなわち階調ビット数も切り替えるようにすることが望ましい。本発明によれば、このような場合においても、同一のＤＡＣを用いてアナログ変換することができる。

さらに、本発明によれば、ＤＡＣの１次側容量を複数設けることにより、デジタルデータをパラレル的に高速に入力することができる。また、ＤＡＣの２次側容量を複数設けることより、次の信号線のためのＤＡ変換と前の信号線に対するアナログ電位の書き込みとを平行して実行させることができる。その結果として、高速動作が可能となり、また、高精細表示装置などにおいて信号線の寄生容量が大きい場合にも、所定のアナログ電位を確実に書き込むことができる。

さらに、本発明によれば、ＤＡＣからのアナログ電位を信号線に書き込むための出力回路（アンプ回路）として、ＴＦＴのゲートに入力する構成を採用することにより、入力容量が小さく、ＴＦＴの特性に影響されない安定したサンプリング出力を確保することができる。

また、本発明によれば、出力回路として、入力信号の電圧に比べて信号線の電圧が低い場合には信号線の電圧を上昇させるように制御し、入力信号の電圧に比べて信号線の電圧が高い場合には信号線の電圧を降下させるように制御することとしたので、信号線の電圧を入力信号の電圧に等しくすることができる。

さらに、このような出力回路において、信号線の電圧の制御を行う前に、出力回路を構成する各インバータの入力端子の電圧をそれぞれのしきい値電圧に設定することにより、これらのインバータのしきい値電圧にばらつきがあっても、その影響を信号線の電圧に及ぼさないようにすることができる。

以上詳述したように、本発明によれば、従来よりも大幅に簡略な回路構成で、異なるビット数のデジタル・データをアナログ映像信号に変換して信号線に確実に書き込むことができ、産業上のメリットは多大である。

本発明によれば、３個あるいはそれ以上の容量のうちの一部の容量をデジタル・データのビットの値に対応した電位に充電した後に残りの容量との間で充電電荷の再配分を行う操作を繰り返すことにより、デジタル・データに対応したアナログ電圧を形成することができる。

以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明に至る過程で試作した映像信号駆動回路において用いられるデジタル・アナログ変換回路（ＤＡＣ）を表す概略図である。

また、図２は、その動作波形を表すタイミング・チャートである。

さらに、図３は、このようなＤＡＣを搭載した液晶表示装置の要部概略構成を例示する概念図である。

まず、図３を参照しつつ、本発明の液晶表示装置の構成について説明する。同図に例示した液晶表示装置は、「線順次方式」と称される形式のものであり、全ての映像信号線に対して同時に映像信号を書き込むように動作する。すなわち、画像表示部２０に隣接して、映像信号駆動回路ＶＤと走査線駆動回路ＳＤとが同一基板上に設けられている。また、これらを構成するスイッチング素子は、同一の堆積工程により形成されたポリシリコンなどの同層の半導体層からなる。

画像表示部２０には、複教本の映像信号線２７とこれに直交する複教本の走査線２８とが配線され、これらの交点に画素ＴＦＴ２９が設けられている。ＴＦＴ２９のドレイン電極には、液晶容量Ｃｌｃと補助容量Ｃｓとがそれぞれ接続され、表示画素を形成している。

走査線駆動回路ＳＤは、例えば、図示しないシフトレジスタと走査線駆動バッファとにより構成され、各々のバッファ出力が各走査線２８に供給される。このようにして各走査線２８に供給された走査線信号に基づいて、対応する画素のＴＦＴ２９がオン・オフ制御される。

映像信号駆動回路ＶＤは、シフトレジスタ２１とサンプリング・スイッチ２４とＤＡＣ１０とバッファ・アンプ（アンプ回路）５０により構成されている。シフト・レジスタ２１には、クロック信号（ＣＬＫ−Ａ）とトリガ信号が入力される。そして、シフトレジスタ２１からの出力と、シリアルデータのサンプリング用クロックとにより、サンプリング・スイッチ２４が制御される。サンプリング・スイッチ２４からは、サンプル信号（Ｓａｍｐｌｅ）と、その反転信号（／Ｓａｍｐｌｅ）と、コントロール信号（Ｃｏｎｔｒｏｌ）とが出力される。

ＤＡＣ１０は、これらの信号に基づいて、シリアル入力されるデジタル映像信号をアナログ信号に変換して出力する。出力されたアナログの映像信号は、書き込み制御スイッチＡＳと、バッファ・アンプ５０を介して各映像信号線２７に供給され、対応する画素ＴＦＴ２９を介して液晶容量Ｃｌｃと補助容量Ｃｓとに蓄積され、所定の画像を表示する。

次に、本発明に至る過程で試作したシリアルＤＡＣの構成について図１を参照しつつ説明する。

まず、その入力段には、スイッチ選択回路１１が設けられている。スイッチ選択回路１１は、ＮＯＲ１、ＮＯＲ２、ＮＯＴ１、ＮＯＴ２により構成される。

スイッチ選択回路１１の後段には、ＮチャネルトランジスタＭ１、ＰチャネルトランジスタＭ２、容量Ｃ１、ＮチャネルトランジスタＭ４、ＰチャネルトランジスタＭ５、容量Ｃ２、及びＮチャネルトランジスタＭ３が設けられている。

スイッチ選択回路１１は、入力されるデータ信号（Ｄａｔａ）とコントロール信号（Ｃｏｎｔｒｏｌ）とに応じて、トランジスタＭ１とトランジスタＭ２のいずれかを選択する。さらに詳しく説明すると、コントロール信号が、”Ｌ”（ロウ）の場合には、トランジスタＭ１とＭ２はデータ信号により排他的に選択可能となり、テータ信号が”０”ではトランジスタＭ１が選択され、データ信号が”１”ではトランジスタＭ２が選択される。

一方、コントロール信号が”Ｈ”（ハイ）では、トランジスタＭ１，Ｍ２はいずれも選択されない。

トランジスタＭ１は接地電位に接続され、選択回路１１からの信号に応じて容量Ｃ１の電荷を放電する。また、トランジスタＭ２は基準電圧Ｖｓに接続され、選択回路１１からの信号に応じて容量Ｃ１を充電する。

トランジスタＭ４とトランジスタＭ５は、サンプル信号（Ｓａｍｐｌｅ，／Ｓａｍｐｌｅ）を入力して、容量Ｃ１と容量Ｃ２の電気的接続状態を制御するトランスファ・ゲートを構成する。すなわち、サンプル信号（Ｓａｍｐｌｅ）が”Ｌ”のときはトランスファ・ゲートは非導通となり、”Ｈ”のときに導通となる。 一方、トランジスタＭ３は、リセット信号（Ｒｅｓｅｔ）により制御され、容量Ｃ２の電荷を放電する。

次に、図１のＤＡＣの動作について図２を参照しつつ説明する。
ここでは、シリアル入力されるデジタル映像信号として、４ビットのデジタル・データである（１００１）が入力される場合を一例として図示した。すなわち、データ信号（Ｄａｔａ）として、「１」、「０」、「０」、「１」に対応するデジタル信号が順次入力される場合について説明する。また、ここでは、図１の容量Ｃ１とＣ２の容量値は等しいものと仮定する。

まず、データ信号を入力する前の、時刻ｔ０〜ｔ２においては、コントロール信号（Ｃｏｎｔｒｏｌ）は”Ｈ”に設定され、トランジスタＭ１とＭ２は共に非導通状態とされる。同時に、サンプル信号（Ｓａｍｐｌｅ）は”Ｌ”に設定され、トランスファゲートを構成するトランジスタＭ４とＭ５は非導通状態とされる。これにより、容量Ｃ１の一端であるＢ点は開放状態となる。

さらに、時刻ｔ１〜ｔ２において、リセット信号（Ｒｅｓｅｔ）は”Ｈ”に設定され、トランジスタＭ３を導通状態にすることにより、容量Ｃ２の一端であるＡ点が接地され、Ａ点の電位Ｖａは０（ボルト）とされる。

以上の動作が、シリアル映像信号を入力する前のリセット動作に対応する。

次に、時刻ｔ２からシリアル映像信号を順次入力してＤＡ変換動作を開始する。

まず、時刻ｔ２〜ｔ４において、最下位ビット（ＬＳＢ）である「１」が入力される。これに対応して、まず、時刻ｔ２〜ｔ３において、コントロール信号が”Ｌ”とされてトランジスタＭ１とＭ２を選択可能とするとともに、サンプル信号が”Ｌ”とされてトランスファゲートＭ４、Ｍ５を非導通として、Ａ点とＢ点とが電気的に遮断される。ここで、入力したデータ信号は「１」であるので、トランジスタＭ１が非導通、Ｍ２が導通状態になり、Ｂ点の電位ＶｂはＶｓ（ボルト）に設定される。つまり、容量Ｃ１は、Ｖｓ（ボルト）の電圧まで充電される。この際、Ａ点の電位Ｖａは、０（ボルト）のままに保持される。

次に、時刻ｔ３〜ｔ４において、コントロール信号は”Ｈ”とされてトランジスタＭ１とＭ２を共に非導通状態とし、サンプル信号は”Ｈ”とされてトランスファゲートＭ４、Ｍ５を導通状態にして、Ａ点とＢ点とが電気的に接続され、且つＢ点の電位が入力データにより変動を受けないようにされる。すると、容量Ｃ１と容量Ｃ２との間で蓄積電荷の再配分が起こる。

すなわち、時刻ｔ３においては、Ｂ点の電位ＶｂはＶｓ（ボルト）に、Ａ点の電位Ｖａは０（ボルト）に設定されているので、容量Ｃ１とＣ２の容量値が等しいとすると、時刻ｔ４においては、

Ｖａ＝Ｖｂ＝１／２×”１”×Ｖｓ＝Ｖｓ／２ （２）

となる。つまり、容量Ｃ１と容量Ｃ２の充電電圧は、いずれもＶｓ／２（ボルト）となる。

次に、時刻ｔ４〜ｔ６において、映像信号の次のビットである「０」が入力される。これに対応して、まず、時刻ｔ４〜ｔ５においては、時刻ｔ２〜ｔ３と同じ状態の制御信号（コントロール信号とサンプル信号とリセット信号）が入力される。つまり、トランジスタＭ１とＭ２を選択可能とし、容量Ｃ１とＣ２とを電気的に遮断する。ここで、データ信号として、第２ビットの「０」が入力されているので、トランジスタＭ１が導通、トランジスタＭ２は非導通状態となり、Ｂ点の電位Ｖｂ＝０（ボルト）に、Ａ点の電位Ｖａは時刻ｔ４での電位Ｖｓ／２（ボルト）に維持される。つまり、容量Ｃ１の充電電圧は０（ボルト）となり、容量Ｃ２の充電電圧はＶｓ／２（ボルト）に維持される。

時刻ｔ５〜ｔ６では、時刻ｔ３〜ｔ４と同じ状態の制御信号が入力されることにより、容量Ｃ１と容量Ｃ２との間で、蓄積電荷の再配分が起こる。その結果として、時刻ｔ６において、

Ｖａ＝Ｖｂ
＝１／２×（”０”×Ｖｓ＋１／２×”１”×Ｖｓ）＝Ｖｓ／４ （３）

となる。

以降、時刻ｔ６〜ｔ８において映像信号の第３ビットである「０」が入力され、時刻ｔ８〜ｔ１０において最上位ビット（ＭＳＢ）である「１」が入力される。そして、これらのビット・データの入力に対応して、上述した一連の動作が繰り返される。 その結果として、時刻ｔ１０において、Ａ点の電位ＶａとＢ点の電位Ｖｂは、

Ｖａ＝Ｖｂ
＝｛１／２ד１”＋（１／２）^２×”０”＋（１／２）^３×”０”＋（１／２）^４×”１”｝×Ｖｓ
＝（９／１６）Ｖｓ （４）

となり、入力デジタルデータ（１００１）に対応するアナログ電位が得られる。

時刻ｔ１０以降は、コントロール信号（Ｃｏｎｔｒｏｌ）は”Ｈ”に、サンプル信号（Ｓａｍｐｌｅ）とリセット信号（Ｒｅｓｅｔ）は”Ｌ”に設定される。これによって、容量Ｃ１とＣ２とが電気的に遮断され、また入力デジタルデータによってトランジスタＭ１とＭ２が選択されないようにして、Ｖａを保持することができる。このようにして入力デジタルデータに対応したアナログ電位Ｖａが得られ、対応する映像信号線２７に印加される。

以上説明したように、図１に例示したシリアルＤＡＣによれば、シリアル入力されるデジタル映像信号を確実且つ容易にアナログ信号に変換することができる。しかも、ＤＡＣの回路構成は極めて簡単であり、回路面積を従来よりも大幅に縮小することができる。つまり、同一の基板上に堆積した同層のポリシリコンなどの半導体層を用いて画素ＴＦＴと駆動回路のスイッチング素子を形成する際に、駆動回路の面積を縮小することができる。

このような回路規模の縮小効果は、デジタル・データのビット数に応じて高くなり、表示画像を高画質化する程、その効果をより顕著に得ることができる。例えば、図５３に例示した従来の６ビットのパラレル入力型ＤＡＣと比較すると、図１のシリアルＤＡＣの回路規模は、約１／６程度と極めて小さくすることができる。つまり、回路が占める面積を従来の約１／６に縮小することができる。

一般的なｎビットのパラレル入力型ＤＡＣと比較すると、図１のシリアルＤＡＣの回路規模は、およそ１／ｎであり、ビット数が増加するほど、回路規模の縮小効果を得ることができる。これは、駆動回路をパネルに集積させたポリシリコンＴＦＴの液晶表示装置においては、特に有利に作用する。表示画像の高画質化するためには、表示階調すなわち、映像信号のビット数を増加する必要があるが、図１のシリアルＤＡＣによれば、回路規模を増大させず、パネルの小型化と高画質化とを両立することができる。

さらに、図１のシリアルＤＡＣによれば、回路を変更することなく、異なるビット数のデジタル・データをアナログ映像信号に変換することができるという効果も得られる。すなわち、シリアルに入力されるデジタル・データの各ビットについて、上述したような動作を繰り返すことにより、ビット数に依存せずにデジタル・データをアナログ変換することができる。

図１のシリアルＤＡＣが奏するこれらの効果は、特にコンピュータの表示装置などに応用する際に有利となる。すなわち、コンピュータにおいては、その用途やソフトウェアなどに応じて画像表示モードを切り替える必要がある場合が多い。その際に、表示分解能とともに表示階調すなわち階調ビット数も切り替えるようにすることが望ましい。図１のシリアルＤＡＣによれば、このような場合においても、同一のＤＡＣを用いてアナログ変換することができる。

例えば、入力するデジタル・データのビット数に応じて、図２に例示したようなＤＡ変換を行う期間ｔｓ〜ｔｅをさらに細かく分割することにより、さらにビット数が大きいデジタル・データをアナログ電位に変換できる。ｎビットのデジタル・データ（Ｂｎ、Ｂｎ−１、・・・Ｂ１）（ここで、各ビットＢｋは、０または１である。）を図１のＤＡＣで変換した時に得られるアナログ電位Ｖａは、次式により表される。

このように、図１のシリアルＤＡＣによれば、従来のＤＡＣに比較して少ない素子数でＤＡ変換が可能である。また、回路を変更すること無く変換期間中の制御信号の周波数を変えるだけで任意長のデジタル・データをアナログ電位に変換できる。その結果として、高精細表示が可能で且つ素子数が少ない映像信号駆動回路を実現することができる。

以上説明したシリアルＤＡＣを、さらに概念的に説明すると以下の如くである。

図４は、図１に例示したシリアルＤＡＣの構成を概念的に表した構成図である。すなわち、図１に例示したシリアルＤＡＣは、２つの容量Ｃ１とＣ２を基本構成として有する。そして、データ信号（data、/data）及びコントロール信号（/control）に基づき、容量Ｃ１に対して、デジタル信号に対応する電圧をシリアル的に入力する。一方、これと平行してサンプル信号（sample）に基づいて容量Ｃ１とＣ２との間で電荷の再配分を実行することにより、デジタル信号をアナログ電圧に変換する。なお、図４に表した入力電圧Ｖ＋とＶ−は、それぞれ図１におけるＶｓと接地電位に対応する。

本発明者は、このようなシリアルＤＡＣに対してさらに改良を加え、表示装置の駆動回路に搭載してさらに好適なシリアルＤＡＣを発明した。

図５は、本発明にかかる第１のシリアルＤＡＣの基本構成を表す概念図である。

また、図６は、図５のシリアルＤＡＣの動作を説明するタイミングチャートである。

図５に表したシリアルＤＡＣ１０Ａは、１次側に１つの容量Ｃ１が設けられ、２次側には２つの容量Ｃ２１及びＣ２２が設けられた「出力容量並列型」のＤＡＣである。これら２つの容量Ｃ２１、Ｃ２２を交互に使い分けることにより、ＤＡ（デジタル・アナログ）変換処理と信号線への書き込みとを連続して実施することができる。

図６のタイミングチャートを参照しつつその動作について説明すると以下の如くである。

まず、リセット信号（RST）をオンすることにより、容量Ｃ２１、Ｃ２２を初期化する。

次に、コントロール信号（/control）とサンプル信号（sample1）を交互にオンすることにより、容量Ｃ１にデジタル信号の各ビットに対応する電圧をシリアル的に印加し、同時に容量Ｃ２１との間で電荷の再配分を実行する。この動作によって、デジタルデータに対応するアナログ電位が容量Ｃ２１に充電される。

次に、コントロール信号（/control）とサンプル信号（sample2）を交互にオンすることにより、容量Ｃ１にデジタル信号の各ビットに対応する電圧をシリアル的に印加し、同時に容量Ｃ２２との間で電荷の再配分を実行する。この動作によって、デジタルデータに対応するアナログ電位が容量Ｃ２２に充電される。

この際に、容量Ｃ２２を用いたＤＡ変換処理と平行して容量Ｃ２１から図示しない信号線に対してアナログ電位の書き込みを実行することができる。つまり、図５に表したシリアルＤＡＣによれば、容量Ｃ２１とＣ２２の一方の容量を用いてＤＡ変換処理を実行しつつ、他方の容量から信号線への電位書き込みを平行して実施できるため、駆動回路の信号処理時間を大幅に短縮することができる。

一般に、液晶表示装置をはじめとする各種の表示装置は、大容量化と高精細化の傾向にあり、信号線自身の寄生容量も増加する傾向にある。つまり、アナログ電位を信号線に正確に書き込むための時間も長くする必要がある。

このような要求に対して、図５の構成によれば、ＤＡ変換処理と信号線への電位書き込み処理とを平行して実施できるので、信号処理時間を短縮しつつ、信号線に対して正確にアナログ電位を書き込むことができ、高精細で階調数が高い高品位な画像を迅速且つ正確に表示することが可能となる。

なお、図６のタイミングチャートにおいては、３ビットのデジタルデータをＤＡ変換する場合を例示したが、本発明は、これに限定されず、任意のビット数のデジタルデータに対して同様の処理を行うことができる。
また、後に詳述するように、シリアルＤＡＣの２次側の容量Ｃ２１及びＣ２２のそれぞれは、必ずしも特定の信号線に固定される必要はなく、切換スイッチを介して、複数の信号線のいずれかに随時切換接続可能とすることができる。本発明者の試作検討の結果によれば、例えば、容量Ｃ２１とＣ２２のそれぞれに対して、６本乃至３０本程度の信号線を切換スイッチを介して適宜接続することが可能であることが判明している。このようにすれば、駆動回路に搭載するＤＡＣの数を大幅減らして、構成を小型化・簡略化することができる。

次に、本発明にかかる第２のＤＡＣについて説明する。

図７は、本発明にかかる第２のＤＡＣの基本構成を表す概念図である。

また、図８は、図７のＤＡＣの動作を説明するタイミングチャートである。

図７に表したＤＡＣ１０Ｂは、１次側に３つの容量Ｃ１１〜Ｃ１３が設けられ、２次側には１つの容量Ｃ２が設けられた「入力容量並列型」のＤＡＣである。このように１次側に複数の容量を設けることにより、デジタル信号をパラレル的に入力し、これをＤＡＣ内でシリアル的にアナログ変換することができる。

図８のタイミングチャートを参照しつつその動作について説明すると以下の如くである。

まず、リセット信号（RST）をオンすることにより、容量Ｃ２を初期化する。

次に、３つのコントロール信号（/control1 〜/control3）を同時にオンにすることにより、容量Ｃ１１〜Ｃ１３にデジタル信号の各ビットに対応する電圧をパラレル的に印加する。入力されるデジタルデータが３ビットデータの場合には、例えば、容量Ｃ１１に３ビット目（最下位ビット）のデータ（data1）、容量Ｃ１２に２ビット目のデータ（data2）、容量Ｃ１３に１ビット目（最上位ビット）のデータ（data3）に相当する電圧がそれぞれ印加される。

次に、サンプル信号（sample1〜sample3）を順次オンすることにより、容量Ｃ１１〜Ｃ１３にそれぞれ蓄積された電荷を容量Ｃ２との間で再配分する。つまりシリアル的なアナログ変換を実行する。この動作によって、容量Ｃ１１〜Ｃ１３に入力されたデジタルデータに対応するアナログ電位が容量Ｃ２に充電される。

この後に、図示しないアナログスイッチや出力回路を介して容量Ｃ２に充電されたアナログ電位を所定の信号線に書き込む。

以上説明したように、図７に表したＤＡＣによれば、１次側に複数の容量Ｃ１１〜Ｃ１３を設け、これらに対してデジタルデータをパラレル的に入力することができるので、デジタルデータを高速に入力できるという効果が得られる。

なお、図７に例示した構成において、１次側の容量の数は、必ずしも入力されるデジタルデータと同一である必要はない。例えば、図７に例示したように３つの容量Ｃ１１〜Ｃ１３を有するＤＡＣを用いて、６ビットのデジタルデータのＤＡ変換を実行することも可能である。具体的には、まず、１サイクル目として６ビット目（最下位ビット）〜４ビット目までのデータをそれぞれ容量Ｃ１１〜Ｃ１３に入力してシリアル的なアナログ変換を実行する。次に、２サイクル目として３ビット目〜１ビット目（最上位ビット）までのデータをそれぞれ容量Ｃ１１〜Ｃ１３に入力してシリアル的なアナログ変換を実行すれば良い。

この具体例からも分かるように、１次側の容量の数は、必ずしも入力デジタルデータのビット数と等しい必要はないが、１次側の容量の数を入力ビット数の整数分の１とすると、効率が良い。

一方、１次側の容量の数よりも少ないビット数のデジタルデータも同様に扱うことができる。すなわち、このような場合には、ビット数に応じた数の容量を選択して用いれば良い。

一方、図７に表したＤＡＣにおいても、２次側の容量Ｃ２は、特定の信号線に固定される必要はなく、切換スイッチを介して、複数の信号線のいずれかに随時切換接続可能とすることができる。この点については、図５に関して前述した通りである。

次に、本発明にかかる第３のＤＡＣについて説明する。

図９は、本発明にかかる第３のＤＡＣの基本構成を表す概念図である。

また、図１０は、図９のＤＡＣの動作を説明するタイミングチャートである。

図９に表したＤＡＣ１０Ｃは、１次側に３つの容量Ｃ１１〜Ｃ１３が設けられ、２次側には２つの容量Ｃ２１、Ｃ２２が設けられている。つまり、１次側と２次側のいずれにも複数の容量が設けられた「入出力容量並列型」のＤＡＣである。

１次側に複数の容量Ｃ１１〜Ｃ１３を設けることにより、図７に関して前述したようにデジタル信号をパラレル的に高速入力することができる。一方、２次側に複数の容量Ｃ２１、Ｃ２２を設けることにより、図５に関して前述したように、ＤＡ変換処理と信号線への書き込みを平行して処理することができる。

図１０のタイミングチャートを参照しつつその動作について説明すると以下の如くである。

まず、リセット信号（RST）をオンすることにより、容量Ｃ２１、Ｃ２２を初期化する。

次に、３つのコントロール信号（/control1 〜/control3）を同時にオンにすることにより、容量Ｃ１１〜Ｃ１３にデジタル信号の各ビットに対応する電圧をパラレル的に印加する。入力されるデジタルデータが３ビットデータの場合には、例えば、容量Ｃ１１に３ビット目（最下位ビット）のデータ（data1）、容量Ｃ１２に２ビット目のデータ（data2）、容量Ｃ１３に１ビット目（最上位ビット）のデータ（data3）に相当する電圧がそれぞれ印加される。

次に、サンプル信号（sample1）をオンすることにより２次側の容量Ｃ２１を選択する。そして、サンプル信号（sample11〜sample13）を順次オンすることにより、容量Ｃ１１〜Ｃ１３にそれぞれ蓄積された電荷を容量Ｃ２１との間で再配分する。つまりシリアル的なアナログ変換を実行する。この動作によって、容量Ｃ１１〜Ｃ１３に入力されたデジタルデータに対応するアナログ電位が容量Ｃ２１に充電される。

次に、２次側の容量Ｃ２２を選択して次のＤＡ変換処理を実行する。

すなわち、３つのコントロール信号（/control1 〜/control3）を同時にオンにすることにより、容量Ｃ１１〜Ｃ１３にデジタル信号の各ビットデータ（data1〜data3）に対応する電圧をパラレル的に印加する。

次に、サンプル信号（sample2）をオンすることにより２次側の容量Ｃ２２を選択する。そして、サンプル信号（sample11〜sample13）を順次オンすることにより、容量Ｃ１１〜Ｃ１３にそれぞれ蓄積された電荷を容量Ｃ２２との間で再配分する。この動作によって、容量Ｃ１１〜Ｃ１３に入力されたデジタルデータに対応するアナログ電位が容量Ｃ２２に充電される。

このＤＡ変換処理の間に、図示しないアナログスイッチや出力回路を介して容量Ｃ２１に充電されたアナログ電位を所定の信号線に書き込むことができる。

以上説明したように、図９に表したＤＡＣによれば、１次側に複数の容量Ｃ１１〜Ｃ１３を設け、これらに対してデジタルデータをパラレル的に入力することができるので、デジタルデータを高速に入力できるという効果が得られる。

さらに、２次側の複数の容量Ｃ２１、Ｃ２２を設けることにより、ＤＡ変換処理と信号線への書き込みを同時に処理することができる。

従って、図９に例示したＤＡＣによれば、図５乃至図８に関して前述した効果を同時に得ることができる。

以上、本発明の駆動回路において用いるデジタル・アナログ変換回路（ＤＡＣ）について具体例を参照しつつ説明したが、本発明のＤＡＣはこれらの具体例に限定されるものではない。例えば、図１乃至図９に関しては、１次側容量Ｃ１（あるいはＣ１１など）と２次側容量Ｃ２（あるいはＣ２１など）の容量値が同一の場合を例に挙げて説明したが、これらの容量は同一でなくても良い。１次側の容量値と２次側のの容量値とが異なる場合には、所定の「ゲイン」が得られる。具体的には、例えば、１次側容量Ｃ１の容量値をＣ_１、２次側容量Ｃ２の容量値をＣ_２とした場合には、式（２）〜式（５）において、右辺の係数「１／２」の代わりに、係数「Ｃ_１／（Ｃ_１＋Ｃ_２）」を適用すれば良い。例えば、容量Ｃ２が容量Ｃ１の３倍の容量値を有する場合には、この係数は「１／４」となる。また、容量Ｃ１が容量Ｃ２の３倍の容量値を有する場合には、この係数は「３／４」となる。

従って、容量Ｃ１と容量Ｃ２の容量値を適宜選択して、所定のゲインが得られるようにすれば、基準電位Ｖｓに対して、映像信号電圧の範囲を最適な範囲に調節することもできる。

ところで、図１あるいは図５に表した具体例においては、ＤＡＣに対してシリアル・データが入力される場合について説明した。しかし、本発明は、これに限定されるものではなく、パラレル入力されるデジタル・データを変換することも可能である。このためには、例えば、パラレル入力されるデジタル・データを蓄積し、その最下位ビットから順次各ビットのデータを取りだして供給する手段を別途設ければ良い。このようにして、パラレル入力されるデジタル・データについても、図２に関して前述したような動作を繰り返すことにより同様にアナログ変換することができる。この場合には、回路規模は、若干大きくなるものの、任意長のデジタル・データに対応することができるという本発明の効果は同様に得ることができる。

また、容量Ｃ１、Ｃ２を放電させるための接地電位に変えて、第２の基準電位を設けても良い。この場合には、得られるアナログ映像信号の下限電圧が、第２の基準電位と同じ電圧となる。

また、図１乃至図９に例示した具体例においては、第２の容量Ｃ２の充電電圧をアナログ映像信号として出力する構成を表したが、本発明は、これに限定されるものではない。すなわち、図１あるいは図５の構成においては、最上位ビットまでの一連の充電・電荷再配分の動作が終了した時点においては、第１の容量Ｃ１と第２の容量Ｃ２の充電電圧は同一の値であるので、第２の容量Ｃ２の代わりに第１の容量Ｃ１の充電電圧をアナログ映像信号として外部に出力するような選択回路を設けても良い。

さらに、第１の容量Ｃ１と第２の容量Ｃ２とを短絡した状態で、いわば出力容量Ｃ１＋Ｃ２の充電電圧をアナログ映像信号として外部に出力しても良い。このようにすれば、外部回路の寄生容量によるＤＡＣ出力電圧の変動を半減できるという効果が得られる。

次に、本発明の駆動回路において用いて好適なシリアル型ＤＡＣの変型例について説明する。

図１１は、図１乃至図９に例示したシリアル型ＤＡＣをさらに簡略化しつつ変型した概略回路図である。すなわち、シリアル型ＤＡＣは、２つのレベルの電圧ＶrefとＶcomとを相補的に切り替えるスイッチdata（図１のトランジスタＭ２に対応する）及び／data（図１のトランジスタＭ１に対応する）と、遮断スイッチ／ＳＷ１と、容量Ｃ１及びＣ２と、これらの間に設けられた連結スイッチ１６と、リセットスイッチ１８とを有する。

図１１の変型例においては、遮断スイッチ／ＳＷ１を設けることにより、容量Ｃ１からの蓄積電荷の逆流を確実に防止することができる。

さらに、図１乃至図１１のＤＡＣ回路においては、リセットスイッチ１８のオフ時リーク量が他のスイッチに比べて小さくなるように形成することが望ましい。これは、容量Ｃ２の蓄積電荷のリークを防止するためである。このためには、リセットスイッチ１８を構成するトランジスタのゲート長Ｌを長く、ゲート幅Ｗを短く形成し、ダブルゲート構造とすることが有利である。

また、同様に容量Ｃ１の蓄積電荷の変動を防止するためには、遮断スイッチ／ＳＷ１もオフ時のリーク量が小さいことが望ましい。このためには、やはり遮断スイッチ／ＳＷ１を構成するトランジスタのゲート長Ｌを長く、ゲート幅Ｗを短く形成し、ダブルゲート構造とすることが有利である。

またこれと関連して、遮断スイッチ／ＳＷ１のオン期間を、連結スイッチ１６のオン期間よりも長く設定することが望ましい。これは、遮断スイッチ／ＳＷ１をリーク量の小さいトランジスタにより構成した場合には、電圧書き込み時間を長くする必要があるからである。

一方、図３に例示したような表示装置において画素のスイッチング素子を構成するＴＦＴ２９は、−２ボルト及び１２ボルト電源を用いる場合が多い。従って、図１乃至図１１に例示したＤＡＣの各スイッチも、−２ボルト及び１２ボルト電源を用いてオフ条件を画素ＴＦＴと同等とすると、電源構成を簡略化することができる。

図１２は、本発明の駆動回路に用いて好適なＤＡＣの第２の変型例を表す概略回路図である。すなわち、同図の回路においては、遮断スイッチ／ＳＷ１と直列にスイッチＳＡが設けられている。スイッチＳＡは、遮断スイッチ／ＳＷ１と連結スイッチ１６とのＮＡＮＤ論理に基づいて動作させる。つまり、遮断スイッチ／ＳＷ１と連結スイッチ１６が共に半開きのような状態においては、スイッチＳＡがオフするように動作させる。このようなスイッチＳＡを設けることにより、スイッチ／ＳＷ１とスイッチ１６の動作タイミングの「ずれ」による容量Ｃ１への誤った電圧書き込みを確実に防止し、ＤＡＣの変換動作を高精度化できる。

図１３は、本発明の駆動回路に用いて好適なＤＡＣの第３の変型例を表す概略回路図である。すなわち、同図の回路においては、２次側の容量として容量Ｃ２Ａと容量Ｃ２Ｂの２つの容量が並列に設けられている。これら２つの容量のそれぞれは、連結スイッチ１６Ａ、１６Ｂを介して１次側容量Ｃ１と相補的に接続される。つまり、ひとつのＤＡ変換処理を容量Ｃ１と容量Ｃ２Ａとの間で行い、次のＤＡ変換処理は、容量Ｃ１と容量Ｃ２Ｂとの間で行うようにする。なお、図１３においては省略したが、２次側容量Ｃ２ＡとＣ２Ｂには、それぞれリセットスイッチを設けることが望ましい。

このように、２次側の容量として容量Ｃ２ＡとＣ２Ｂの２つを設け、ＤＡ変換処理毎に切り替えて用いることによって、２次側容量の一方から信号出力回路５０にアナログデータを出力する間にも、２次側容量のもう一方を用いて次のＤＡ変換処理を開示でき、データ処理を高速化できる。

もうひとつのメリットとして、隣接するＤＡＣ間で１次側容量と２次側容量の容量比Ｃ２／Ｃ１に「ばらつき」があるような場合に、「誤差拡散」の効果が得られる。

図１４は、「誤差拡散」の効果を説明するための概念図である。すなわち、同図（ａ）に表した例においては、信号線Ｎに対応するＤＡＣは２次側容量Ｃ２を有し、隣接する信号線（Ｎ＋１）に対応するＤＡＣは２次側容量Ｃ２’を有する。さらにこれらのＤＡＣは、ふたつめの２次側容量として容量Ｃ２Ｂを共有している。そして、同図の右側に表したように、信号線ＮのＤＡＣは第１、３、４フレームにおいて容量Ｃ２を用い、第２フレームにおいては容量Ｃ２Ｂを用いる。一方、信号線（Ｎ＋１）のＤＡＣは、第１、２、４フレームにおいては容量Ｃ２’を用い、第３フレームにおいては容量Ｃ２Ｂを用いる。

このようにすれば、容量Ｃ２とＣ２’との間に容量の「誤差」がある場合にも、容量Ｃ２Ｂを共用することによって、この「誤差」を時間的に拡散させて目立ちにくくすることができる。

さらに、本発明においては、図１４（ｂ）に例示したように、２次側容量を新たに追加せずに、隣接したＤＡＣ間で利用しあうことも可能である。すなわち、同図に表した具体例においては、信号線Ｎに対応するＤＡＣは２次側容量Ｃ２を有し、隣接する信号線（Ｎ＋１）に対応するＤＡＣは２次側容量Ｃ２’を有する。そして、それぞれのＤＡＣは、フレーム毎に、２次側容量を交換しあってＤＡ変換処理を実行する。このようにしても、容量Ｃ２とＣ２’との間の容量の「誤差」を時間的に拡散させ、目立ちにくくすることができる。

以上、本発明の駆動回路に用いて好適なシリアル型ＤＡＣについて詳細に説明した。

次に、本発明の駆動回路においてＤＡＣから出力された映像信号を映像信号線に出力する信号出力回路（アンプ回路）について詳細に説明する。

図３に関して前述したように、本発明による映像信号線駆動回路は、映像信号線２７毎にＤＡＣ１０Ａ〜１０Ｃ、アナログスイッチＡＳ、映像信号出力回路５０が直列に接続された構成を有する。

図１５は、本発明の１実施形態にかかる映像信号線駆動回路の要部を表す概略図である。すなわち、同図は、映像信号線２７の１本について、ＤＡＣとアナログスイッチＡＳと映像信号出力回路５０Ａとが接続された状態を表す回路図であり、図１乃至図１４に関して前述したものと同等の要素には同一の符号を付して詳細な説明は省略する。

信号出力回路５０Ａは、スイッチＳ１〜Ｓ４と、容量Ｃ３と、ＮＯＴ３、ＮＯＴ４及びＮＯＴ４とトランジスタＭ４及びＭ５とに構成される。トランジスタＭ４とＭ５は、ＮＯＴ３〜５とにより選択的に選択される。このような出力回路５０を用いることにより、スイッチング動作を制御する反転増幅器動作点電圧を検出してＴＦＴ特性のバラツキの影響を軽減でき、良好な画像を提供できる。

図１６は、図１５の回路における動作波形を表すタイミングチャートである。図１６を参照しつつ、信号出力回路５０Ａの動作について説明すると以下の如くである。

まず、時間ｔ１〜ｔ１０までの期間は、ＤＡＣ１０Ａ〜１０Ｃによるシリアル的なデジタル・アナログ（ＤＡ）変換が実行される。この変換動作については、図１乃至図１０に関して詳細に前述した通りであるので詳細な説明は省略する。そして、ｔ１０においてＤＡ変換が終了すると、信号線出力回路の動作が開始する。

まず、時間ｔ１１において、制御信号ENABLEが”Ｈ”になることにより、アナログスイッチＡＳがオンする。すると、Ａ点とＣ点が電気的に接続される。ここで、時間ｔ１１−ｔ１２においては、制御信号ＣＬＫは”Ｌ”なので、スイッチＳ２とスイッチＳ３が導通状態になり、スイッチＳ１とＳ４は非導通状態となる。その結果として、静電容量Ｃ３の一端Ｄ点の電位Ｖｄは映像信号線電位Ｖsigとなり、もう一端Ｅ点の電位ＶｅはＳ３によりインバータＮＯＴ３の入出力が短絡されるので、ＮＯＴ３の動作点電位Ｖopとなる。ここで、ＮＯＴ３の動作点電圧は、回路を構成するＴＦＴ特性により異なるので、映像信号線駆動回路に応じて異なる。

次に時間ｔ１２〜ｔ１３においてＣＬＫが”Ｈ”になると、スイツチＳ１とＳ４が導通状態となり、スイツチＳ２とＳ３は非導通状態となる。このため、Ｄ点の電位Ｖｄ＝Ｖｃ＝Ｖａとなり、ＤＡＣ１０Ａ〜１０Ｃの出力電位と等しくなる。一方、Ｅ点の電位Ｖｅは、ＣＬＫが”Ｌ”状態の電位をＣ３が保持するため、Ｖｅ＝（Ｖａ−Ｖsig）+Ｖopとなる。よって、Ｆ点の電圧Ｖｆは、
（１）Ｖａ＞Ｖsigの場合は、Ｖｆ＝０
（２）Ｖａ＜Ｖsigの場合は、Ｖｆ＝ＶDD
となる。

本具体例の場合は、時間ｔ１１においてＶａ＞Ｖsig であるので、Ｆ点の電位Ｖｆはゼロとなる。その結果として、ＰチャネルトランジスタＭ５が導通状態になり、電流Ｉpが映像信号線２７に供給される。この時、期間Ｔの間における映像信号線２７の電圧上昇分△Ｖpは、信号線容量をＣsig とすると、△Ｖp＝１ｐ×Ｔ／Ｃsig と表される。

上記動作が複数回行われて時間ｔ２６になると、Ｖａ＜Ｖsig となるのでＮチャネルトランジスタＭ４が導通状態となり、電流Ｉｎが映像信号線２７からＧＮＤに流れる。この時、期間Ｔの間に変化する電位△Ｖｎは、△Ｖｎ＝Ｉｎ×Ｔ／Ｃsig と表される。

時刻ｔ２６以降は、映像出力期間中でＶsig は、Ｖａ近傍において△Ｖpと△Ｖn の幅で変化し続ける。そして、最終的に形成される映像信号線電位Ｖsig の誤差電圧Ｖerr は、Ｖerr＝｜△Ｖp−△Ｖｎ｜／Ｔとなる。ここで、△ＶpはトランジスタＭ５の特性に依存し、△ＶnはトランジスタＭ４の特性に依存するが、ＣＬＫの周波数を十分高く設定することにより、Ｖerr を無視しうるレベルまで小さくできる。

以上説明したように、本発明の映像信号線駆動回路の信号出力部は、ＤＡＣ１０Ａ〜１０Ｃの出力電圧と映像信号線２７の電圧との比較に用いるインバータの動作点電圧バラツキを静電容量Ｃ３によりキャンセルできる。さらに、制御信号ＣＬＫの周波数を十分高く設定することにより、映像信号線２７に電流を直接供給するＴＦＴの特性のバラツキをも低減できる。その結果として、表示ムラの少ない均一で良好な画像を提供できる。

なお、図１６においては、ＤＡ変換動作における時間ステップｔ１〜ｔ１０と、信号出力動作における時間ステップｔ１１〜ｔ２７が略同一の場合を例示したが、本発明はこれに限定されるものではなく、ＤＡ変換動作における時間ステップと、信号出力動作における時間ステップとは、互いに異なるものであっても良い。

次に、本発明の映像信号駆動回路に用いてさらに好適な映像信号出力回路５０について説明する。

図１７は、本発明において用いて好適な映像信号出力回路５０Ｂの概念構成を表す回路図である。

本変型例の出力回路（アンプ回路）５０Ｂによっても、ＴＦＴ特性のばらつきに影響されにくく小規模で高精度な出力アンプを提供することができる。

すなわち、出力回路５０Ｂは、トランジスタＭ６〜Ｍ１０により構成される入力比較回路ＩＤと、容量Ｃ３、ＮＯＴ３、スイッチＳ６〜Ｓ８、トランジスタＭ１１及びＭ１２から構成される反転増幅出力回路ＩＯとを有する。ＤＡＣ１０Ａ〜１０Ｃからの出力は、アナログスイッチを介してＶinに入力される。また、出力回路５０Ｂからの出力は、出力端Ｖoutをから信号線２７に出力される。

この出力回路５０Ｂにおいては、スイッチＳ５を介してＤＡＣ１０Ａ〜１０Ｃを信号線２７に接続し、信号線２７の電位とＤＡＣからサンプリングされたアナログ映像電位を入力比較回路ＩＤにより比較し、両電位が一致したら前記スイッチＳ６がオフにされる。

図１８は、出力回路５０Ｂの動作を説明するためのタイミングチャートである。

同チャートにおいてＴ１の期間は、スイッチＳ５、Ｓ６、Ｓ８がオンで、スイッチＳ７がオフとなる。この状態において、ｎｄ点には、入力比較回路ＩＤに対する２入力すなわちＩＮ-とＩＮ+とが等しい状態での電位Ｖevenが保持される。一方、ｎ１点には反転増幅回路の回路閾値Ｖinvが保持される。

一方、Ｔ２の期間には、スイッチＳ７がオンで、スイッチＳ５、Ｓ６、Ｓ８がオフとなる。この状態においては、２入力すなわちＩＮ-とＩＮ+との間に電位差が生ずる。その結果として、ｎｄ点の電位は（Ｖeven＋△Ｖ）まで上昇する。また、ｎ１点の電位も（Ｖinv＋△Ｖ）に上昇する。その結果として、ｎ２点がＬ出力となり、映像信号線がＶddによって充電されて電位が上昇する。

すると、ＩＮ+が上昇し、ＩＮ+＝ＩＮ-（＝Ｖin）となると再びｎｄ点はＶevenとなる。これと共に、ｎ１点の電位はＶinvに戻り、ｎ２点はＨレベルに上昇し、映像信号線２７の充電が終了する。

以上の説明からも分かるように、一連の動作については、回路を構成するＴＦＴの閾値ばらつきに起因する制約は殆ど無い。例えば、Ｔ１の期間において入力比較回路ＩＤの２入力（ＩＮ-とＩＮ+）が等しいとき、ｎｄ点の電位は閾値ばらつき程度の異なった値をとりうるが、回路動作上は問題とはならない。

さらに、本変型例においては、ＤＡＣ１０Ａ〜１０Ｃからの入力ＩＮ-は、入力比較回路ＩＤのＴＦＴのゲートに入力される。ＴＦＴのゲートの容量は、一般にフェムトファラッド（ｆＦ）のオーダであり、一方ＤＡＣ１０Ａ〜１０Ｃの蓄積容量Ｃ２は一般にピコファラッド（ｐＦ）のオーダである。

一般には、出力回路の入力容量がＤＡＣの出力容量の１０％程度以下であれば、製造プロセスの変動などによって出力回路の入力容量が例えば１０％程度ばらついたとしても、そのばらつきは、ＤＡＣの出力容量に対して１０％×０．１＝１％程度となり、事実上許容しうるレベルとなる。

これに対して、本変型例によれば、ＤＡＣ１０Ａ〜１０Ｃの出力容量に対して出力回路５０の入力ゲート容量は、３桁近く小さいので、出力回路５０を接続したことによるＤＡＣの蓄積容量の再配分を防止し、アナログ出力の「ずれ」を解消することができる。

また、本変型例における容量Ｃ３の容量は０．２ｐＦ程度であり、出力回路５０Ｂ全体の面積は、デザインルールを５μｍとした場合でも７０×３００μｍ^２程度と十分に小型化することができる。

また、出力の電流源は、アンプの動作範囲によっては、ＶddのみまたはＶssのみとすることができ、構成を簡略化することができる。

また、電流源を定電流源とすると、入力電圧に対する出力ばらつきをほぼ一定の小さいレベル（＝ディレイ時間×定電流／Ｃsig）に抑制できる。

さらに、図１７に例示した回路において、ＮＯＴ３の出力ｎ２の反転信号を生成してｎ３とし、ｎ３とＶoutとの間に抵抗と容量を直列に挿入すれば発振を防止できる。

また、入力比較回路の２入力（ＩＮ-とＩＮ+）の微小なずれに対して、容量Ｃ３の入力（図１７においてはｎｄ）が大きく振れるようにすれば、出力回路５０Ｂをさらに高精度に高出力化することができる。このために、ｎｄとＣ３との間に図示しない増幅回路をさらに設けてもよい。

また、図１７において、ＩＮ-とＩＮ+とを入れ替えて、容量Ｃ３をｎｅに接続してもよい。

ところで、図１７に例示した出力回路５０Ｂのひとつの特徴は、
(1)入力比較回路ＩＤにおいて入力信号（ＩＮ-とＩＮ+）をＴＦＴのゲートに入力する点と、
(2)入力比較回路ＩＤからの出力信号が入力信号に対して一義的な関係を有する、すなわち、ある入力信号に対応してひとつの出力信号のみが存在する、点にある。

これらの特徴を有する入力比較回路ＩＤは、図１７に例示したものには限定されない。

図１９は、出力回路５０Ｂの変型例を表す概略回路図である。同図についても、図１乃至図１８に関して前述した部分と同等の要素には同一の符号を付して詳細な説明は省略する。

図１９の出力回路（アンプ回路）５０Ｃにおいては、入力比較回路ＩＤは図１７に例示したものと同様であり、いわゆる「エミッタ（ソース）結合型」の増幅器の構成を有する。但し、信号入力が異なる。そして、その動作に際しては、符号φで総称したスイッチ群と、符号／φで総称したスイッチ群とが交互にオン・オフする。

まず、符号φで総称したスイッチ群がオンの状態において、図示しないＤＡＣからの信号ＶinがＩＮ-に入力され、同時にＮＯＴ３を構成するインバータの動作しきい値の電位が容量Ｃ３の両端に保持される。

次に、符号／φで総称したスイッチ群がオンとなる。この時に、仮にＶout＜Ｖin とすると、ｎｄは低下する。そして、ノードＳはＬレベルとなり、信号線２７すなわち等価容量Ｃsigに電流書き込みが実行される。そして、信号線容量Ｃsigの電位がＶout＝Ｖinに達し、またはそれ以上となると、ノードＳはＨレベルとなり、Ｃsigの電位の上昇は停止する。

図１９に例示した出力回路５０Ｃにおいても、入力信号を入力比較回路ＩＤのＴＦＴのゲートに入力するので、図１７に関して前述したように、ＤＡＣの２次側容量の再配分を防ぐことができる。

また、出力回路５０Ｃの入力比較回路ＩＤは、入力電位ＩＮ-に対して、出力ｎｄが一義的な関係を有する。

図２０は、入力比較回路ＩＤの入力電位ＩＮ-と出力ｎｄとの関係を表すグラフ図である。同図に表したように、入力と出力とが一義的な関係を有するので、ＮＯＴ３やＶbiを適宜設定することによって、出力回路５０Ｃの出力特性を確実且つ容易に制御することが可能となる。

図２１は、出力回路５０Ｂの第２の変型例を表す概略回路図である。同図についても、図１乃至図２０に関して前述した部分と同等の要素には同一の符号を付して詳細な説明は省略する。

図２１の出力回路（アンプ回路）５０Ｄにおいては、入力比較回路ＩＤがいわゆる「相補型」の増幅回路の構成を有する。すなわち、相補トランジスタとしてのｎチャネルトランジスタＭ２０とｐチャネルトランジスタＭ２２のゲートが共通接続されて入力端とされている。従って、図１７に関して前述したように、ＤＡＣの２次側容量の再配分を防ぐことができる。

また、この出力回路５０Ｄにおいても、符号φで表したスイッチと符号／φで表したスイッチとを交互にオンさせることにより、信号線２７にＤＡＣからの映像電位を書き込むことができる。

図２２は、出力回路５０Ｄの入力比較回路ＩＤの入力と出力との関係を表すグラフ図である。同図に表したように、「相補型」の増幅器としての入力比較回路ＩＤにおいても、入力に対して出力が一義的な関係を有する。

従って、ＶddやＶss、あるいはｎチャネルトランジスタＭ２０やｐチャネルトランジスタＭ２２のサイズすなわちゲート幅やゲート長などを調節することにより、出力回路５０Ｄの出力特性を精密に制御することが可能となる。

図２３は、出力回路５０Ｂの第３の変型例を表す概略回路図である。同図についても、図１乃至図２１に関して前述した部分と同等の要素には同一の符号を付して詳細な説明は省略する。

図２３に表した出力回路（アンプ回路）５０Ｅ〜５０Ｇにおいては、入力比較回路ＩＤとして、負荷と駆動用トランジスタとを直列に接続した一般的な増幅回路の構成を有する。すなわち、ゲートに電圧Ｖbiあるいはｎｄが入力されたトランジスタ（図２３（ａ）においては、符号Ｍ２４を付した）が負荷として作用し、ゲートにＶinまたはＶoutが入力されるトランジスタが駆動用トランジスタとして作用する。

これらの回路においても、トランジスタの低容量なゲートに信号が入力されるので、図１７に関して前述したように、ＤＡＣの２次側容量の再配分を防ぐことができる。また、符号φで表したスイッチと符号／φで表したスイッチとを交互にオンさせることにより、信号線２７にＤＡＣからの映像電位を書き込むことができる。

図２４は、出力回路５０Ｅ〜５０Ｇの入力比較回路ＩＤの入力と出力との関係を表すグラフ図である。同図に表したように、これらの入力比較回路ＩＤにおいても、入力に対して出力が一義的な関係を有するので、Ｖbiやトランジスタのサイズなどを調節することにより、出力回路５０Ｅ〜５０Ｇの出力特性を精密に制御することが可能となる。

図２５は、出力回路５０Ｂの第４の変型例を表す概略回路図である。同図についても、図１乃至図２３に関して前述した部分と同等の要素には同一の符号を付して詳細な説明は省略する。

図２５の出力回路（アンプ回路）５０Ｈにおいては、入力比較回路ＩＤは、図１７や図１９と同様の「エミッタ（ソース）結合型」の増幅器の構成を有する。但し、本変型例においては、反転増幅回路が２系統設けられている。

出力回路５０Ｈの動作について説明すると、以下の如くである。

まず、サンプリング期間においては、符号φで総称したスイッチ群がオンとなり、他のスイッチはオフとなる。この状態において、ｎｄには、入力比較回路ＩＤの入力が、それぞれ、ＩＮ-＝Ｖcom、ＩＮ+＝Ｖin（すなわちＤＡＣの出力）となっている時の電位Ｖinitが保持される。また、ｎ１Ａとｎ１Ｂには、それぞれ反転増幅回路を構成するインバータＮＯＴ３Ａ、ＮＯＴ３Ｂの回路しきい値Ｖinvが保持される。

次に、信号線に対する書き込み期間においては、符号／φで総称したスイッチ群がオンとなり、他のスイッチはオフとされる。この状態においてＶout＜Ｖinの場合について説明すると、まず、ＩＮ+＝Ｖout（＝信号線電位）となっているためにｎｄは（Ｖinit＋ΔＶ）となり、ｎ１も（Ｖinv＋ΔＶ）となる。すると、ｎ２Ａは低下し、ｎ３ＡはＬレベルとなり、トランジスタＭＰがオンする。これにより、信号線２７は、Ｖddによって充電され、Ｃsig電位（すなわちＶout）はＶddに近づき、ΔＶは次第にゼロになる。

ΔＶ＝０となると、ｎ１ＡはＶinvに復帰し、ｎ３ＡはＨレベルとなり、トランジスタＭＰはオフとなって信号線電位は保持される。

一方、Ｖout＞Ｖinの場合には、Ｃ１Ｂ、ｎ１Ｂ、ｎ３Ｂが同様の動作をすることにより、Ｖssに向かってＶsigが放電されて所望の電位に達した後、信号線電位が保持される。

本変型例においては、出力回路５０ＨがＤＡＣ出力を参照するのはサンプリング期間のみである。信号線書き込み期間には、ＤＡＣは次の行の信号電位のＤＡ変換を平行して行うことができる。また、本変型例においても、出力回路の入力容量が小さく、ＴＦＴの特性に影響されない安定したサンプリング出力が可能となる。

図２６は、出力回路５０Ｂの第５の変型例を表す概略回路図である。同図についても、図１乃至図２５に関して前述した部分と同等の要素には同一の符号を付して詳細な説明は省略する。

図２６の出力回路（アンプ回路）５０Ｉにおいても、入力比較回路ＩＤは、図１７や図１９あるいは図２５と同様の「エミッタ（ソース）結合型」の増幅器の構成を有する。但し、本変型例においては、反転増幅回路が１系統であり、出力トランジスタＭＰにスイッチ／φ１が接続され、出力トランジスタＭＮにはスイッチ／φ２が接続されている。

出力回路５０Ｉの動作について説明すると、以下の如くである。

まず、サンプリング期間においては、符号φで総称したスイッチ群がオンとなり、他のスイッチはオフとなる。この状態において、ｎｄには、入力比較回路ＩＤの入力が、それぞれ、ＩＮ-＝Ｖcom、ＩＮ+＝Ｖin（すなわちＤＡＣの出力）となっている時の電位Ｖinitが保持される。また、ｎ１は、反転増幅回路を構成するインバータＮＯＴ３の回路しきい値Ｖinvが保持される。

次に、第１の信号線に対する書き込み期間においては、符号／φで総称したスイッチ群とスイッチ／φ１がオンとなり、スイッチφ、／φ２はオフとされる。この状態においてＶout＜Ｖinの場合についてのみ信号線容量ＣsigがＶssによってＶout＝Ｖinとなるところまで充電される。Ｖout＞Ｖinの場合は、充電は行われない。

また、第２の信号線に対する書き込み期間においては、符号／φで総称したスイッチ群とスイッチ／φ２がオンとなり、スイッチφ、／φ１はオフとされる。この状態においてＶout＞Ｖinの場合についてのみ信号線容量ＣsigがＶssによってＶout＝Ｖinとなるところまで充電される。Ｖout＜Ｖinの場合は、充電は行われない。

本変型例においても、出力回路５０ＩがＤＡＣ出力を参照するのはサンプリング期間のみである。信号線書き込み期間には、ＤＡＣは次の行の信号電位のＤＡ変換を平行して行うことができる。また、本変型例においても、出力回路の入力容量が小さく、ＴＦＴの特性に影響されない安定したサンプリング出力が可能となる。つまり、サンプリングラッチやデジタルラッチの数が少なく、且つＤＡＣ出力を高精度に増幅して信号線に書き込む信号線駆動回路を実現することができる。

なお、図２５及び図２６に例示した具体例においては、いわゆるＮ−ＴＯＰ型差動増幅段を採用しているが、出力電圧レンジに応じてＰ−ＴＯＰ型差動増幅段を用いても良い。

以上、説明した出力回路５０Ａ〜５０Ｉは、信号線の電位とＤＡＣの電位とをサンプリング比較し、信号線に充電を行うものであった。

しかし、本発明の駆動回路は、このような出力回路には限定されず、アナログ的に信号線の充電を行う出力回路も用いることができる。

図２７は、本発明において用いることができる負極性用の出力回路５０Ｊを表す回路図である。出力回路（アンプ回路）５０Ｊは、スイッチＳＷ１〜ＳＷ８、インバータＩＮＶ１、ＩＮＶ２、トランジスタＱ１を有する。また、容量Ｃ２は、後に詳述するように、ＤＡＣの２次側容量と共用することが可能である。

スイッチＳＷ６の一端は容量Ｃ２の他端に接続され、スイッチＳＷ６の他端は電圧Ｖdd（例えば、１０Ｖ）に接続されている。スイッチＳＷ５の一端は前端インバータＩＮＶ１の入力端子に接続され、スイッチＳＷ５の他端は前段インバータＩＮＶ１の出力端子に接続されている。スイッチＳＷ７の一端は前段インバータＩＮＶ１の出力端子に接続され、スイッチＳＷ７の他端は後段インバータＩＮＶ２の入力端子に接続されている。スイッチＳＷ８の一端は後段インバータＩＮＶ２の入力端子に接続され、スイッチＳＷ８の他端は電圧ＶＳＳ（例えば、０Ｖ）に接続されている。

そして、容量Ｃ２は差分電圧保持回路を構成し、電圧ＶＤＤの電圧源と定電流回路Ｉ１とが信号線２７の電圧を一定割合で変化させる電圧変更回路を構成し、スイッチＳＷ３が入力電圧設定回路を構成し、スイッチＳＷ５の帰還ループがしきい値電圧設定回路を構成している。

図２８は、図２７の出力回路５０Ｊの各部のタイミング図である。以下、このタイミング図を用いて出力回路５０Ｊの動作を説明する。

まず、時刻Ｔ２１〜Ｔ２２の期間（リセット期間）内に、スイッチＳＷ４、ＳＷ６、ＳＷ８をオンにし、スイッチＳＷ１〜ＳＷ３、ＳＷ５、ＳＷ７をオフにする。これにより、信号線２７の電圧（図２６のｄ点）は、電圧ＶＳＳと同じ電圧（例えば、０Ｖ）になる。また、前段インバータＩＮＶ１の入力端子の電圧は、電圧ＶＤＤと同じ電圧（例えば、１０Ｖ）になり、後段インバータＩＮＶ２の入力端子の電圧は、電圧ＶＳＳと同じ電圧（例えば、０Ｖ）になる。ここで、前段インバータＩＮＶ１の入力端子の電圧を電圧ＶＤＤにし、後段インバータＩＮＶ２の入力端子の電圧を電圧ＶＳＳにするのは、前段インバータや後段インバータを構成するＣＭＯＳトランジスタに貫通電流が流れないようにするためである。すなわち、ＣＭＯＳトランジスタを構成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのうちの一方のＭＯＳトランジスタを十分なオフ状態にすることにより、貫通電流が流れないようにしている。これにより、この出力回路５０Ｊにおける電力消費の低減を図れる。したがって、前段インバータＩＮＶ１の入力端子と後段インバータＩＮＶ２の入力端子に印加する電圧は、電圧ＶＤＤ（例えば、１０Ｖ）と電圧ＶＳＳ（例えば、０Ｖ）のいずれでもよい。

次に、時刻Ｔ２２〜Ｔ２３の期間（２次側容量Ｃ２への書き込み期間）内に、スイッチＳＷ３、ＳＷ５をオンしして、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ６〜ＳＷ８をオフにする。これにより、ａ点の電圧はＤＡＣからの入力映像信号Ｖｉｎの電圧に略等しくなる。図２７では、入力映像信号Ｖｉｎの電圧が３Ｖである例を示している。但し、スイッチＳＷ１がオフであるので、信号線２７の電圧は０Ｖを維持する。

また、スイッチＳＷ５がオンであるため、ｂ点の電圧は前段インバータＩＮＶ１のしきい値電圧（ここでは、５Ｖとする）に略等しい電圧に設定される。すなわち、前段インバータＩＮＶ１の出力を入力にフィードバックすることにより、前段インバータＩＮＶ１の入力端子及び出力端子の電圧は、前段インバータＩＮＶ１のしきい値電圧に略等しい電圧に設定される。したがって、容量Ｃ２には、入力映像信号Ｖinの電圧（例えば、３Ｖ）と前段インバータＩＮＶ１のしきい値電圧（例えば、５Ｖ）の差分電圧（例えば、２Ｖ）が保持される。

次に、時刻Ｔ２３以降（書き込み期間、安定期間）は、スイッチＳＷ１、ＳＷ２、ＳＷ７をオンして、スイッチＳＷ３〜ＳＷ６、ＳＷ８をオフにする。時刻Ｔ３の時点では、ａ点は３Ｖであるのに対し、ｄ点は０Ｖである。このため、スイッチＳＷ１がオンすると、ａ点の電圧がｄ点に引きづられて低下する。容量Ｃ２は上述した差分電圧（２Ｖ）を維持しているので、この容量Ｃ２の他端側であるｂ点の電圧もａ点の電圧に追随して低下し、論理回路ＬＣの出力が反転してローレベル（例えば、０Ｖ）になる。これにより、トランジスタＱ１がオンし、一定の電流が定電流回路Ｉ１からトランジスタＱ１とスイッチＳＷ２を介して信号線２７に供給される。このため、信号線２７（ｄ点）の電圧は一定の傾きｄｔで上昇する。

信号線２７の電圧が一定の傾きｄｔで上昇すると、それに応じてａ点、ｂ点の電圧も一定の傾きｄｔで上昇する。やがて、時刻Ｔ４になると、信号線２７の電圧が入力映像信号Ｖinの電圧である３Ｖに等しくなり、ａ点の電圧も３Ｖに等しくなる。容量Ｃ２は上述した差分電圧（２Ｖ）を保持しているので、図２６のｂ点の電圧は前段インバータＩＮＶ１のしきい値電圧である５Ｖになる。このため、論理回路ＬＣの出力が再び反転してハイレベル（例えば、１０Ｖ）になる。これにより、トランジスタＱ１がオフとなり、定電流回路Ｉ１から信号線２７への電流供給、つまり電圧の供給は遮断される。このような動作により、信号線２７は入力映像信号Ｖinの電圧に略等しい３Ｖに設定される。

次に、出力回路５０Ｊを正極性用に変型した具体例について説明する。

図２９は、正極性用の出力回路５０Ｋの詳細構成を示す回路図である。同図に表したように、正極性用の出力回路（アンプ回路）５０Ｋは、トランジスタＱ１がｎ型である点と、定電流回路Ｉ１が電圧ＶＳＳに接続されている点とが、図２７の負極性用の出力回路５０Ｊと異なる。これら以外の点は、上述した負極性用の出力回路５０Ｊと同様であるので、その詳しい説明は省略する。

以上のように、図２７乃至図２９に関して説明した出力回路５０Ｊ、５０Ｋによっても、信号線２７を入力映像信号Ｖｉｎの電圧に略等しく設定することができる。

また、前段インバータＩＮＶ１のしきい値電圧と入力映像信号Ｖｉｎの電圧の差分電圧を容量Ｃ２に保持させた後に、信号線２７に入力映像信号Ｖｉｎを供給するので、前段インバータＩＮＶ１のしきい値電圧にばらつきがあっても、信号線２７の電圧はその影響を受けないようにすることができる。

さらに、出力回路５０Ｊ、５０Ｋによれば、信号線２７に電圧ＶＤＤを供給する際に定電流回路Ｉ１を介して供給するようにしたので、入力映像信号Ｖｉｎの電圧や信号線２７の電圧にかかわらず、一定の傾きｄｔで信号線Ｓの電圧を引き上げることができる。このため、出力回路５０Ｊ、５０Ｋのリニアリティーを確保することができ、いわゆる書き込みエラーを生じないようにすることができる。

また、出力回路５０Ｊ、５０Ｋによれば、容量Ｃ２が保持すべき差分電圧を容量Ｃ２に設定する際に、前段インバータＩＮＶ１のしきい値電圧と入力映像信号Ｖｉｎの電圧とを、同一サイクルでサンプリングすることとしたので、これら２つの電圧の設定を別々のサイクルで行う場合と比べて、正確な差分電圧の設定をすることができる。

なお、上記具体例に示す各種スイッチは、トランスファーゲートやアナログスイッチを用いて構成することができる。また、上記具体例では、入力された信号を反転増幅するインバータを２段直列的に接続して論理回路ＬＣを構成する例を説明したが、トランジスタを組み合わせて構成されるものであれば、論理回路ＬＣの内部構成に特に制限はない。

次に、本発明の駆動回路において用いることができるさらに別の出力回路について説明する。

図３０は、出力回路５０Ｌの回路図である。出力回路（アンプ回路）５０Ｌは、信号線の電圧を制御する反転増幅回路の各インバータの入力端子の電圧を、各インバータのしきい値電圧に略等しく設定しておくことにより、各インバータのしきい値電圧にばらつきが生じていても、信号線の電圧を所望の電圧に制御することができるようにしたものである。

すなわち、出力回路５０Ｌのそれぞれは、図３０に示すように、スイッチＳＷ１〜ＳＷ３と、前段インバータＩＮＶ１と中段インバータＩＮＶ２と後段インバータＩＮＶ３とからなる反転増幅回路ＩＡと、容量Ｃ２とを、備えている。この出力回路５０Ｌにより駆動される信号線２７には、画素表示用のＴＦＴ、液晶容量および補助容量等が接続されており、同図では簡略化のため、信号線２７の負荷を等価的に抵抗ＲとキャパシタＣsigとで表している。

スイッチＳＷ１の一端は信号線２７に接続され、スイッチＳＷ１の他端はスイッチＳＷ３の一端と容量Ｃ２の一端に接続されている。スイッチＳＷ３の他端はＤＡＣから出力される入力映像信号Ｖｉｎの入力端子に接続されている。容量Ｃ２の他端は、反転増幅回路ＩＡの入力端子に接続されている。反転増幅回路ＩＡの出力端子は、スイッチＳＷ２の一端に接続されている。スイッチＳＷ２の他端は、上述した信号線２７に接続されている。

反転増幅回路ＩＡは、前段インバータＩＮＶ１と中段インバータＩＮＶ２と後段インバータＩＮＶ３とを、直列的に接続することにより構成されている。スイッチＳＷ１〜ＳＷ３は、図示しないスイッチ切換制御回路により切換制御される。

なお、反転増幅回路ＩＡが信号線電圧制御回路を構成し、容量Ｃ２が第１差分電圧保持回路を構成し、スイッチＳＷ３が第１差分電圧設定回路を構成する。

図３１は、出力回路５０Ｌ内の各部のタイミング図である。以下、このタイミング図を用いて出力回路５０Ｌの動作を説明する。

まず、時刻Ｔ１１〜Ｔ１２の期間（サンプリング期間）内に、スイッチＳＷ３をオンにして、それ以外のスイッチであるスイッチＳＷ１、ＳＷ２をオフにする。これにより、ａ点の電圧は、入力映像信号Ｖｉｎの電圧に略等しくなる。図３１では、入力映像信号Ｖｉｎの電圧が３Ｖである例を示している。但し、スイッチＳＷ１がオフであるので、信号線２７（ｄ点）の電圧は、時刻Ｔ１１以前に供給された電圧を維持する。図３１の例では、７Ｖを維持する。

ここで、上述したように、前段インバータＩＮＶ１のしきい値電圧が５．５Ｖであり、中段インバータＩＮＶ２のしきい値電圧が４．５Ｖであり、後段インバータＩＮＶ３のしきい値電圧が５Ｖであると仮定すると、何らかの手段により、この前段インバータＩＮＶ１の入力端子の電圧を５．５Ｖに設定し、中段インバータＩＮＶ２の入力端子の電圧を４．５Ｖに設定し、後段インバータＩＮＶ３の入力端子の電圧を５Ｖに設定する。つまり、インバータＩＮＶ１〜ＩＮＶ３の入力端子の電圧を、インバータＩＮＶ１〜ＩＮＶ３のそれぞれのしきい値電圧に略等しく設定する。このようにインバータＩＮＶ１〜ＩＮＶ３の入力端子の電圧を、しきい値電圧に設定する手法については、後述する。

このようにインバータＩＮＶ１〜ＩＮＶ３の入力端子をそれぞれのしきい値電圧に略等しく設定することにより、反転増幅回路ＩＡの増幅度を最大値近傍にすることができる。反転増幅回路ＩＡの増幅度とは、反転増幅回路ＩＡの入力電圧の変化量に対する出力電圧の変化量の比をいう。つまり、この設定により、反転増幅回路ＩＡの入力端子の電圧が僅かに変化しただけでも、反転増幅回路ＩＡの出力端子の電圧は、反転して大きく変化することになる。

また、上述したように、図３０のａ点の電圧は入力映像信号Ｖｉｎの電圧である３Ｖになっており、ｂ点の電圧は上述したｅ点の電圧と同様に５．５Ｖになっている。このため、時刻Ｔ１１〜時刻Ｔ１２の期間（サンプリング期間）では、容量Ｃ２には、この容量Ｃ２が後述する時刻Ｔ１２以降で保持すべき、入力映像信号Ｖｉｎの電圧（例えば、３Ｖ）と前段インバータＩＮＶ１のしきい値電圧（例えば、５．５Ｖ）の差分電圧（例えば、２．５Ｖ）が設定される。

次に、時刻Ｔ１２以降の期間（書き込み期間、安定期間）では、スイッチＳＷ１、ＳＷ２をオンにして、これ以外のスイッチであるスイッチＳＷ３をオフにする。時刻Ｔ１２の時点では、図２９のａ点は３Ｖであるのに対し、ｄ点は７Ｖである。このため、スイッチＳＷ１がオンすると、ａ点の電圧がｄ点に引きづられて上昇する。容量Ｃ２は上述した差分電圧（２．５Ｖ）を保持しているので、この容量Ｃ２の他端側であるｂ点の電圧もａ点の電圧に追随して上昇する。

ｂ点の電圧が上昇すると、前段インバータＩＮＶ１の論理出力がローレベル（例えば、０Ｖ）になろうとし、中段インバータＩＮＶ２の論理出力がハイレベル（例えば、１０Ｖ）になろうとし、後段インバータＩＮＶ３の論理出力がローレベル（例えば、０Ｖ）になろうとする。つまり、ｂ点の電圧が上昇すると、反転増幅回路ＩＡの論理出力が反転してローレベル（例えば、０Ｖ）になろうとする。これにより、信号線２７の電圧も下降する。信号線の電圧が下降すると、それに応じて、ａ点、ｂ点の電圧も下降する。

そのまま信号線２７（ｄ点）の電圧が下降すると、やがて、信号線の電圧が入力映像信号Ｖｉｎの電圧である３Ｖに等しくなり、ａ点の電圧も３Ｖに等しくなる。容量Ｃ２は上述した差分電圧（２．５Ｖ）を保持しているので、ｂ点の電圧は前段インバータＩＮＶ１のしきい値電圧である５．５Ｖになる。このため、前段インバータＩＮＶ１の論理出力が反転してハイレベル（例えば、１０Ｖ）になろうとし、中段インバータＩＮＶ２の論理出力が反転してローレベル（例えば、０Ｖ）になろうとし、後段インバータＩＮＶ３の論理出力が反転しハイレベル（例えば、１０Ｖ）になろうとする。つまり、ｂ点の電圧が３Ｖを下回ると、反転増幅回路ＩＡの論理出力が反転してハイレベル（例えば、１０Ｖ）になろうとする。これにより、信号線２７の電圧も上昇する。信号線の電圧が上昇すると、それに応じて、図３０のａ点、ｂ点の電圧も上昇する。このような現象を繰り返して、時刻Ｔ１３以降においては、信号線２７の電圧は、入力映像信号Ｖｉｎの電圧である３Ｖに略等しく収束し、安定する。

但し、実際には、ａ点とｄ点とｆ点の電圧は、完全な３Ｖに安定するのではなく、オフセット電圧ΔＶａ１だけずれて、３Ｖ＋ΔＶａ１になる。また、ｂ点の電圧も、オフセット電圧ΔＶａ１だけずれて、５．５Ｖ＋ΔＶａ１になる。このため、ｅ点の電圧は、オフセット電圧ΔＶｂ１だけずれて、５．５Ｖ−ΔＶｂ１になる。また、ｃ点の電圧は、オフセット電圧ΔＶｃ１だけずれて、４．５Ｖ＋ΔＶｃ１になる。

しかし、上述したように時刻Ｔ１１〜時刻Ｔ１２の期間でインバータＩＮＶ１〜ＩＮＶ３の入力端子の電圧をそれぞれのしきい値電圧に略等しく設定しているので、反転増幅回路ＩＡの増幅度は極めて大きくなっている。このため、オフセット電圧ΔＶａ１を極めて小さくすることが可能になる。つまり、オフセット電圧ΔＶａ１は、実質的にほぼ０Ｖと考えることができ、ｄ点とａ点とｆ点の電圧は、実質的に３Ｖに略等しくなると言える。

以上のように、出力回路５０Ｌによれば、反転増幅回路ＩＡを構成する前段インバータＩＮＶ１と中段インバータＩＮＶ２と後段インバータＩＮＶ３の入力端子の電圧を、それぞれのしきい値電圧に略等しく設定し、且つ、入力映像信号Ｖｉｎの電圧と前段インバータＩＮＶ１のしきい値電圧との差分電圧をキャパシタＣ１に保持した状態で、スイッチＳＷ１、ＳＷ２と、反転増幅回路ＩＡとで帰還ループを構成することとしたので、信号線２７の電圧を入力映像信号Ｖｉｎの電圧に略等しく設定することができる。

図３２は、図３０に表した出力回路５０Ｌの変型例を表す概略回路図である。図３２に表したように、出力回路５０Ｍにおいては、インバータＩＮＶ１〜ＩＮＶ３のそれぞれがスイッチＳＷ４〜６により短絡接続され、且つ、これらの間に容量Ｃ３、Ｃ４が設けられている。

最も入力側に位置するしきい値電圧設定機能付インバータ回路７には、キャパシタＣ２は設けられておらず、前段インバータＩＮＶ１の入力端子は、直接的にキャパシタＣ２の他端に接続されている。したがって、キャパシタＣ２には、入力映像信号Ｖｉｎの電圧と前段インバータＩＮＶ１のしきい値電圧との差分電圧が保持される。

そして、反転増幅回路ＩＡが本実施形態における信号線電圧制御回路を構成し、容量Ｃ２が第１差分電圧保持回路を構成し、スイッチＳＷ３、ＳＷ４が第１差分電圧設定回路を構成し、容量Ｃ３、Ｃ４のそれぞれが第２差分電圧保持回路を構成し、スイッチＳＷ５、ＳＷ６のそれぞれが第２差分電圧設定回路を構成を構成する。

本変型例に係る出力回路５０Ｍの動作は、上述した出力回路５０Ｌと同様であるので、その詳しい説明は省略する。

以上、図２７〜図３２を参照しつつ、本発明の映像信号線駆動回路において用いることができる出力回路５０Ｊ〜５０Ｍについて詳細に説明した。

次に、これら出力回路５０Ｊ〜５０Ｍと、前述したシリアル型ＤＡＣ１０Ａ〜１０Ｃとを接続するに好適なインターフェイスについて説明する。

図３３は、図１〜図１４に関して前述したシリアル型ＤＡＣと、図２７〜図３２に関して前述した出力回路５０Ｊ〜５０Ｍとの接続部分を表す概略回路図である。

すなわち、同図においては、ＤＡＣ１０Ａ〜１０Ｃの概略構成と、出力回路５０Ｊ〜５０Ｍの入力部のみと、が表されている。同図から明らかなように、ＤＡＣの２次側の容量Ｃ２は、そのまま出力回路５０Ｊ〜５０Ｍの入力容量Ｃ２として共用されている。なお、同図において、容量Ｃ１とＣ２のサイズはそれぞれ約１ｐＦ程度であり、また階調電圧値は、例えば、正極性の場合には、Ｖref＝９ボルト、Ｖcom＝６ボルトであり、負極性の場合には、Ｖref＝１ボルト、Ｖcom＝４ボルトとすることができる。

図３４は、図３３における各部の動作を表すタイミングチャートである。１水平期間の前半は、スイッチＳＷ１をオンにした状態でスイッチＳ１をオン・オフさせることにより、容量Ｃ１と容量Ｃ２との間で電荷の再配分を行って、シリアルＤＡ変換を実行する。つまり、ＤＡ変換と出力回路へのサンプリングを同時に実行する。

次に、１水平期間の後半において、スイッチＳＷ１をオフにした状態でスイッチＳＷ２をオンにして容量Ｃ２に蓄積されたアナログ信号としての映像信号電荷を出力回路５０Ｊ〜５０Ｍによって信号線２７に書き込む。

このようにＤＡＣと出力回路との間で容量Ｃ２を共用することにより、回路を簡略化して回路面積を小型化することができる。但し、図３４のタイミングチャートから分かるように、出力回路へのサンプリングとシリアルＤＡ変換とを並列に処理するのでバッファ出力期間が短い。

図３５は、シリアル型ＤＡＣと出力回路５０Ｊ〜５０Ｍとの接続部分のもうひとつの具体例を表す概略回路図である。すなわち、同図においては、図１〜図１４に関して前述したＤＡＣ１０Ａ〜１０Ｃの概略構成と、図２７〜図３２に関して前述した出力回路５０Ｊ〜５０Ｍの入力部のみと、が表されている。同図から明らかなように、本具体例においては、ＤＡＣの２次側の容量Ｃ２と、出力回路の入力容量Ｃ３とが別々に設けられている。なお、同図において、容量Ｃ１、Ｃ２及びＣ３のサイズはそれぞれ約１ｐＦ程度であり、また階調電圧値は、例えば、正極性の場合には、Ｖref＝９ボルト、Ｖcom＝１ボルトであり、負極性の場合には、Ｖref＝１ボルト、Ｖcom＝９ボルトとすることができる。また、図中のノードＮにおける電位は、正極性の場合には５〜９ボルト程度で、負極性の場合には１〜５ボルト程度とすることができる。

図３６は、図３５における各部の動作を表すタイミングチャートである。

１水平期間の前半は、スイッチＳＷ０をオフにして出力回路を切り離した状態でスイッチＳ１をオン・オフさせることにより、容量Ｃ１と容量Ｃ２との間で電荷の再配分を行って、シリアルＤＡ変換を実行する。つまり、出力回路へのサンプリングは行わずにシリアルＤＡ変換処理のみを実行する。

次に、スイッチＳＷ０を所定の期間だけオンして出力回路へのサンプリングを実行する。しかる後にスイッチＳＷ２をオンして主力回路から信号線への書き込みを実行する。この書き込み期間は、次の１水平期間の前半まで続き、ＤＡＣのＤＡ変換処理と重複して実行される。

また、信号線への書き込みが終わると、その次のサンプリングの前に、スイッチＳＷ３が一旦オンとなって容量Ｃ３を放電するリセット期間が設けられる。

本具体例によれば、出力回路から信号線へのデータ書き込みＤ処理とシリアルＤＡ変換処理とを同時に動作させることができる。

なお、本具体例において、ＤＡ変換の基準電圧であるＶrefとＶcomとを９ボルト〜１ボルトの範囲で設定する理由は、ＤＡＣの容量Ｃ２と出力回路の容量Ｃ３とを接続させると、蓄積電荷が半減するからである。つまり、最初にＤＡＣにおいて容量Ｃ２に倍の量の電荷を蓄積しておけば、出力回路の容量Ｃ３と電荷を分配した後に、所定の充電量が得られるからである。

以上、本発明の映像信号線駆動回路におけるシリアル型ＤＡＣ、映像信号出力回路、及びこれらの接続インターフェイスについて詳細に説明した。

次に、これらの各要素を包含した映像信号駆動回路の全体的な構成について概説する。

図３７は、本発明の実施の形態にかかる多階調表示装置の回路ブロック図である。本具体例は、例えば６ビット（６４階調）対角１０インチのＸＧＡ表示装置として実現することができる。

また、図３８は、図３７に表した多階調表示装置の映像信号駆動回路を表す回路ブロック図である。

さらに、図３９は、図３８の映像信号駆動回路の動作を表すタイミングチャートである。

図３７の回路においては、画像表示部２０には、複数本の映像信号線２７と、これに直交する複数本の走査線２８とが配線され、これらの交点に画素ＴＦＴ２９が設けられている。ＴＦＴ２９のドレイン電極には、液晶容量Ｃlcと補助容量Ｃsとがそれぞれ接続されて表示画素を形成している。

走査線駆動回路は、例えば、シフトレジスタと走査線駆動バッファとにより構成され、各々のバッファ出力が各走査線２８に供給される。各走査線２８に供給された走査線信号に基づいて、対応する行のＴＦＴ２９がオン・オフ制御される。

図３８に例示した映像信号線駆動回路は、デジタル映像データ線（デジタルバス）ＤＢと、シフトレジスタ２１と、サンプリングラッチ２４と、ロードラッチ２３と、ＤＡＣ１０Ａ〜１０Ｃと、出力回路５０とにより構成されている。そして前述したように、ＤＡＣ１０Ａ〜１０Ｃは１水平期間中にアナログ電位を一回出力し、出力回路５０を介して１本の信号線２７に映像信号が書き込まれる。

デジタルバスＤＢには、外部に設けられたゲートアレイＧＡから出力されるデジタル映像信号が順次書き込まれる。ここで、本発明の映像信号線駆動回路ＳＤは、図１〜図１４に関して詳述したようにシリアル型のＤＡＣ１０Ａ〜１０Ｃを備える。このために、ゲートアレイＧＡに格納されているデジタル映像データの出力に際して、データ出力の順番を工夫する必要がある。

図４０は、ゲートアレイＧＡからのデジタル映像データの出力順序を説明するための概念図である。図５３に表したような従来のパラレル型ＤＡＣに対してデジタル映像データを出力する際には、図４０（ａ）に表したように、ゲートアレイＧＡに格納されている最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）までの６ビットのデータの倍数をそのままパラレルに出力すれば良い。

これに対して、本発明のシリアルＤＡＣに対してデータ出力する際には、図４０（ｂ）に表したように、表示装置の信号線２７の本数に応じて、この本数の公約数ずつ、下位ビットから順にデータを出力する必要がある。このためには、ゲートアレイＧＡの内部または、ゲートアレイＧＡの外部に、データの並び替えを行う手段を設けると良い。

一方、図３７に例示した具体例をポリシリコンＴＦＴにより実現するとＴＦＴ特性のばらつきが比較的大きくなる場合があるので、映像信号線駆動回路に入力する信号のゲートアレイ出力は、５ボルト以上の振幅とすることが望ましい。

例えば、図３７に例示したように、３．３ボルト電源のゲートアレイＧＡにレベルシフト回路ＬＳを接続し、３．３ボルト振幅のデジタルデータ、クロック及び制御信号をすべて５ボルト振幅にレベルシフトしてから映像信号線駆動回路ＳＤに供給すると良い。

もし映像信号線駆動回路ＳＤに供給する前にレベルシフトを行わない場合には、（1）ゲートアレイ自体の電源電圧を５ボルトとするか、(2)映像信号線駆動回路と同一基板上にポリシリコンＴＦＴなどを用いてレベルシフト回路を作り込む必要がある。但し、(1)の場合には消費電力が高くなり、（2）の場合にはレベルシフト回路のディレイばらつきが大きい場合に所期のデジタル映像データを所望のタイミングでシフトレジスタに供給することができず、「データずれ」を生ずる恐れがある。

シフトレジスタ２１には、クロック信号（ＣＬＫ、／ＣＬＫ）とトリガ信号（ＸＳＴ）とが入力される。そして、シフトレジスタ２１からの出力によって、サンプリングラッチ２４が制御され、デジタル映像データがサンプリングラッチ２４に順次格納される。

次に、データロード用の制御信号（ＬＲ、／ＬＲ）によりサンプリングラッチ２４に格納されたデジタルデータが同時にロードラッチ２３にラッチされ、次いで、ＤＡＣ１０Ａ〜１０Ｃに出力される。ここで、図示したように、必要に応じてロードラッチ２３とＤＡＣ１０Ａ〜１０Ｃとの間にレベルシフト回路ＬＳを設けても良い。

ＤＡＣが各信号線２７毎に設けられている場合には、上述したサンプリング、ロード、ＤＡＣへの出力は、６ビット分すなわち６回繰り返される。この一連の動作については、図１〜図１４に関して詳述した通りであり、また、図３９のタイミングチャートに表した通りである。１回毎に、デジタルデータは電圧変換されてＤＡＣ内の容量に保持される。

出力回路５０は、サンプリング期間中にＤＡＣからの出力を受け、次いで書き込み期間中に信号線２７に電圧を書き込む。この詳細については、図１５〜図３６に関して前述した通りである。ＤＡＣと出力回路５０とは、書き込み期間中は接続されない。

次に、本発明による映像信号線駆動回路の変型例について説明する。

図４１及び図４２は、本発明による映像信号線駆動回路の変型例を説明するための概念図である。ここで、図４１（ａ）は、図３８に表した基本形に対応し、図４１（ｂ）及び図４２（ａ）及び（ｂ）は、それぞれ変型例に対応する。

これらの変型例においては、選択スイッチＳＳＷまたはアナログスイッチＡＳＷを設けて複数の信号線のいずれかを選択可能とすることにより、ラッチ２４Ａ、２４Ｂ、レベルシフタＬＳ、ＤＡＣ１０Ａ〜１０Ｃ及び出力回路５０の一部を共用して回路を簡略化することができる。

以下の説明においては、便宜上、２本の信号線２７のいずれかを選択可能とした場合について説明する。そして、全ての信号線を奇数本目（２Ｎ−１）と偶数本目（２Ｎ）とに分けて説明する。但し、本発明において選択本数や選択の方法は、その他種々に変型可能であることはいうまでもない。

まず、図４１（ｂ）に例示した変型例においては、選択スイッチＳＳＷを設けることにより、ラッチ２４Ａ及び２４Ｂを２本の信号線の間で切り替えて使用可能としている。この構成によれば、ラッチの数を半減できる。具体的な動作の方法としては、１水平期間を１２分割し、奇数本目の信号線用ＤＡＣと偶数本目の信号線用ＤＡＣとを１２回切り替えて接続する。出力回路（AMP）による信号線への書き込みは、すべてのＤＡＣのアナログ出力が確定してから一斉に行うことが可能である。信号線への書き込みをほぼ１水平期間をかけて行うことができるので、平均電流量が少ないという利点がある。

次に、図４２（ａ）に例示した変型例においては、アナログスイッチＡＳＷを設けることにより、２本の信号線の間でラッチ２４Ａ、２４ＢとＤＡＣを共用可能としている。つまり、ラッチとＤＡＣの数を半減することができる。

その動作の方法としては、１水平期間を２分割し、前半の期間では奇数本目の信号線をＤＡＣを接続し、後半の期間では偶数本目の信号線をそれぞれＤＡＣ１０に接続する。出力回路５０による信号線への書き込みは、奇数本目のＤＡＣ出力が確定してから直ちに行う。書き込み時間はほぼ１水平期間の１／２である。ついで偶数本目のＤＡＣ出力が確定してから残りの信号線への書き込みを行う。本変型例の場合には、図４１（ｂ）に例示したものと比較してＤＡＣの占有面積を半減することができる。

なお、本変型例においては、１個のＤＡＣが複数本の信号線に順次アナログ電位を出力することになるが、その際の信号線の選択順序は、１水平期間毎または１フレーム毎に異なるようにするのが良い。先に電圧書き込みされた信号線と、後から電圧書き込みされた信号線との間のわずかに生じうる誤差電圧を時間的に平均化できるからである。

次に、図４２（ｂ）に例示した変型例においては、ラッチ、ＤＡＣ及び出力回路の数を半減できる。すなわち、本変型例においては、出力回路５０と信号線２７との間にアナログスイッチＡＳＷを設けて、１水平期間の１／２程度の期間に書き込みを行うようにする。但し、このためには、アナログスイッチＡＳＷを比較的大きく形成して電流容量を確保することが望ましい。

以上説明した具体例においては、１本の信号線に対して１個のＤＡＣを用いるが、これとは別の発想として、１本の信号線に対して２個の出力回路５０を並列し、その一方をサンプリング用、他方を信号線書き込み用として用いる「アナログバッファ方式」も実現可能である。この構成を上述した図４２（ａ）の変型例に適用すると、信号線の書き込みを１水平期間の間継続することが可能となる。従って、平均電流量を半減することができるという利点がある。

また、以上説明した構成においては、「コモン反転駆動方式」を用いることが特に有利である。すなわち、１水平期間毎にコモン電位を２．５ボルト±２．５ボルトの範囲で変動させる。これに対応して信号線電位を２．５ボルト±２．５ボルトで出力する。このようにすれば、ＤＡＣ及び出力回路５０の電圧出力可能レンジをせいぜい５ボルト程度まで小さくすることができる。ポリシリコンＴＦＴのように結晶シリコンＴＦＴよりも特性のばらつきが大きいＴＦＴにより構成される回路においては、例えばしきい値ばらつきの幅が出力回路５０の出力レンジを狭める。画面対角サイズが１３インチ以上の大型表示装置においては、コモン電位を１水平期間毎に変動させるのは現実的ではないので、コモン電位を例えば５ボルト程度に固定し、信号線電位を１〜９ボルトの範囲で制御することが得策である。図２５や図２６に例示した出力回路の場合には、Ｖdd、Ｖss及びＶbiを調節することによりこれを実現することができる。

以上説明した具体例においては、シフトレジスタ２１を高速動作させる必要がある。デジタルバスＤＢの本数は、１０．４インチＸＧＡの場合に画面を４分割し８相×３色（ＲＧＢ）＝２４本程度となる。この場合に、１個のビットデータは６０ナノ秒程度（すなわち、約１６ＭＨｚ）の間にラッチしなければならない。シフトレジスタが１６ＭＨｚのクロックに追随できれば問題ないが、ＴＦＴ特性が大きくばらついた場合には、シフトレジスタの１６ＭＨｚ動作が不確実になる恐れもある。このような問題を解決するために、８ＭＨｚクロックでシフトレジスタ２１を１６ＭＨｚ相当の動作させる方法がある。

図４３及び図４４は、このような倍速動作シフトレジスタの構成を表す概念図である。すなわち、同図（ａ）はそのブロック構成を表し、同図（ｂ）はその概略回路を表す。図４３の構成においては、ＣＬＫと／ＣＬＫのそれぞれに応じて動作するハーフクロック型のシフトレジスタ２１が設けられ、クロックＣＬＫの倍の周期でサンプリングラッチ２４に制御信号が供給される。

また、図４４の構成においては、２つの１クロックシフト型シフトレジスタ２１Ａ、２１Ｂを設け、それぞれに、クロックとその反転信号を供給することにより、倍周期でデータをサンプリングし、ロードラッチ２３に供給する。

また、図示した具体例とは別に、単にシフトレジスタを２個並列に設けて、一方を他方に対して半クロック分だけシフトさせて動作させるだけでも良い。

図１〜図１４に関して前述したようなシリアル型ＤＡＣを採用すると、従来のパラレル型ＤＡＣを用いる場合よりも回路占有面積を大幅に縮小することができるので、図４３や図４４に例示したようなやや複雑なシフトレジスタを形成することも容易となる。

本発明を液晶表示装置に適用する場合について説明すると、液晶材料のしきい値電圧が２．５ボルト程度の場合には、４ボルト型の液晶の場合と比べてＤＡＣ１０Ａ〜１０Ｃ及び出力回路５０の出力レンジを小さくできるという利点がある。さらに、液晶のしきい値電圧を１．５ボルト程度とすると、垂直ライン（Ｖライン）反転駆動あるいは水平／垂直（Ｈ／Ｖ）反転駆動を行う場合（特に、対角サイズが１３インチ以上の大画面液晶表示装置の場合に多い）にも、ＤＡＣ１０Ａ〜１０Ｃ及び出力回路５０の出力レンジを１０ボルトとする必要がなくなり、電源を削減できる点で有利となる。

本発明による映像信号線駆動回路をガラス基板上に、画素駆動用ＴＦＴと同時形成してなる。透過型表示装置、反射型表示装置、半透過型表示装置、発光型表示装置は、モジュール強度が大きく、額縁部を小さくできる点で、携帯端末用表示装置として極めて有利である。

最後に、本発明の実施例としての１０．４インチＸＧＡ液晶表示装置について説明する。

図４５は、本発明による映像信号線駆動回路の実施例を表すブロック図である。

すなわち、同図に表した具体例は、対角１０．４インチのＸＧＡ液晶表示装置に対応する。同図については、図１乃至図４３に関して前述した要素と同等の要素には同一の符号を付して詳細な説明は省略する。

また、図４６は、本実施例の表示装置の動作の具体例を表すタイミングチャートである。本実施例においては、映像信号は、８相４分割で供給される。すなわち、ゲートアレイＧＡからは、８相×３（ＲＧＢ）×４（分割）＝９６のデジタル画像データが出力される。また、クロックＣＬＫと制御信号ＣＴＲＬとしては１５種類の信号が供給され、これらは、駆動回路が形成されているガラス基板に５ボルトレベルで入力される。

一方、電源は、１２、５、−２及び０ボルトの４種類であり、従来必要とされていた１０ボルト電源が不要となる点で有利となる。さらに、ＹＧＶddとＸＶddが共通化されている。

信号線２７は、７６８本設けられ、それぞれに、シフトレジスタ２１、サンプリングラッチ２４、レベルシフタＬＳ、ＤＡＣ及び出力回路５０が接続されている。各要素に対する電源は、図４４に表した如くである。

シフトレジスタ２１は、ゲートアレイＧＡから制御信号及びクロック信号を受け取り、倍速で動作する半クロックシフト出力のシフトレジスタである。この具体的な構成は、例えば、図４２に例示した如くである。

本実施例によれば、シリアル型ＤＡＣを設けることにより、従来よりもはるかに小さい回路面積で、小型軽量の表示装置を形成することができる。さらに、出力回路５０の構成を工夫したことにより、ポリシリコンＴＦＴの特性ばらつきに対しても、安定な動作を確保し、製造歩留まりを顕著に改善するのみならず、表示装置の初期特性及び信頼性も改善することができる。

図４７は、上述した具体例において採用することができるシフトレジスタ２１の変型例を表す概念図である。

また、図４８は、その動作を説明するタイミングチャートである。

通常は、シフトレジスタはクロック信号の立ち上がりを基準にして次段にパルスを送るが、本変型例のシフトレジスタは、半クロックシフトレジスタに似た動作を行う。

すなわち、まずシフトレジスタＳ／ＲＩの出力ａ＊によってサンプリングラッチの出力Ａにはデータ（Data）１が出力される。シフトレジスタＳ／ＲIIも同様に動作するが、半クロック動作に類似した動作を行うため、その出力Ｂにはデータ２ではなく、まず始めにデータ１がラッチされ、次に、データ２がラッチされる。シフトレジスタＳ／ＲIIIも同様に、まずひとつ前のデータ２をラッチするが、最終的には所望のデータ３をラッチする。

本変型例の特徴は、デジタルデータを扱っており、さらにサンプリングラッチ段の後にロードラッチを経てＤＡＣへデータを転送する構成であるので、所望のデータが得られる前の動作には依存しないという点にある。半クロックシフトレジスタのような構成においては、前段と自段の論理演算によって、シフトレジスタ出力が重ならないようにすることは可能であるが、パルス幅が半分になるため、高速動作が容易でないことがある。また、論理演算のための素子の増加やさらにそれに伴う遅延などの影響で、パルス幅の「細り」などが生じ、サンプリングラッチが動作しないことがある。

これに対して、本変型例によれば、一度は前段のデータをラッチした後に所望のデータをラッチする方式であるが、パルス幅を確実に確保することができるため、半クロックシフトレジスタに比べて動作マージンが広く、素子数も少なくて済むという利点がある。

次に、本発明の駆動回路の具体例として、ガンマ補正回路を付加した構成について説明する。

図４９は、ガンマ補正回路を付加した液晶表示装置の駆動回路を説明するための概略図である。すなわち、同図（ａ）は６信号線選択構成の駆動回路に信号を供給するゲートアレイのタイミングチャート、同図（ｂ）は６信号線選択構成の駆動回路の概念図、同図（ｃ）は８信号線選択構成の駆動回路に信号を供給するゲートアレイのタイミングチャート、同図（ｄ）は８信号線選択構成の駆動回路の概念図である。

まず、図４９（ａ）及び（ｂ）を参照しつつ６信号線選択構成の場合について説明すると、６本の信号線に対して、駆動回路は、６個のラッチ２４、１個のガンマ（γ）補正回路８０、ＤＡＣ１０Ｃ、及び６個の出力回路（アンプ回路）５０を備える。つまり、ＤＡＣ１０Ｃは、６本の信号線のいずれかを順次選択してアナログ電位を書き込む。ここで、ＤＡＣ１０Ｃは図９に例示した構成のものを用いる。また、ガンマ補正回路８０は、液晶の光学的な応答特性を補正して人間の肉眼の視感度特性に合わせた画像を表示する役割を有する。

図４９（ａ）に表したように、１水平期間２２．７５マイクロ秒を２マイクロ秒ずつ区切り、最初の２マイクロ秒では（６Ｎ+１）番目（ここでＮは自然数とする）の信号線のビットデータ（ｄ１〜ｄ６）がラッチ２４によりラッチされる。データのラッチが完了すると、ガンマ補正回路８０が上位３ビット（ｄ１〜ｄ３）のラッチデータを参照して基準電位Ｖ+及びＶ-を選択する。一方、ＤＡＣ１０Ｃは、下位３ビット（ｄ４〜ｄ６）のデータを参照し、ＤＡＣ内に設けられた入力容量Ｃ１１，Ｃ１２及びＣ１３に、基準電位Ｖ+、Ｖ-をそれぞれ同時に充電する。

１次側の容量に対して充電が完了すると、下位ビットから順に対応する充電電位を２次側容量すなわち出力容量Ｃ２１との間で再分配を繰り返し行い、所望のアナログ電位Ｖｉを得る。このようにして形成されたアナログ電位Ｖｉは、出力回路５０により参照され、信号線２７に書き込まれる。

次の２マイクロ秒以降では、（６Ｎ+２）番目・・・（６Ｎ+６）番目の信号線まで同様の動作が繰り返されて、全ての信号線にアナログ電位が書き込まれる。そして、１水平期間の後半には、１０．１２５マイクロ秒のブランク期間が設けられる。

ここで各信号線に対する信号処理に際しては、図９に関して前述したように、ＤＡＣ１０Ｃは、２次側容量Ｃ２１とＣ２２とを交互に使い分け、次の信号線のためのＤＡ変換を行う間に平行にして前の信号線に対するアナログ電位の書き込みを実行することができる。従って、高速動作を維持しつつ、電位の書き込みを十分に行うことができ、高品位の画像を表示させることができる。

また、本具体例においては、ガンマ補正回路８０が電源選択型であるので、上位３ビット分の電圧変換は極めて高速に実行され、殆ど時間を要しない。また、ＤＡＣ１０Ｃの動作も下位３ビット分のみのＤＡ変換で済むため、高速に動作させることができる。

図４９（ｃ）及び（ｄ）に表した８信号線選択構成の場合も、基本的には同様の動作をさせることができる。すなわち、図４９（ｃ）に表したように、１水平期間２２．７５マイクロ秒を２マイクロ秒ずつ区切り、最初の２マイクロ秒では（８Ｎ+１）番目（ここでＮは自然数とする）の信号線のビットデータをラッチし、ガンマ補正、ＤＡ変換、出力する。以降、０．１２５マイクロ秒毎のブランクを介して（８Ｎ＋８）番目の信号線まで、上述した場合と同様の動作をさせることができる。１水平期間の後半には、５．８７５マイクロ秒のブランク期間が設けられる。

図５０は、６信号線選択構成の駆動回路のさらに詳細な具体例を表す構成図である。

すなわち、ロードラッチ２４のそれぞれには、各ビットのデータ（ｄ１〜ｄ６）が入力され、ラッチされる。これらのうちの上位３ビットのデータ（ｄ１〜ｄ３）は、ガンマ補正回路８０に入力され、そのデータに基づいて複数の基準電位のうちのいずれかが選択され、Ｖ＋、Ｖ−としてＤＡＣ１０Ｃに供給される。

ガンマ補正回路８０は、例えば図示したようにインバータ８０Ａとアンドゲート８０Ｂとオアゲート８０Ｃとスイッチ８０Ｄとを組み合わせて構成される。さらに、図示した具体例においては、基準電位としてＶ１〜Ｖ９の９種類の電位が用意されている。

論理ゲート８０Ａ〜８０Ｃは、ラッチ２４から入力される上位３ビットのデータに基づく論理演算を実行し、その結果に応じてスイッチ８０Ｄのいずれかをオンすることにより、基準電位Ｖ１〜Ｖ９のいずれかを選択してＶ＋、Ｖ−として出力する。

基準電位Ｖ１〜Ｖ９は、例えば液晶への実効電圧が４〜５ボルトとなるような４〜５ボルトレンジの電源電圧範囲を８分割して得られる合計９レベルの電圧ノードとすることができる。但し、視感度特性に応じて補正するために、電源電位を非等間隔に分割することによってＶ１〜Ｖ９を形成する。そして、基準電位Ｖ１〜Ｖ９のうち連続するいずれか２つの電位ＶiとＶ(i+1)とを選択して、ＤＡＣ側にＶ＋とＶ−として渡すことにより、上位３ビットのデジタルデータが実質的にアナログ変換されたことになる。次いで、ＤＡＣにより、ＶiとＶ(i+1)との間をさらに細かく刻んで高次の階調電位を以下の説明の如く形成する。

一方、ロードラッチ２４にラッチされた下位３ビットのデータ（ｄ４〜ｄ６）は、そのままＤＡＣ１０Ｃに送られる。

図示した具体例において、ＤＡＣ１０Ｃは、３個の１次側容量Ｃ１１〜Ｃ１３と６個の２次側容量Ｃ２１〜Ｃ２６を有する。ＤＡＣ１０Ｃは、入力データ（ｄ４〜ｄ６）に基づき、ガンマ補正回路８０により選択された基準電位Ｖ＋、Ｖ−を用いて、それぞれ１次側の容量Ｃ１１〜Ｃ１３を充電する。そして、１次側容量Ｃ１１〜Ｃ１３は、２次側の容量Ｃ２１〜Ｃ２６のいずれかとの間で電荷の再配分を行うことによりアナログ変換が完了する。

電荷の再配分を受けた２次側容量は、対応する出力回路（アンプ回路）５０Ｍを介して、対応する信号線２７にアナログ電位を書き込む。そして、この書き込み動作と平行して、次の信号線のためのＤＡ変換を実行することができる。

以上説明したように、図５０に表した駆動回路は、入力されたデジタル信号をガンマ補正し、ＤＡ変換を実行し、形成したアナログ電位を信号線２７に書き込む。この際に、次の信号線のためのガンマ補正やＤＡ変換処理と、前の信号線に対する書き込み処理とを平行して実行させることができ、高速で確実なアナログ信号の供給を実現することができる。

図５１は、本発明の変形例を表す概念図である。すなわち、同図に例示したものは、「ブロック順次走査型」のサンプル・ホールド型（以下、Ｓ／Ｈ型と略す）液晶表示装置である。この方式の液晶表示装置においては、所定の数の映像信号線からなるブロック毎に、映像信号が書き込まれる。

すなわち、シフトレジスタ等で構成されるタイミング回路によりサンプリング・スイッチを制御し、ビデオ信号線を介して供給される映像信号を映像信号線容量に保持した後に画素容量に書き込むという方式のものである。

本変形例においても、画像表示部２０に隣接して、映像信号駆動回路ＶＤと走査線駆動回路ＳＤとが設けられている。

画像表示部２０には、複教本の映像信号線２７とこれに直交する複教本の走査線２８とが配線され、これらの交点に画素ＴＦＴ２９が設けられている。ＴＦＴ２９のドレイン電極には、液晶容量Ｃｌｃと補助容量Ｃｓとがそれぞれ接続され、表示画素を形成している。

走査線駆動回路ＳＤは、シフトレジスタ２５と走査線駆動バッファ２６とにより構成され、各々のバッファ出力が各走査線に供給される。これらの入力としては、基本クロックＣＬＫ２とトリガ信号ＩＮ２が必要とされる。

映像信号駆動回路ＶＤは、ＤＡＣ１０Ａ〜１０Ｃとシフトレジスタ３１とビデオ信号線３２とサンプリング・スイッチ制御線３３とサンプリング・スイッチ３４とにより構成されている。ＤＡＣ１０Ａ〜１０Ｃの構成は、図１乃至図１４に関して前述したものと同様にすることができる。また、ＤＡＣの前段には、図３に例示したような図示しないシフト・レジスタ２１やサンプリング・スイッチ２４が設けられていても良い。

本変型例においても、外部からＤＡＣにシリアル入力されたデジタル映像信号は、図１乃至図１４に関して前述したようなプロセスを経てアナログ信号に変換され、それぞれのビデオ信号線３２に供給される。

そして、シフトレジスタ３１によりサンプリング・スイッチ３４を制御することによってアナログ映像信号が映像信号線に書き込まれる。同図に例示した構成では、水平方向に隣接するｍ個の表示画素ごとにブロック化され、このブロック毎に映像信号が供給される。

図５２は、映像信号駆動回路ＶＤの動作原理を説明するためのタイミングチャートである。図５１も併せて参照しつつ、その動作について説明すると、まず、基本クロックＣＬＫ１と、それに同期したｍ相のビデオ信号（Ｖｉｄｅｏ１〜Ｖｉｄｅｏｍ）がビデオ信号線３２に入力される。

ここで、第ｎブロックの画素に正極性の映像信号を書き込む場合には、ｎブロック目に相当するタイミングで、図５１中のｂ点でのサンプリング・スイッチ３４の制御信号がオフ（ＯＦＦ）状態からオン（ＯＮ）状態に遷移する。すると、サンプリング・スイッチ３４が非導通状態から導通状態となり、ａ点に入力された映像信号がビデオ信号像３２を介して映像信号線２７に供給される。この時、映像信号線２７の電位は初期電位Ｖｍから所定の電位Ｖｓに向かって上昇を始める。また、画素ＴＦＴ２９をオン状態にしておくと、図５１のｃ点における電位も映像信号線２７の電位に追従する。

続いて、サンプリング期間Ｔｗ後にサンプリング・スイッチ３４がオフ状態になると、映像信号線２７と画素容量Ｃｌｃおよび補助容量Ｃｓに映像信号がホールドされ、１水平期間の間、画素電位はＶｓに保持される。

この動作を基本クロックＣＬＫ１に同期しながらｍ画素毎に水平方向に走査を行うことにより、１フレーム期間内に全画素に映像信号を書き込み、画像を表示する。

本変形例においても、図１〜図１４に関して前述したものと同様に、極めて簡略なＤＡＣを用いることによって、回路規模を縮小し、さらに、異なるビット数のデジタル・データを処理することが出来るという効果を得ることができる。

なお、図５２において、「△Ｖｗ」で表した電圧は、「書き込み不足電圧」と呼ばれ、ビデオ信号線３２の終端側における映像信号線２７の電位が所望の電位に達する前に電位が書き込まれることに起因して生ずる。この原因は、保持され液晶表示装置の大画面化に伴うビデオ信号線や映像信号線の抵抗及び容量の増大や、映像信号伝送系の遅延の増大、また、高精細化に伴う映像信号周波数の増加によりサンプリング時間が短縮されることなどによる。このような、「書き込み不足電圧」は、表示コントラストの低下等の画質の劣化を招くことがある。

本変形例のＳ／Ｈ型駆動回路は「書き込み不足電圧」が生じやすい点で前述した線順次方式よりも劣るが、一方で、ｍ個の画素ブロック毎の順次走査を行うため、線順次走査型の駆動回路と比較すると回路規模が小さく、また、動作に必要な信号が基本クロックＣＬＫ１とトリガ信号ＩＮ１とｍ相の映像信号だけで良いという利点を有する。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。

例えば、図５乃至図９に例示したＤＡＣにおいて、１次側または２次側に設ける容量の数は、入力データのビット数や信号線の本数などに応じて適宜変更することができる
また、本発明の駆動回路の用途は液晶表示装置場合に限定されるものではなく、エレクトロルミネッセンス表示装置や蛍光発光型表示装置などの各種の表示装置についても同様に適用が可能である。すなわち、画素をマトリクス状に配置してそれぞれにアナログ映像信号電圧を順次供給する方式の全ての表示装置について、本発明を同様に適用して同様の効果を得ることができる。

図１は、本発明に至る過程で試作した映像信号駆動回路において用いられるデジタル・アナログ変換回路（ＤＡＣ）を表す概念図である。 本発明の実施の形態にかかる映像信号駆動回路において用いられるデジタル・アナログ変換回路（ＤＡＣ）を表す概念図である。 図１のＤＡＣの動作波形を表すタイミング・チャートである。 ＤＡＣを搭載した液晶表示装置の要部概略構成を例示する概念図である。 図１に例示したシリアルＤＡＣの構成を概念的に表した構成図である。 本発明にかかる第１のシリアルＤＡＣの基本構成を表す概念図である。 図５のシリアルＤＡＣの動作を説明するタイミングチャートである。 本発明にかかる第２のＤＡＣの基本構成を表す概念図である。 図７のＤＡＣの動作を説明するタイミングチャートである。 本発明にかかる第２のＤＡＣの基本構成を表す概念図である。 図９のＤＡＣの動作を説明するタイミングチャートである。 図１乃至図９に例示したシリアル型ＤＡＣをさらに簡略化しつつ変型した概略回路図である。 本発明の駆動回路に用いて好適なＤＡＣの第２の変型例を表す概略回路図である。 本発明の駆動回路に用いて好適なＤＡＣの第３の変型例を表す概略回路図である。 「誤差拡散」の効果を説明するための概念図である。 本発明の１実施形態にかかる映像信号線駆動回路の要部を表す概略図である。 図１５の回路における動作波形を表すタイミングチャートである。 本発明において用いて好適な映像信号出力回路５０Ｂの概念構成を表す回路図である。 出力回路５０Ｂの動作を説明するためのタイミングチャートである。 出力回路５０Ｂの変型例を表す概略回路図である。 入力比較回路ＩＤの入力電位ＩＮ-と出力ｎｄとの関係を表すグラフ図である。 出力回路５０Ｂの第２の変型例を表す概略回路図である。 出力回路５０Ｄの入力比較回路ＩＤの入力と出力との関係を表すグラフ図である。 出力回路５０Ｂの第３の変型例を表す概略回路図である。 出力回路５０Ｅ〜５０Ｇの入力比較回路ＩＤの入力と出力との関係を表すグラフ図である。 出力回路５０Ｂの第４の変型例を表す概略回路図である。 出力回路５０Ｂの第５の変型例を表す概略回路図である。 本発明において用いることができる負極性用の出力回路５０Ｊを表す回路図である。 図２７の出力回路５０Ｊの各部のタイミング図である。 正極性用の出力回路５０Ｋの詳細構成を示す回路図である。 出力回路５０Ｌの回路図である。 出力回路５０Ｌ内の各部のタイミング図である。 図３０に表した出力回路５０Ｌの変型例を表す概略回路図である。 図１〜図１４に関して前述したシリアル型ＤＡＣと、図２７〜図３２に関して前述した出力回路５０Ｊ〜５０Ｍとの接続部分を表す概略回路図である。 図３３における各部の動作を表すタイミングチャートである。 シリアル型ＤＡＣと出力回路５０Ｊ〜５０Ｍとの接続部分のもうひとつの具体例を表す概略回路図である。 図３５における各部の動作を表すタイミングチャートである。 本発明の実施の形態にかかる多階調表示装置の回路ブロック図である。 図３７に表した多階調表示装置の映像信号駆動回路を表す回路ブロック図である。 図３８の映像信号駆動回路の動作を表すタイミングチャートである。 ゲートアレイＧＡからのデジタル映像データの出力順序を説明するための概念図である。 本発明による映像信号線駆動回路の変型例を説明するための概念図であり、図４１（ａ）は、図３８に表した基本形に対応し、図４１（ｂ）は変型例に対応する。 本発明による映像信号線駆動回路の変型例に対応する概念図である。 同図（ａ）は、倍速動作シフトレジスタのブロック構成を表し、同図（ｂ）はその概略回路を表す。 同図（ａ）は、倍速動作シフトレジスタのブロック構成を表し、同図（ｂ）はその概略回路を表す。 本発明による映像信号線駆動回路の実施例を表すブロック図である。 本実施例の表示装置の動作の具体例を表すタイミングチャートである。 シフトレジスタ２１の変型例を表す概念図である。 図４７に表したシフトレジスタの動作を説明するタイミングチャートである。 ガンマ補正回路を付加した液晶表示装置の駆動回路を説明するための概略図であり、同図（ａ）は６信号線選択構成の駆動回路に信号を供給するゲートアレイのタイミングチャート、同図（ｂ）は６信号線選択構成の駆動回路の概念図、同図（ｃ）は８信号線選択構成の駆動回路に信号を供給するゲートアレイのタイミングチャート、同図（ｄ）は８信号線選択構成の駆動回路の概念図である。 ６信号線選択構成の駆動回路のさらに詳細な具体例を表す構成図である。 「ブロック順次走査型」のサンプル・ホールド型（以下、Ｓ／Ｈ型と略す）液晶表示装置の駆動回路を表す概略図である。 図５１の映像信号駆動回路ＶＤの動作原理を説明するためのタイミングチャートである。 従来の液晶表示装置において用いられていた容量アレイ形のＤＡＣの構成を表す概念図である。

符号の説明

１０、１０Ａ〜１０Ｃ ＤＡＣ
１１ スイッチ選択回路
１９ バッファ・アンプ
２０ 画像表示部
２１、３１ シフトレジスタ
２４、３４ サンプリング・スイッチ
２７ 映像信号線
２８ 走査線
２９ 画素ＴＦＴ
３２ ビデオ信号線
３３ サンプリング・スイッチ制御線
５０Ａ〜５０Ｍ 出力回路（アンプ回路）
８０ ガンマ補正回路
ＶＤ 映像信号駆動回路
ＳＤ 走査線駆動回路
Ｃｌｃ 液晶容量
Ｃｓ 補助容量

Claims (17)

1. 互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、
   前記ｍビットデータが供給されるデータ分配回路と、
   前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、
   前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、
   前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力するデジタル・アナログ変換回路と、
   前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えた表示装置の駆動回路において、
   前記アンプ回路は、前記デジタル・アナログ変換回路から供給されるアナログ映像信号を入力して映像表示信号を出力線に出力するアンプ回路であって、
   前記アナログ映像信号と前記映像表示信号を入力しこれらの電圧差に応じて一義的に出力電圧を決定する入力比較回路と、
   前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第１の増幅回路と、
   前記論理出力を入力し、この論理出力に応じて電流を前記表示信号として前記出力線に出力する電流源と、
   を有する出力回路を備え、
   前記入力比較回路は、第１の電源と第２の電源との間において直列に接続されたＰ型トランジスタとＮ型トランジスタとからなる電流回路を有し、
   前記アナログ映像信号と前記映像表示信号とのいずれかが選択的に、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのゲートに共通入力され、
   前記Ｐ型トランジスタと前記Ｎ型トランジスタとの接続点から前記出力電圧を出力することを特徴とする表示装置の駆動回路。
2. 前記入力比較回路は、トランジスタを有し、
   前記アナログ映像信号は、前記トランジスタのゲートに入力されることを特徴とする請求項１記載の表示装置の駆動回路。
3. 前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第２の増幅回路をさらに備え、
   前記電流源は、前記第１の増幅回路からの前記論理出力に応じて前記出力線に電流を出力し、前記第２の増幅回路からの前記論理出力に応じて前記出力線を放電することを特徴とする請求項１または２に記載の表示装置の駆動回路。
4. コモン電極電位が所定期間毎に異なることを特徴とする請求項１〜３のいずれか１つに記載の表示装置の駆動回路。
5. 請求項１〜４のいずれか１つに記載の表示装置の駆動回路と、
   前記画素スイッチング素子により制御される液晶と、
   を備え、
   前記液晶の動作しきい値が２．５ボルトであることを特徴とする表示装置。
6. 請求項１〜４のいずれか１つに記載の表示装置の駆動回路と、
   前記画素スイッチング素子により制御される液晶と、
   を備え、
   前記液晶の動作しきい値が１．５ボルトであることを特徴とする表示装置。
7. 請求項１〜４のいずれか１つに記載の表示装置の駆動回路と、
   画像観察面からみて背面側に設けられた光源と、
   を備えた、
   透過型の表示装置。
8. 請求項１〜４のいずれか１つに記載の表示装置の駆動回路と、
   画像観察面からみて背面側に設けられた反射体と、
   を備え、
   前記画像観察面側から入射する外光を前記反射体により反射させて画像を表示する反射型の表示装置。
9. 請求項１〜４のいずれか１つに記載の表示装置の駆動回路と、
   画像観察面からみて背面側に設けられた光源と、
   画像観察面からみて背面側に設けられた反射体と、
   を備え、
   前記光源から放出した光を透過させ、または前記画像観察面側から入射する外光を前記反射体により反射させて画像を表示する表示装置。
10. 請求項１〜４のいずれか１つに記載の表示装置の駆動回路と、
    表示画素毎に設けられた画素スイッチング素子と、
    を備え、
    前記駆動回路と、前記画素スイッチング素子とは、同一基板上に設けられ、且つ前記基板上に堆積された同層の半導体層を含むことを特徴とする表示装置。
11. 請求項１〜４のいずれかに１つに記載の表示装置の駆動回路と、
    表示画素毎に設けられた画素スイッチング素子と、を備え、
    前記駆動回路と、前記画素スイッチング素子とは、同一基板上に設けられ、且つ前記基板上に堆積された同層の半導体層を含み、画素に書き込まれたアナログ電圧に応じて発光輝度を変化させて表示を行うことを特徴とする表示装置。
12. 互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、
    前記ｍビットデータが供給されるデータ分配回路と、
    前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、
    前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、
    前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力するデジタル・アナログ変換回路と、
    前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えた表示装置の駆動回路において、
    前記アンプ回路は、前記デジタル・アナログ変換回路から供給されるアナログ映像信号を入力して映像表示信号を出力線に出力するアンプ回路であって、
    前記アナログ映像信号と前記映像表示信号を入力しこれらの電圧差に応じて一義的に出力電圧を決定する入力比較回路と、前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第１の増幅回路と、前記論理出力を入力し、この論理出力に応じて電流を前記表示信号として前記出力線に出力する電流源と、を有する出力回路と、
    前記画素スイッチング素子により制御される液晶と、
    複数の信号線に対応して設けられる複数の容量を前記複数の信号線で共有することにより前記複数の容量の誤差を拡散する誤差拡散手段と、
    を備え、
    前記液晶の動作しきい値が２．５ボルトであることを特徴とする表示装置。
13. 互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、
    前記ｍビットデータが供給されるデータ分配回路と、
    前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、
    前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、
    前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力するデジタル・アナログ変換回路と、
    前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えた表示装置の駆動回路において、
    前記アンプ回路は、前記デジタル・アナログ変換回路から供給されるアナログ映像信号を入力して映像表示信号を出力線に出力するアンプ回路であって、
    前記アナログ映像信号と前記映像表示信号を入力しこれらの電圧差に応じて一義的に出力電圧を決定する入力比較回路と、前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第１の増幅回路と、前記論理出力を入力し、この論理出力に応じて電流を前記表示信号として前記出力線に出力する電流源と、を有する出力回路と、
    画像観察面からみて背面側に設けられた光源と、
    複数の信号線に対応して設けられる複数の容量を前記複数の信号線で共有することにより前記複数の容量の誤差を拡散する誤差拡散手段と、
    を備えたことを特徴とする透過型の表示装置。
14. 互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、
    前記ｍビットデータが供給されるデータ分配回路と、
    前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、
    前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、
    前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力するデジタル・アナログ変換回路と、
    前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えた表示装置の駆動回路において、
    前記アンプ回路は、前記デジタル・アナログ変換回路から供給されるアナログ映像信号を入力して映像表示信号を出力線に出力するアンプ回路であって、
    前記アナログ映像信号と前記映像表示信号を入力しこれらの電圧差に応じて一義的に出力電圧を決定する入力比較回路と、前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第１の増幅回路と、前記論理出力を入力し、この論理出力に応じて電流を前記表示信号として前記出力線に出力する電流源と、を有する出力回路と、
    画像観察面からみて背面側に設けられた反射体と、
    複数の信号線に対応して設けられる複数の容量を前記複数の信号線で共有することにより前記複数の容量の誤差を拡散する誤差拡散手段と、
    を備え、
    前記画像観察面側から入射する外光を前記反射体により反射させて画像を表示することと特徴とする反射型の表示装置。
15. 互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、
    前記ｍビットデータが供給されるデータ分配回路と、
    前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、
    前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、
    前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力するデジタル・アナログ変換回路と、
    前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えた表示装置の駆動回路において、
    前記アンプ回路は、前記デジタル・アナログ変換回路から供給されるアナログ映像信号を入力して映像表示信号を出力線に出力するアンプ回路であって、
    前記アナログ映像信号と前記映像表示信号を入力しこれらの電圧差に応じて一義的に出力電圧を決定する入力比較回路と、前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第１の増幅回路と、前記論理出力を入力し、この論理出力に応じて電流を前記表示信号として前記出力線に出力する電流源と、を有する出力回路と、
    画像観察面からみて背面側に設けられた光源と、
    画像観察面からみて背面側に設けられた反射体と、
    複数の信号線に対応して設けられる複数の容量を前記複数の信号線で共有することにより前記複数の容量の誤差を拡散する誤差拡散手段と、
    を備え、
    前記光源から放出した光を透過させ、または前記画像観察面側から入射する外光を前記反射体により反射させて画像を表示することと特徴とする表示装置。
16. 互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、
    前記ｍビットデータが供給されるデータ分配回路と、
    前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、
    前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、
    前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力するデジタル・アナログ変換回路と、
    前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えた表示装置の駆動回路において、
    前記アンプ回路は、前記デジタル・アナログ変換回路から供給されるアナログ映像信号を入力して映像表示信号を出力線に出力するアンプ回路であって、
    前記アナログ映像信号と前記映像表示信号を入力しこれらの電圧差に応じて一義的に出力電圧を決定する入力比較回路と、前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第１の増幅回路と、前記論理出力を入力し、この論理出力に応じて電流を前記表示信号として前記出力線に出力する電流源と、を有する出力回路と、
    表示画素毎に設けられた画素スイッチング素子と、
    複数の信号線に対応して設けられる複数の容量を前記複数の信号線で共有することにより前記複数の容量の誤差を拡散する誤差拡散手段と、
    を備え、
    前記駆動回路と、前記画素スイッチング素子とは、同一基板上に設けられ、且つ前記基板上に堆積された同層の半導体層を含むことと特徴とする表示装置。
17. 互いに直交配置された複数の信号線及び走査線と、前記信号線と前記走査線との交点にそれぞれ設けられた画素スイッチング素子と、を有し、ｍビットデータ（ｍは複数）に基づいて２のｍ乗の階調表示を行う表示装置の駆動回路であって、
    前記ｍビットデータが供給されるデータ分配回路と、
    前記ｍビットデータを順次格納し、所定のタイミングで出力するデータラッチ回路と、
    前記データラッチ回路からの出力を格納し、所定のタイミングで出力するガンマ補正回路と、
    前記ガンマ補正回路からの出力を格納し、所定のタイミングで出力するデジタル・アナログ変換回路と、
    前記デジタル・アナログ変換回路からの出力を増幅するアンプ回路と、を備えた表示装置の駆動回路において、
    前記アンプ回路は、前記デジタル・アナログ変換回路から供給されるアナログ映像信号を入力して映像表示信号を出力線に出力するアンプ回路であって、
    前記アナログ映像信号と前記映像表示信号を入力しこれらの電圧差に応じて一義的に出力電圧を決定する入力比較回路と、前記出力電圧を入力し、この出力電圧に応じたロジックレベルを有する論理出力を決定する第１の増幅回路と、前記論理出力を入力し、この論理出力に応じて電流を前記表示信号として前記出力線に出力する電流源と、を有する出力回路と、
    表示画素毎に設けられた画素スイッチング素子と、
    複数の信号線に対応して設けられる複数の容量を前記複数の信号線で共有することにより前記複数の容量の誤差を拡散する誤差拡散手段と、
    を備え、
    前記駆動回路と、前記画素スイッチング素子とは、同一基板上に設けられ、且つ前記基板上に堆積された同層の半導体層を含み、画素に書き込まれたアナログ電圧に応じて発光輝度を変化させて表示を行うことと特徴とする表示装置。

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