JP2002100991A - Ｄ／ａコンバータ - Google Patents
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 製造上の容量値のばらつきの悪影響を減じた
Ｄ／Ａコンバータの提供。 【解決手段】 第１乃至第ｍの入力ビットを第１乃至第
ｎ（ｎ＝２ｍ−１）の出力ビットにデコードするサーモ
メーターデコーダ１０３と、サーモメーターデコーダの
第１乃至第ｎの出力ビットに対応した第１乃至第ｎのス
イッチＳＵ１〜ＳＵｎと、第１乃至第ｎのスイッチに対
応した第１乃至第ｎの容量８Ｃ１〜８Ｃｎを有する容量
アレイ１０４とを備え、第１乃至第ｎのスイッチの各々
は、サーモメーターデコーダから第１乃至第ｎの出力ビ
ットのうちの対応するビットを受けて、対応するビット
が論理“１”である場合にのみ、第１乃至第ｎの容量の
うちの対応する容量に所定の電圧を与える容量アレイ型
Ｄ／Ａコンバータにおいて、第１乃至第ｎの容量８Ｃ１
〜８Ｃｎは、順次、中央から左右方向に左右対称に、容
量アレイの主領域に配置されていることを特徴とする。
Ｄ／Ａコンバータの提供。 【解決手段】 第１乃至第ｍの入力ビットを第１乃至第
ｎ（ｎ＝２ｍ−１）の出力ビットにデコードするサーモ
メーターデコーダ１０３と、サーモメーターデコーダの
第１乃至第ｎの出力ビットに対応した第１乃至第ｎのス
イッチＳＵ１〜ＳＵｎと、第１乃至第ｎのスイッチに対
応した第１乃至第ｎの容量８Ｃ１〜８Ｃｎを有する容量
アレイ１０４とを備え、第１乃至第ｎのスイッチの各々
は、サーモメーターデコーダから第１乃至第ｎの出力ビ
ットのうちの対応するビットを受けて、対応するビット
が論理“１”である場合にのみ、第１乃至第ｎの容量の
うちの対応する容量に所定の電圧を与える容量アレイ型
Ｄ／Ａコンバータにおいて、第１乃至第ｎの容量８Ｃ１
〜８Ｃｎは、順次、中央から左右方向に左右対称に、容
量アレイの主領域に配置されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、容量アレイ型Ｄ／
Ａコンバータ及び容量アレイ型Ｄ／Ａコンバータの容量
配置方法に関する。
Ａコンバータ及び容量アレイ型Ｄ／Ａコンバータの容量
配置方法に関する。
【０００２】
【従来の技術】従来、Ｄ／Ａ(digital-to-analog)コン
バータは、様々な電子回路において、デジタル信号を対
応するアナログ信号に変換するのに用いられており、そ
の電子回路が高性能化するに従い、Ｄ／Ａコンバータに
も高精度化が要求されるようになってきた。
バータは、様々な電子回路において、デジタル信号を対
応するアナログ信号に変換するのに用いられており、そ
の電子回路が高性能化するに従い、Ｄ／Ａコンバータに
も高精度化が要求されるようになってきた。
【０００３】Ｄ／Ａコンバータを高精度化する技術、す
なわち、デジタルコードからアナログ電圧へ変換する特
性の直線性を高める技術が、例えば、特開平１１−１６
３７２８号公報、特開平１１−２４３３３９号公報に記
載されている。
なわち、デジタルコードからアナログ電圧へ変換する特
性の直線性を高める技術が、例えば、特開平１１−１６
３７２８号公報、特開平１１−２４３３３９号公報に記
載されている。
【０００４】図１１は第１の従来のＤ／Ａコンバータの
直線性を高める技術の例として、上記特開平１１−１６
３７２８号公報のＤ／Ａコンバータの電流セルの配置方
法を示したものである。電流セルマトリクス２５は、破
線３３の右側に位置する複数の電流源セル３２で構成さ
れる第１のアレイ３１を備えている。第１のアレイ３１
を構成する電流源セルは直交する第１及び第２の方向に
延在している。電流セルマトリクス２５には２次元対称
制御手段３５が設けられており、デジタル入力ワードの
少なくとも一部に基づいて、前記第１及び第２の両方向
において第１のアレイの中央位置に対して対照的なシー
ケンスで、第１のアレイ３１を構成する所定の電流源セ
ルを動作させるようにしている。この中央位置は、仮想
点３９で示す第１のアレイの重心を規定する。切り替え
られた電流源の増加数が切り替わると、電流源１〜３１
はシーケンシャルに動作する。したがって、図１１のＤ
／Ａコンバータはプロセス変動によって生じるしきい値
電圧の変動及び電流ファクタの変動による影響を受けに
くくなる。
直線性を高める技術の例として、上記特開平１１−１６
３７２８号公報のＤ／Ａコンバータの電流セルの配置方
法を示したものである。電流セルマトリクス２５は、破
線３３の右側に位置する複数の電流源セル３２で構成さ
れる第１のアレイ３１を備えている。第１のアレイ３１
を構成する電流源セルは直交する第１及び第２の方向に
延在している。電流セルマトリクス２５には２次元対称
制御手段３５が設けられており、デジタル入力ワードの
少なくとも一部に基づいて、前記第１及び第２の両方向
において第１のアレイの中央位置に対して対照的なシー
ケンスで、第１のアレイ３１を構成する所定の電流源セ
ルを動作させるようにしている。この中央位置は、仮想
点３９で示す第１のアレイの重心を規定する。切り替え
られた電流源の増加数が切り替わると、電流源１〜３１
はシーケンシャルに動作する。したがって、図１１のＤ
／Ａコンバータはプロセス変動によって生じるしきい値
電圧の変動及び電流ファクタの変動による影響を受けに
くくなる。
【０００５】第１のアレイ３１は更に、図１１において
Ｄ０〜Ｄ４の符号を付けた複数の第２の電流源セル、す
なわちＬＳＢセル３２ａを有している。２次元対称制御
手段３５はさらに、デジタル入力ワードの所定の下位ビ
ットに基づいて複数のＬＳＢ電流源セル３２ａを駆動す
るＬＳＢセル制御手段を備える。ＬＳＢセルは第１のア
レイの中央部分に配列されており、プロセス変動による
影響を減少させるようにしている。また、Ｄ／Ａコンバ
ータ２５は、第１のアレイ３１に隣接して設けられ、第
１のアレイとほぼ同一である第２のアレイ３８を備え
る。２次元対称制御手段３５は第１及び第２のアレイの
電流源セル３２を、対で、実質的に完全な鏡像シーケン
スで駆動する相乗平均手段を備える。例えば、対をなす
両方のセルにそれぞれ同じ制御信号を供給して、各セル
の出力が所望の組み合わせの出力電流の半分になるよう
にしても良い。
Ｄ０〜Ｄ４の符号を付けた複数の第２の電流源セル、す
なわちＬＳＢセル３２ａを有している。２次元対称制御
手段３５はさらに、デジタル入力ワードの所定の下位ビ
ットに基づいて複数のＬＳＢ電流源セル３２ａを駆動す
るＬＳＢセル制御手段を備える。ＬＳＢセルは第１のア
レイの中央部分に配列されており、プロセス変動による
影響を減少させるようにしている。また、Ｄ／Ａコンバ
ータ２５は、第１のアレイ３１に隣接して設けられ、第
１のアレイとほぼ同一である第２のアレイ３８を備え
る。２次元対称制御手段３５は第１及び第２のアレイの
電流源セル３２を、対で、実質的に完全な鏡像シーケン
スで駆動する相乗平均手段を備える。例えば、対をなす
両方のセルにそれぞれ同じ制御信号を供給して、各セル
の出力が所望の組み合わせの出力電流の半分になるよう
にしても良い。
【０００６】図１２は第２の従来のＤ／Ａコンバータの
直線性を高める技術の例として、上記特開平１１−２４
３３３９号公報におけるＤ／Ａコンバータの容量配置方
法を示したものである。各容量要素Ｃは、セルアレイ４
２の異なるセル４４内に含まれる。各セル４４は、ここ
に対応するスイッチ回路４６−１から４６−１６を有す
る。各スイッチ回路４６（４６−１〜４６−１６）の入
力ノードはその対応するセル４４の（図１２では×で示
される）出力ノードに接続される。この出力ノードは、
セルにおける容量要素Ｃの底板である。各スイッチ回路
４６は３個の端子を有し、それぞれの第１端子は入力電
圧ＶＩＮを受けるように共通に接続され、それぞれの第
２端子は負の基準電圧ＶＳＳに共通に接続され、それぞ
れの第３端子は所定の基準電位ＶＲＥＦを受けるように
共通に接続されている。各スイッチ回路４６は、そこに
印可される選択信号Ｓに応じて、その入力ノードをその
第１、第２及び第３端子の１つに接続するように制御可
能である。異なるセルにおける容量要素Ｃの各上板は、
Ｄ／Ａコンバータの出力ＶＴＯＰとして共通に接続され
ている。図１３の５個の２値重み付け容量Ｃ０からＣ４
は、異なるセルにおける容量要素Ｃとして設けられてい
る。容量Ｃ０は、セル１の容量要素Ｃとして単独で設け
られている。容量Ｃ１は、セル２の容量要素Ｃとして単
独で設けられている。容量Ｃ２は、セル３と４の各容量
要素Ｃとして並行に設けられている。容量Ｃ３は、セル
５から８の各容量要素Ｃとして並行に設けられている。
容量Ｃ３は、セル９から１６の各容量要素Ｃとして並行
に設けられている。容量Ｃ０からＣ４の容量値の比率
は、１：１：２：４：８である。
直線性を高める技術の例として、上記特開平１１−２４
３３３９号公報におけるＤ／Ａコンバータの容量配置方
法を示したものである。各容量要素Ｃは、セルアレイ４
２の異なるセル４４内に含まれる。各セル４４は、ここ
に対応するスイッチ回路４６−１から４６−１６を有す
る。各スイッチ回路４６（４６−１〜４６−１６）の入
力ノードはその対応するセル４４の（図１２では×で示
される）出力ノードに接続される。この出力ノードは、
セルにおける容量要素Ｃの底板である。各スイッチ回路
４６は３個の端子を有し、それぞれの第１端子は入力電
圧ＶＩＮを受けるように共通に接続され、それぞれの第
２端子は負の基準電圧ＶＳＳに共通に接続され、それぞ
れの第３端子は所定の基準電位ＶＲＥＦを受けるように
共通に接続されている。各スイッチ回路４６は、そこに
印可される選択信号Ｓに応じて、その入力ノードをその
第１、第２及び第３端子の１つに接続するように制御可
能である。異なるセルにおける容量要素Ｃの各上板は、
Ｄ／Ａコンバータの出力ＶＴＯＰとして共通に接続され
ている。図１３の５個の２値重み付け容量Ｃ０からＣ４
は、異なるセルにおける容量要素Ｃとして設けられてい
る。容量Ｃ０は、セル１の容量要素Ｃとして単独で設け
られている。容量Ｃ１は、セル２の容量要素Ｃとして単
独で設けられている。容量Ｃ２は、セル３と４の各容量
要素Ｃとして並行に設けられている。容量Ｃ３は、セル
５から８の各容量要素Ｃとして並行に設けられている。
容量Ｃ３は、セル９から１６の各容量要素Ｃとして並行
に設けられている。容量Ｃ０からＣ４の容量値の比率
は、１：１：２：４：８である。
【０００７】セルアレイ４２の各行、列及び対角方向に
対して、セルのそれぞれの選択シーケンスの位置の合計
は同一である（この場合は３４）。図１４において、表
はセルの選択シーケンスにおける各順番の位置でのｘ誤
差とｙ誤差を示す。所定の入力コードに応じて選択され
たこれらのセルに対して、それぞれのｘ誤差は合計が全
ｘ誤差Σｘを生成し、それぞれのｙ誤差は合計が全ｙ誤
差Σｙを生成する。図１２のようにセルアレイを魔法陣
状に配置すると、異なる行と列内での階段状および対象
な誤差の累積を２次元的に相殺する高精度のセルアレイ
回路が実現でき、高精度なＤ／Ａコンバータを実現する
ことができる。
対して、セルのそれぞれの選択シーケンスの位置の合計
は同一である（この場合は３４）。図１４において、表
はセルの選択シーケンスにおける各順番の位置でのｘ誤
差とｙ誤差を示す。所定の入力コードに応じて選択され
たこれらのセルに対して、それぞれのｘ誤差は合計が全
ｘ誤差Σｘを生成し、それぞれのｙ誤差は合計が全ｙ誤
差Σｙを生成する。図１２のようにセルアレイを魔法陣
状に配置すると、異なる行と列内での階段状および対象
な誤差の累積を２次元的に相殺する高精度のセルアレイ
回路が実現でき、高精度なＤ／Ａコンバータを実現する
ことができる。
【０００８】
【発明が解決しようとする課題】しかし、第１の従来技
術を容量アレイ型Ｄ／Ａコンバータに同様に用いようと
した場合、あるいは第２の従来技術の容量アレイ型Ｄ／
Ａコンバータの場合、次のような問題点があった。
術を容量アレイ型Ｄ／Ａコンバータに同様に用いようと
した場合、あるいは第２の従来技術の容量アレイ型Ｄ／
Ａコンバータの場合、次のような問題点があった。
【０００９】第１の問題点は、寄生容量の影響によりＤ
／Ａコンバータの直線性が悪化することである。
／Ａコンバータの直線性が悪化することである。
【００１０】その理由は、電流セルマトリクス型Ｄ／Ａ
コンバータの出力電圧が各電流源セルが流す電流値だけ
で決まっているのに対し、容量アレイ型Ｄ／Ａコンバー
タの出力電圧は各容量の容量値と容量とスイッチを接続
するための配線と容量とのカップリング容量および容量
と容量とを接続するための配線と容量とのカップリング
容量の合計による容量分圧で決まるからである。第１の
従来技術のように鏡像配置および鏡像シーケンスでの制
御は、各電流源セルだけのばらつきによる影響を緩和す
るだけであり、その配置、制御の複雑性から、制御信号
配線が複雑に通ることになり、容量とスイッチを接続す
るための配線と容量が複雑にカップリングしたり、容量
と容量とを接続するための配線と容量とが複雑にカップ
リングしてしまう。その結果、出力電圧の直線性が悪化
する。また、第２の従来技術のように容量セルを魔法陣
状に配置しても各容量セルのばらつきによる影響を緩和
するだけであり、その配置の複雑性から、制御信号配線
が複雑に通ることになり、同様にカップリング容量の影
響を受けて直線性が悪化する。
コンバータの出力電圧が各電流源セルが流す電流値だけ
で決まっているのに対し、容量アレイ型Ｄ／Ａコンバー
タの出力電圧は各容量の容量値と容量とスイッチを接続
するための配線と容量とのカップリング容量および容量
と容量とを接続するための配線と容量とのカップリング
容量の合計による容量分圧で決まるからである。第１の
従来技術のように鏡像配置および鏡像シーケンスでの制
御は、各電流源セルだけのばらつきによる影響を緩和す
るだけであり、その配置、制御の複雑性から、制御信号
配線が複雑に通ることになり、容量とスイッチを接続す
るための配線と容量が複雑にカップリングしたり、容量
と容量とを接続するための配線と容量とが複雑にカップ
リングしてしまう。その結果、出力電圧の直線性が悪化
する。また、第２の従来技術のように容量セルを魔法陣
状に配置しても各容量セルのばらつきによる影響を緩和
するだけであり、その配置の複雑性から、制御信号配線
が複雑に通ることになり、同様にカップリング容量の影
響を受けて直線性が悪化する。
【００１１】第２の問題点は、回路が大規模になること
である。
である。
【００１２】その理由は、鏡像配置を実現するためにア
レイを上下に分割しているからである。第１の従来技術
のように鏡像配置を実現するには、アレイ１行では実現
できない。また、上下に分割したアレイをある１辺から
制御する場合、別の容量に対応するスイッチの制御信号
が容量上を通ることになり、別の容量に対応するスイッ
チの制御信号とのカップリングの影響を受けて直線性が
悪化するという問題がある。別の容量に対応するスイッ
チの制御信号を容量の上を通さないためには、制御回路
を少なくとも上下の２辺に配置する必要があり、この場
合は制御回路が分散することおよび共通のデコーダから
二つの制御回路へ信号が入ることで、制御信号の配線ス
ペースも広く必要になる。また、鏡像シーケンスを実現
するために、同一のアレイを２組持たせていることによ
り、アレイの面積は倍になり、制御回路、制御信号も倍
になる。
レイを上下に分割しているからである。第１の従来技術
のように鏡像配置を実現するには、アレイ１行では実現
できない。また、上下に分割したアレイをある１辺から
制御する場合、別の容量に対応するスイッチの制御信号
が容量上を通ることになり、別の容量に対応するスイッ
チの制御信号とのカップリングの影響を受けて直線性が
悪化するという問題がある。別の容量に対応するスイッ
チの制御信号を容量の上を通さないためには、制御回路
を少なくとも上下の２辺に配置する必要があり、この場
合は制御回路が分散することおよび共通のデコーダから
二つの制御回路へ信号が入ることで、制御信号の配線ス
ペースも広く必要になる。また、鏡像シーケンスを実現
するために、同一のアレイを２組持たせていることによ
り、アレイの面積は倍になり、制御回路、制御信号も倍
になる。
【００１３】本発明の目的は、このような問題点を解決
する容量アレイ型Ｄ／Ａコンバータ及び容量アレイ型Ｄ
／Ａコンバータの容量配置方法を提供することにある。
する容量アレイ型Ｄ／Ａコンバータ及び容量アレイ型Ｄ
／Ａコンバータの容量配置方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の第１の態様によ
れば、第１乃至第ｍ（但し、ｍは２以上の整数）の入力
ビットを有するデコーダ入力信号をサーモメーターデコ
ードし、第１乃至第ｎ（但し、ｎ＝２ｍ−１）の出力ビ
ットを有する出力信号を出力するサーモメーターデコー
ダと、前記サーモメーターデコーダの前記第１乃至前記
第ｎの出力ビットに対応した第１乃至第ｎのスイッチ
と、容量アレイとを備え、前記容量アレイは、前記第１
乃至前記第ｎのスイッチに対応した第１乃至第ｎの容量
を有し、前記第１乃至前記第ｎのスイッチの各々は、前
記サーモメーターデコーダから前記第１乃至前記第ｎの
出力ビットのうちの対応するビットを受けて、対応する
ビットが論理“１”である場合に、前記第１乃至前記第
ｎの容量のうちの対応する容量に所定の電圧を与え、前
記対応するビットが論理“０”である場合に、前記第１
乃至前記第ｎの容量のうちの前記対応する容量を接地す
るものである容量アレイ型Ｄ／Ａコンバータにおいて、
前記第１乃至前記第ｎの容量は、順次、中央から左右方
向に左右対称に、前記容量アレイの主領域に配置されて
いることを特徴とする容量アレイ型Ｄ／Ａコンバータが
得られる。
れば、第１乃至第ｍ（但し、ｍは２以上の整数）の入力
ビットを有するデコーダ入力信号をサーモメーターデコ
ードし、第１乃至第ｎ（但し、ｎ＝２ｍ−１）の出力ビ
ットを有する出力信号を出力するサーモメーターデコー
ダと、前記サーモメーターデコーダの前記第１乃至前記
第ｎの出力ビットに対応した第１乃至第ｎのスイッチ
と、容量アレイとを備え、前記容量アレイは、前記第１
乃至前記第ｎのスイッチに対応した第１乃至第ｎの容量
を有し、前記第１乃至前記第ｎのスイッチの各々は、前
記サーモメーターデコーダから前記第１乃至前記第ｎの
出力ビットのうちの対応するビットを受けて、対応する
ビットが論理“１”である場合に、前記第１乃至前記第
ｎの容量のうちの対応する容量に所定の電圧を与え、前
記対応するビットが論理“０”である場合に、前記第１
乃至前記第ｎの容量のうちの前記対応する容量を接地す
るものである容量アレイ型Ｄ／Ａコンバータにおいて、
前記第１乃至前記第ｎの容量は、順次、中央から左右方
向に左右対称に、前記容量アレイの主領域に配置されて
いることを特徴とする容量アレイ型Ｄ／Ａコンバータが
得られる。
【００１５】本発明の第２の態様によれば、上述の第１
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記サーモメーターデコーダの前記デコーダ入力信号の
前記第１乃至前記第ｍの入力ビットのうち、前記第１及
び前記第ｍの入力ビットは、前記デコーダ入力信号の最
下位ビット及び最上位ビットであり、前記サーモメータ
ーデコーダの前記出力信号の前記第１乃至前記第ｎの出
力ビットのうち、前記第１及び前記第ｎの出力ビット
は、前記出力信号の最下位ビット及び最上位ビットであ
ることを特徴とする容量アレイ型Ｄ／Ａコンバータが得
られる。
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記サーモメーターデコーダの前記デコーダ入力信号の
前記第１乃至前記第ｍの入力ビットのうち、前記第１及
び前記第ｍの入力ビットは、前記デコーダ入力信号の最
下位ビット及び最上位ビットであり、前記サーモメータ
ーデコーダの前記出力信号の前記第１乃至前記第ｎの出
力ビットのうち、前記第１及び前記第ｎの出力ビット
は、前記出力信号の最下位ビット及び最上位ビットであ
ることを特徴とする容量アレイ型Ｄ／Ａコンバータが得
られる。
【００１６】本発明の第３の態様によれば、上述の第１
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記第１乃至前記第ｎのスイッチに対応した第１乃至第
ｎの配線を更に有し、前記第１乃至前記第ｎのスイッチ
の各々は、前記サーモメーターデコーダから前記第１乃
至前記第ｎの出力ビットのうちの対応するビットを受け
て、対応するビットが論理“１”である場合に、前記第
１乃至前記第ｎの容量のうちの対応する容量に、前記第
１乃至前記第ｎの配線の対応する配線を介して、前記所
定の電圧を与え、前記対応するビットが論理“０”であ
る場合に、前記第１乃至前記第ｎの容量のうちの前記対
応する容量を、前記第１乃至前記第ｎの配線の前記対応
する配線を介して、接地するものであることを特徴とす
る容量アレイ型Ｄ／Ａコンバータが得られる。
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記第１乃至前記第ｎのスイッチに対応した第１乃至第
ｎの配線を更に有し、前記第１乃至前記第ｎのスイッチ
の各々は、前記サーモメーターデコーダから前記第１乃
至前記第ｎの出力ビットのうちの対応するビットを受け
て、対応するビットが論理“１”である場合に、前記第
１乃至前記第ｎの容量のうちの対応する容量に、前記第
１乃至前記第ｎの配線の対応する配線を介して、前記所
定の電圧を与え、前記対応するビットが論理“０”であ
る場合に、前記第１乃至前記第ｎの容量のうちの前記対
応する容量を、前記第１乃至前記第ｎの配線の前記対応
する配線を介して、接地するものであることを特徴とす
る容量アレイ型Ｄ／Ａコンバータが得られる。
【００１７】本発明の第４の態様によれば、上述の第３
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記第１乃至前記第ｎのスイッチは、前記第１乃至前記
第ｎの容量と同様に、順次、中央から左右方向に左右対
称に、前記容量アレイの前記主領域の上方の領域に配置
されており、前記第１乃至前記第ｎの配線は、一方向に
延び、互いに交差しないことを特徴とする容量アレイ型
Ｄ／Ａコンバータ。
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記第１乃至前記第ｎのスイッチは、前記第１乃至前記
第ｎの容量と同様に、順次、中央から左右方向に左右対
称に、前記容量アレイの前記主領域の上方の領域に配置
されており、前記第１乃至前記第ｎの配線は、一方向に
延び、互いに交差しないことを特徴とする容量アレイ型
Ｄ／Ａコンバータ。
【００１８】本発明の第５の態様によれば、上述の第４
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記容量アレイは、更に、前記第１乃至前記第ｎのスイ
ッチのいずれにも対応せずに接地に固定的に接続される
ダミー容量を有し、該ダミー容量は、前記容量アレイの
前記主領域に、前記第１乃至前記第ｎの容量の外側に配
置されていることを特徴とする容量アレイ型Ｄ／Ａコン
バータが得られる。
の態様による容量アレイ型Ｄ／Ａコンバータにおいて、
前記容量アレイは、更に、前記第１乃至前記第ｎのスイ
ッチのいずれにも対応せずに接地に固定的に接続される
ダミー容量を有し、該ダミー容量は、前記容量アレイの
前記主領域に、前記第１乃至前記第ｎの容量の外側に配
置されていることを特徴とする容量アレイ型Ｄ／Ａコン
バータが得られる。
【００１９】本発明の第６の態様によれば、第１乃至第
ｍ（但し、ｍは２以上の整数）の入力ビットを有するデ
コーダ入力信号をサーモメーターデコードし、第１乃至
第ｎ（但し、ｎ＝２ｍ−１）の出力ビットを有する出力
信号を出力するサーモメーターデコーダと、前記サーモ
メーターデコーダの前記第１乃至前記第ｎの出力ビット
に対応した第１乃至第ｎのスイッチと、容量アレイとを
備え、前記容量アレイは、前記第１乃至前記第ｎのスイ
ッチに対応した第１乃至第ｎの容量を有し、前記第１乃
至前記第ｎのスイッチの各々は、前記サーモメーターデ
コーダから前記第１乃至前記第ｎの出力ビットのうちの
対応するビットを受けて、対応するビットが論理“１”
である場合に、前記第１乃至前記第ｎの容量のうちの対
応する容量に所定の電圧を与え、前記対応するビットが
論理“０”である場合に、前記第１乃至前記第ｎの容量
のうちの前記対応する容量を接地するものである容量ア
レイ型Ｄ／Ａコンバータにおける、前記第１乃至前記第
ｎの容量の配置方法において、前記第１乃至前記第ｎの
容量は、順次、中央から左右方向に左右対称に、前記容
量アレイの主領域に配置されていることを特徴とする容
量アレイ型Ｄ／Ａコンバータの容量配置方法が得られ
る。
ｍ（但し、ｍは２以上の整数）の入力ビットを有するデ
コーダ入力信号をサーモメーターデコードし、第１乃至
第ｎ（但し、ｎ＝２ｍ−１）の出力ビットを有する出力
信号を出力するサーモメーターデコーダと、前記サーモ
メーターデコーダの前記第１乃至前記第ｎの出力ビット
に対応した第１乃至第ｎのスイッチと、容量アレイとを
備え、前記容量アレイは、前記第１乃至前記第ｎのスイ
ッチに対応した第１乃至第ｎの容量を有し、前記第１乃
至前記第ｎのスイッチの各々は、前記サーモメーターデ
コーダから前記第１乃至前記第ｎの出力ビットのうちの
対応するビットを受けて、対応するビットが論理“１”
である場合に、前記第１乃至前記第ｎの容量のうちの対
応する容量に所定の電圧を与え、前記対応するビットが
論理“０”である場合に、前記第１乃至前記第ｎの容量
のうちの前記対応する容量を接地するものである容量ア
レイ型Ｄ／Ａコンバータにおける、前記第１乃至前記第
ｎの容量の配置方法において、前記第１乃至前記第ｎの
容量は、順次、中央から左右方向に左右対称に、前記容
量アレイの主領域に配置されていることを特徴とする容
量アレイ型Ｄ／Ａコンバータの容量配置方法が得られ
る。
【００２０】本発明の第７の態様によれば、上述の第６
の態様による容量アレイ型Ｄ／Ａコンバータの容量配置
方法において、前記サーモメーターデコーダの前記デコ
ーダ入力信号の前記第１乃至前記第ｍの入力ビットのう
ち、前記第１及び前記第ｍの入力ビットは、前記デコー
ダ入力信号の最下位ビット及び最上位ビットであり、前
記サーモメーターデコーダの前記出力信号の前記第１乃
至前記第ｎの出力ビットのうち、前記第１及び前記第ｎ
の出力ビットは、前記出力信号の最下位ビット及び最上
位ビットであることを特徴とする容量アレイ型Ｄ／Ａコ
ンバータの容量配置方法が得られる。
の態様による容量アレイ型Ｄ／Ａコンバータの容量配置
方法において、前記サーモメーターデコーダの前記デコ
ーダ入力信号の前記第１乃至前記第ｍの入力ビットのう
ち、前記第１及び前記第ｍの入力ビットは、前記デコー
ダ入力信号の最下位ビット及び最上位ビットであり、前
記サーモメーターデコーダの前記出力信号の前記第１乃
至前記第ｎの出力ビットのうち、前記第１及び前記第ｎ
の出力ビットは、前記出力信号の最下位ビット及び最上
位ビットであることを特徴とする容量アレイ型Ｄ／Ａコ
ンバータの容量配置方法が得られる。
【００２１】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００２２】図１を参照すると、本発明の一実施例によ
るＤ／Ａコンバータ１０１が示されている。このＤ／Ａ
コンバータ１０１は、入力デジタルコード１０２の上位
５ビットＤ３〜Ｄ７と下位３ビットＤ０〜Ｄ２とを分割
して処理する８ビットＤ／Ａコンバータである。このＤ
／Ａコンバータ１０１は、サーモメーターデコーダ(the
rmometer decoder)１０３と、上位容量アレイ１０４
と、下位容量アレイ１０５と、出力アンプ１０６とから
構成される。
るＤ／Ａコンバータ１０１が示されている。このＤ／Ａ
コンバータ１０１は、入力デジタルコード１０２の上位
５ビットＤ３〜Ｄ７と下位３ビットＤ０〜Ｄ２とを分割
して処理する８ビットＤ／Ａコンバータである。このＤ
／Ａコンバータ１０１は、サーモメーターデコーダ(the
rmometer decoder)１０３と、上位容量アレイ１０４
と、下位容量アレイ１０５と、出力アンプ１０６とから
構成される。
【００２３】上位容量アレイ１０４は、単位容量の８倍
の容量値を持つ容量（以下、８Ｃと称す）を３１個（図
２の８Ｃ１〜８Ｃ３１）アレイ状に配置したものであ
る。上位容量アレイ１０４は、サーモメーターデコーダ
１０３からの制御信号１０７により制御される。
の容量値を持つ容量（以下、８Ｃと称す）を３１個（図
２の８Ｃ１〜８Ｃ３１）アレイ状に配置したものであ
る。上位容量アレイ１０４は、サーモメーターデコーダ
１０３からの制御信号１０７により制御される。
【００２４】サーモメーターデコーダ１０３は、入力デ
ジタルコード１０２の上位５ビットＤ３〜Ｄ７をデコー
ダ入力信号の第１乃至第５の入力ビットとして受ける。
サーモメーターデコーダ１０３は、入力デジタルコード
１０２の上位５ビットＤ３〜Ｄ７（デコーダ入力信号の
第１乃至第５の入力ビット）をデコードし、上位容量ア
レイ１０４の３１個の８Ｃ（図２の８Ｃ１〜８Ｃ３１）
のうち何個をリファレンス電圧ＶＲＥＦ（図２）に接続
するかを制御する信号１０７を出力する。
ジタルコード１０２の上位５ビットＤ３〜Ｄ７をデコー
ダ入力信号の第１乃至第５の入力ビットとして受ける。
サーモメーターデコーダ１０３は、入力デジタルコード
１０２の上位５ビットＤ３〜Ｄ７（デコーダ入力信号の
第１乃至第５の入力ビット）をデコードし、上位容量ア
レイ１０４の３１個の８Ｃ（図２の８Ｃ１〜８Ｃ３１）
のうち何個をリファレンス電圧ＶＲＥＦ（図２）に接続
するかを制御する信号１０７を出力する。
【００２５】図３を参照すると、図１のサーモメーター
デコーダ１０３の入力Ｄ３〜Ｄ７及び出力Ｔ１〜Ｔ３１
の関係が示されている。
デコーダ１０３の入力Ｄ３〜Ｄ７及び出力Ｔ１〜Ｔ３１
の関係が示されている。
【００２６】また、図４には、参考のため、３ビット入
力（Ｄ３〜Ｄ５）の場合のサーモメーターデコーダの入
力Ｄ３〜Ｄ５及び出力Ｔ１〜Ｔ７の関係を示す（特開平
１１−２４３３３９号公報の図２にも、同様の温度計デ
コーダの入力及び出力の関係が示されている）。
力（Ｄ３〜Ｄ５）の場合のサーモメーターデコーダの入
力Ｄ３〜Ｄ５及び出力Ｔ１〜Ｔ７の関係を示す（特開平
１１−２４３３３９号公報の図２にも、同様の温度計デ
コーダの入力及び出力の関係が示されている）。
【００２７】なお、一般に、サーモメーターデコーダの
入力ビット数をｍとし、出力ビット数をｎとすると、ｎ
＝２ｍ−１である。図３及び図４からも明らかなよう
に、サーモメーターデコーダは、入力（Ｄ３、Ｄ４、Ｄ
５）で表わされた数が“１”であれば、出力Ｔ１〜Ｔｎ
のうち第１ビット（最下位ビット）Ｔ１が活性化され
（“１”にセットされ）、入力（Ｄ３、Ｄ４、Ｄ５）で
表わされた数が“２”であれば、出力Ｔ１〜Ｔｎのうち
第１ビットＴ１及び第２ビットＴ２の計２つのビットが
活性化される。同様に、入力（Ｄ３、Ｄ４、Ｄ５）で表
わされた数が“３”であれば、サーモメーターデコーダ
は、出力Ｔ１〜Ｔｎのうち第１ビットＴ１、第２ビット
Ｔ２、及び第３ビットＴ３の計３つのビットが活性化さ
れる。
入力ビット数をｍとし、出力ビット数をｎとすると、ｎ
＝２ｍ−１である。図３及び図４からも明らかなよう
に、サーモメーターデコーダは、入力（Ｄ３、Ｄ４、Ｄ
５）で表わされた数が“１”であれば、出力Ｔ１〜Ｔｎ
のうち第１ビット（最下位ビット）Ｔ１が活性化され
（“１”にセットされ）、入力（Ｄ３、Ｄ４、Ｄ５）で
表わされた数が“２”であれば、出力Ｔ１〜Ｔｎのうち
第１ビットＴ１及び第２ビットＴ２の計２つのビットが
活性化される。同様に、入力（Ｄ３、Ｄ４、Ｄ５）で表
わされた数が“３”であれば、サーモメーターデコーダ
は、出力Ｔ１〜Ｔｎのうち第１ビットＴ１、第２ビット
Ｔ２、及び第３ビットＴ３の計３つのビットが活性化さ
れる。
【００２８】このように、サーモメーターデコーダによ
って発生される出力信号Ｔ１〜Ｔｎは、ｒ番目の出力信
号Ｔｒが活性化される（“１”にセットされる）時にそ
れより下の順序の出力信号Ｔ１〜Ｔｒ−１（即ち、ｒ−
１番目の信号）も活性化される。このため、一般に重み
付けをしたＤ／Ａコンバータでは、上位ビットが０から
１に変化するコードで直線性が悪化しやすいが、サーモ
メーターデコーダを使用すると、この直線性の悪化を大
幅に軽減することができる。このサーモメーターデコー
ダの温度計デコード動作は上記特開平１１−２４３３３
９号公報にも開示されている。
って発生される出力信号Ｔ１〜Ｔｎは、ｒ番目の出力信
号Ｔｒが活性化される（“１”にセットされる）時にそ
れより下の順序の出力信号Ｔ１〜Ｔｒ−１（即ち、ｒ−
１番目の信号）も活性化される。このため、一般に重み
付けをしたＤ／Ａコンバータでは、上位ビットが０から
１に変化するコードで直線性が悪化しやすいが、サーモ
メーターデコーダを使用すると、この直線性の悪化を大
幅に軽減することができる。このサーモメーターデコー
ダの温度計デコード動作は上記特開平１１−２４３３３
９号公報にも開示されている。
【００２９】図１に戻って、下位容量アレイ１０５は、
３ビットに重み付けされた容量値を持つ容量をアレイ状
に配置したものであり、入力デジタルコード１０２の下
位３ビットＤ０、Ｄ１、Ｄ２により直接制御される。
３ビットに重み付けされた容量値を持つ容量をアレイ状
に配置したものであり、入力デジタルコード１０２の下
位３ビットＤ０、Ｄ１、Ｄ２により直接制御される。
【００３０】出力アンプ１０６は、上位容量アレイ１０
４及び下位容量アレイ１０５の出力１０８を低インピー
ダンスで出力するためのアンプである。クリア信号（Ｃ
ＬＲ）１１０は上位容量アレイ１０４及び下位容量アレ
イ１０５内の各容量の電荷をクリアするための信号であ
る。
４及び下位容量アレイ１０５の出力１０８を低インピー
ダンスで出力するためのアンプである。クリア信号（Ｃ
ＬＲ）１１０は上位容量アレイ１０４及び下位容量アレ
イ１０５内の各容量の電荷をクリアするための信号であ
る。
【００３１】図２を参照すると、図１における上位容量
アレイ１０４及び下位容量アレイ１０５の回路構成が示
されている。
アレイ１０４及び下位容量アレイ１０５の回路構成が示
されている。
【００３２】下位容量アレイ１０５は、３ビットに重み
付けされた容量２０６〜２０９で構成される。すなわ
ち、容量２０６と２０７は単位容量値を持つ容量（以
下、１Ｃと記す）、容量２０８は単位容量の２倍の容量
値を持つ容量（以下、２Ｃと記す）、容量２０９は単位
容量の４倍の容量値を持つ容量（以下、４Ｃと記す）で
ある。
付けされた容量２０６〜２０９で構成される。すなわ
ち、容量２０６と２０７は単位容量値を持つ容量（以
下、１Ｃと記す）、容量２０８は単位容量の２倍の容量
値を持つ容量（以下、２Ｃと記す）、容量２０９は単位
容量の４倍の容量値を持つ容量（以下、４Ｃと記す）で
ある。
【００３３】１Ｃ（２０６）は、出力１０８と接地ＧＮ
Ｄ２０５との間に接続される。
Ｄ２０５との間に接続される。
【００３４】１Ｃ（２０７）は、スイッチ（ＳＬ０）２
１１によりＶＲＥＦ２０４またはＧＮＤ２０５に接続さ
れ、スイッチ（ＳＬ０）２１１は入力デジタルコードの
第０ビット（図１のＤ０）により制御される。即ち、ス
イッチ（ＳＬ０）２１１は、入力デジタルコードの第０
ビット（Ｄ０）が“１”のときに、ＶＲＥＦ２０４に接
続され、入力デジタルコードの第０ビット（Ｄ０）が
“０”のときに、ＧＮＤ２０５に接続される。
１１によりＶＲＥＦ２０４またはＧＮＤ２０５に接続さ
れ、スイッチ（ＳＬ０）２１１は入力デジタルコードの
第０ビット（図１のＤ０）により制御される。即ち、ス
イッチ（ＳＬ０）２１１は、入力デジタルコードの第０
ビット（Ｄ０）が“１”のときに、ＶＲＥＦ２０４に接
続され、入力デジタルコードの第０ビット（Ｄ０）が
“０”のときに、ＧＮＤ２０５に接続される。
【００３５】２Ｃ（２０８）は、スイッチ（ＳＬ１）２
１２によりＶＲＥＦ２０４またはＧＮＤ２０５に接続さ
れ、スイッチ（ＳＬ１）２１２は入力デジタルコードの
第１ビット（図１のＤ１）により制御される。即ち、ス
イッチ（ＳＬ１）２１２は、入力デジタルコードの第１
ビット（Ｄ１）が“１”のときに、ＶＲＥＦ２０４に接
続され、入力デジタルコードの第１ビット（Ｄ１）が
“０”のときに、ＧＮＤ２０５に接続される。
１２によりＶＲＥＦ２０４またはＧＮＤ２０５に接続さ
れ、スイッチ（ＳＬ１）２１２は入力デジタルコードの
第１ビット（図１のＤ１）により制御される。即ち、ス
イッチ（ＳＬ１）２１２は、入力デジタルコードの第１
ビット（Ｄ１）が“１”のときに、ＶＲＥＦ２０４に接
続され、入力デジタルコードの第１ビット（Ｄ１）が
“０”のときに、ＧＮＤ２０５に接続される。
【００３６】４Ｃ（２０９）は、スイッチ（ＳＬ２）２
１３によりＶＲＥＦ２０４またはＧＮＤ２０５に接続さ
れ、スイッチ（ＳＬ２）２１３は入力デジタルコードの
第２ビット（図１のＤ２）により制御される。即ち、ス
イッチ（ＳＬ２）２１３は、入力デジタルコードの第２
ビット（Ｄ２）が“１”のときに、ＶＲＥＦ２０４に接
続され、入力デジタルコードの第２ビット（Ｄ２）が
“０”のときに、ＧＮＤ２０５に接続される。
１３によりＶＲＥＦ２０４またはＧＮＤ２０５に接続さ
れ、スイッチ（ＳＬ２）２１３は入力デジタルコードの
第２ビット（図１のＤ２）により制御される。即ち、ス
イッチ（ＳＬ２）２１３は、入力デジタルコードの第２
ビット（Ｄ２）が“１”のときに、ＶＲＥＦ２０４に接
続され、入力デジタルコードの第２ビット（Ｄ２）が
“０”のときに、ＧＮＤ２０５に接続される。
【００３７】上位容量アレイ１０４は、３１個の８Ｃ
（８Ｃ１〜８Ｃ３１）２１０で構成され、それぞれ３１
個のスイッチ（ＳＵ１〜ＳＵ３１）２１４によりＶＲＥ
Ｆ２０４またはＧＮＤ２０５に接続される。３１個のス
イッチＳＵ１〜ＳＵ３１は、図１におけるサーモメータ
ーデコーダ１０３の３１ビット出力１０７である図３の
Ｔ１〜Ｔ３１によりそれぞれ制御される。この際、サー
モメーターデコーダ１０３の３１ビット出力Ｔ１〜Ｔ３
１の内の“１”を持つビット出力を受けるスイッチＳＵ
１〜ＳＵ３１はＶＲＥＦ２０４に接続され、サーモメー
ターデコーダ１０３の３１ビット出力Ｔ１〜Ｔ３１の内
の“０”を持つビット出力を受けるスイッチＳＵ１〜Ｓ
Ｕ３１はＧＮＤ２０５に接続される。
（８Ｃ１〜８Ｃ３１）２１０で構成され、それぞれ３１
個のスイッチ（ＳＵ１〜ＳＵ３１）２１４によりＶＲＥ
Ｆ２０４またはＧＮＤ２０５に接続される。３１個のス
イッチＳＵ１〜ＳＵ３１は、図１におけるサーモメータ
ーデコーダ１０３の３１ビット出力１０７である図３の
Ｔ１〜Ｔ３１によりそれぞれ制御される。この際、サー
モメーターデコーダ１０３の３１ビット出力Ｔ１〜Ｔ３
１の内の“１”を持つビット出力を受けるスイッチＳＵ
１〜ＳＵ３１はＶＲＥＦ２０４に接続され、サーモメー
ターデコーダ１０３の３１ビット出力Ｔ１〜Ｔ３１の内
の“０”を持つビット出力を受けるスイッチＳＵ１〜Ｓ
Ｕ３１はＧＮＤ２０５に接続される。
【００３８】上位容量アレイ１０４の容量２１０は、入
力デジタルコードの上位５ビットＤ３〜Ｄ７によりサー
モメーターデコーダ１０３を介して制御され、それぞれ
ＶＲＥＦ２０４またはＧＮＤ２０５に接続される。ま
た、下位容量アレイ１０５の容量２０７〜２０９は、入
力デジタルコードの下位３ビットＤ０〜Ｄ２により直接
制御され、それぞれＶＲＥＦ２０４またはＧＮＤ２０５
に接続される。このようにして上位容量アレイ１０４と
下位容量アレイ１０５とを合わせて全体で容量分圧を行
い、分圧された電圧が出力１０８にＶＣＭとして出力さ
れる。
力デジタルコードの上位５ビットＤ３〜Ｄ７によりサー
モメーターデコーダ１０３を介して制御され、それぞれ
ＶＲＥＦ２０４またはＧＮＤ２０５に接続される。ま
た、下位容量アレイ１０５の容量２０７〜２０９は、入
力デジタルコードの下位３ビットＤ０〜Ｄ２により直接
制御され、それぞれＶＲＥＦ２０４またはＧＮＤ２０５
に接続される。このようにして上位容量アレイ１０４と
下位容量アレイ１０５とを合わせて全体で容量分圧を行
い、分圧された電圧が出力１０８にＶＣＭとして出力さ
れる。
【００３９】スイッチ２１５は、容量分圧が正しく行わ
れるように上位容量アレイ１０４及び下位容量アレイ１
０５を構成する容量の各々を初期電荷をクリアするため
のスイッチで、図１のクリア信号（ＣＬＲ）１１０によ
りオン状態に制御される。
れるように上位容量アレイ１０４及び下位容量アレイ１
０５を構成する容量の各々を初期電荷をクリアするため
のスイッチで、図１のクリア信号（ＣＬＲ）１１０によ
りオン状態に制御される。
【００４０】なお、２１６は、上位容量アレイ１０４を
構成する各容量８Ｃ１〜８Ｃ３１の製造上のばらつきを
軽減するために上位容量アレイ１０４の外側に配置され
る２つのダミー容量（８ＣＤ１、８ＣＤ２）である。ま
た、２１７は、下位容量アレイ１０５を構成する各容量
１Ｃ〜４Ｃの製造上のばらつきを軽減するために下位容
量アレイ１０５の外側に配置されるダミー容量（８ＣＤ
３）である。ダミー容量２１６、２１７はいずれも８Ｃ
で構成される。
構成する各容量８Ｃ１〜８Ｃ３１の製造上のばらつきを
軽減するために上位容量アレイ１０４の外側に配置され
る２つのダミー容量（８ＣＤ１、８ＣＤ２）である。ま
た、２１７は、下位容量アレイ１０５を構成する各容量
１Ｃ〜４Ｃの製造上のばらつきを軽減するために下位容
量アレイ１０５の外側に配置されるダミー容量（８ＣＤ
３）である。ダミー容量２１６、２１７はいずれも８Ｃ
で構成される。
【００４１】図５は図２における上位容量アレイ１０４
と下位容量アレイ１０５を構成する容量の本発明におけ
る配置方法を示したものである。上位容量アレイ１０４
は３１個の８Ｃ１〜８Ｃ３１をアレイ１０４の中央から
外側に向かって左右対称に配置したことを特徴とする。
下位容量アレイ１０５は上位容量アレイ１０４の脇に配
置する。下位容量アレイ１０５の外側には１Ｃ〜４Ｃの
製造上のばらつきを軽減させるためのダミー容量（８Ｃ
３）２１７を配置する。上位容量アレイ１０４におい
て、上述の３１個の８Ｃ（２１０）の両側には製造上の
ばらつきを軽減させるためのダミー容量（８ＣＤ１、８
ＣＤ２）２１６を配置する。また、上位容量アレイ１０
４をＶＲＥＦまたはＧＮＤに接続するためのスイッチ２
１４（ＳＵ１〜ＳＵ３１）は、上位容量アレイ１０４の
上方に配置し、スイッチ２１４（ＳＵ１〜ＳＵ３１）と
上位容量アレイ１０４の３１個の８Ｃ１〜８Ｃ３１とを
接続する配線３１２を列方向（図５の上下方向であっ
て、８Ｃ１〜８Ｃ３１の各々において、単位容量が配置
される方向を列方向という。）にのみ通したことを特徴
とする。更に、下位容量アレイ１０５をＶＲＥＦまたは
ＧＮＤに接続するためのスイッチ２１１〜２１３（ＳＬ
０〜ＳＬ２）は、下位容量アレイ１０５の上方に配置
し、スイッチ２１１〜２１３（ＳＬ０〜ＳＬ２）と下位
容量アレイ１０５の４Ｃ（２０９）、２Ｃ（２０８）、
１Ｃ（２０７）とを接続する配線３１２も列方向にのみ
通したことを特徴とする。また、ダミー容量８ＣＤ１、
８ＣＤ２（２１６）をＧＮＤ２０５に接続する配線３１
３も列方向にのみ通したことを特徴とする。
と下位容量アレイ１０５を構成する容量の本発明におけ
る配置方法を示したものである。上位容量アレイ１０４
は３１個の８Ｃ１〜８Ｃ３１をアレイ１０４の中央から
外側に向かって左右対称に配置したことを特徴とする。
下位容量アレイ１０５は上位容量アレイ１０４の脇に配
置する。下位容量アレイ１０５の外側には１Ｃ〜４Ｃの
製造上のばらつきを軽減させるためのダミー容量（８Ｃ
３）２１７を配置する。上位容量アレイ１０４におい
て、上述の３１個の８Ｃ（２１０）の両側には製造上の
ばらつきを軽減させるためのダミー容量（８ＣＤ１、８
ＣＤ２）２１６を配置する。また、上位容量アレイ１０
４をＶＲＥＦまたはＧＮＤに接続するためのスイッチ２
１４（ＳＵ１〜ＳＵ３１）は、上位容量アレイ１０４の
上方に配置し、スイッチ２１４（ＳＵ１〜ＳＵ３１）と
上位容量アレイ１０４の３１個の８Ｃ１〜８Ｃ３１とを
接続する配線３１２を列方向（図５の上下方向であっ
て、８Ｃ１〜８Ｃ３１の各々において、単位容量が配置
される方向を列方向という。）にのみ通したことを特徴
とする。更に、下位容量アレイ１０５をＶＲＥＦまたは
ＧＮＤに接続するためのスイッチ２１１〜２１３（ＳＬ
０〜ＳＬ２）は、下位容量アレイ１０５の上方に配置
し、スイッチ２１１〜２１３（ＳＬ０〜ＳＬ２）と下位
容量アレイ１０５の４Ｃ（２０９）、２Ｃ（２０８）、
１Ｃ（２０７）とを接続する配線３１２も列方向にのみ
通したことを特徴とする。また、ダミー容量８ＣＤ１、
８ＣＤ２（２１６）をＧＮＤ２０５に接続する配線３１
３も列方向にのみ通したことを特徴とする。
【００４２】このように、本発明によるＤ／Ａコンバー
タは、サーモメーター制御を行う上位ビットに相当する
第１の容量アレイと、サーモメーター制御を行わない下
位ビットに相当する第２の容量アレイとを備え、第１の
容量アレイ中のサーモメーター制御される３１個の８Ｃ
１〜８Ｃ３１の各々の単位容量を同一列に配置し、その
容量列を選択される順に中央から外側に向けて左右対称
に配置したことにより、製造上のばらつきにより各単位
容量の容量値がばらついてＤ／Ａコンバータの直線性が
悪化するのを軽減したことと、第１の容量アレイおよび
第２の容量アレイを制御するスイッチを列方向にのみ配
置し、各単位容量とスイッチとを接続する配線を列方向
のみに通したことと、製造上のばらつきを軽減するため
に配置したダミー容量もＧＮＤに接続し、接続する配線
を列方向にのみ通すことにより、容量と制御するスイッ
チと接続するための配線とのカップリングによりＤ／Ａ
コンバータの出力電圧に誤差を生じ、直線性が悪化する
のを軽減したことを特徴とする。
タは、サーモメーター制御を行う上位ビットに相当する
第１の容量アレイと、サーモメーター制御を行わない下
位ビットに相当する第２の容量アレイとを備え、第１の
容量アレイ中のサーモメーター制御される３１個の８Ｃ
１〜８Ｃ３１の各々の単位容量を同一列に配置し、その
容量列を選択される順に中央から外側に向けて左右対称
に配置したことにより、製造上のばらつきにより各単位
容量の容量値がばらついてＤ／Ａコンバータの直線性が
悪化するのを軽減したことと、第１の容量アレイおよび
第２の容量アレイを制御するスイッチを列方向にのみ配
置し、各単位容量とスイッチとを接続する配線を列方向
のみに通したことと、製造上のばらつきを軽減するため
に配置したダミー容量もＧＮＤに接続し、接続する配線
を列方向にのみ通すことにより、容量と制御するスイッ
チと接続するための配線とのカップリングによりＤ／Ａ
コンバータの出力電圧に誤差を生じ、直線性が悪化する
のを軽減したことを特徴とする。
【００４３】図６は図５の容量８Ｃ５、８Ｃ３、８Ｃ
１、及び８Ｃ２を含む部分を詳しく示したものである。
容量８Ｃ５、８Ｃ３、８Ｃ１、及び８Ｃ２は、いずれ
も、単位容量４０１を並列に８個接続することで構成さ
れた容量２１０から構成される。単位容量４０１は、ス
イッチ側電極４０２と共通電極４０３とで構成されてい
る。各容量２１０において、８個の単位容量４０１のス
イッチ側電極４０２は配線３１２で接続される。各容量
２１０において、８個の単位容量４０１の共通電極４０
３は配線４０４で互いに接続される。
１、及び８Ｃ２を含む部分を詳しく示したものである。
容量８Ｃ５、８Ｃ３、８Ｃ１、及び８Ｃ２は、いずれ
も、単位容量４０１を並列に８個接続することで構成さ
れた容量２１０から構成される。単位容量４０１は、ス
イッチ側電極４０２と共通電極４０３とで構成されてい
る。各容量２１０において、８個の単位容量４０１のス
イッチ側電極４０２は配線３１２で接続される。各容量
２１０において、８個の単位容量４０１の共通電極４０
３は配線４０４で互いに接続される。
【００４４】図５の残りの容量８Ｃも、図６に示した８
Ｃ５、８Ｃ３、８Ｃ１、及び８Ｃ２と同様の構造を有す
る。２１０スイッチ側電極４０２と共通電極４０３とで
構成される単位容量４０１を８個接続することで構成さ
れ、共通電極４０３は配線４０４で、スイッチ側電極４
０２は配線３１２でそれぞれ接続される。全ての容量の
共通電極４０３は配線４０４で接続され、図１に示した
ＶＣＭ１０８として出力される。
Ｃ５、８Ｃ３、８Ｃ１、及び８Ｃ２と同様の構造を有す
る。２１０スイッチ側電極４０２と共通電極４０３とで
構成される単位容量４０１を８個接続することで構成さ
れ、共通電極４０３は配線４０４で、スイッチ側電極４
０２は配線３１２でそれぞれ接続される。全ての容量の
共通電極４０３は配線４０４で接続され、図１に示した
ＶＣＭ１０８として出力される。
【００４５】図７は図６を４０５の線で切断した場合の
断面図を示したものである。スイッチ側電極４０２と配
線３１２はコンタクト７０１で接続されている。７０２
は基板である。容量Ｃ１、Ｃ２、Ｃ３は８Ｃ３に接続さ
れる配線３１２が共通電極４０３（この場合、共通電極
４０３はすべて接続されているので、すべての共通電極
４０３になる）に作用する容量を示したもので、全ての
配線３１２に対する容量Ｃ１、Ｃ２、Ｃ３の合計で容量
分圧が行われ、Ｄ／Ａコンバータの出力電圧が決まる。
容量Ｃ１は８Ｃ３を構成する単位容量４０１の容量その
ものである。容量Ｃ２は８Ｃ３のスイッチ側電極４０２
と８Ｃ１の共通電極４０３とのカップリング容量であ
り、容量Ｃ３は８Ｃ３のスイッチ側電極４０２およびそ
れと接続された配線３１２、コンタクト７０１と８Ｃ５
の共通電極４０３とのカップリング容量である。本来８
Ｃ３の配線３１２で共通電極４０３に作用させたい容量
はＣ１だけであるが、前述したようにカップリング容量
Ｃ２、Ｃ３が存在するため、カップリング容量Ｃ２、Ｃ
３の分だけ誤差を生じる。８Ｃ１から８Ｃ３１に接続さ
れる配線３１２についても、同様のことが言える。
断面図を示したものである。スイッチ側電極４０２と配
線３１２はコンタクト７０１で接続されている。７０２
は基板である。容量Ｃ１、Ｃ２、Ｃ３は８Ｃ３に接続さ
れる配線３１２が共通電極４０３（この場合、共通電極
４０３はすべて接続されているので、すべての共通電極
４０３になる）に作用する容量を示したもので、全ての
配線３１２に対する容量Ｃ１、Ｃ２、Ｃ３の合計で容量
分圧が行われ、Ｄ／Ａコンバータの出力電圧が決まる。
容量Ｃ１は８Ｃ３を構成する単位容量４０１の容量その
ものである。容量Ｃ２は８Ｃ３のスイッチ側電極４０２
と８Ｃ１の共通電極４０３とのカップリング容量であ
り、容量Ｃ３は８Ｃ３のスイッチ側電極４０２およびそ
れと接続された配線３１２、コンタクト７０１と８Ｃ５
の共通電極４０３とのカップリング容量である。本来８
Ｃ３の配線３１２で共通電極４０３に作用させたい容量
はＣ１だけであるが、前述したようにカップリング容量
Ｃ２、Ｃ３が存在するため、カップリング容量Ｃ２、Ｃ
３の分だけ誤差を生じる。８Ｃ１から８Ｃ３１に接続さ
れる配線３１２についても、同様のことが言える。
【００４６】次に図５、図６、図７の配置方法の特徴に
ついて、図１のＤ／Ａコンバータの動作とともに説明す
る。
ついて、図１のＤ／Ａコンバータの動作とともに説明す
る。
【００４７】図１のサーモメーターデコーダ１０３は、
入力デジタルコード１０２のＤ０〜Ｄ７のうち上位５ビ
ットＤ３〜Ｄ７が供給されるので、入力デジタルコード
１０２が表わす数が８増加する毎に、図５の上位容量ア
レイ１０４のＶＲＥＦに接続する８Ｃ２１０を１個ずつ
加算するデコードを行う。上位容量アレイ１０４は３１
個の８Ｃ２１０をアレイの中央から外側に向かって左右
対称に配置しているので、入力デジタルコード１０２が
表わす数が８増加すると、アレイの中央に配置した８Ｃ
３０７から順にＶＲＥＦに接続されていく。
入力デジタルコード１０２のＤ０〜Ｄ７のうち上位５ビ
ットＤ３〜Ｄ７が供給されるので、入力デジタルコード
１０２が表わす数が８増加する毎に、図５の上位容量ア
レイ１０４のＶＲＥＦに接続する８Ｃ２１０を１個ずつ
加算するデコードを行う。上位容量アレイ１０４は３１
個の８Ｃ２１０をアレイの中央から外側に向かって左右
対称に配置しているので、入力デジタルコード１０２が
表わす数が８増加すると、アレイの中央に配置した８Ｃ
３０７から順にＶＲＥＦに接続されていく。
【００４８】図８は図５の容量８ＣＤ１、８Ｃ３１、８
Ｃ２９、及び８Ｃ２７を含む部分を詳しく示したもので
ある。容量８Ｃ３１、８Ｃ２９、及び８Ｃ２７を図６と
同様に配置していることに加え、製造上のばらつきを軽
減するために配置したダミー容量８ＣＤ１も、同様に配
置している。図９は図８を４０５の線で切断した場合の
断面図を示したものである。ダミー容量８ＣＤ１を他の
８Ｃ１〜８Ｃ３１と同様に配置したことで、容量Ｃ１、
Ｃ２、Ｃ３も同様に作用する。
Ｃ２９、及び８Ｃ２７を含む部分を詳しく示したもので
ある。容量８Ｃ３１、８Ｃ２９、及び８Ｃ２７を図６と
同様に配置していることに加え、製造上のばらつきを軽
減するために配置したダミー容量８ＣＤ１も、同様に配
置している。図９は図８を４０５の線で切断した場合の
断面図を示したものである。ダミー容量８ＣＤ１を他の
８Ｃ１〜８Ｃ３１と同様に配置したことで、容量Ｃ１、
Ｃ２、Ｃ３も同様に作用する。
【００４９】次に、本発明の他の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００５０】図１０は、図１のＤ／Ａコンバータにおい
て、サーモメーターデコーダ１０３に供給するデジタル
コードを、入力デジタルコード１０２の上位６ビットＤ
２〜Ｄ７を供給した場合の容量の配置方法の例を示して
いる。この場合、サーモメーターデコーダ１０３により
制御される容量は、単位容量の４倍の容量値を持った６
３個の容量（４Ｃ１〜４Ｃ６３）になる。サーモメータ
ーデコーダにより制御するビットを１ビット増やしてい
るので、より高精度化が可能である。容量１列に対しス
イッチ（図２及び図５の２１４参照）を２個配置し、各
容量２１０において、４個の単位容量４０１のスイッチ
側電極４０２を配線３１２−１で前記２個のスイッチの
うちの１個に接続し、残りの４個の単位容量４０１のス
イッチ側電極４０２を配線３１２−２で前記２個のスイ
ッチのうちの残りの１個に接続している。この場合もス
イッチは一辺に配置しており、各単位容量とスイッチと
を接続する配線を列方向のみに通したことを特徴とす
る。
て、サーモメーターデコーダ１０３に供給するデジタル
コードを、入力デジタルコード１０２の上位６ビットＤ
２〜Ｄ７を供給した場合の容量の配置方法の例を示して
いる。この場合、サーモメーターデコーダ１０３により
制御される容量は、単位容量の４倍の容量値を持った６
３個の容量（４Ｃ１〜４Ｃ６３）になる。サーモメータ
ーデコーダにより制御するビットを１ビット増やしてい
るので、より高精度化が可能である。容量１列に対しス
イッチ（図２及び図５の２１４参照）を２個配置し、各
容量２１０において、４個の単位容量４０１のスイッチ
側電極４０２を配線３１２−１で前記２個のスイッチの
うちの１個に接続し、残りの４個の単位容量４０１のス
イッチ側電極４０２を配線３１２−２で前記２個のスイ
ッチのうちの残りの１個に接続している。この場合もス
イッチは一辺に配置しており、各単位容量とスイッチと
を接続する配線を列方向のみに通したことを特徴とす
る。
【００５１】
【発明の効果】次に本発明による効果を説明する。
【００５２】本発明による第１の効果は、製造上のばら
つきによる容量値のばらつきで、Ｄ／Ａコンバータの直
線性が悪化するのを軽減することである。
つきによる容量値のばらつきで、Ｄ／Ａコンバータの直
線性が悪化するのを軽減することである。
【００５３】その理由を以下に説明する。容量アレイを
構成する各単位容量の容量値がすべて等しければ、ＤＡ
コンバータの出力電圧特性としては理想的な特性を示
す。逆に各単位容量の容量値がそれぞれ異なると、Ｄ／
Ａコンバータの出力電圧特性は直線性が損なわれた特性
を示すことになる。一般に、重み付けをした容量アレイ
の場合、とくに入力デジタルコードの上位ビットに相当
する容量の容量値のばらつきがＤ／Ａコンバータの直線
性に与える影響が大きい。しかし、実際は製造上のばら
つきは避けられず、容量を構成する電極の形状ばらつき
や電極間の誘電膜厚のばらつきにより各容量値にはばら
つきを生じる。これらを原因とする容量値のばらつき
は、全くランダムなばらつきと、ある程度面内傾向を持
ったばらつきとに分かれる。図５に示すように、Ｄ／Ａ
コンバータの直線性に大きな影響を与える上位容量アレ
イ１０４内の３１個の８Ｃ２１０をアレイの中央から外
側に向かって配置し、サーモメーターデコーダ１０３に
より、入力デジタルコード１０２が表わす数が８増加す
る毎に１個の８Ｃ２１０をＶＲＥＦに接続するように制
御していることで、入力デジタルコード１０２が表わす
数が１６増加する毎にＶＲＥＦに接続される８Ｃ２１０
は隣接していることになり、隣接している容量間の容量
値のばらつきは非常に小さいので、全体で見ると、Ｄ／
Ａコンバータの出力電圧特性としては良好な直線性を示
すことになる。また、３１個の８Ｃ２１０を左右対称に
配置しているので、上位容量アレイ１０４全体のランダ
ムな容量値のばらつきによる影響も軽減することができ
る。
構成する各単位容量の容量値がすべて等しければ、ＤＡ
コンバータの出力電圧特性としては理想的な特性を示
す。逆に各単位容量の容量値がそれぞれ異なると、Ｄ／
Ａコンバータの出力電圧特性は直線性が損なわれた特性
を示すことになる。一般に、重み付けをした容量アレイ
の場合、とくに入力デジタルコードの上位ビットに相当
する容量の容量値のばらつきがＤ／Ａコンバータの直線
性に与える影響が大きい。しかし、実際は製造上のばら
つきは避けられず、容量を構成する電極の形状ばらつき
や電極間の誘電膜厚のばらつきにより各容量値にはばら
つきを生じる。これらを原因とする容量値のばらつき
は、全くランダムなばらつきと、ある程度面内傾向を持
ったばらつきとに分かれる。図５に示すように、Ｄ／Ａ
コンバータの直線性に大きな影響を与える上位容量アレ
イ１０４内の３１個の８Ｃ２１０をアレイの中央から外
側に向かって配置し、サーモメーターデコーダ１０３に
より、入力デジタルコード１０２が表わす数が８増加す
る毎に１個の８Ｃ２１０をＶＲＥＦに接続するように制
御していることで、入力デジタルコード１０２が表わす
数が１６増加する毎にＶＲＥＦに接続される８Ｃ２１０
は隣接していることになり、隣接している容量間の容量
値のばらつきは非常に小さいので、全体で見ると、Ｄ／
Ａコンバータの出力電圧特性としては良好な直線性を示
すことになる。また、３１個の８Ｃ２１０を左右対称に
配置しているので、上位容量アレイ１０４全体のランダ
ムな容量値のばらつきによる影響も軽減することができ
る。
【００５４】本発明による第２の効果は、寄生容量の影
響によりＤ／Ａコンバータの直線性が悪化することを防
いでいることである。
響によりＤ／Ａコンバータの直線性が悪化することを防
いでいることである。
【００５５】その理由は、容量アレイ内の各単位容量を
ＶＲＥＦまたはＧＮＤに接続するためのスイッチを容量
アレイの上方に配置し、容量とスイッチとを接続する配
線をある一辺から通すことで、直線性を悪化させる寄生
容量の影響を軽減しているからである。容量アレイ型Ｄ
／Ａコンバータの出力電圧は各単位容量の容量値と容量
とスイッチを接続するための配線とのカップリング容量
および容量と容量とを接続するための配線と容量のカッ
プリング容量の合計による容量分圧で決まる。図５に示
すように容量をＶＲＥＦまたはＧＮＤに接続するための
スイッチを一辺に配置すると、図６に示すように容量と
スイッチを接続するための配線が、その配線により制御
される容量の上だけを通るので、他の容量を制御する配
線と交差することによるカップリング容量は存在しな
い。また、サーモメーターデコーダでＶＲＥＦに接続さ
れる順に容量をアレイの中央から外側に向かって配置し
ているので、ある１列の容量がＶＲＥＦに接続される場
合、その容量より中央の容量はすべてＶＲＥＦに接続、
その容量より外側の容量はすべてＧＮＤに接続されると
いう関係が常に成り立っている。このため、図７に示し
た隣りの列の共通電極に作用するカップリング容量Ｃ
２、Ｃ３は、そのカップリングの作用の仕方がつねに一
定になるので、Ｃ１、Ｃ２、Ｃ３を合計した容量値は常
に一定になり、結果的に直線性には影響しない。また、
製造上のばらつきを軽減させるためにアレイの両脇に配
置したダミー容量（図５の８ＣＤ１、８ＣＤ２（２１
６））をＧＮＤに接続することで、ダミー容量を除く一
番外側の容量まで寄生容量の影響の仕方が一定になるの
で、全入力コードの範囲で良好な直線性を保つことがで
きる。
ＶＲＥＦまたはＧＮＤに接続するためのスイッチを容量
アレイの上方に配置し、容量とスイッチとを接続する配
線をある一辺から通すことで、直線性を悪化させる寄生
容量の影響を軽減しているからである。容量アレイ型Ｄ
／Ａコンバータの出力電圧は各単位容量の容量値と容量
とスイッチを接続するための配線とのカップリング容量
および容量と容量とを接続するための配線と容量のカッ
プリング容量の合計による容量分圧で決まる。図５に示
すように容量をＶＲＥＦまたはＧＮＤに接続するための
スイッチを一辺に配置すると、図６に示すように容量と
スイッチを接続するための配線が、その配線により制御
される容量の上だけを通るので、他の容量を制御する配
線と交差することによるカップリング容量は存在しな
い。また、サーモメーターデコーダでＶＲＥＦに接続さ
れる順に容量をアレイの中央から外側に向かって配置し
ているので、ある１列の容量がＶＲＥＦに接続される場
合、その容量より中央の容量はすべてＶＲＥＦに接続、
その容量より外側の容量はすべてＧＮＤに接続されると
いう関係が常に成り立っている。このため、図７に示し
た隣りの列の共通電極に作用するカップリング容量Ｃ
２、Ｃ３は、そのカップリングの作用の仕方がつねに一
定になるので、Ｃ１、Ｃ２、Ｃ３を合計した容量値は常
に一定になり、結果的に直線性には影響しない。また、
製造上のばらつきを軽減させるためにアレイの両脇に配
置したダミー容量（図５の８ＣＤ１、８ＣＤ２（２１
６））をＧＮＤに接続することで、ダミー容量を除く一
番外側の容量まで寄生容量の影響の仕方が一定になるの
で、全入力コードの範囲で良好な直線性を保つことがで
きる。
【００５６】本発明による第３の効果は、回路、レイア
ウトが大規模になるのを抑えつつ、高精度化が可能とい
うことである。
ウトが大規模になるのを抑えつつ、高精度化が可能とい
うことである。
【００５７】その理由は、サーモメーター制御を行う上
位ビット数を増やすことが容易だからである。容量アレ
イ型Ｄ／Ａコンバータではその分解能を高めると単位容
量の数は飛躍的に増大し、特に８ビット以上では顕著に
なる。例えば、８ビット分解能で２５６個、１０ビット
分解能で１０２４個の単位容量が必要になる。このよう
な多数の単位容量を扱い、容量アレイの面積を効率よく
おさめるには、ある程度正方形に近い配列とすることが
必要である。また、Ｄ／Ａコンバータの精度を高めるに
はサーモメーター制御を行う上位ビット数を増やせばよ
いことは、当業者には容易に分かることである。しか
し、８ビットや１０ビットといった高分解能のＤ／Ａコ
ンバータにおいてサーモメーター制御を行う上位ビット
数を増やすと、容量をＶＲＥＦまたはＧＮＤに接続する
ためのスイッチやスイッチと容量を接続する配線の数は
飛躍的に増大する。例えば、上位５ビットでは３１個、
上位６ビットでは６３個となる。前述したように、容量
アレイの面積を効率よくおさめるためにある程度正方形
に近い配列にし、精度を高めるためにサーモメーター制
御を行う上位ビット数を増やそうとすると、第２の効果
で説明したように容量アレイ型Ｄ／Ａコンバータでは容
量と配線のカップリング容量により直線性が悪化する可
能性があるが、本発明の配置方法では容量と配線のカッ
プリング容量の影響により直線性が悪化することはな
い。図１０に示したように容量１列に対しスイッチ２個
を配置すると、カップリング容量の影響を抑えたままサ
ーモメーター制御を行う上位ビット数を増やすことがで
き、高精度化が可能となる。
位ビット数を増やすことが容易だからである。容量アレ
イ型Ｄ／Ａコンバータではその分解能を高めると単位容
量の数は飛躍的に増大し、特に８ビット以上では顕著に
なる。例えば、８ビット分解能で２５６個、１０ビット
分解能で１０２４個の単位容量が必要になる。このよう
な多数の単位容量を扱い、容量アレイの面積を効率よく
おさめるには、ある程度正方形に近い配列とすることが
必要である。また、Ｄ／Ａコンバータの精度を高めるに
はサーモメーター制御を行う上位ビット数を増やせばよ
いことは、当業者には容易に分かることである。しか
し、８ビットや１０ビットといった高分解能のＤ／Ａコ
ンバータにおいてサーモメーター制御を行う上位ビット
数を増やすと、容量をＶＲＥＦまたはＧＮＤに接続する
ためのスイッチやスイッチと容量を接続する配線の数は
飛躍的に増大する。例えば、上位５ビットでは３１個、
上位６ビットでは６３個となる。前述したように、容量
アレイの面積を効率よくおさめるためにある程度正方形
に近い配列にし、精度を高めるためにサーモメーター制
御を行う上位ビット数を増やそうとすると、第２の効果
で説明したように容量アレイ型Ｄ／Ａコンバータでは容
量と配線のカップリング容量により直線性が悪化する可
能性があるが、本発明の配置方法では容量と配線のカッ
プリング容量の影響により直線性が悪化することはな
い。図１０に示したように容量１列に対しスイッチ２個
を配置すると、カップリング容量の影響を抑えたままサ
ーモメーター制御を行う上位ビット数を増やすことがで
き、高精度化が可能となる。
【図１】本発明の一実施例によるＤ／Ａコンバータのブ
ロック図である。
ロック図である。
【図２】図１における上位容量アレイ及び下位容量アレ
イの回路構成を示した図である。
イの回路構成を示した図である。
【図３】図１におけるサーモメーターデコーダの入出力
関係を説明するための図である。
関係を説明するための図である。
【図４】３ビット入力のサーモメーターデコーダの入出
力関係を説明するための図である。
力関係を説明するための図である。
【図５】図２における上位容量アレイ及び下位容量アレ
イの容量の配置方法を示した図である。
イの容量の配置方法を示した図である。
【図６】図５の容量８Ｃ５、８Ｃ３、８Ｃ１、及び８Ｃ
２を含む部分を詳しく示した図である。
２を含む部分を詳しく示した図である。
【図７】図６をライン４０５に沿って切断した場合の断
面図である。
面図である。
【図８】図５の容量８ＣＤ１、８Ｃ３１、８Ｃ２９、及
び８Ｃ２７を含む部分を詳しく示した図である。
び８Ｃ２７を含む部分を詳しく示した図である。
【図９】図８をライン４０５に沿って切断した場合の断
面図である。
面図である。
【図１０】本発明の他の実施例によるＤ／Ａコンバータ
の容量配置方法を説明するための図である。
の容量配置方法を説明するための図である。
【図１１】第１の従来の技術を説明するための図であ
る。
る。
【図１２】第２の従来の技術を説明するための図であ
る。
る。
【図１３】図１２の従来の技術を説明するための図であ
る。
る。
【図１４】図１２の従来の技術を説明するための図であ
る。
る。
１０１ Ｄ／Ａコンバータ １０２ 入力デジタルコード １０３ サーモメーターデコーダ １０４ 上位容量アレイ １０５ 下位容量アレイ １０６ 出力アンプ ８Ｃ１〜８Ｃ３１ 容量 ＳＵ１〜ＳＵ３１ スイッチ ３１２ 配線
Claims (7)
- 【請求項１】 第１乃至第ｍ（但し、ｍは２以上の整
数）の入力ビットを有するデコーダ入力信号をサーモメ
ーターデコードし、第１乃至第ｎ（但し、ｎ＝２ｍ−
１）の出力ビットを有する出力信号を出力するサーモメ
ーターデコーダと、前記サーモメーターデコーダの前記
第１乃至前記第ｎの出力ビットに対応した第１乃至第ｎ
のスイッチと、容量アレイとを備え、 前記容量アレイは、前記第１乃至前記第ｎのスイッチに
対応した第１乃至第ｎの容量を有し、前記第１乃至前記
第ｎのスイッチの各々は、前記サーモメーターデコーダ
から前記第１乃至前記第ｎの出力ビットのうちの対応す
るビットを受けて、対応するビットが論理“１”である
場合に、前記第１乃至前記第ｎの容量のうちの対応する
容量に所定の電圧を与え、前記対応するビットが論理
“０”である場合に、前記第１乃至前記第ｎの容量のう
ちの前記対応する容量を接地するものである容量アレイ
型Ｄ／Ａコンバータにおいて、 前記第１乃至前記第ｎの容量は、順次、中央から左右方
向に左右対称に、前記容量アレイの主領域に配置されて
いることを特徴とする容量アレイ型Ｄ／Ａコンバータ。 - 【請求項２】 請求項１に記載の容量アレイ型Ｄ／Ａコ
ンバータにおいて、 前記サーモメーターデコーダの前記デコーダ入力信号の
前記第１乃至前記第ｍの入力ビットのうち、前記第１及
び前記第ｍの入力ビットは、前記デコーダ入力信号の最
下位ビット及び最上位ビットであり、 前記サーモメーターデコーダの前記出力信号の前記第１
乃至前記第ｎの出力ビットのうち、前記第１及び前記第
ｎの出力ビットは、前記出力信号の最下位ビット及び最
上位ビットであることを特徴とする容量アレイ型Ｄ／Ａ
コンバータ。 - 【請求項３】 請求項１に記載の容量アレイ型Ｄ／Ａコ
ンバータにおいて、 前記第１乃至前記第ｎのスイッチに対応した第１乃至第
ｎの配線を更に有し、 前記第１乃至前記第ｎのスイッチの各々は、前記サーモ
メーターデコーダから前記第１乃至前記第ｎの出力ビッ
トのうちの対応するビットを受けて、対応するビットが
論理“１”である場合に、前記第１乃至前記第ｎの容量
のうちの対応する容量に、前記第１乃至前記第ｎの配線
の対応する配線を介して、前記所定の電圧を与え、前記
対応するビットが論理“０”である場合に、前記第１乃
至前記第ｎの容量のうちの前記対応する容量を、前記第
１乃至前記第ｎの配線の前記対応する配線を介して、接
地するものであることを特徴とする容量アレイ型Ｄ／Ａ
コンバータ。 - 【請求項４】 請求項３に記載の容量アレイ型Ｄ／Ａコ
ンバータにおいて、 前記第１乃至前記第ｎのスイッチは、前記第１乃至前記
第ｎの容量と同様に、順次、中央から左右方向に左右対
称に、前記容量アレイの前記主領域の上方の領域に配置
されており、 前記第１乃至前記第ｎの配線は、一方向に延び、互いに
交差しないことを特徴とする容量アレイ型Ｄ／Ａコンバ
ータ。 - 【請求項５】 請求項４に記載の容量アレイ型Ｄ／Ａコ
ンバータにおいて、 前記容量アレイは、更に、前記第１乃至前記第ｎのスイ
ッチのいずれにも対応せずに接地に固定的に接続される
ダミー容量を有し、該ダミー容量は、前記容量アレイの
前記主領域に、前記第１乃至前記第ｎの容量の外側に配
置されていることを特徴とする容量アレイ型Ｄ／Ａコン
バータ。 - 【請求項６】 第１乃至第ｍ（但し、ｍは２以上の整
数）の入力ビットを有するデコーダ入力信号をサーモメ
ーターデコードし、第１乃至第ｎ（但し、ｎ＝２ｍ−
１）の出力ビットを有する出力信号を出力するサーモメ
ーターデコーダと、前記サーモメーターデコーダの前記
第１乃至前記第ｎの出力ビットに対応した第１乃至第ｎ
のスイッチと、容量アレイとを備え、 前記容量アレイは、前記第１乃至前記第ｎのスイッチに
対応した第１乃至第ｎの容量を有し、前記第１乃至前記
第ｎのスイッチの各々は、前記サーモメーターデコーダ
から前記第１乃至前記第ｎの出力ビットのうちの対応す
るビットを受けて、対応するビットが論理“１”である
場合に、前記第１乃至前記第ｎの容量のうちの対応する
容量に所定の電圧を与え、前記対応するビットが論理
“０”である場合に、前記第１乃至前記第ｎの容量のう
ちの前記対応する容量を接地するものである容量アレイ
型Ｄ／Ａコンバータにおける、前記第１乃至前記第ｎの
容量の配置方法において、 前記第１乃至前記第ｎの容量は、順次、中央から左右方
向に左右対称に、前記容量アレイの主領域に配置されて
いることを特徴とする容量アレイ型Ｄ／Ａコンバータの
容量配置方法。 - 【請求項７】 請求項６に記載の容量アレイ型Ｄ／Ａコ
ンバータの容量配置方法において、 前記サーモメーターデコーダの前記デコーダ入力信号の
前記第１乃至前記第ｍの入力ビットのうち、前記第１及
び前記第ｍの入力ビットは、前記デコーダ入力信号の最
下位ビット及び最上位ビットであり、 前記サーモメーターデコーダの前記出力信号の前記第１
乃至前記第ｎの出力ビットのうち、前記第１及び前記第
ｎの出力ビットは、前記出力信号の最下位ビット及び最
上位ビットであることを特徴とする容量アレイ型Ｄ／Ａ
コンバータの容量配置方法。
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