CN111106832B - Dac电路结构和电阻分压式dac - Google Patents

Abstract

本发明涉及一种DAC版图结构和电阻分压式DAC。一种DAC版图结构包括：电阻阵列，包括串联的第一电阻串和第二电阻串，其中，第一电阻串和第二电阻串均包括多个串联的电阻，每个电阻设有分接节点；第一开关阵列，与电阻阵列间隔设置，第一开关阵列包括至少一第一开关电路，第一开关电路至少包括多对第一级第一开关；第二开关阵列，与电阻阵列间隔设置，第二开关阵列包括至少一第二开关电路，第二开关电路至少包括多对第一级第二开关；其中，第一开关阵列和第二开关阵列关于电阻阵列对称设置，降低了第一开关阵列、所述第二开关阵列与电阻阵列之间的布线金属的寄生电阻间的较大差异，可显著提高DAC的积分非线性、微分非线性等指标。

Description

DAC电路结构和电阻分压式DAC

技术领域

本发明涉及集成电路技术领域，特别是涉及DAC电路结构和电阻分压式DAC。

背景技术

随着数字电子技术的高速发展，数字化的产品在人们的生活中越来越常见，这也使得数模转换器（DAC，Digital to analog converter）在数字化产品中的应用越来越广泛。数模转换器的功能就是将数字量转换为模拟量，即输入一组数字信号，输出端为电压或者电流的模拟信号。

数模转换器的性能与版图的布局有着巨大的联系，版图布局的好坏直接影响数模转换器的性能，比如非线性，无杂散动态范围（spurious-free dynamic range，SFDR），单调性等指标。

一般的DAC版图布局，多采用开关并行排列，也即多行开关平行且相邻设置的方式。其中并行排列的开关导致开关与电阻串之间的布线金属寄生电阻差异较大，大大降低了数模转换器的积分非线性、微分非线性等性能。

发明内容

基于此，有必要针对上述问题，提供一种DAC电路结构和电阻分压式DAC，可以降低布线金属寄生电阻差异，提高数模转换器的性能。

一种DAC电路结构，包括：

电阻阵列，包括串联的第一电阻串和第二电阻串，其中，所述第一电阻串和第二电阻串均包括多个串联的电阻，每个所述电阻设有分接节点；

第一开关阵列，与所述电阻阵列间隔设置，所述第一开关阵列包括至少一第一开关电路，所述第一开关电路包括至少对第一级第一开关；其中，所述第一电阻串的每个所述电阻的分接节点对应与一对所述第一级第一开关连接；

第二开关阵列，与所述电阻阵列间隔设置，所述第二开关阵列包括至少一第二开关电路，所述第二开关电路包括至少一对第一级第二开关；其中，所述第二电阻串的每个所述电阻的分接节点对应与一对所述第一级第二开关的连接；

其中，所述第一开关阵列和所述第二开关阵列关于所述电阻阵列对称设置。

上述DAC电路结构，所述第一开关阵列和所述第二开关阵列关于所述电阻阵列对称设置，降低了第一开关阵列、所述第二开关阵列与电阻阵列之间的布线金属的寄生电阻间的较大差异，可显著降低由于版图布局带来的寄生电阻的相对误差对DAC性能的影响，可显著提高DAC的积分非线性、微分非线性等指标，并且不会增加较大的版图面积。

在其中一个实施例中，所述电阻阵列包括相背设置的第一侧和第二侧；其中，所述第一开关阵列呈一维阵列位于所述第一侧，所述第二开关呈一维阵列位于所述第二侧。

在其中一个实施例中，所述第一开关阵列、第二开关阵列分别与所述电阻阵列之间的距离相等。

在其中一个实施例中，当所述DAC的位数大于或等于2时，所述第一开关电路包括级联设置的S级第一开关，同一级的所述第一开关成对设置；其中，一个高一级第一开关分别与多对低一级第一开关中的一个连接；所述第二开关电路包括级联设置的S级第二开关，同一级的所述第二开关成对设置；其中，一个高一级第二开关分别与多对低一级第二开关中的一个连接， S大于或等于2且小于所述DAC的位数。

在其中一个实施例中，所述第一开关电路中，第S级第一开关位于所述第一开关电路的中心位置，且低一级第一开关对称设置在高一级第一开关的两侧；所述第二开关电路中，第S级第二开关位于所述第二开关电路的中心位置，且低一级第二开关对称设置在高一级第二开关的两侧；其中，所述第一开关电路和所述第二开关电路关于所述电阻阵列对称设置。

在其中一个实施例中，当S等于2时，连接同一对所述高一级第一开关的多对低一级第一开关位于所述高一级第一开关的同一侧；连接同一对所述高一级第二开关的多对低一级第二开关位于所述高一级第二开关的同一侧。

在其中一个实施例中，同一对的所述第一开关相邻设置；同一对的所述第二开关相邻设置。

在其中一个实施例中，所述第一开关阵列和所述第二开关阵列关于所述电阻阵列呈中心对称分布。

在其中一个实施例中，还包括围绕所述电阻阵列设置的虚拟电阻单元，所述虚拟电阻单元包括多个接地设置的虚拟电阻。

本申请还提供一种电阻分压式DAC，包括：

第一电阻串，连接在第一电压点与共模电压之间，所述第一电阻串包括多个串联的电阻；

第二电阻串，连接在所述共模电压与第二电压点之间，所述第二电阻串包括多个串联的电阻，且与所述第一电阻串串联；

第一开关阵列，包括至少一第一开关电路，所述第一开关电路至少包括多对第一级第一开关；第二开关阵列，包括至少一第二开关电路，所述第二开关电路至少包括多对第一级第二开关；其中，

通过控制所述第一级第一开关、第一级第二开关的通断来调节所述共模电压。

在其中一个实施例中，所述第一电阻串中每个电阻的分接节点对应与一对所述第一级第一开关的第一端连接，一对所述第一级第一开关 中的一个第一级第一开关 的第二端与第一输出端口连接 ，一对所述第一级第一开关中的另一个第一级第一开关 的第二端与第二输出端口连接；

所述第二电阻串中每个电阻的分接节点对应与一对所述第一级第二开关的第一端连接，一对所述第一级第二开关中的一个第一级第二开关的第二端与第一输出端口连接，一对所述第一级第一开关中的另一个第一级第二开关的第二端与第二输出端口连接。

在其中一个实施例中，当所述DAC的位数大于或等于2时，所述第一开关电路还包括级联设置的S级第一开关，同一级的所述第一开关成对设置；其中，一个第S级第一开关的第一端分别与多对第S-1级第一开关中的一个连接；第S级第一开关的第二端分别与第一输出端口连接；

所述第二开关电路还包括级联设置的S级第二开关，同一级的所述第二开关成对设置；其中，一个第S级第二开关的第一端分别与多对第S-1级第二开关中的一个连接；第S级第一开关的第二端分别与第二输出端口连接。

在其中一个实施例中，还包括：

译码器，用于配置所述第一开关阵列和所述第二开关阵列中各个开关的导通或断开。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。

图1为其中一个实施例中电阻分压式DAC的电路图；

图2为图1其中一个实施例中的DAC电路结构示意图；

图3为另一个实施例中电阻分压式DAC的电路图；

图4为图3其中一个实施例中的DAC电路结构示意图；

图5a为传统的表蒙特卡罗仿真图之一；

图5b为其中一个实施例中DAC版图的蒙特卡罗仿真图之一；

图6a为传统的表蒙特卡罗仿真图之二；

图6b为其中一个实施例中DAC版图的蒙特卡罗仿真图之二；

图7为另一个实施例中电阻分压式DAC的电路图；

图8为图7其中一个实施例中的DAC电路结构示意图。

具体实施方式

为了便于理解本发明，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，附图中给出了本发明的较佳实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本发明的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。

如图所示1，其示出了其中一实施例提供的一种电阻分压式DAC的电路图。在其中一个实施例中，电阻分压式DAC包括电阻阵列10、第一开关阵列20和第二开关阵列30。

电阻阵列10包括串联的第一电阻串和第二电阻串。其中，第一电阻串连接在第一电压点V1与共模电压VCOM之间，所述第一电阻串包括多个串联的第一电阻，其中，第一电阻串包括2^N/2个电阻。第二电阻串连接在所述共模电压VCOM与第二电压点V2之间，所述第二电阻串包括多个串联的第二电阻，其中，第二电阻串也包括2^N/2个电阻。第一电阻串与第二电阻串串联，也即第一电阻串和第二电阻串共包括2^N个电阻，且该2^N个电阻依次串联连接。其中，N表示DAC的位数。

也即，本申请实施例所提供的电阻分压式DAC可以理解为差分型电阻分压式DAC。

第一开关阵列20，包括至少一第一开关电路，所述第一开关电路包括至少一对第一级第一开关。其中，第一电阻串中的每个电阻的分接节点对应地与一对所述第一级第一开关的第一端连接，一对所述第一级第一开关中的一个第一级第一开关的第二端与第一输出端口ON连接，一对所述第一级第一开关中的另一个第一级第一开关的第二端与第二输出端口OP连接。第二开关阵列30，包括至少一第二开关电路，所述第二开关电路包括至少一对第一级第二开关；其中，一对所述第一级第二开关中的一个第一级第二开关的第二端与第一输出端口ON连接 ，一对所述第一级第二开关中的另一个第一级第二开关的第二端与第二输出端口OP连接。

需要说明的是，当DAC的位数N为1位时，第一开关阵列20包括一个第一开关电路，所述第一开关电路包括一对第一级第一开关；第二开关阵列30包括一个第二开关电路，所述第二开关电路包括一对第一级第二开关。

其中，第一输出端口ON和第二输出端口OP可以理解为该差分型电阻分压式DAC的差分型输出端口，第一电压点V1和第二电压点V2可以理解为第一电阻串和第二电阻串的端电压，共模电压VCOM=(V_OP+V_ON)/2，其中，V_OP为第一输出端口OP处测得的电压，V_ON第二输出端口ON处测得的电压。具体地，可通过控制各个第一级第一开关、各个第一级第二开关的通断来调节所述共模电压。

在其中一个实施例中，电阻分压式DAC还包括：译码器，用于配置所述第一开关阵列20和所述第二开关阵列30中各个开关的导通或断开。在应用时，在第一电阻串和第二电阻串上加载电流信号，使第一电阻串和第二电阻串产生压降。在其中一个实施例中，译码器可控制第一开关阵列20和第二开关阵列30中的各个开关的导通或断开状态，以输出差分输出电压和共模输出电压。

参考图1，本实施例以5Bit的差分型电阻分压式DAC为例进行说明。也即，当DAC的位数N为5时，第一电阻串包括16（2^N/2）个电阻，第二电阻串包括16（2^N/2）个电阻。由于DAC的类型是差分型电阻分压式DAC，所以，第一电阻串每个电阻的分接节点可连接一对（两个）第一级第一开关，第二电阻串每个电阻的分接节点可连接一对（两个）第一级第二开关。即第一阵列开关可包括16对第一级第一开关，即32（2^N）个第一级第一开关；第二阵列开关可包括16对第一级第二开关，即32（2^N）个第一级第二开关。

在本实施例中，第一开关阵列20包括一个第一开关电路，第一个开关电路包括16对第一级第一开关，第二开关阵列30包括一个第二开关电路，第二开关电路包括16对第一级第二开关。示例性的，可对32个电阻进行标识，例如用R1--R32来表示各个电阻。同时，可对16对第一级第一开关进行标识，一对第一级第一开关、第一级第二开关可以用S1ij、S1ij’表示，其中，ij表示对应电阻的序号，例如，电阻R1的序号为01，则对应的i=0，j=1。例如与电阻R1分接节点连接的一对第一级第一开关可分别用S101、S101’表示，相应的，与电阻R32分接节点连接的一对第一级第二开关可分别用S132、S132’表示。

可选的，当DAC的位数为多位时，第一开关阵列20还可包括M个（多个）第一开关电路，其中，M大于或等于2。当第一开关阵列20包括M个第一开关电路时，则每个第一开关电路可包括2^N /2M对第一级第一开关。相应的，第二开关阵列30还可包括M个（多个）第二开关电路，其中，M大于或等于2。当第二开关阵列30包括M个第二开关电路时，则每个第二开关电路可包括2^N /2M对第一级第二开关。示例性的，当N=5，M=4时，每个第一开关电路可包括4对第一级第一开关，每个第二开关电路可包括4对第一级第二开关。

需要说明的是，在本申请实施例中，对第一开关电路、第二开关电路的数量不做进一步的限定。

如图2所示，本申请实施例提供了一种DAC电路结构，该DAC电路结构可理解为如图1所示的电阻分压式DAC的版图布局结构。

示例性的，本实施例以5Bit的差分型电阻分压式DAC为例进行说明。其中，所述第一开关阵列20和所述第二开关阵列30关于所述电阻阵列10对称设置。

在其中一个实施例中，参考图2，电阻阵列10包括第一电阻串和第二电阻串，且该电阻阵列10呈二维阵列排布，其中，第一电阻串和第二电阻串的各电阻R1-R32呈蛇形设置。具体的，第一电阻串的电阻R1-R16沿第一方向呈一维线性排列，其第二电阻串的电阻R17-R32沿第二方向呈一维线性排列。32个电阻中相邻电阻间首尾蛇形连接，以降低电阻间金属连线的寄生电阻，根据该电阻阵列10的排布方式，其第一开关阵列20中的第一对第一级第一开关至第十六对第一级第一开关沿第一方向呈一维线性排列，且靠近所述电阻R1-R16一侧设置，第二开关阵列30中的第一对第一级第二开关至第十六对第一级第二开关沿第二方向呈一维线性排列，且靠近所述电阻R17-R32一侧设置。示例性的，与电阻R1连接的第一对第一级第一开关S101、S101’靠近电阻R1设置，与电阻R32连接的第十六对第一级第二开关S132、S132’靠近电阻R32设置。电阻的每个分接节点连接的一对一级开关相邻摆放，作为一组开关，每组开关与相连的电阻等间距放置，以降低开关与电阻间的金属连线上寄生电阻的相对误差。

可以理解的是，可基于电阻阵列10、第一开关阵列20和第二开关阵列30所在平面构建坐标系，其中，第一方向可理解为该坐标系X轴的正方向，第二方向可理解为该坐标系X轴的反方向，也即，第一方向与第二方向相反。

需要说明的是，当第一开关阵列20仅包括第一级第一开关，第二开关阵列30仅包括第一级第二开关时，第一开关阵列20中各个第一级第一开关的位置关系不做进一步的限定，第二开关阵列30中各个第一级第二开关的位置关系不做进一步的限定。

本申请提供的DAC电路结构，所述第一开关阵列20和所述第二开关阵列30关于所述电阻阵列10对称设置，该版图结构降低了第一开关阵列20、所述第二开关阵列30与电阻阵列10之间的布线金属的寄生电阻间的较大差异，可显著降低由于版图布局带来的寄生电阻的相对误差对DAC性能的影响，可显著提高DAC的积分非线性、微分非线性等指标，并且不会增加较大的版图面积。

在其中一个实施例中，所述电阻阵列10包括相背设置的第一侧和第二侧；其中，所述第一开关阵列20呈一维阵列位于所述第一侧，所述第二开关阵列30呈一维阵列位于所述第二侧。

可选的，第一开关阵列20的多对第一级第一开关可根据电阻阵列10中各电阻的分布位置，合理的分布在电阻阵列10的所述第一侧，第二开关阵列30的多对第一级第二开关可根据电阻阵列10中各电阻的分布位置，合理的分布在电阻阵列10的所述第二侧。

在其中一个实施例中，所述第一开关阵列20、第二开关阵列30分别与所述电阻阵列10之间的距离相等。具体地，第一开关阵列20和第二开关阵列30均呈一维线性排列。其中，第一开关阵列20与电阻阵列10之间的距离定义为第一距离p1，第二开关阵列30与电阻阵列10之间的距离定义为第二距离p2，且第一距离p1与第二距离p2相等。

需要说明的是，第一距离p1可以理解为第一开关阵列20最靠近电阻阵列10的外侧边缘与电阻阵列10最靠近第一开关阵列20的外侧边缘之间的间距，还可理解为第一开关阵列20沿第一方向的中轴线与电阻阵列10沿第一方向的中轴线之间的间距。相应的，第二距离p2可以理解为第二开关阵列30最靠近电阻阵列10的外侧边缘与电阻阵列10最靠近第二开关阵列30的外侧边缘之间的间距，还可理解为第二开关阵列30沿第一方向的中轴线与电阻阵列10沿第一方向的中轴线之间的间距。

本实施例中，第一开关阵列20中的第一级第一开关和电阻阵列10等间距放置、第二开关阵列30中的第一级第二开关和电阻阵列10也等间距放置，在布线时，第一级第一开关、第一级第二开关分别与电阻间的连线可尽量保证等长，这样寄生电阻可尽量保持一致，从而降低相对误差。

在其中一个实施例中，当DAC的位数N大于或等于2时，所述第一开关电路包括级联设置的S级第一开关，同一级的所述第一开关成对设置。其中，一个第S级第一开关的第一端分别与多对第S-1级第一开关中的一个连接。也即，高一级第一开关的第一端分别与多对低一级第一开关中的一个连接。同时，一对所述第S级第一开关中的一个第S级第一开关的第二端与第一输出端口ON连接 ，一对所述第S级第一开关中的另一个第S级第一开关的第二端与第二输出端口OP连接。

当DAC的位数N大于或等于2时，所述第二开关电路包括级联设置的S级第二开关，同一级的所述第二开关成对设置；其中，一个第S级第二开关的第一端分别与多对第S-1级第二开关中的一个连接；也即，高一级第二开关的第一端分别与多对低一级第二开关中的一个连接。同时，一对所述第S级第二开关中的一个第S级第二开关的第二端与第一输出端口ON连接 ，一对所述第S级第二开关中的另一个第S级第二开关的第二端与第二输出端口OP连接。

需要说明的是，高一级可以理解为S级中的第J级，其中，J大于或等于2且小于或等于S。低一级可以理解为第J-1级，也即，高一级的级数与低一级的级数的差值为1，且高一级的级数大于低一级的级数。

其中，S大于或等于2且小于或等于DAC的位数。即，当差分型电阻分压式DAC为N位时，其中，2≤S≤N。例如，当差分型电阻分压式DAC为5位时，第一开关电路还包括级联设置的第二级第一开关、第三级第一开关、第四级第一开关或第五级第一开关。相应的，第二开关电路也可对应还包括级联设置的第二级第二开关、第三级第二开关、第四级第二开关或第五级第二开关。

如图3和图4所示，在其中一个实施例中，第一开关电路包括级联设置的两级第一开关，第二开关电路也包括级联设置的两级第二开关。示例性的，以5Bit的差分型电阻分压式DAC为例进行说明。

第一开关阵列20包括16对第一级第一开关和至少一对第二级第一开关。其中，第二级第一开关的对数与第一开关电路的数量相关联。每个第一开关电路至少包括一对第二级第一开关，每对第二级第一开关中的一个第二级第一开关可与多对第一级第一开关中的一个第一级第一开关连接。示例性的，第一开关阵列20可包括两个第一开关电路210、220，每个开关电路包括八对第一级第一开关，两对第二级第一开关，也即，第一开关阵列20可包括四对第二级第一开关。在第一开关电路210中可包括两对第二级第一开关，其中，第一对第二级第一开关包括第二级第一开关S201和S201’；第二对第二级第一开关包括第二级第一开关S202和S202’； 在第一开关电路220中可包括两对第二级第一开关，分别为第二级第一开关S203和S203’；第二级第一开关S204和S204’。其中，第二级第一开关S201分别与第一级第一开关S101、S102、S103、S104连接；第二级第一开关S201’分别与第一级第一开关S101’、S102’、S103’、S104’连接；第二级第一开关S202分别与第一级第一开关S105、S106、S107、S108连接；第二级第一开关S202’分别与第一级第一开关S105’、S106’、S107’、S108’连接。

相应的，第二开关阵列30包括16对第一级第二开关和至少一对第二级第二开关。其中，第二级第二开关的对数与第二开关电路的数量相关联。每个第二开关电路包括至少一对第二级第二开关，每对第二级第二开关中的一个第二级第二开关可与多对第一级第二开关中的一个第一级第二开关连接。

示例性的，第二开关阵列30可包括两个第二开关电路310、320，每个第二开关电路包括八对第一级第二开关、两对第二级第二开关，也即，第二开关阵列可包括四对第二级第二开关。第二开关电路310可包括两对第二级第二开关，其中，第一对第二级第二开关包括第二级第二开关S205和S205’；第二对第二级第二开关包括第二级第二开关S206和S206’；第二开关电路320也可包括两对第二级第二开关，分别为第二级第二开关S207和S207’；第二级第二开关S208和S208’。其中，第二级第二开关S205分别与第一级第二开关S117、S118、S119、S120连接；第二级第二开关S205’分别与第一级第二开关S117’、S118’、S119’、S120’连接；第二级第二开关S206分别与第一级第二开关S121、S122、S123、S124连接；第二级第二开关S206’分别与第一级第二开关S121’、S122’、S123’、S124’连接。

需要说明的是，第二开关电路的数量取决于第二开关电路所包括的第二开关的级数以及各级第二开关的数量。在本申请实施例中，对第一开关电路的数量、第一开关的级数、各级第一开关的数量、第二开关电路的数量、第二开关的级数、各级第二开关的数量均不作进一步的限定。

需要说明的是，第二级第一开关与第一级第一开关的连接数量Q可根据第一开关的总数进行设置，其中，1<Q<第一开关总数。比如，可以是2、3、4、5或更多个等，通常可为2的倍数。其中，第一级第一开关的对数可以为连接数量Q的倍数，也可不是连接数量Q的倍数。当不是连接数量Q的倍数时，可以将剩余的第一级第一开关单独设置一个第二级第一开关。相应地，第二级第二开关与第一级第二开关的连接数量Q理论上无限制，比如，可以是2、3、4、5或更多个等。

如图4所示，本申请实施例提供了一种DAC电路结构，该DAC电路结构是上述图3所示电阻分压式DAC电路结构结构。示例性的，本实施例以5Bit的差分型电阻分压式DAC为例进行说明。第一开关电路包括级联设置的两级第一开关、第二开关电路包括级联设置的两级第二开关。

在其中一个实施例中，所述第一开关电路包括两级级联设置的第一开关，同一级的所述第一开关成对设置。即，第一开关电路包括第一级第一开关及与该第一级第一开关级联设置的第二级第一开关，其中，第一级第一开关成对设置，且数量为多对，第二级第一开关成对设置，且数量为至少一对。其中，一个第二级第一开关分别与多对第一级第一开关中的一个连接。

示例性的，在第一开关电路中可包括两对第二级第一开关，分别为第二级第一开关S201和S201’及第二级第一开关S202和S202’。

其中，所述第一开关电路中，第二级第一开关位于所述第一开关电路的中心位置，且第一级第一开关对称设置在第二级第一开关的两侧。也即，第二级第一开关设置在第一级第一开关中间呈插指结构交叉布局。示例性的，两对第二级第一开关S201、S201’；S202、S202’位于八对第一级第一开关的中间。

在其中一个实施例中，连接同一第二级第一开关的多个第一级第一开关位于第二级第一开关的同一侧。也即，与一对第二级第一开关S201、S201’连接的四对第一级第一开关S101、S101’；S102、S102’；S103、S103’；S104、S104’ 位于第二级第一开关S201、S201’的一侧。与一对第二级第一开关S202、S202’连接的四对第一级第一开关S105、S105’；S106、S106’；S107、S107’；S108、S108’ 位于第二级第一开关S202、S202’的一侧。

在其中一个实施例中，同一对的所述第一开关相邻设置。也即，一对第二级第一开关S201、S201’相邻设置，且一对第二级第一开关S202、S202’相邻设置，相应的，一对第一级第一开关S101、S101’相邻设置；一对第一级第一开关S102、S102’ 相邻设置；一对第一级第一开关S103、S103’ 相邻设置；一对第一级第一开关S104、S104’ 相邻设置。也即，第一开关电路210中多级第一开关沿第一方向的布局为：S101、S101’、S102、S102’、S103、S103’、S104、S104’、 S201、S201’、S202’、S202、S105、S105’、S106、S106’、S107、S107’、S108、S108’。

所述第二开关电路包括级联设置的两级第二开关，同一级的所述第二开关成对设置；其中，一个第二级第二开关分别与多对第一级第二开关中的一个连接，即，第二开关电路包括第一级第二开关及与该第一级第二开关级联设置的第二级第二开关，其中，第一级第二开关成对设置，且数量为多对，第二级第二开关成对设置，且数量为至少一对。在其中一个实施例中，所述第二开关电路中，第S级第二开关位于所述第二开关电路的中心位置，且低一级第二开关对称设置在高一级第二开关的两侧。

在其中一个实施例中，连接同一所述高一级第二开关的多个低一级第二开关相邻设置。

在其中一个实施例中，同一对的所述第二开关相邻设置。

示例性的，在第二开关电路320中，包括两对第二级第二开关，分别为第二级第二开关S208和S208’及第二级第二开关S207和S207’。其中，在第二开关电路320中，第二级第二开关S208和S208’、S207和S207’位于所述第二开关电路的中心位置，且第一级第二开关对称设置在第二级第二开关的两侧。也即，第二级第二开关S208和S208’、S207和S207’设置在第一级第二开关中间呈插指结构交叉布局，示例性的，两对第二级第一开关S207和S207’、S208和S208’位于八对第一级第二开关的中间。

在其中一个实施例中，连接同一第二级第二开关的多个第一级第二开关位于第二级第二开关的同一侧。也即，与一对第二级第一开关S208、S208’连接的四对第一级第二开关S132、S132’；S131、S131’；S130、S130’；S129、S129’ 位于第二级第一开关S208、S208’的一侧。与一对第二级第一开关S207、S207’连接的四对第一级第二开关S128、S128’；S127、S127’；S126、S126’；S125、S125’ 位于第二级第一开关S207、S207’的另一侧。

在其中一个实施例中，同一对的所述第二开关相邻设置。也即，一对第二级第二开关S207、S207’相邻设置，且一对第二级第二开关S208、S208’相邻设置，相应的，一对第一级第二开关S132、S132’相邻设置；一对第一级第二开关S131、S131’ 相邻设置；一对第一级第二开关S130、S130’相邻设置；一对第一级第二开关S129、S129’相邻设置。第二开关电路310中多级第二开关沿第一方向的布局为：S132、S132’；S131、S131’；S130、S130’；S129、S129’、S208、S208’、S207’、S207、S128、S128’；S127、S127’；S126、S126’；S125、S125’。

其中，所述第一开关电路和所述第二开关电路关于所述电阻阵列10对称设置。

在其中一个实施例中，所述第一开关阵列20和所述第二开关阵列30关于所述电阻阵列10的中心呈中心对称分布。具体地，第一开关阵列20与电阻阵列10之间的第一距离p1和第二开关阵列30与电阻阵列10之间的第二距离p2相等。

基于如图4所示的DAC电路结构，对其进行了蒙特卡罗仿真。假设DAC输出幅度为nV，位数为m bit，则LSB表示1LSB = n / 2^m 。如图5a和5b所示，图中横坐标表示码值，纵坐标为INL；如图6a和6b所示，图中横坐标表示码值，纵坐标为DNL，其中DNL即微分非线性，其代表DAC局部的非线性程度；而INL为积分非线性，代表DAC整体的非线性程度。DNL或INL的值越大，代表整个DAC局部和整体的线性度越差，误差也就越大。其中，图5a和图6a是基于传统DAC电路结构的仿真结果，图5b和图6b是基于本申请实施例所提供的DAC电路结构的仿真结果。由对比图可知，本申请实施例中所提供的DAC电路结构仿真得出的INL和DNL远远小于传统版图布局方案的INL和DNL，其线性度性能更好，精度更高。

上述DAC电路结构，其第一开关阵列20与第二开关阵列30对称设置在电阻阵列10的两侧，且第一开关阵列20、第二开关阵列30关于电阻阵列10呈中心对称，可以降低纵向和横向的工艺梯度效应引起的不对称，同时，还可以降低第一开关阵列20、第二开关阵列30分别与电阻阵列10的布线寄生电阻的相对误差。同时，第一开关阵列20中的第二级第一开关位于第一级第一开关中间且插指结构交叉布局，第二开关阵列30中的第二级第二开关位于第一级第二开关中间，且插指结构交叉布局，可以降低级联的开关间的布线误差，且不额外增加版图面积，提高了DAC的性能。

如图7和图8所示，在其中一个实施例中，所述第一开关电路包括级联设置的三级第一开关，同一级的所述第一开关成对设置；其中，一个第三级第一开关分别与多对第二级第一开关中的一个连接；一个第二级第一开关分别与多对第一级第一开关中的一个连接。所述第二开关电路包括级联设置的三级第二开关，同一级的所述第二开关成对设置；其中，一个第三级第二开关分别与多对第二级第二开关中的一个连接，一个第二级第二开关分别与多对第一级第二开关中的一个连接。

示例性的，以5Bit的差分型电阻分压式DAC为例进行说明。第一开关阵列20包括2个第一开关电路210、220，每个第一开关电路包括级联设置的第一级第一开关、第二级第一开关和第三级第一开关。

其中，第一开关电路210的第三级第一开关S301分别与第二级第一开关S201、S202连接，第三级第一开关S301’分别与第二级第一开关S201’、S202’连接。第二级第一开关与第一级第一开关的连接关系在前述实施例中以说明，在此不再赘述。

相应的，第二开关阵列30包括2个第二开关电路310、320，每个第二开关电路包括级联设置的第一级第二开关、第二级第二开关和第三级第二开关。

其中，第二开关电路320的第三级第二开关S304分别与第二级第二开关S207、S208连接，第三级第二开关S304’分别与第二级第二开关S207’、S208’连接。第二级第二开关与第一级第二开关的连接关系在前述实施例中以说明，在此不再赘述。

参考图8，本申请实施例提供了一种DAC电路结构，该DAC电路结构是上述图7所示电阻分压式DAC的版图布局结构。示例性的，本实施例以5Bit的差分型电阻分压式DAC为例进行说明。第一开关电路包括级联设置的三级第一开关，第二开关电路包括级联设置的三级第二开关。

示例性的，第一开关电路210包括八对第一级第一开关，两对第二级第一开关和一对第三级第一开关S301和S301’。其中，第三级第一开关S301和S301’位于所述第一开关电路的中心位置，且第二级第一开关对称设置在第三级第一开关的两侧，第一级第一开关对称设置在第二级第一开关的两侧。也即，一对第三级第一开关S301和S301’位于第二级第一开关S201、S201’和第二级第一开关S202、S202’的中间。

在其中一个实施例中，同一对的所述第一开关相邻设置。也即，一对第三级第二开关S301、S301’相邻设置。

需要说明的是，在第一开关电路中，第二级第一开关与第一级第一开关的排布方式与前述实施例中的排布方式相同，在此不再赘述。

第一开关电路210中多级第一开关沿第一方向的布局为：S101、S101’、S102、S102’、S103、S103’、S104、S104’、S201、S201’、S301、S301’、S202’、S202、S105’、 S106’、S107’、 S108’、 S105、S106、S107、S108。

第二开关电路320包括八对第一级第二开关，两对第二级第二开关和一对第三级第二开关S304和S304’。在所述第二开关电路中，第三级第二开关S304和S304’位于所述第二开关电路的中心位置，且第二级第二开关对称设置在第三级第二开关的两侧，第一级第二开关对称设置在第二级第二开关的两侧。也即，一对第三级第二开关S304和S304’位于第二级第二开关S207、S207’和第二级第二开关S208、S208’的中间。

在其中一个实施例中，同一对的所述第一开关相邻设置。也即，一对第三级第二开关S304、S304’相邻设置。

需要说明的是，在第二开关电路中，第二级第二开关与第一级第二开关的排布方式与前述实施例中的排布方式相同，在此不再赘述。

第二开关电路310中多级第二开关沿第一方向的布局为：S132、S132’；S131、S131’；S130、S130’；S129、S129’、S208、S208’、S304、S304’、S207’、S207、S128、S128’；S127、S127’；S126、S126’；S125、S125’。可选的，第一开关电路还可以为包括四级、五级、六级或更多级数级联设置的多级第一开关，第二开关电路还可以为包括四级、五级、六级或更多级数级联设置的多级第二开关。

所述第一开关电路中，第S级第一开关位于所述第一开关电路的中心位置，且低一级第一开关对称设置在高一级第一开关的两侧。

所述第二开关电路中，第S级第二开关位于所述第二开关电路的中心位置，且低一级第二开关对称设置在高一级第二开关的两侧。

在其中一个实施例中，同一对的所述第一开关相邻设置；同一对的所述第二开关相邻设置。

本实施例中，第一阵列开关中包括S级联设置的多个第一开关，第二阵列开关中包括S级联设置的多个第二开关，可以对应减小第一输出端ON连接的第一开关个数以减小漏电，相应的，也可以对应减小第二输出端OP连接的第二开关个数以减小漏电。

示例性的，当S为3时，以第一输出端ON为例进行说明，假设第一级第一开关S101、第二级第一开关S201和第三级第一开关S301闭合，该侧其余开关断开。即从电阻到第一输出端ON的导通电路上，第一输出端ON节点对应4个开关，第三级第一开关S301闭合开关，第三级第一开关S301’、 第三级第二开关S302、S302’开关断开，第三级第一开关S301’、 第三级第二开关S302、S302’这3个开关仍然存在漏电流，所以第一输出端ON节点存在3个开关的漏电流。第二级第一开关S201和第三级第一开关S301间的节点有2个开关，第二级第一开关S201闭合，第二级第一开关S202断开，第二级第一开关S202开关仍有漏电流，所以该节点存在1个开关的漏电流。第一级第一开关S101、第二级第一开关S201间的节点有4个开关，第一级第一开关S101闭合，其余开关断开，即该节点有3个开关的漏电流。即从电阻到第一输出端ON端口存在7个开关漏电流。同理第二输出端OP端也有7个开关漏电流，共14个开关漏电流影响电阻串分压。

在其中一个实施例中，还包括围绕所述电阻阵列10设置的虚拟电阻单元，所述虚拟电阻单元包括多个接地设置的虚拟电阻。

本申请提供的DAC电路结构，降低了第一开关阵列20、第二开关阵列30与电阻阵列10之间的布线金属的寄生电阻间的较大差异，同时也降低了同一开关阵列中各个开关之间的布线寄生的差异，同时该布局结构使第一开关阵列20、第二开关阵列30与电阻阵列10整体成中心匹配，有效的降低了纵向和横向的工艺梯度效应引起的不对称，且不额外增加版图面积，显著提高了DAC的积分非线性、微分非线性等指标，提高了DAC的性能。同时，通过设置S级联设置的多个第一开关及S级联设置的多个第二开关，可以减小漏电，而且第S级第一/二开关设置在第S-1级第一/二开关中间呈插指结构交叉布局，可进一步降低开关布线金属上的寄生电阻的相对误差，以提高DAC性能。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。需要说明的是，本申请的“一实施例中”、“例如”、“又如”等，旨在对本申请进行举例说明，而不是用于限制本申请。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种DAC电路结构，其特征在于，包括：

电阻阵列，包括串联的第一电阻串和第二电阻串，其中，所述第一电阻串和第二电阻串均包括2^N/2串联的电阻，所述第一电阻串与所述第二电阻串串联，且2^N个所述电阻相邻电阻间首尾蛇形连接，每个所述电阻设有分接节点；其中，N表示DAC的位数；

第一开关阵列，与所述电阻阵列间隔设置，所述第一开关阵列包括至少一第一开关电路，所述第一开关电路包括至少一对第一级第一开关；其中，所述第一电阻串的每个所述电阻的分接节点对应与一对所述第一级第一开关连接；

第二开关阵列，与所述电阻阵列间隔设置，所述第二开关阵列包括至少一第二开关电路，所述第二开关电路包括至少一对第一级第二开关；其中，所述第二电阻串的每个所述电阻的分接节点对应与一对所述第一级第二开关连接；

其中，所述第一开关阵列和所述第二开关阵列关于所述电阻阵列对称设置。

2.根据权利要求1所述的DAC电路结构，其特征在于，所述电阻阵列包括相背设置的第一侧和第二侧；其中，所述第一开关阵列呈一维阵列位于所述第一侧，所述第二开关呈一维阵列位于所述第二侧。

3.根据权利要求2所述的DAC电路结构，其特征在于，所述第一开关阵列、第二开关阵列分别与所述电阻阵列之间的距离相等。

4.根据权利要求1所述的DAC电路结构，其特征在于，当所述DAC的位数大于或等于2时，所述第一开关电路包括级联设置的S级第一开关，同一级的所述第一开关成对设置；其中，一个高一级第一开关分别与多对低一级第一开关中的一个连接；所述第二开关电路包括级联设置的S级第二开关，同一级的所述第二开关成对设置；其中，一个高一级第二开关分别与多对低一级第二开关中的一个连接， S大于或等于2且小于所述DAC的位数。

5.根据权利要求4所述的DAC电路结构，其特征在于，所述第一开关电路中，第S级第一开关位于所述第一开关电路的中心位置，且低一级第一开关对称设置在高一级第一开关的两侧；所述第二开关电路中，第S级第二开关位于所述第二开关电路的中心位置，且低一级第二开关对称设置在高一级第二开关的两侧；其中，所述第一开关电路和所述第二开关电路关于所述电阻阵列对称设置。

6.根据权利要求4所述的DAC电路结构，其特征在于，当S等于2时，连接同一对所述高一级第一开关的多对低一级第一开关位于所述高一级第一开关的同一侧；连接同一对所述高一级第二开关的多对低一级第二开关位于所述高一级第二开关的同一侧。

7.根据权利要求4所述的DAC电路结构，其特征在于，同一对的所述第一开关相邻设置；同一对的所述第二开关相邻设置。

8.根据权利要求1所述的DAC电路结构，其特征在于，所述第一开关阵列和所述第二开关阵列关于所述电阻阵列呈中心对称分布。

9.根据权利要求1所述的DAC电路结构，其特征在于，还包括围绕所述电阻阵列设置的虚拟电阻单元，所述虚拟电阻单元包括多个接地设置的虚拟电阻。

10.一种电阻分压式DAC，其特征在于，包括：

第一电阻串，连接在第一电压点与共模电压之间，所述第一电阻串包括2^N/2个串联的电阻；

第二电阻串，连接在所述共模电压与第二电压点之间，所述第二电阻串包括2^N/2个串联的电阻，且与所述第一电阻串串联，所述第一电阻串和第二电阻串串联，且2^N个所述电阻相邻电阻间首尾蛇形连接；其中，N表示DAC的位数；

第一开关阵列，包括至少一第一开关电路，所述第一开关电路包括至少一对第一级第一开关；

第二开关阵列，包括至少一第二开关电路，所述第二开关电路包括至少一对第一级第二开关；所述第一开关阵列和所述第二开关阵列关于所述第一电阻串和第二电阻所构成的电阻阵列对称设置，其中，

通过控制所述第一级第一开关、第一级第二开关的通断来调节所述共模电压。

11.根据权利要求10所述的电阻分压式DAC，其特征在于，所述第一电阻串中每个电阻的分接节点对应与一对所述第一级第一开关的第一端连接，一对所述第一级第一开关中的一个第一级第一开关的第二端与第一输出端口连接，一对所述第一级第一开关中的另一个第一级第一开关的第二端与第二输出端口连接；所述第二电阻串中每个电阻的分接节点对应与一对所述第一级第二开关的第一端连接，一对所述第一级第二开关中的一个第一级第二开关的第二端与第一输出端口连接 ，一对所述第一级第一开关中的另一个第一级第二开关的第二端与第二输出端口连接。

12.根据权利要求10所述的电阻分压式DAC，其特征在于，当所述DAC的位数大于或等于2时，所述第一开关电路还包括级联设置的S级第一开关，同一级的所述第一开关成对设置；其中，一个第S级第一开关的第一端分别与多对第S-1级第一开关中的一个连接；第S级第一开关的第二端分别与第一输出端口连接；

所述第二开关电路还包括级联设置的S级第二开关，同一级的所述第二开关成对设置；其中，一个第S级第二开关的第一端分别与多对第S-1级第二开关中的一个连接；第S级第一开关的第二端分别与第二输出端口连接。

13.根据权利要求10所述的电阻分压式DAC，其特征在于，还包括：

译码器，用于配置所述第一开关阵列和所述第二开关阵列中各个开关的导通或断开。

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