CN108809314A - 优化电容阵列面积的sar adc比较电路及其开关控制方法 - Google Patents

Abstract

本发明涉及一种优化电容阵列面积的SAR ADC比较电路及其开关控制方法，属于模拟或数模混合集成电路技术领域。包括采样开关S0、电容阵列、开关阵列、正电阻串阵列、负电阻串阵列和比较器；所述电容阵列由n个容值相同的单位电容构成，所述开关阵列由n‑1个一刀双掷开关构成，为序号1～n‑1单位电容的下极板提供电位切换；正、负电阻串阵列分别为序号1～n‑1的单位电容下极板提供正、负基准电压；所有单位电容的上级板接比较器的“‑”输入端，序号0的单位电容下级板接地，n表示逐次逼近型模型模数转换器的量化精度。本发明可以极大程度上减小了SAR ADC的电容阵列面积，SAR ADC芯片面积明显减小，明显降低了芯片的制造成本。

Description

优化电容阵列面积的SAR ADC比较电路及其开关控制方法

技术领域

本发明属于模拟或数模混合集成电路技术领域，涉及一种优化电容阵列面积的SAR ADC比较电路及其开关控制方法。

背景技术

近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，模数转换器技术得到了快速的发展。逐次逼近型模数转换器(SAR ADC)由其工作原理决定了它相较于其它结构在功耗上有天然的优势，由于低功耗的要求，SAR ADC中DAC结构的主流技术是采用电容阵列。在主流工艺技术中，由于电容器是通过增加面积来提高容值，因此，在SAR ADC中，电容阵列占据了整个芯片的大部分面积。在先进工艺中，随着面积的增加，芯片的制造成本急剧增加；另一方面，大容值的电容在充放电时会消耗大量的功耗，不利于SARADC低功耗的实现，同时，由于大电容的建立时间较长，也给SAR ADC的速度提升带来了困难。

发明内容

有鉴于此，为了克服现有的SAR ADC阵容面积过大，芯片制造成本较高的问题，本发明提供一种优化电容阵列面积的SAR ADC比较电路及其开关控制方法。

一方面，本发明提出了优化电容阵列面积的SAR ADC比较电路，包括采样开关S0、电容阵列、开关阵列、正电阻串阵列、负电阻串阵列和比较器；所述电容阵列由n个容值相同的单位电容构成，所述开关阵列由n-1个一刀双掷开关构成，为序号1～n-1单位电容的下极板提供电位切换；正、负电阻串阵列均包括多个串联的单位电阻，正电阻串阵列的一端接地，另一端接使能开关后再接峰值电压VP，负电阻串阵列一端接地，另一端接使能开关后再接入谷值电压VN，VP＝-VN；正、负电阻串阵列分别为序号1～n-1的单位电容下极板提供正、负基准电压；所有单位电容的上级板接比较器的“-”输入端，比较器的“+”输入端接地，序号0的单位电容下级板接地，n表示逐次逼近型模型模数转换器的量化精度。

进一步的，所述采样开关S0的一端接输入信号Vin，另一端接电容阵列的上极板。

进一步的，序号1～n-1的单位电容均被分为大小相同的两个小电容，从而按序号1～n-1形成两组小电容，每组小电容均对应有一个开关阵列；正电阻串阵列为序号1～n-1的小电容依次提供大小为Vrefp，2¹Vrefp，…，2^(n-3)Vrefp，2^(n-2)Vrefp的正基准电压，负电阻串阵列为序号为1～n-1小电容依次提供大小为Vrefn，2¹Vrefn，…，2^(n-3)Vrefn，2^(n-2)Vrefn的负基准电压，由单刀双掷开关选择其对应位置的小电容连接对应大小的正基准电压或者负基准电压。

进一步的，正、负电阻串阵列的电阻总数量均为：N＝2^n-2+1。

进一步的，对于正电阻串阵列，Vrefp＝IR，…，2^n-2Vrefp＝2^{n- 2}IR；对于负电阻串阵列，Vrefn＝I'R，…，2^n-2Vrefn＝2^n-2I'R；R表示电阻的阻值。

另一方面，本发明提出优化电容阵列面积的SAR ADC比较电路的开关控制方法，包括：

1)采样阶段

当电容阵列处于采样状态时，采样开关S0导通，电容阵列中每个电容的上极板接输入信号Vin，其中一组小电容按序号1～n-1依次接正基准电压Vrefp，2¹Vrefp，…，2^(n-3)Vrefp，2^(n-2)Vrefp；另一组小电容按序号1～n-1依次接负基准电压Vrefn，2¹Vrefn，…，2^(n-3)Vrefn，2^(n-2)Vrefn；当采样完成后，采样开关S0关断；

2)比较阶段

比较器对采样结果进行第一次比较，第一次比较完成后，比较器的输出信号控制最高位电容，即序号n-1单位电容处开关的切换，如果比较器的输出为0，组成最高位电容的两个小电容都接基准电压2^(n-2)Vrefn，如果比较器的输出为1，组成最高位电容的两个小电容都接基准电压2^(n-2)Vrefp，其他开关保持上一个状态；

最高位开关切换完成后，比较器开始第二次比较器，第二次比较完成后，比较器的输出信号次高位电容，即序号n-2单位电容处开关的切换，如果比较器的输出为0，组成次高位电容的两个小电容都接基准电压2^(n-3)Vrefn，如果比较器的输出为1，组成次高位电容的两个小电容都接基准电压2^(n-3)Vrefp，其他开关保持上一个状态，以此类推，直到控制最低位电容，即序号1单位电容处的开关完成相应的切换，完成一个逐次逼近过程。

本发明的有益效果在于：

1、和传统结构相比，本发明极大程度上减小了SAR ADC的电容阵列面积，使得SARADC芯片面积明显减小，明显降低了芯片的制造成本；

2、和传统结构相比，由于本发明所示结构中每个权重电容的容值相同，降低了版图设计的难度，提高了权重电容之间的匹配精度；

3、和传统结构相比，本发明所示结构减小电容的代价是增加了电阻，但电阻的面积消耗远小于电容，所以在相同的延迟时间下，本发明所示结构仍然具有优势。另一方面，本发明所示结构通过增加电压变化来补偿电容的减小，功耗会有所增加，但随着量化精度的提高，传统结构的功耗优势并不明显。

附图说明

为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：

图1为传统二进制电容阵列SAR ADC原理图；

图2为加入桥接电容的二进制电容阵列SAR ADC原理图；

图3为图1结构中最高位权重电容建立过程中的模型示意图；

图4为本发明优化电容阵列面积的SAR ADC比较电路原理图；

图5为本发明最高位权重电容建立过程中的模型示意图；

图6为三种结构最高位权重电容建立时间对比图；

图7为三种结构最高位权重电容功耗对比图；

且图6和图7中的[1]代表图1的结构，[2]代表图2的结构。

具体实施方式

下面结合说明书附图对本发明一种优化面积的SAR ADC电容阵列及其开关控制方法做进行进一步的说明。

为了更详细的描述本发明的技术效果，先来分析两种传统的分频器结构。如图1所示，给出了一种传统二进制电容阵列SAR ADC原理图。包括采样开关S0，由权重电容C(n-1)，C(n-2)，…，C2，C1构成的电容阵列，由开关S(n-1)，S(n-2)，…，S2，S1构成的对电容阵列的下极板进行电位切换的基准电压开关阵列。其中C(n-1)为最高位权重电容，C(n-2)为次高位权重电容，…，C2为次低位权重电容，C1为最低位权重电容。电容阵列中，从最低位电容C1到最高位电容C(n-1)，电容的容值按2的幂的关系增加。当SAR ADC处于采样阶段时，开关S0导通，输入信号Vin被采样到电容阵列的上极板；当SAR ADC处于逐次逼近阶段时，开关S0关断，比较器的输出一次控制开关阵列S(n-1)到S1，从高位到低位，对权重电容进行电压切换，直至完成最低位权重电容C1的电位切换，由此完成一个转换周期。传统结构的优点是，结构简单，不需要复杂的校正技术。但缺点在于，由于权重电容的面积按照2的幂的关系增加，导致电容阵列的面积很大，增加了芯片的制造成本，由于最低位权重电容和最高位权重电容之间的容值相差很大，会降低电容阵列的匹配精度；同时，大电容会消耗较大的功耗和较长的建立时间，限制了芯片的性能。

如图2所示，给出了一种加入桥接电容的二进制电容阵列SAR ADC原理图。图2的结构与图1的结构相比，最大的区别在于：在高权重电容和低权重电容之间，采用了一个桥接电容Cc对两部分电容进行耦合。由于桥接电容Cc的存在，实际上是对高位权重电容实现了放大的目的，这种技术可以有效的减小高位权重的电容的实际大小。因此，有利于减小整个电容阵列的面积，从而降低了芯片的制造成本。同时，由于高位权重电容的减小，高位权重电容在切换过程中所消耗的功耗明显降低，高位权重电容的建立时间也明显降低。

下面结合上述两种结构，对电容在建立过程中的建立时间和功耗进行简要分析。以最高位权重电容建立过程为例，最高位权重电容建立过程中的模型示意图如图3所示，在图1所示的结构和图2所示的结构中，最高位权重电容C(n-1)的容值等于所有低位权重电容的容值之和，因此，电路原理图可等效为图3(a)。当开关S导通之后，对最高位权重电容C(n-1)的下极板开始充电，假设充电过程中开关S的导通电阻不变，则最高位权重电容在充电过程中的模型如图3(b)所示。

对最高位权重电容C(n-1)两端节点列微分方程如下:

假设V₀(t)和V₁(t)的初值为0，通过解式(1)和式(2)，可得V₀(t)的近似表达式为：

由式(3)可知，权重电容C(n-1)和开关Rs的乘积决定了电容的建立时间。

电容的充电功耗可表示为：

W＝IVt＝(Q/t)Vt＝QV＝C(n-1)ΔV² (4)

通过上述分析可知，决定权重电容建立时间的因素是权重电容C_(n-1)和开关Rs的乘积，在基准电压固定的情况下，决定权重电容建立过程中功耗的因素是权重电容的容值。

本发明的结构如图4所示，包括采样开关S0；对于n位量化精度SAR ADC而言，由n个容值相同的单位电容构成的电容阵列；由开关S(n-1)，S(n-2)，…，S2，S1构成的对电容阵列的下极板进行电位切换的基准电压开关阵列；由单位电阻R串联构成的提供基准电压的正、负电阻串阵列。采样开关S0的一端接输入信号Vin，采样开关S0的另一端接电容阵列的上极板，同时，接比较器的输入端，电容阵列的下极板接基准电压开关阵列。实际设计中，每个单位电容Cu被分为大小相同的两个小电容，当电容阵列处于采样状态时，采样开关S0导通，电容阵列中，每个电容的上极板接输入信号Vin。对于每个单位电容Cu而言，由于被分为大小相同的两个小电容，其中一组小电容依次接正基准电压2^(n-2)Vrefp，2^(n-3)Vrefp，…，2¹Vrefp和Vrefp；另一组小电容依次接负基准电压2^(n-2)Vrefn，2^(n-3)Vrefn，…，2¹Vrefn和Vrefn。当采样完成后，采样开关S0关断，比较器对采样结果进行第一次比较，第一次比较完成后，比较器的输出信号控制开关S(n-1)的切换，如果比较器的输出为0，组成最高位电容的两个小电容都接基准电压2^(n-2)Vrefn，如果比较器的输出为1，组成最高位电容的两个小电容都接基准电压2^(n-2)Vrefp，其他开关保持上一个状态。最高位开关切换完成后，最高位电容开始建立，建立完成后，比较器开始第二次比较器，第二次比较完成后，比较器的输出信号控制开关S(n-2)的切换，如果比较器的输出为0，组成次高位电容的两个小电容都接基准电压2^(n-3)Vrefn，如果比较器的输出为1，组成次高位电容的两个小电容都接基准电压2^(n-3)Vrefp，其他开关保持上一个状态。以此类推，直到控制最低位电容的开关S1完成相应的切换，此时，SAR ADC完成一个逐次逼近过程。

传统电容阵列结构中，权重每增加一位，权重电容的面积增加一倍，也就是说，在传统电容阵列结构中，权重电容的面积按指数关系增加。传统电容阵列技术使得整个SARADC的面积较大，从而增加了电路设计的成本。特别是对于中高精度的SAR ADC设计而言，电容阵列的面积几乎占据了整个芯片面积的80％以上，而且量化精度每增加一位，电容阵列的面积会增加一倍，这会造成高位大电容在切换过程中消耗极大的功耗，同时，增加了高位大电容的建立是时间。因此，传统结构中，最低位权重电容需要选择得非常小，这也会增加整个电容阵列匹配的难度。和传统结构相比，本发明的优点是，构成电容阵列每个的权重电容的容值相同，因此，随着SAR ADC量化精度的增加，电容阵列的面积只会出现微小的增加。因此，在量化精度较高的时候，可以根据量化精度的要求，适当增加电容的值，从而在满足电容阵列匹配精度的情况下，将整个电容阵列的面积控制在一个较小的值。和传统结构相比，最高位电容在切换过程中消耗的功耗会明显减小，同时，建立时间也会明显缩短。采用电阻结构提供基准电压，通过使能开关的控制信号Enn来控制基准电压的使能，同时，根据不同的速度要求，选择电阻R的阻值。因此，本技术特别适用于中低精度高速低功耗SAR ADC的设计。

本发明最高位权重电容建立过程中的模型示意图如图5所示，其中Rr表示电阻串阵列的等效电阻，由之前的分析可知，本结构中V₀(t)的近似表达式为：

电容的充电功耗可表示为：

W＝IVt＝(Q/t)Vt＝QV＝CuΔV₁ ² (6)

由式(5)和式(6)可知，可以通过减小权重电容Cu的值来补偿由于电阻阵列所引入的Rr，从而，和传统结构相比，本发明所示结构中，权重电容的建立时间仍然可以保持在一个较低的值。另一方面，虽然本发明所示结构中ΔV₁的值会大于ΔV，从而使得电容建立所消耗的功耗有所增加，但是由于Cu的明显减小，整个功耗的增加并不明显。而随着SAR ADC量化精度的提高，由于传统结构的高位权重电容容值不断增加，本发明所示结构的功耗会逐渐体现出优势。

为了进一步验证本发明的上述优点，在65nmCMOS工艺下，以12位量化精度SAR ADC为例，对上述三种结构进行了仔细的设计，在图1所示的结构中，C1＝C0＝10fF；在图2所示的结构中，C1＝C0＝10fF，Cc＝10fF；在本发明结构中，Cu＝50fF。三种结构下，采样率都为50MHz，在不同温度下，三种结构最高位权重电容建立时间对比图如图6所示，从图6可知，和图1结构和图2结构相比，本发明所示结构仍然具有速度优势。三种结构最高位权重电容功耗对比图如图7所示，从图7可知，本发明所示结构的功耗特性和两种传统结构相比，处于中间水平。

以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种优化电容阵列面积的SAR ADC比较电路，其特征在于：包括采样开关S0、电容阵列、开关阵列、正电阻串阵列、负电阻串阵列和比较器；所述电容阵列由n个容值相同的单位电容构成，所述开关阵列由n-1个一刀双掷开关构成，为序号1～n-1单位电容的下极板提供电位切换；正、负电阻串阵列均包括多个串联的单位电阻，正电阻串阵列的一端接地，另一端接使能开关后再接峰值电压VP，负电阻串阵列一端接地，另一端接使能开关后再接入谷值电压VN，VP＝-VN；正、负电阻串阵列分别为序号1～n-1的单位电容下极板提供正、负基准电压；所有单位电容的上级板接比较器的“-”输入端，比较器的“+”输入端接地，序号0的单位电容下级板接地，n表示逐次逼近型模型模数转换器的量化精度。

2.根据权利要求1所述的优化电容阵列面积的SAR ADC比较电路，其特征在于：所述采样开关S0的一端接输入信号Vin，另一端接电容阵列的上极板。

3.根据权利要求1所述的优化面积的SAR ADC电容阵列，其特征在于：序号1～n-1的单位电容均被分为大小相同的两个小电容，从而按序号1～n-1形成两组小电容，每组小电容均对应有一个开关阵列；正电阻串阵列为序号1～n-1的小电容依次提供大小为Vrefp，2¹Vrefp，…，2^(n-3)Vrefp，2^(n-2)Vrefp的正基准电压，负电阻串阵列为序号为1～n-1小电容依次提供大小为Vrefn，2¹Vrefn，…，2^(n-3)Vrefn，2^(n-2)Vrefn的负基准电压，由单刀双掷开关选择其对应位置的小电容连接对应大小的正基准电压或者负基准电压。

4.根据权利要求3所述的优化电容阵列面积的SAR ADC比较电路，其特征在于：正、负电阻串阵列的电阻总数量均为：N＝2^n-2+1。

5.根据权利要求3所述的优化电容阵列面积的SAR ADC比较电路，其特征在于：对于正电阻串阵列，Vrefp＝IR，…，2^n-2Vrefp＝2^n-2IR；对于负电阻串阵列，Vrefn＝I'R，…，2^n-2Vrefn＝2^n-2I'R；R表示电阻的阻值。

6.一种优化电容阵列面积的SAR ADC比较电路的开关控制方法，其特征在于，包括：

1)采样阶段

当电容阵列处于采样状态时，采样开关S0导通，电容阵列中每个电容的上极板接输入信号Vin，其中一组小电容按序号1～n-1依次接正基准电压Vrefp，2¹Vrefp，…，2^(n-3)Vrefp，2^(n-2)Vrefp；另一组小电容按序号1～n-1依次接负基准电压Vrefn，2¹Vrefn，…，2^(n-3)Vrefn，2^(n-2)Vrefn；当采样完成后，采样开关S0关断；

2)比较阶段

比较器对采样结果进行第一次比较，第一次比较完成后，比较器的输出信号控制最高位电容，即序号n-1单位电容处开关的切换，如果比较器的输出为0，组成最高位电容的两个小电容都接基准电压2^(n-2)Vrefn，如果比较器的输出为1，组成最高位电容的两个小电容都接基准电压2^(n-2)Vrefp，其他开关保持上一个状态；

最高位开关切换完成后，比较器开始第二次比较器，第二次比较完成后，比较器的输出信号次高位电容，即序号n-2单位电容处开关的切换，如果比较器的输出为0，组成次高位电容的两个小电容都接基准电压2^(n-3)Vrefn，如果比较器的输出为1，组成次高位电容的两个小电容都接基准电压2^(n-3)Vrefp，其他开关保持上一个状态，以此类推，直到控制最低位电容，即序号1单位电容处的开关完成相应的切换，完成一个逐次逼近过程。