CN110311677A - 一种基于新型电容开关切换算法的sar adc - Google Patents

一种基于新型电容开关切换算法的sar adc Download PDF

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Abstract

本发明涉及逐次逼近型模数转换器技术领域，具体涉及一种新型电容开关切换算法的SAR ADC；现有技术中的电容型共模SAR ADC结构复杂，本发明提供了一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：所述电容阵列包括正端电容阵列和负端电容阵列；所述正、负端电容阵列都由N组电容值为2N‑ 2C0的电容按二进制递增排列组成；由于同时采用分段式电容阵列、分时工作的比较器等措施尽可能地降低功耗、提高精度，取得了优异的性能。

Description

一种基于新型电容开关切换算法的SAR ADC
技术领域
本发明涉及电容型逐次逼近型模数转换器(SAR ADC)，特别是涉及一种新型电容开关切换算法的逐次逼近型模数转换器。
背景技术
随着集成电路、移动通信、传感器网络等技术的快速发展，以及人们对健康生活、智能家居、智慧医疗等服务的迫切需求，各种微型化、智能化的传感器作为连接物理世界和各种智能设备的桥梁，受到越来越高的重视。传感器感知和采集现实世界的各种模拟信号，经过模数转换器(ADC)转变为数字信号后，送入到后端数字电路系统中进行运算处理，进而控制智能设备做出各种智能化的响应，为我们的生活带来便利。
模拟数字转换器(ADC)起着连接模拟前端处理电路和数字信号处理电路的功能，对实现各种自然界的信号高质量、无失真的采集和处理起着至关重要的作用。此外，由于现在的智能传感器对长时间续航、便携式、可植入式等提出要求，低功耗、高精度的ADC成为研究的热点。逐次逼近模数转换器(SAR ADC)以其结构简单、功耗低、精度较高、面积较小等优点，在生物电信号采集、压力采集、温湿度监控等传感器设备中得到广泛的应用。
如图1所示，是现有技术的传统的N位电容式DAC结构，DAC由单位电容个数按二进制递增的电容阵列构成。采用下极板采样，下极板通过开关连接至三个电平以进行切换，分别是输入信号、高电平参考电压Vref、低电平地电压GND。传统的DAC电容开关切换算法采用先置位后判断的方式。首先进行信号采样，将差分DAC电容阵列的上极板均连接至共模电压Vcm，正负端电容阵列的下极板分别接正负端输入信号Vinp和Vinn。采样完成后，断开电容阵列的上极板开关，将正端DAC的所有电容下极板切换至地电压GND，负端DAC的电容下极板切换至正电压Vref，然后开始从高位到低位进行模数转换过程。以最高位(MSB)为例，先预置位为1，将MSB对应的正端电容下极板电平由GND切换至Vref，负端电容下极板电平由Vref切换至GND。比较DAC正端输出电压VDACP和负端电压VDACN的大小，如果VDACP＞VDACN，表明预置位1正确，该位输出为1，MSB的电容连接方式不变；否则VDACP＜VDACN，表明该位预置1错误，MSB的电容电平向相反方向切换，该位输出为0。以此类推，直到比较得出N位的转换结果。传统的DAC电容开关切换算法的缺点是电容面积大、动态功耗较高，逻辑控制较复杂。
如图2所示，是现有技术的基于共模(Vcm-based)电压的电容开关切换算法的DAC结构。采用上极板采样，下极板通过开关连接至三个电平进行切换，分别是共模电平Vcm、高电平参考电压Vref、低电平地电压GND。基于共模电压的电容开关切换算法的工作流程为：首先进行采样，所有电容的下极板接至Vcm，正负端电容阵列的上极板分别接正负端输入信号Vinp和Vinn。完成采样后，断开采样开关，比较器可直接比较正负输入信号，得到MSB的结果。如果MSB＝1，将次高位对应的正端电容阵列下极板电平切换至GND，负端电容阵列下极板电平切换至Vref；如果MSB＝0，则电容电平切换方向和MSB＝1相反。在电平切换完成后，比较得到次高位的结果。以此类推，得出N位的转换结果。
基于共模电压的电容开关切换算法相比于传统的算法，其采用上极板采样，MSB可直接比较得出，电容面积减小了一半。同时，只需要两个自举(bootstrap)采样开关，简化了电路。此外，在进行开关的电平切换时，由共模电压向高电平或低电平切换，避免了传统算法中高低电平之间的切换，大幅降低了开关电平切换时的动态功耗；但是在电容阵列中，包括共模电压等电路，电路结构复杂。
发明内容
鉴于现有技术中存在的问题，本发明提供一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：所述电容阵列包括正端电容阵列和负端电容阵列；所述正端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cpai和Cpbi组成，其中，i是自然数，其取值范围[1,N]；
所述负端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cnai和Cnbi组成，其中，i是自然数，其取值范围[1,N]；
所述Cpai的下极板连接至GND，所述Cpbi的下极板连接至Vref；所述Cnai的下极板连接至Vref，所述Cnbi的下极板连接至GND；其中所述Vref是高电平参考电压，所述GND是低电平参考电压。
优选地，所述比较器为分时工作比较器，所述分时工作比较器包括全差分动态比较器和静态预防大比较器。
优选地，所述电容阵列具体为12-bit的电容阵列，所述全差分动态比较器比较前7-bit的输出电压，所述静态预防大比较器比较后5-bit的输出电压。
优选地，所述比较器为分时工作比较器，所述分时工作比较器包括：双尾电流全动态比较器、静态预放大器和锁存比较器级联的结构。
优选地，所述电容阵列具体为12-bit的电容阵列，所述双尾电流全动态比较器比较前7-bit的输出电压，所述静态预放大器和锁存比较器级联的结构比较后5-bit的输出电压。
本发明还提供了一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：
所述比较器为分时工作比较器，所述分时工作比较器包括全差分动态比较器和静态预防大比较器；
所述电容阵列具体为12-bit的电容阵列，所述全差分动态比较器比较前7-bit的输出电压，所述静态预防大比较器比较后5-bit的输出电压。
优选地，所述前7-bit电容阵列和所述后5-bit电容阵列分别包括正端电容阵列和负端电容阵列；所述正端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cpai和Cpbi组成，其中，i是自然数，其取值范围[1,N]，所述前7-bit电容阵列中的N为6，所述后5-bit电容阵列中的N为4；
所述负端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cnai和Cnbi组成，其中，i是自然数，其取值范围[1,N]；
所述Cpai的下极板连接至GND，所述Cpbi的下极板连接至Vref；所述Cnai的下极板连接至Vref，所述Cnbi的下极板连接至GND；其中所述Vref是高电平参考电压，所述GND是低电平参考电压。
本发明还提供了一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：
所述比较器为分时工作比较器，所述分时工作比较器包括：双尾电流全动态比较器、静态预放大器和锁存比较器级联的结构；
所述电容阵列具体为12-bit的电容阵列，所述双尾电流全动态比较器比较前7-bit的输出电压，所述静态预放大器和锁存比较器级联的结构比较后5-bit的输出电压。
优选地，所述前7-bit电容阵列和所述后5-bit电容阵列分别包括正端电容阵列和负端电容阵列；所述正端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cpai和Cpbi组成，其中，i是自然数，其取值范围[1,N]，所述前7-bit电容阵列中的N为6，所述后5-bit电容阵列中的N为4；
所述负端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cnai和Cnbi组成，其中，i是自然数，其取值范围[1,N]；
所述Cpai的下极板连接至GND，所述Cpbi的下极板连接至Vref；所述Cnai的下极板连接至Vref，所述Cnbi的下极板连接至GND；其中所述Vref是高电平参考电压，所述GND是低电平参考电压。
相应地，本发明还提供了一种利用上述转换器进行转换的方法，其特征在于：所述方法包括以下步骤：
采样步骤：所述正端电容阵列、所述正负端电容阵列的上极板分别接正负端输入信号Vinp和Vinn，所述正端电容阵列、所述正负端电容阵列的的下极板按初始状态连接；
比较步骤：直接比较所述正端电容阵列、所述正负端电容阵列的采样电压，就可以得到MSB的结果；
如果最高有效位MSB＝1，则次高位的Cpa电容下极板电平保持为GND，Cpb电容下极板电平由Vref切换至GND；次高位的Cna电容下极板电平保持为Vref，Cnb电容的下极板电平由GND切换至Vref；如果MSB＝0，则电容电平切换方向和MSB＝1时相反；
在开关电平切换完成后，通过所述比较器即可得到次高位的结果，以此类推，由高到低逐次得出N位的转换结果。
本发明还提供了一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：所述电容阵列包括正端电容阵列和负端电容阵列；所述正端电容阵列采用7+4分段式电容阵列结构，高位为7位电容阵列，低位为4位电容阵列；所述高位的7位电容阵列，电容值按二进制递增，第5～11位的电容由2C0递增到128C0；所述低位的4位电容阵列，电容值按二进制递增，第1～4位的电容由2C0递增到16C0；桥接电容值为C0，C0为单位电容值；第1～11位的电容由两个电容值相同的电容Cpai和Cpbi(i＝1～11)并联组成，电容下极板在电平Vref和GND之间进行切换；末尾为冗余位，由C0/2和C0/2和并联组成，电容下极板电平分别固定连接至Vref和GND，不进行电平的切换；
所述负端电容阵列采用7+4分段式电容阵列结构，高位为7位电容阵列，低位为4位电容阵列；所述高位的7位电容阵列，电容值按二进制递增，第5～11位的电容由2C0递增到128C0；所述低位的4位电容阵列，电容值按二进制递增，第1～4位的电容由2C0递增到16C0；桥接电容值为C0，C0为单位电容值；第1～11位的电容由两个电容值相同的电容Cnai和Cnbi(i＝1～11)并联组成，电容下极板在电平Vref和GND之间进行切换；末尾为冗余位，由C0/2和C0/2和并联组成，电容下极板电平分别固定连接至GND和Vref，不进行电平的切换。
优选地，所述电容阵列的下极板通过开关连接至两个电平以进行电平切换，分别是高电平参考电压Vref和低电平地电压GND。初始状态时，正端电容阵列的Cpai(i＝11～1)电容下极板连接至GND，Cpbi(i＝11～1)电容下极板连接至Vref；负端电容阵列的Cnai(i＝11～1)电容下极板连接至Vref，Cnbi(i＝11～1)电容下极板连接至GND。
本发明提供了一种能较好地折衷功耗、精度、速度这三个相互矛盾的性能指标的SAR ADC。其中1)采用的电容阵列的具体连接方式以及电容值的分配(即电容开关切换算法)是本发明的发明点之一；
2)采用分时工作的比较器等措施是本发明的发明点之一；
3)采用分段式电容阵列是本发明的发明点之一；
通过采取以上错书尽可能地降低功耗、提高精度，取得了优异的性能。
附图说明
图1是现有技术中N位电容式DAC结构图；
图2是现有技术中Vcm-based的N位电容式DAC结构图；
图3是本发明的新型开关切换算法的N位电容式DAC结构图；
图4是本发明的SAR ADC整体结构图；
图5是本发明的双尾电流全动态比较器COMP1原理图；
图6是本发明的静态预放大比较器COMP2原理图；
图7是本发明的SAR逻辑控制时序图；
图8是本发明的电容阵列开关切换控制原理图；
图9是输入信号频率为10kHz时动态性能参数仿真曲线；
图10是输入信号频率为95kHz时动态性能参数仿真曲线；
图11是不同输入信号频率下SFDR和SNDR的曲线图。
具体实施例
SAR ADC的基本结构由数模转换器(DAC)、比较器、SAR逻辑控制电路、采样保持电路构成，其原理是基于二进制搜索算法进行模数转换。DAC有多种类型，应用最广泛的是电容式DAC。通过电容开关按照一定的算法进行电平的切换，进行电荷的重新分配，实现DAC输出电压的逐次逼近。比较器在SAR逻辑电路的控制下从高到低逐位比较DAC的输出，比较结果即为SAR ADC的转换数据。
电容式SAR ADC在进行模数转换时，电容开关的切换策略决定了电路的复杂度、电容阵列的面积、比较器的比较精度、转换所需的动态功耗等。本文通过比较传统的电容开关切换算法、基于共模(Vcm-based)电压的电容开关切换算法以及本文采用的一种新型的电容开关切换算法，说明本文采用算法的详细控制策略及优点。
实施例1
如图3所示，该实施例提供了本发明的一种新型的DAC结构，该结构包括电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路。其中，电容阵列将Vcm-based电容式DAC中每位对应的电容分为大小相等的两个，例如最高位的电容值2N-1C0被分成两个2N-2C0，最低位C0被分为两个C0/2，其中N的取值范围为0，1，2，3……N；电容阵列还包括首组电容，其中所述首组电容由由C0分成地两个C0/2并联组成。
该结构具体采用了一种新的电容开关切换算法，该算法是在Vcm-based电容开关切换算法的基础上发展而来。该算法采用上极板采样，在初始状态时，正端电容Cpai(i＝0～N-1)的下极板连接至GND，Cpbi(i＝0～N-1)的下极板连接至Vref；负端电容Cnai(i＝0～N-1)的下极板连接至Vref，Cnbi(i＝0～N-1)的下极板连接至GND。这样，正负端电容阵列都有一半连接至GND，一半连接至Vref，等效为所有的电容下极板都连接至Vcm(取Vcm＝Vref/2)。因此，该算法的电容开关切换电平只有GND和Vref，省去了Vcm产生电路及缓冲器电路。极大地简化了电路，降低了功耗，且仍能保持DAC输出差分信号共模电平的恒定。
此新型的电容开关切换算法的工作流程为：首先进行采样，正负端电容阵列的上极板分别接正负端输入信号Vinp和Vinn，电容的下极板按初始状态连接。直接比较DAC正负端的采样电压，就可以得到MSB的结果。如果MSB＝1，则次高位的Cpa电容下极板电平保持为GND，Cpb电容下极板电平由Vref切换至GND；次高位的Cna电容下极板电平保持为Vref，Cnb电容的下极板电平由GND切换至Vref。如果MSB＝0，则电容电平切换方向和MSB＝1时相反。在开关电平切换完成后，通过比较器即可得到次高位的结果。以此类推，由高到低逐次得出N位的转换结果。
对于12位的SAR ADC，以N＝12为例给出了不同电容开关切换算法下，差分二进制加权电容阵列DAC所需的单位电容个数、参考电压类型、平均功耗等情况，如表1所示。可见，本文采用的开关切换算法所需的电容面积、平均功耗与Vcm-based算法相同，比传统算法大幅减少。同时参考电压没有Vcm，节省了Vcm产生电路和缓冲电路的功耗。
表1三种不同的DAC电容开关切换算法性能比较
实施例2
如图4所示，该实施例提供了本发明另一种SAR ADC的整体结构。电路主要包含四个部分，即12-bit的全差分开关电容阵列(即电容式DAC)、采样电路、比较器、逐次逼近(SAR)逻辑控制和寄存器电路。
开关电容阵列有两个主要功能：一是和采样开关配合起来，进行输入信号的采样；二是在逐次逼近(SAR)逻辑控制下由高位到低位进行电容阵列的开关切换，实现二进制搜索算法。采样开关采用自举(bootstrap)开关的结构，尽可能地降低采样的非线性误差。该实施例中比较器具体为分时工作比较器，其起着比较差分DAC正负端输出电压的作用，将比较的高低电平结果输入SAR逻辑控制电路。在该实施例中，分时工作比较器具体由全差分动态比较器COMP1和静态预防大比较器COMP2进行分时工作，COMP1比较前7-bit的DAC输出电压，COMP2比较后5-bit的DAC输出电压。两路比较器分别被时钟信号CLK_COMP1和CLK_COMP2控制，两路比较器的输出进行或运算得到整体的比较结果。SAR逻辑控制电路产生逐次逼近的逻辑时序，对每一位的比较输出结果进行运算，产生开关切换的控制信号以控制DAC开关电容阵列中开关的切换方向；如上所述采用7+5分段式电容阵列主要是权衡转换精度和功耗的指标，是经过反复试验的最优结果，如采用其他分段结构，功耗会比较大。
如图4中所示，作为可替代的方案，该方案提供的DAC电容阵列，采用全差分的上极板采样的分段式电容阵列结构。最高位直接进行比较，没有电容开关的切换。故采用7+4的分段结构，高位电容阵列为7位，低位为4位。末尾为冗余位，冗余位不进行开关切换，起着增加转换精度的作用。电容阵列中所有的电容都是由单位电容C0构成，桥接电容的值为C0。电路中最小的电容为两个单位电容串联即C0/2，这种方法的优点是在不大幅增加电容面积的前提下保证转换精度。此可替换方案中7+4分段电容阵列，是因为电容阵列采用上极板采样，最高位直接比较，只需要11位的电容阵列，就可以得到12位数据。而前文的7+5是分时工作比较器的比较位数，两者电容阵列工作方式不同。
其中，所述正端电容阵列采用7+4分段式电容阵列结构，高位为7位电容阵列，低位为4位电容阵列；所述高位的7位电容阵列，电容值按二进制递增，第5～11位的电容由2C0递增到128C0；所述低位的4位电容阵列，电容值按二进制递增，第1～4位的电容由2C0递增到16C0；桥接电容值为C0，C0为单位电容值；第1～11位的电容由两个电容值相同的电容Cpai和Cpbi(i＝1～11)并联组成，电容下极板在电平Vref和GND之间进行切换；末尾为冗余位，由C0/2和C0/2和并联组成，电容下极板电平分别固定连接至Vref和GND，不进行电平的切换；
所述负端电容阵列采用7+4分段式电容阵列结构，高位为7位电容阵列，低位为4位电容阵列；所述高位的7位电容阵列，电容值按二进制递增，第5～11位的电容由2C0递增到128C0；所述低位的4位电容阵列，电容值按二进制递增，第1～4位的电容由2C0递增到16C0；桥接电容值为C0，C0为单位电容值；第1～11位的电容由两个电容值相同的电容Cnai和Cnbi(i＝1～11)并联组成，电容下极板在电平Vref和GND之间进行切换；末尾为冗余位，由C0/2和C0/2和并联组成，电容下极板电平分别固定连接至GND和Vref，不进行电平的切换。
所述电容阵列的下极板通过开关连接至两个电平以进行电平切换，分别是高电平参考电压Vref和低电平地电压GND。初始状态时，正端电容阵列的Cpai(i＝11～1)电容下极板连接至GND，Cpbi(i＝11～1)电容下极板连接至Vref；负端电容阵列的Cnai(i＝11～1)电容下极板连接至Vref，Cnbi(i＝11～1)电容下极板连接至GND。
电容阵列中每一位的电容被分为两个相等的部分，例如最高位的电容值2N-1C0被分成两个2N-2C0，最低位C0被分为两个C0/2，其中N的取值范围为1,2,3……N。在初始状态一个下极板接Vref，一个接GND。如MSB正端电容阵列Cp11，被分为Cpa11和Cpb11，初始时Cpa11下极板接GND，Cpb11下极板接Vref。MSB负端的电容阵列Cn11，被分为Cna11和Cnb11，初始时Cna11下极板接Vref，Cnb11下极板接GND。这种方法可以确保在开关电容总面积不变，且电容切换的电平没有额外增加一个Vcm时，仍能使DAC输出的差分电压信号的共模电平保持为定值。从而使比较器的输入信号共模电平恒定，比较精度不会降低。
在SAR ADC转换过程中，首先进行信号采样，自举采样开关Sin闭合。正负端电容阵列的上下极板分别连接至正负输入信号Vinp和Vinn，电容阵列的下极板连接位置不变。则正负端DAC电容阵列的采样电荷分别为
在设计的12bit SAR ADC转换时，在进行第i步开关切换时，差分DAC输出的正负端电压分别为
其中，Mi为比较器从高位到低位第i次比较后正端输出的结果。例如，M1即Vinp和Vinn直接经过比较器比较后正端的结果，也是MSB的转换数据。
可以看出，差分DAC输出信号的共模电平为固定值，其值恒为
当最高位为1时，本设计的12-bit全差分DAC的数模关系为
其中，Di为第i位的转换数据。当所有位都是1时，此时的最大积分非线性值为
分段电容阵列引入了一定的非线性误差，且误差的绝对值小于0.5LSB，在可接受的范围内。
比较器在SAR ADC中起着比较差分DAC的输出电压，进而得到该位的转换结果，并决定下一位电容阵列开关切换方向的重要作用。比较器的比较精度、比较速率和功耗对SARADC的综合性能有着决定性的影响。
为了兼顾高比较精度和低功耗的要求，作为可替换的，本实施例提供了另一种分时工作的比较器。其中，在前7-bit的比较中，采用双尾电流全动态比较器，其特点是只消耗动态功耗，功耗较低，比较速度较快，但精度较差。在后5-bit的比较中，采用静态预放大器和锁存比较器级联的结构，其特点是可以对DAC输出的电压差进行一定的静态预放大，提高比较精度，但功耗较高、速度较慢。两路比较器的输出进行或逻辑运算，输出整体的比较结果。
如图5所示，该实施例的全动态比较器采用双尾电流式结构。尾电流源均由时钟信号控制，任意时刻电路没有静态电流，功耗非常小，比较速度非常高。比较器为两级电路，第一级为全差分动态预放大器，第二级为带尾电流源的动态锁存比较器。其工作原理是，利用输入电压的差异，造成第一级比较器输出节点VOP1、VON1的充放电快慢的差异，形成VOP1和VON1电压变化的差异。将第一级的输出传递给锁存比较器的输入端，通过首尾相连的反相器结构将输入的差值迅速放大，快速将第二级比较器的输出一端拉高，另一端拉低。
如图6所示，是该实施例采用的静态预放大比较器，用于后5-bit的比较。第一级为静态预放大器，M1、M2为PMOS管差分输入，主要是为了降低噪声、增大采样电压的输入范围。M4、M5栅极交叉耦合连接，引入弱正反馈，可以增大预放大器的增益和带宽，AMP_EN是使能信号。
第二级电路为动态锁存比较器，有两个工作模式，其特点是响应速度快，动态功耗较低。CLK为控制锁存比较器工作的时钟信号，CLKN为其反相时钟。当CLK端有时钟输入且为低电平时，动态锁存比较器工作在复位模式，正负端输出均为低电平。当CLK时钟为高电平时，动态锁存比较器工作在比较模式，M17、M18、M21和M22构成了首尾连接的反相放大器结构，形成了正反馈，可以迅速将比较器正负输出端的电压拉开，实现对微小差异的输入电压的比较。
如图7所示，是该实施例SAR逻辑控制的时序图，逐次逼近(SAR)逻辑控制电路由D触发器和逻辑门实现。
在SAR逻辑控制时序图中，CLK为时钟信号，CLKS为采样控制信号。Sampling为输入信号的采样信号，控制自举开关对输入信号进行采样。采样完成后，CLKi(i＝11～0)每隔一个周期逐次由低电平向高电平变化，控制电容开关由高位到低位逐次切换，完成逐次逼近功能。CLK_COMP1为全差分动态比较器的时钟信号，控制全差分动态比较器工作；当其恒为低电平时，全差分动态比较器停止工作，正负输出端全为低电平。CLK_COMP2为静态预放大比较器的动态锁存器的时钟信号，当有时钟输入时，比较器正常工作；当其恒为低电平时，锁存比较器输出低电平，停止工作。ADC_OUT为比较器依次比较后输出的各位转换结果，AMP_EN为静态预放大器的使能信号。当AMP_EN为低电平时，静态预放大器工作，配合锁存比较器完成后5-bit的比较，其余时间停止工作，极大地节省了功耗。
开关切换控制电路具体实现电容阵列的开关切换算法，通过电容阵列下极板在不同电平的切换，实现DAC输出电压的逐次逼近功能。
如图8所示为电容阵列的开关切换控制电路。下一位的电容下极板电平切换方向由上一位的比较结果决定。每一位对应的电容有a和b两个，两者大小相等，电平的切换方向相反。初始时，默认正端所有的a电容下极板接GND，b电容下极板接Vref。负端所有的a电容下极板接Vref，b电容下极板接GND。正负端电容的开关切换方向分别由差分比较器的正负端输出COMP_OUTP、COMP_OUTN决定，最终所有的位都比较完成后，由AMP_EN统一控制寄存器输出转换结果。
该实施例的SAR ADC采用TSMC 0.18um工艺实现，通过软件对电路的各项性能进行仿真。仿真时的电源电压和Vref电平为1.8V，SAR ADC的采样频率为200kS/s。
输入频率为10kHz、振幅为1.8V的正弦波差分信号时，采样1024个点，对转换数据进行FFT分析，可得频谱曲线如图9所示。结果显示，无杂散动态范围(SFDR)为76.91dB，总谐波失真(THD)为-73.56dB，信号噪声失真比(SNDR)为70.94dB，有效位数(ENOB)为11.49bit。
当输入信号频率接近奈奎斯特采样频率为95kHz时，SFDR和SNDR分别为69.85dB和66.52dB，THD为-68.59dB，ENOB为10.76bit，转换数据的FFT频谱曲线如图10所示。
在采样频率为200kS/s，输入信号频率变化时，SFDR和SNDR随输入频率变化的动态曲线如图11所示。可以看出，当输入频率在1kHz到95kHz范围内变化时，SFDR的范围是69.85～80.88dB，SNDR的范围是67.25～71.29dB。
本设计的SAR ADC的性能参数如表2所示，并和已发表的SAR ADC性能进行比较。可见，由于本文采用的多种降低功耗和提高精度的设计，SAR ADC的FoM值较低，具有较强的综合性能优势。
表2本文与其他文献中SAR ADC的性能参数对比
该实施例提供了一种基于新型电容开关切换算法的12-bit SAR ADC，该算法不需要额外的共模参考电压，仍能确保开关电容DAC的差分输出信号的共模电平稳定，保证了转换的精度。DAC电容阵列采用7+4的分段式电容阵列结构，且采用上极板采样的方法，极大地减小了面积、节省了功耗。比较器采用全差分动态比较器和静态预防大比较器分时工作的技术，综合考虑了比较精度和功耗的要求。仿真结果表明，该SAR ADC在200kS/s采样率下，ENOB为11.49-bit，FoM为38.2fJ/(conv·step)，取得了良好的性能。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例中所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (12)

1.一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：所述电容阵列包括正端电容阵列和负端电容阵列；所述正端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cpai和Cpbi组成，其中，i是自然数，其取值范围[1,N]；
所述负端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cnai和Cnbi组成，其中，i是自然数，其取值范围[1,N]；
所述Cpai的下极板连接至GND，所述Cpbi的下极板连接至Vref；所述Cnai的下极板连接至Vref，所述Cnbi的下极板连接至GND；其中所述Vref是高电平参考电压，所述GND是低电平参考电压。
2.根据权利要求1所述的转换器，其特征在于：所述比较器为分时工作比较器，所述分时工作比较器包括全差分动态比较器和静态预防大比较器。
3.根据权利要求2所述的转换器，其特征在于：所述电容阵列具体为12-bit的电容阵列，所述全差分动态比较器比较前7-bit的输出电压，所述静态预防大比较器比较后5-bit的输出电压。
4.根据权利要求1所述的转换器，其特征在于：所述比较器为分时工作比较器，所述分时工作比较器包括：双尾电流全动态比较器、静态预放大器和锁存比较器级联构成的静态预放大比较器。
5.根据权利要求4所述的转换器，其特征在于：所述电容阵列具体为12-bit的电容阵列，所述双尾电流全动态比较器比较前7-bit的输出电压，所述静态预放大比较器比较后5-bit的输出电压。
6.一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：
所述比较器为分时工作比较器，所述分时工作比较器包括全差分动态比较器和静态预防大比较器；
所述电容阵列具体为12-bit的电容阵列，所述全差分动态比较器比较前7-bit的输出电压，所述静态预防大比较器比较后5-bit的输出电压。
7.根据权利要求6所述的转换器，其特征在于：所述前7-bit电容阵列和所述后5-bit电容阵列分别包括正端电容阵列和负端电容阵列；所述正端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cpai和Cpbi组成，其中，i是自然数，其取值范围[1,N]，所述前7-bit电容阵列中的N为6，所述后5-bit电容阵列中的N为4；
所述负端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cnai和Cnbi组成，其中，i是自然数，其取值范围[1,N]；
所述Cpai的下极板连接至GND，所述Cpbi的下极板连接至Vref；所述Cnai的下极板连接至Vref，所述Cnbi的下极板连接至GND；其中所述Vref是高电平参考电压，所述GND是低电平参考电压。
8.一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：
所述比较器为分时工作比较器，所述分时工作比较器包括：双尾电流全动态比较器、静态预放大器和锁存比较器级联的结构；
所述电容阵列具体为12-bit的电容阵列，所述双尾电流全动态比较器比较前7-bit的输出电压，所述静态预放大器和锁存比较器级联的结构比较后5-bit的输出电压。
9.根据权利要求8所述的转换器，其特征在于：所述前7-bit电容阵列和所述后5-bit电容阵列分别包括正端电容阵列和负端电容阵列；所述正端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cpai和Cpbi组成，其中，i是自然数，其取值范围[1,N]，所述前7-bit电容阵列中的N为6，所述后5-bit电容阵列中的N为4；
所述负端电容阵列由首组电容和N组电容值为2i-2C0的电容按二进制递增排列组成，其中所述首组电容由C0/2和C0/2和并联组成，N组中的每组电容由两个电容值相同的电容Cnai和Cnbi组成，其中，i是自然数，其取值范围[1,N]；
所述Cpai的下极板连接至GND，所述Cpbi的下极板连接至Vref；所述Cnai的下极板连接至Vref，所述Cnbi的下极板连接至GND；其中所述Vref是高电平参考电压，所述GND是低电平参考电压。
10.利用权利要求1-5中任一转换器进行转换的方法，其特征在于：所述方法包括以下步骤：
采样步骤：所述正端电容阵列、所述正负端电容阵列的上极板分别接正负端输入信号Vinp和Vinn，所述正端电容阵列、所述正负端电容阵列的的下极板按初始状态连接；
比较步骤：直接比较所述正端电容阵列、所述正负端电容阵列的采样电压，就可以得到MSB的结果；
如果最高有效位MSB＝1，则次高位的Cpa电容下极板电平保持为GND，Cpb电容下极板电平由Vref切换至GND；次高位的Cna电容下极板电平保持为Vref，Cnb电容的下极板电平由GND切换至Vref；如果MSB＝0，则电容电平切换方向和MSB＝1时相反；
在开关电平切换完成后，通过所述比较器即可得到次高位的结果，以此类推，由高到低逐次得出N位的转换结果。
11.一种电容型逐次逼近型模数转换器，所述转换器包括：电容阵列，采样电路，比较器、SAR逻辑控制和寄存器电路；其特征在于：所述电容阵列包括正端电容阵列和负端电容阵列；所述正端电容阵列采用7+4分段式电容阵列结构，高位为7位电容阵列，低位为4位电容阵列；所述高位的7位电容阵列，电容值按二进制递增，第5～11位的电容由2C0递增到128C0；所述低位的4位电容阵列，电容值按二进制递增，第1～4位的电容由2C0递增到16C0；桥接电容值为C0，C0为单位电容值；第1～11位的电容由两个电容值相同的电容Cpai和Cpbi(i＝1～11)并联组成，电容下极板在电平Vref和GND之间进行切换；末尾为冗余位，由C0/2和C0/2和并联组成，电容下极板电平分别固定连接至Vref和GND，不进行电平的切换；
所述负端电容阵列采用7+4分段式电容阵列结构，高位为7位电容阵列，低位为4位电容阵列；所述高位的7位电容阵列，电容值按二进制递增，第5～11位的电容由2C0递增到128C0；所述低位的4位电容阵列，电容值按二进制递增，第1～4位的电容由2C0递增到16C0；桥接电容值为C0，C0为单位电容值；第1～11位的电容由两个电容值相同的电容Cnai和Cnbi(i＝1～11)并联组成，电容下极板在电平Vref和GND之间进行切换；末尾为冗余位，由C0/2和C0/2和并联组成，电容下极板电平分别固定连接至GND和Vref，不进行电平的切换。
12.根据权利要求11所述的转换器，其特征在于：所述电容阵列的下极板通过开关连接至两个电平以进行电平切换，分别是高电平参考电压Vref和低电平地电压GND。初始状态时，正端电容阵列的Cpai(i＝11～1)电容下极板连接至GND，Cpbi(i＝11～1)电容下极板连接至Vref；负端电容阵列的Cnai(i＝11～1)电容下极板连接至Vref，Cnbi(i＝11～1)电容下极板连接至GND。
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