CN113612481A - 功率高效逐次逼近模/数转换器 - Google Patents

功率高效逐次逼近模/数转换器 Download PDF

Info

Publication number
CN113612481A
CN113612481A CN202110490416.6A CN202110490416A CN113612481A CN 113612481 A CN113612481 A CN 113612481A CN 202110490416 A CN202110490416 A CN 202110490416A CN 113612481 A CN113612481 A CN 113612481A
Authority
CN
China
Prior art keywords
comparator
dac
sampling
bit
bits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110490416.6A
Other languages
English (en)
Inventor
刘勇
德龙·崔
曹军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies International Sales Pte Ltd
Original Assignee
Avago Technologies General IP Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Avago Technologies General IP Singapore Pte Ltd filed Critical Avago Technologies General IP Singapore Pte Ltd
Publication of CN113612481A publication Critical patent/CN113612481A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/001—Analogue/digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本文中公开用于功率高效逐次逼近模/数转换器SAR ADC的系统及方法。在一个方面中，所述SAR ADC包含用以对输入电压进行采样的采样及数/模转换DAC电路。在一个方面中，所述SAR ADC包含耦合到所述DAC电路的第一比较器，及耦合在所述第一比较器与所述DAC电路之间的第一组存储电路。在一个方面中，所述SAR ADC包含耦合到所述DAC电路的第二比较器，及耦合在所述第二比较器与所述DAC电路之间的第二组存储电路。在一个方面中，所述SAR ADC包含控制电路，所述控制电路经配置以针对对应于所述输入电压的多个位中的每一者选择对应的比较器来确定所述多个位中的所述每一者在对应的时间段期间的状态。

Description

功率高效逐次逼近模/数转换器
技术领域
本公开大体上涉及通信系统，包含但不限于功率高效逐次逼近模/数转换器(SAR-ADC)。
背景技术
通信及计算装置的最新发展要求高数据速率。例如，网络交换机、路由器、集线器或任何通信装置可高速(例如，1Mbps到100Gbps)交换数据以实时地流式传输数据或以无缝方式处理大量数据。为了提高带宽效率，信号的幅度或电压可表示多个位，且信号可通过缆线或无线介质在两或多个通信装置之间交换。例如，1.2V的信号可表示[00010110]，且1.3V的信号可表示[00011001]。为了将输入信号的电压转换为对应的位，一些通信装置实施SARADC。例如，SAR ADC可通过逐次逼近来确定与输入信号相对应的多个位。
发明内容
本文公开的各种实施例涉及一种用于数据通信的装置。在一些实施例中，所述装置包含采样及数/模转换(DAC)电路，其用于对输入电压进行采样以获得第一采样电压。在一些实施例中，所述装置包含耦合到所述采样及DAC电路的第一比较器。在一些实施例中，所述装置包含耦合到所述第一比较器及所述采样及DAC电路的第一组存储电路。在一些实施例中，所述第一组存储电路经配置以存储与输入电压相对应的多个位的第一子集的状态。在一些实施例中，所述装置包含耦合到所述采样及DAC电路的第二比较器。在一些实施例中，所述装置包含耦合到所述第二比较器及所述采样及DAC电路的第二组存储电路。在一些实施例中，所述第二组存储电路经配置以存储与所述输入电压相对应的所述多个位的第二子集的状态。在一些实施例中，所述装置包含耦合到所述第一比较器及所述第二比较器的控制电路。所述控制电路可经配置以在第一时间段期间针对与所述输入电压相对应的所述多个位中的目标位，选择所述第一比较器来确定所述目标位的状态。所述第一比较器可根据所述第一采样电压来确定所述目标位的所述状态。
在一些实施例中，所述第一比较器具有比所述第二比较器更快的检测速度，其中所述第二比较器具有比所述第一比较器更高的灵敏度。
在一些实施例中，所述第一组存储电路中的对应一者经配置以存储所述目标位的所述确定状态。
在一些实施例中，所述控制电路经配置以在第二时间段期间针对所述多个位中的另一目标位进行选择，且所述第二比较器经配置以确定所述另一目标位的状态。在一些实施例中，所述控制电路经配置以根据预定序列在所述第一时间段期间选择所述第一比较器且在所述第二时间段期间选择所述第二比较器。在一些实施例中，所述采样及DAC电路经配置以至少部分地基于所述目标位的所述状态对所述输入电压进行采样以获得第二采样电压。在一些实施例中，所述第二比较器经配置以根据所述第二采样电压来确定所述另一目标位的状态。在一些实施例中，所述第二组存储电路中的对应一者经配置以存储所述另一目标位的所述确定状态。
在一些实施例中，所述控制电路经配置以响应于所述目标位是所述多个位的所述第一子集中的一者，针对所述目标位选择所述第一比较器。
在一些实施例中，所述第一比较器的输出直接耦合到所述第一组存储电路的输入端口，其中所述第二比较器的输出直接耦合到所述第二组存储电路的输入端口。
本文公开的各种实施例涉及一种用于数据通信的设备。在一些实施例中，所述设备包含接收器。在一些实施例中，所述接收器包含用以对输入电压进行采样的采样及数/模转换(DAC)电路。在一些实施例中，所述接收器包含耦合到所述采样及DAC电路的第一比较器。在一些实施例中，所述接收器包含耦合在所述第一比较器与所述采样及DAC电路之间的第一组存储电路。在一些实施例中，所述接收器包含耦合到所述采样及DAC电路的第二比较器。在一些实施例中，所述接收器包含耦合在所述第二比较器与所述采样及DAC电路之间的第二组存储电路。在一些实施例中，所述接收器包含控制电路，所述控制电路经配置以针对与所述输入电压相对应的多个位中的每一者，从所述第一比较器及所述第二比较器中选择对应的比较器来确定所述多个位中的所述每一者在对应时间段期间的状态。在一些实施例中，所述设备包含耦合到所述接收器的处理器。在一些实施例中，所述处理器经配置以从所述第一组存储电路及所述第二组存储电路接收所述多个位的状态，并根据所述多个位的所述接收状态执行逻辑计算。
在一些实施例中，所述第一比较器具有比所述第二比较器更快的检测速度，其中所述第二比较器具有比所述第一比较器更高的灵敏度。
在一些实施例中，所述控制电路经配置以针对所述多个位的第一子集选择所述第一比较器，并针对所述多个位的第二子集选择所述第二比较器。
在一些实施例中，所述采样及DAC电路经配置以针对所述多个位中的第一位对所述输入电压进行采样以获得第一采样电压。在一些实施例中，所述第一比较器经配置以根据所述第一采样电压来确定所述多个位中的所述第一位的状态。在一些实施例中，所述第一组存储电路中的对应一者经配置以存储所述多个位中的所述第一位的所述确定状态。在一些实施例中，至少部分地基于来自所述第一组存储电路中所述对应的一者的所述多个位中的所述第一位的所述确定状态，所述采样及DAC电路经配置以针对所述多个位中的第二位，对所述输入电压进行采样以获得第二采样电压。在一些实施例中，所述第二比较器经配置以根据所述第二采样电压来确定所述多个位中的所述第二位的状态。
在一些实施例中，所述第一比较器的输出直接耦合到所述第一组存储电路的输入端口，其中所述第二比较器的输出直接耦合到所述第二组存储电路的输入端口。
本文公开的各种实施例涉及一种用于数据通信的方法。在一些实施例中，所述方法包含通过采样及数/模转换(DAC)电路对输入电压进行采样以获得第一采样电压。在一些实施例中，所述方法包含通过耦合到第一组存储电路的第一比较器，根据所述第一采样电压来确定与所述输入电压相对应的多个位中的第一位的状态。在一些实施例中，所述方法包含通过所述采样及DAC电路对所述输入电压进行采样以获得第二采样电压。在一些实施例中，所述方法包含通过耦合到与所述第一组存储电路不同的第二组存储电路的第二比较器，根据所述第二采样电压来确定所述多个位中的第二位的状态。
在一些实施例中，所述第一比较器具有比所述第二比较器更快的检测速度，其中所述第二比较器具有比所述第一比较器更高的灵敏度。
在一些实施例中，所述方法包含通过所述第一组存储电路中的对应一者存储所述第一位的所述确定状态，及通过所述第二组存储电路中的对应一者存储所述第二位的所述确定状态。在一些实施例中，通过所述采样及DAC电路对所述输入电压进行采样以获得所述第二采样电压是至少部分地基于由所述第一组存储电路中的所述对应一者存储的所述第一位的所述确定状态。
附图说明
通过参考结合附图进行的详细描述，本公开的各种目的、方面、特征及优点将变得更加显而易见且更好地理解，在附图中，类似的参考字符贯穿始终识别对应元件。在附图中，类似的参考数字通常表示相同的、功能相似的及/或结构相似的元件。
图1A是描绘根据一或多个实施例的包含与一或多个装置或站通信的一或多个接入点的网络环境的框图。
图1B及1C是描绘根据一或多个实施例的可结合本文所描述的方法及系统使用的计算装置的框图。
图2是描绘根据一或多个实施例的通信装置的框图。
图3是根据一或多个实施例的SAR ADC的示意图。
图4是展示根据一或多个实施例的图3的SAR ADC的操作的时序图。
图5是描绘根据一或多个实施例的通过逐次逼近确定与输入电压相对应的多个位的过程的流程图。
在附图及下面的描述中阐述方法及系统的各种实施例的细节。
具体实施方式
为了阅读下面各种实施例的描述，以下对说明书的各个章节及其相应内容的描述可为有用的：
-章节A描述可用于实践本文所述实施例的网络环境及计算环境；及
-章节B描述根据一或多个实施例的用于功率高效SAR ADC的系统及方法的实施例。
A.计算及网络环境
在讨论本解决方案的具体实施例之前，结合本文所描述的方法及系统来描述操作环境及相关联的系统组件(例如，硬件元件)的方面是有帮助的。参考图1A，描绘网络环境的实施例。简单来说，网络环境包含无线通信系统，其包含一或多个接入点(AP)106、一或多个无线通信装置102及网络硬件组件192。无线通信装置102可例如包含膝上型计算机102、平板计算机102、个人计算机102及/或蜂窝电话装置102。参考图1B及1C更详细地描述每一无线通信装置102及/或AP 106的实施例的细节。在一个实施例中，网络环境可为自组织(adhoc)网络环境、基础设施无线网络环境、子网环境等。AP 106可经由局域网连接可操作地耦合到网络硬件192。可包含路由器、网关、交换机、桥接器、调制解调器、系统控制器、器具等的网络硬件192可为通信系统提供局域网连接。AP 106中的每一者可具有相关联的天线或天线阵列以与在其区域中的无线通信装置通信。无线通信装置102可向特定AP 106注册以接收来自通信系统的服务(例如，经由SU-MIMO或MU-MIMO配置)。对于直接连接(例如，点对点通信)，一些无线通信装置可经由经分配信道及通信协议直接通信。无线通信装置102中的一些可相对于AP 706是移动的或相对静止的。
在一些实施例中，AP 106包含允许无线通信装置102使用无线保真(WiFi)或其它标准连接到有线网络的装置或模块(包含硬件与软件的组合)。AP 106有时可被称为无线接入点(WAP)。AP 106可经实施(例如，经配置、设计及/或构建)以在无线局域网(WLAN)中操作。在一些实施例中，AP 106可作为独立装置连接到路由器(例如，经由有线网络)。在其它实施例中，接入点可为路由器的组件。AP 106可提供多个装置到网络的接入。AP 106可例如连接到有线以太网连接，并使用射频链路为其它装置102提供无线连接以利用所述有线连接。AP 106可经实施以支持用于使用一或多个无线电频率发送及接收数据的标准。这些标准及其使用的频率可由IEEE(例如IEEE 802.11标准)界定。AP 106可经配置及/或使用以支持公共因特网热点，及/或在网络上用于扩展网络的Wi-Fi信号范围。
在一些实施例中，接入点106可用于(例如，在家庭内或在建筑物内)无线网络(例如，IEEE 802.11、蓝牙、ZigBee、任何其它类型的基于射频的网络协议及/或其变体)。无线通信装置102中的每一者可包含内置无线电及/或耦合到无线电。此类无线通信装置102及/或接入点106可根据本文中所呈现的本公开的各个方面来操作，以增强性能、降低成本及/或大小，及/或增强宽带应用。每一无线通信装置102可具有作为经由一或多个接入点106寻求对资源(例如，数据及到例如服务器的联网节点的连接)的存取的客户端节点的能力。
网络连接可包含任何类型及/或形式的网络，且可包含以下中的任一者：点对点网络、广播网络、电信网络、数据通信网络、计算机网络。网络的拓扑可为总线、星形或环形网络拓扑。网络可为本领域技术人员已知的能够支持本文所描述的操作的任何此类网络拓扑。在一些实施例中，不同类型的数据可经由不同的协议传输。在其它实施例中，相同类型的数据可经由不同的协议传输。
通信装置102及接入点106可经部署为任何类型及形式的计算装置及/或在任何类型及形式的计算装置上执行，例如能够在任何类型及形式的网络上通信并执行本文中描述的操作的计算机、网络装置或器具。图1B及1C描绘用于实践无线通信装置102或AP 106的实施例的计算装置100的框图。如图1B及1C所示，每一计算装置100包含中央处理单元121及主存储器单元122。如图1B所示，计算装置100可包含存储装置128、安装装置116、网络接口118、I/O控制器123、显示装置124a到124n、键盘126及指向装置127(例如鼠标)。存储装置128可包含操作系统及/或软件。如图1C所示，每一计算装置100还可包含与中央处理单元121通信的额外任选元件，例如存储器端口103、桥接器170、一或多个输入/输出装置130a到130n及高速缓冲存储器140。
中央处理单元121是响应于及处理从主存储器单元122获取的指令的任何逻辑电路。在许多实施例中，中央处理单元121由微处理器单元提供，例如：由加利福尼亚州圣克拉拉(Santa Clara,California)的英特尔公司(Intel Corporation)制造的微处理器单元；由纽约怀特平原(White Plains,New York)的国际商业机器公司(InternationalBusiness Machines)制造的微处理器单元；或由加利福尼亚州桑尼维尔(Sunnyvale,California)的超微半导体公司(Advanced Micro Devices)制造的微处理器单元。计算装置100可基于这些处理器中的任一者或能够如本文中所描述那样操作的任何其它处理器。
主存储器单元122可为能够存储数据并允许任何存储位置由微处理器121直接存取的一或多个存储器芯片，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、铁电RAM(FRAM)、NAND闪存、NOR闪存及固态驱动器(SSD)的任何类型或变体。主存储器122可基于上述存储器芯片中的任一者或能够如本文中所描述那样操作的任何其它可用存储器芯片。在图1B所示的实施例中，处理器121经由系统总线150(下面更详细地描述)与主存储器122通信。图1C描绘计算装置100的实施例，其中处理器经由存储器端口103直接与主存储器122通信。例如，在图1C中，主存储器122可为DRDRAM。
图1C描绘其中主处理器121经由次级总线(有时称为背侧总线)直接与高速缓冲存储器140通信的实施例。在其它实施例中，主处理器121使用系统总线150与高速缓冲存储器140通信。高速缓冲存储器140通常具有比主存储器122更快的响应时间，且由例如SRAM、BSRAM或EDRAM提供。在图1C所示的实施例中，处理器121经由本地系统总线150与各种I/O装置130通信。各种总线可用于将中央处理单元121连接到I/O装置130中的任一者，例如，VESAVL总线、ISA总线、EISA总线、微通道架构(MCA)总线、PCI总线、PCI-X总线、快速PCI(PCI-Express)总线或NuBus。对于其中I/O装置是视频显示器124的实施例，处理器121可使用高级图形端口(AGP)以与显示器124通信。图1C描绘计算机100的实施例，其中主处理器121可例如经由超传输(HYPERTRANSPORT)、RAPIDIO或无限带宽(INFINIBAND)通信技术直接与I/O装置130b通信。图1C还描绘其中混合本地总线与直接通信的实施例：处理器121使用本地互连总线与I/O装置130a通信，同时直接与I/O装置130b通信。
在计算装置100中可存在各种各样的I/O装置130a到130n。输入装置包含键盘、鼠标、轨迹板、轨迹球、麦克风、拨号盘、触摸板、触摸屏及绘图板。输出装置包含视频显示器、扬声器、喷墨打印机、激光打印机、投影仪及染料升华打印机。如图1B所示，I/O装置可由I/O控制器123控制。I/O控制器可控制一或多个I/O装置，例如键盘126；及指向装置127，例如鼠标或光笔。此外，I/O装置还可为计算装置100提供存储及/或安装介质116。在其它实施例中，计算装置100可提供USB连接(未展示)以接收手持USB存储装置，例如由加利福尼亚州洛斯阿拉米托斯(Los Alamitos,California)的Twintech工业公司(Twintech Industry,Inc.)制造的装置的USB闪存驱动线。
再次参考图1B，计算装置100可支持任何合适的安装装置116，例如磁盘驱动器、CD-ROM驱动器、CD-R/RW驱动器、DVD-ROM驱动器、闪存存储器驱动器、各种格式的磁带驱动器、USB装置、硬盘驱动器、网络接口或任何其它适于安装软件及程序的装置。计算装置100可进一步包含用于存储操作系统及其它相关软件及用于存储应用软件程序(例如，用于实施(例如，经配置及/或经设计用于)本文中描述的系统及方法的任何程序或软件120)的存储装置，例如一或多个硬盘驱动器或独立磁盘的冗余阵列。任选地，安装装置116中的任一者还可用作存储装置。此外，操作系统及软件可从可引导介质运行。
此外，计算装置100可包含网络接口118，以通过各种连接来对接到网络104，这些连接包含(但不限于)标准电话线、LAN或WAN链路(例如802.11、T1、T3、56kb、X.25、SNA、DECNET)、宽带连接(例如ISDN、帧中继、ATM、千兆以太网、经由SONET的以太网(Ethernet-over-SONET))、无线连接或上述任何或所有连接的某一组合。可使用各种通信协议(例如，TCP/IP、IPX、SPX、NetBIOS、以太网、ARCNET、SONET、SDH、光纤分布式数据接口(FDDI)、RS232、IEEE 802.11、IEEE 802.11a、IEEE 802.11b、IEEE802.11g、IEEE 802.11n、IEEE802.11ac、IEEE 802.11ad、CDMA、GSM、WiMax及直接异步连接)建立连接。在一个实施例中，计算装置100经由任何类型及/或形式的网关或隧道协议(例如安全套接字层(SSL)或传输层安全性(TLS))与其它计算装置100'通信。网络接口118可包含内置网络适配器、网络接口卡、PCMCIA网卡、卡总线网络适配器、无线网络适配器、USB网络适配器、调制解调器或适合于将计算装置100对接到能够通信并执行本文中描述的操作的任何类型网络的任何其它装置。
在一些实施例中，计算装置100可包含或连接到一或多个显示装置124a到124n。因此，I/O装置130a到130n中的任一者及/或I/O控制器123可包含任何类型及/或形式的合适硬件、软件或硬件与软件的组合，以支持、启用或提供由计算装置100对显示装置124a到124n的连接及使用。例如，计算装置100可包含任何类型及/或形式的视频适配器、视频卡、驱动器及/或库，以对接、通信、连接或以其它方式使用显示装置124a到124n。在一个实施例中，视频适配器可包含多个连接器以对接到显示装置124a到124n。在其它实施例中，计算装置100可包含多个视频适配器，其中每一视频适配器连接到显示装置124a到124n。在一些实施例中，计算装置100的操作系统的任何部分可经配置为使用多个显示器124a到124n。在进一步实施例中，I/O装置130可为系统总线150与外部通信总线(例如USB总线、苹果桌面(Apple Desktop)总线、RS-232串行连接、SCSI总线、火线(FireWire)总线、火线800(FireWire 800)总线、以太网总线、AppleTalk总线、千兆以太网总线、异步传输模式总线、光纤通道(FibreChannel)总线、串行附接小型计算机系统接口总线、USB连接或HDMI总线)之间的桥接器。
图1B及1C中描绘的种类的计算装置100可在操作系统的控制下操作，所述操作系统控制任务的调度及对系统资源的存取。计算装置100可运行任何操作系统，例如任何版本的微软视窗(MICROSOFT WINDOWS)操作系统、不同版本的Unix及Linux操作系统、用于Macintosh计算机的任何版本的MAC OS、任何嵌入式操作系统、任何实时操作系统、任何开源操作系统、任何专有操作系统、用于移动计算装置的任何操作系统或能够在计算装置上运行并执行本文中描述的操作的任何其它操作系统。典型的操作系统包含(但不限于)：由谷歌公司(Google Inc.)生产的安卓(Android)；由华盛顿州雷蒙德(Redmond,Washington)的微软公司(Microsoft Corporation)生产的WINDOWS 7、8及10；由加利福尼亚州库珀蒂诺(Cupertino,California)的苹果计算机公司(Apple Computer)生产的MAC OS；由动态研究公司(Research In Motion(RIM))生产的WebOS；由纽约阿蒙克(Armonk,New York)的国际商业机器公司(International Business Machines)生产的OS/2；及由犹他州盐湖城(SaltLake City,Utah)的Caldera公司发布的可免费使用的操作系统Linux，或任何类型及/或形式的Unix操作系统等。
计算机系统100可为任何工作站、电话、桌上型计算机、膝上型计算机或笔记本计算机、服务器、手持计算机、移动电话或其它便携式电信装置、媒体播放装置、游戏系统、移动计算装置或能够进行通信的任何其它类型及/或形式的计算、电信或媒体装置。在一些实施例中，计算装置100可具有与所述装置一致的不同处理器、操作系统及输入装置。例如，在一个实施例中，计算装置100是智能电话、移动装置、平板计算机或个人数字助理。此外，计算装置100可为任何工作站、桌上型计算机、膝上型计算机或笔记本计算机、服务器、手持计算机、移动电话、任何其它计算机，或能够进行通信且具有足够的处理器功率及存储器容量来执行本文中描述的操作的其它形式的计算或电信装置。
在本文公开的系统及方法的上下文中，上述操作环境及组件的方面将变得显而易见。
B.功率高效SAR ADC
本文中公开的各种实施例涉及功率高效SAR ADC。在一些实施例中，SAR ADC包含用于对输入电压进行采样的数/模转换(DAC)电路。在一些实施例中，SAR ADC包含耦合到DAC电路的第一比较器，及耦合在第一比较器与DAC电路之间的第一组存储电路。在一些实施例中，SAR ADC包含耦合到DAC电路的第二比较器，及耦合在第二比较器与DAC电路之间的第二组存储电路。在一个方面中，SAR ADC包含控制电路，所述控制电路经配置以针对与输入电压相对应的多个位中的每一者，从所述第一比较器及所述第二比较器中选择对应的比较器来确定所述多个位中的每一者在对应时间段期间的状态。
有利地，所公开的SAR ADC可实现速度及功率效率。在一个方面中，第一比较器具有比第二比较器更快的检测速度，其中第二比较器具有比第一比较器更高的灵敏度。因此，选择性地配置第一比较器及第二比较器允许以高效方式确定输入电压的不同位的状态。例如，最高有效位(MSB)的状态可由第一比较器以迅速的方式确定，其中最低有效位(LSB)的状态可由具有高灵敏度的第二比较器确定。在一种配置中，第一比较器及第二比较器的输出端口耦合到存储电路，使得第一比较器及第二比较器可通过存储电路存储确定的位状态。然而，耦合到第一比较器及第二比较器的大量存储电路(例如，多于7个)可能导致大量电容性负载，这可能降低第一比较器及第二比较器的功率效率及/或操作速度。通过实施耦合到第一组存储电路的第一比较器及耦合到第二组存储电路的第二比较器，可减少第一比较器及第二比较器的输出端口处的电容性负载。由于减少的电容性负载，第一比较器及第二比较器可以迅速且功率高效的方式操作。
图2是描绘根据一或多个实施例的通信装置200的框图。在一些实施例中，通信装置200是用于网络通信的系统、装置或设备。例如，通信装置200经实施为网络装置106、节点192或装置102的一部分。在一些实施例中，装置200包含发射器210、接收器220及处理器280。这些组件可一起操作以通过网络缆线(例如，以太网、USB、火线等)及/或通过无线介质(例如，Wi-Fi、蓝牙、60Ghz链路、蜂窝网络等)与另一通信装置通信。在一些实施例中，通信装置200包含比图2中所示的更多、更少或与其不同的组件。
发射器210是从处理器280接收发射数据TX Data并生成输出信号Out+、Out-的电路或组件。发射器210可从处理器280接收N位数字数据TX Data，并生成具有与数字数据TXData对应的电压或电流的输出信号Out+、Out-。输出信号Out+、Out-可为差分信号。在一些实施例中，发射器210可生成针对输出信号Out+、Out-的单端信号或不同表示形式的信号。在一些实施例中，发射器210通过网络缆线发射输出信号Out+、Out-。在一些实施例中，发射器210向无线发射器(未展示)提供输出信号Out+、Out-，无线发射器可上转换输出信号Out+、Out-以生成射频下的无线发射信号，并通过无线介质传输无线发射信号。
接收器220是接收输入信号In+、In-，并生成接收数据RX Data的电路或组件。在一些实施例中，接收器220通过网络缆线接收输入信号In+、In-。输入信号In+、In-可为差分信号。在一些实施例中，接收器220可接收针对输入信号In+、In-的单端信号或的不同表示形式的信号。在一些实施例中，接收器220从无线接收器(未展示)接收输入信号In+、In-，所述无线接收器可通过无线介质接收无线接收信号，并下转换所述无线接收信号以生成基带频率下的输入信号In+、In-。在一些实施例中，接收器220接收输入信号In+、In-，并生成与输入信号In+、In-的电压或电流对应的N位数字数据RX Data。接收器220可向处理器280提供数字数据RX Data。在一些实施例中，接收器220包含SAR ADC 225，所述SAR ADC 225可以功率高效的方式将输入信号In+、In-转换为N位数字数据RX Data。SAR ADC 225的实施方案及操作的详细描述在下文关于图3到5提供。
处理器280是能够执行逻辑计算的电路或组件。在一些实施例中，处理器280经实施为现场可编程门阵列、专用集成电路或状态机。处理器280可通过导电迹线或总线连接电耦合到发射器210及接收器220。在此配置中，处理器280可从接收器220接收数据RX Data，并根据接收到的数据RX Data的状态执行逻辑计算或执行各种应用。处理器280还可生成数据TX Data，并将数据TX data提供到发射器210。
图3是根据一或多个实施例的SAR ADC 300的框图。SAR ADC 300可经实施为图2的SAR ADC 225。在一些实施例中，SAR ADC 300包含采样及DAC电路310、比较器330A、330B、第一组存储电路360A、第二组存储电路360B及控制电路370。这些组件可一起操作以接收输入信号In+、In-，并执行逐次逼近模/数转换以生成与输入信号In+、In-的电压相对应的N位数据RX Data。在一些实施例中，SAR ADC 300包含比图3所示更多、更少或与其不同的组件。尽管在图3中，采样及DAC电路310、比较器330A、330B及存储电路360A、360B经展示为生成及处理差分信号，但这些部件中的一些或全部可生成并处理单端信号。
在一些实施例中，采样及DAC电路310是对输入信号In+、In-进行采样并生成DAC输出信号DAC Out+、DAC Out-的电路或组件。在一个实施方案中，采样及DAC电路310实施为电容性DAC电路。在一些实施例中，采样及DAC电路310包含用以接收输入信号In+、In-的输入端口、用以接收N位数据RX Data反馈端口、及用以输出DAC输出信号DAC Out+、DAC Out-的输出端口。在一种配置中，采样及DAC电路310的N到M个反馈端口耦合到第一组存储电路360A的N到M个输出端口，且采样及DAC电路310的M个反馈端口耦合到第二组存储电路360B的M个输出端口。在一个实例中，N可为9，且M可为4。在一种配置中，采样及DAC电路310的第一输出端口耦合到比较器330A的第一输入端口及比较器330B的第一输入端口。在一种配置中，采样及DAC电路310的第二输出端口耦合到比较器330A的第二输入端口及比较器330B的第二输入端口。在此配置中，采样及DAC电路310在输入端口处接收输入信号In+、In-且在反馈端口处接收N位数据RX Data，并对输入信号In+、In-进行采样。采样及DAC电路310可根据N位数据RX Data执行DAC，以在输出端口处生成DAC输出信号DAC Out+、DAC Out-。采样及DAC电路310可向比较器330A、330B提供DAC输出信号DAC Out+、DAC Out-。在一种方法中，对于N位数据RX Data的第X位，DAC输出信号DAC Out+，DAC Out-指示输入信号In+，In-的电压(例如，Vin+，Vin-)，其中电压对应于数据RX的N到X个MSB。在一种方法中，采样及DAC电路310根据以下等式生成DAC输出信号DAC Out+、DAC Out-：
Figure BDA0003051786120000111
在一些实施例中，比较器330A是接收DAC输出信号DAC Out+、DAC Out-并根据DAC输出信号DAC Out+、DAC Out-确定数据RX Data的对应位的状态的电路或组件。在一种配置中，比较器330A包含耦合到采样及DAC电路310以接收DAC输出信号DAC Out+的第一输出端口、耦合到采样及DAC电路310以接收DAC输出信号DAC Out-的第二输出端口、耦合到第一组存储电路360A的第一输入端口的第一输出端口、耦合到第一组存储电路360A的第二输入端口的第二输出端口及耦合到控制电路370的第一时钟输出端口的时钟输入端口。比较器330A的第一输出端口可直接耦合到存储电路360A的第一输入端口，比较器330A的第二输出端口可直接耦合到存储电路360A的第二输入端口。类似地，比较器330B的第一输出端口可直接耦合到存储电路360B的第一输入端口，比较器330B的第二输出端口可直接耦合到存储电路360B的第二输入端口。在此配置中，可根据来自控制电路370的时钟信号CLK1来启用或停用比较器330A。例如，响应于时钟信号CLK1的上升边缘或逻辑状态‘1’，启用比较器330A。例如，响应于时钟信号CLK1的下降边缘或逻辑状态‘0’，停用比较器330A。当比较器330A被启用时，比较器330A可根据DAC输出信号DAC Out+、DAC Out-确定位的状态，并在输出端口处生成指示位的确定状态的比较器输出Comp Out1+、Comp Out1-。例如，当比较器330A被启用时，响应于DAC输出信号DAC Out+、DAC Out-的电压差高于0V或参考电压，比较器330A可生成具有逻辑状态‘1’的比较器输出Comp Out1+及具有逻辑状态‘0’的比较器输出CompOut1-。例如，当比较器330A被启用时，响应于DAC输出信号DAC Out+、DAC Out-的电压差低于0V或参考电压，比较器330A可生成具有逻辑状态‘0’的比较器输出Comp Out1+及具有逻辑状态‘1’的比较器输出Comp Out1-。当比较器330A被停用时，比较器330A可将比较器输出Comp Out1+、Comp Out1-重置为逻辑状态‘0’。比较器330A可将比较器输出Comp Out1+、Comp Out1-提供到第一组存储电路360A。比较器输出Comp Out1+、Comp Out1-可为差分信号。
在一些实施例中，比较器330B是接收DAC输出信号DAC Out+、DAC Out-并根据DAC输出信号DAC Out+、DAC Out-确定数据RX Data的对应位的电路或组件。在一些实施例中，比较器330A具有比比较器330B更高的检测速度及/或更高的功率效率，其中比较器330B具有比比较器330A更高的灵敏度。在一种配置中，比较器330B包含耦合到采样及DAC电路310的第一输出端口以接收DAC输出信号DAC Out+的第一输入端口、耦合到采样及DAC电路310的第二输出端口以接收DAC输出信号DAC Out-的第二输入端口、耦合到第二组存储电路360B的第一输入端口的第一输出端口、耦合到第二组存储电路360B的第二输入端口的第二输出端口及耦合到控制电路370的第二时钟输出端口的时钟输入端口。比较器330B的操作与比较器330A的操作类似，区别仅在于比较器330B响应于时钟信号CLK2而不是时钟信号CLK1被启用或停用，且比较器330B提供比较器输出Comp Out2+、Comp Out2-到第二组存储电路360B而不是第一组存储电路360A。因此，为了简洁起见，这里省略对复制部分的详细描述。
在一些实施例中，第一组存储电路360A是存储N到M位(例如，MSB)数据的一组组件。在一个实施方案中，第一组存储电路360A体现为N到M个触发器或锁存器。在一些实施例中，每一存储电路360A的第一输入端口耦合到比较器330A的第一输出端口，且每一存储电路360A的第二输入端口耦合到比较器330A的第二输出端口。在一些实施例中，每一存储电路360A的启用端口耦合到控制电路370的对应启用输出端口，且每一存储电路360A的输出端口耦合到采样及DAC电路310的对应反馈端口。在此配置中，可根据N到M位启用信号En1的对应位来启用或停用每一存储电路360A。例如，响应于启用信号EN1具有[00001]，启用第一存储电路360A；响应于启用信号EN1具有[00010]，启用第二存储电路360A；响应于启用信号EN1具有[00100]，启用第三存储电路360A；响应于启用信号EN1具有[01000]，启用第四存储电路360A；响应于启用信号EN1具有[10000]，启用第五存储电路360A。例如，响应于启用信号EN1具有[00000]，停用所有第一组存储电路360A。当存储电路360A被启用时，存储电路360A可根据比较器输出Comp Out1+、Comp Out1-来更新数据RX Data的对应位。例如，如果存储电路360A响应于比较器输出Comp Out1+具有逻辑状态‘1’且比较器输出Comp Out1-具有逻辑状态‘0’被启用，那么存储电路360A可将数据RX Data的对应位更新为‘1’。例如，如果存储电路360A响应于比较器输出Comp Out1-具有逻辑状态‘1’且比较器输出Comp Out1+具有逻辑状态‘0’被启用，那么存储电路360A可将数据RX Data的对应位更新为‘0’。如果存储电路360A被停用，那么存储电路360A可保持或维持数据RX Data的对应位，而不管输入端口处的比较器输出Comp Out1+、Comp Out1-如何。
在一些实施例中，第二组存储电路360B是存储M位(例如，LSB)数据一组组件。在一个实施方案中，第二组存储电路360B体现为M个触发器或锁存器。在一些实施例中，每一存储电路360B的第一输入端口耦合到比较器330B的第一输出端口，且每一存储电路360B的第二输入端口耦合到比较器330B的第二输出端口。在一些实施例中，每一存储电路360B的启用端口耦合到控制电路370的对应启用输出端口，且每一存储电路360B的输出端口耦合到采样及DAC电路310的对应反馈端口。存储电路360B的操作与第一组存储电路360A的操作类似，区别仅在于响应于M位启用信号En2而不是N到M位启用信号En1的对应状态来启用或停用存储电路360B中的每一者，且存储电路360B中的每一者存储并输出数据RX Data的M位(例如LSB)的对应位，而不是数据RX Data的N到M位(例如MSB)。因此，为了简洁起见，这里省略对复制部分的详细描述。
在一些实施例中，控制电路370是配置比较器330A、330B及存储电路360A、360B以执行逐次逼近模/数转换的组件。在一个实施方案中，控制电路370经实施为状态机或数字逻辑电路。在一些实施例中，控制电路370包含例如从时钟发生器(未展示)接收时钟信号CLK的输入端口、耦合到比较器330A的时钟输入端口的第一时钟输出端口、耦合到比较器330B的时钟输入端口的第二时钟输出端口，耦合到第一组存储电路360A的启用端口的N到M个启用输出端口及耦合到第二组存储电路360B的启用端口的M个启用输出端口。在此配置中，控制电路370可根据时钟信号CLK在第一时钟输出端口处生成时钟信号CLK1，并将时钟信号CLK1提供到第一比较器330A。另外，控制电路370可根据时钟信号CLK在第二时钟输出端口处生成时钟信号CLK2，并将时钟信号CLK2提供到第二比较器330B。此外，控制电路370可根据时钟信号CLK在N到M个启用输出端口处生成N到M位启用信号En1，并将N到M位启用信号En1提供到第一组存储电路360A。此外，控制电路370可根据时钟信号CLK在M个启用输出端口处生成M位启用信号En2，并将M位启用信号En2提供到第二组存储电路360B。在一些实施例中，信号CLK1、CLK2、En1、En2中的一或多者在不管时钟信号CLK如何的情况下生成，但可根据比较器输出Comp Out1+、Comp Out1-及/或比较器输出Comp Out2+、Comp Out2-生成。例如，可响应于比较器输出Comp Out1+、Comp Out1-、Comp Out2+、Comp Out2-的上升边缘来生成信号CLK1、CLK2、En1、En2。
在一个方面中，控制电路370生成时钟信号CLK1、CLK2及启用信号En1、En2以配置采样及DAC电路310、比较器330A、330B及存储电路360A、360B以执行逐次逼近模/数转换。在一种方法中，控制电路370可生成具有脉冲序列的时钟信号CLK1，以在对应的时间段期间选择或启用比较器330A以确定数据RX Data的N到M位(例如，MSB)的状态，同时生成具有逻辑状态‘0的时钟信号CLK2以停用比较器330B。当比较器330A被启用时，控制电路370可生成N到M位启用信号En1以配置存储电路360A以存储数据RX Data的N到M位(例如，MSB)的确定状态。例如，针对数据RX Data的MSB，采样及DAC电路310可对输入信号In+、In-进行采样以生成DAC输出信号DAC Out+、DAC Out-。响应于时钟信号CLK1的上升边缘或逻辑状态‘1’，比较器330A可根据DAC输出信号DAC Out+、DAC Out-生成指示MSB的状态的比较器输出CompOut1+、Comp Out1-。然后，响应于启用信号En1的对应位的脉冲或逻辑状态‘1’，对应的存储电路360A可根据比较器输出Comp Out1+、Comp Out1-存储数据RX Data的MSB的状态。对于数据RX Data的后续位，采样及DAC电路310可根据数据RX Data的先前位的状态对输入信号In+、In-进行采样，以生成DAC输出信号DAC Out+、DAC Out-。响应于时钟信号CLK1的上升边缘或逻辑状态‘1’，比较器330A可根据DAC输出信号DAC Out+、DAC Out-，生成指示后续位的状态的比较器输出Comp Out1+，Comp Out1-。然后，响应于启用信号En1的对应位的脉冲或逻辑状态‘1’，对应的存储电路360A可根据比较器输出Comp Out1+、Comp Out1-，存储数据RX Data的后续位的状态。所述过程可对数据RX Data的N到M位的剩余位重复进行。
在确定数据RX Data的N到M位的状态之后，控制电路370可生成具有脉冲序列的时钟信号CLK2，以在对应的时间段期间选择或启用比较器330B以确定数据RX Data的M位(例如，LSB)的状态，同时生成具有逻辑状态‘0’的时钟信号CLK1以停用比较器330A。当比较器330B被启用时，控制电路370可生成M位启用信号En2以配置存储电路360B以存储数据RXData的M位(例如，LSB)的确定状态。例如，针对数据RX Data的第M位，采样及DAC电路310可根据数据RX Data的先前的N到M位的状态对输入信号In+、In-进行采样以生成DAC输出信号DAC Out+、DAC Out-，且比较器330B可根据DAC输出信号DAC Out+、DAC Out-，生成指示第M位的状态的比较器输出Comp Out2+、Comp Out2-。然后，对应的存储电路360B可存储数据RXData的第M位的状态。对于数据RX Data的后续位，采样及DAC电路310可根据数据RX Data的先前位的状态对输入信号In+、In-进行采样，以生成DAC输出信号DAC Out+、DAC Out-。响应于时钟信号CLK2的上升边缘或逻辑状态‘1’，比较器330B可根据DAC输出信号DAC Out+、DACOut-，生成指示后续位的状态的比较器输出Comp Out2+、Comp Out2-。然后，响应于启用信号En2的对应位的脉冲或逻辑状态‘1’，对应的存储电路360B可根据比较器输出Comp Out2+、Comp Out2-，存储数据RX Data的后续位的状态。所述过程可对数据RX Data的M位的剩余位重复进行。
有利地，SAR ADC 300可实现速度及功率效率。在一个方面中，比较器330A具有比比较器330B更高的检测速度及/或更高的功率效率，其中比较器330B具有比比较器330A更高的灵敏度。因此，比较器330A可确定数据RX Data的位(例如，MSB)的第一子集的状态，其中比较器330B可确定数据RX Data的位(例如，LSB)的第二子集的状态。在一个实施方案中，可在比较器330A、330B的输出端口与存储电路360A、360B的输入端口之间添加多路复用器，且所述多路复用器可将比较器330A或比较器330B电耦合到存储电路360A、360B。然而，将比较器330A或比较器330B电耦合到存储电路360A、360B可增加比较器330A、330B的输出端口处的电容性负载。这种增加的电容性负载可能降低速度及功率效率。通过实施具有直接耦合到存储电路360A的输入端口的输出端口的比较器330A及具有直接耦合到存储电路360B的输入端口的输出端口的比较器330B，可减小比较器330A、330B的输出端口处的电容性负载，从而实现速度及功率效率。
图4是展示根据一或多个实施例的图3的SAR ADC 300的操作的时序图400。在一些实施例中，控制电路370生成时钟信号CLK1、CLK2及启用信号En1、En2来配置采样及DAC电路310、比较器330A、330B及存储电路360A、360B以执行逐次逼近模/数转换以确定N位数据RXData的状态。在图4所示的实例中，N是9，M是4。在一些实施例中，本文公开的原理可应用到执行逐次逼近模/数转换以确定数据RX Data的不同数量的位的状态。在一种方法中，控制电路370可在时间T1到T5生成具有脉冲的时钟信号CLK1，且在时间T6到T9生成具有脉冲的时钟信号CLK2。在一个方面中，比较器330A在时间T1到T5响应于时钟信号CLK1的脉冲而被启用，而比较器330B被停用。在一个方面中，比较器330B在时间T6到T9响应于时钟信号CLK2的脉冲而被启用，而比较器330A被停用。
在一个实例中，在时间T1附近或之前，采样及DAC电路310可对输入信号In+、In-进行采样以生成DAC输出信号DAC Out+、DAC Out-。在DAC输出信号DAC Out+、DAC Out-在时间T1处稳定之后，比较器330A可根据DAC输出信号DAC Out+、DAC Out-，生成指示数据RX Data的第一位(或MSB)的状态的比较器输出Comp Out1+、Comp Out1-。然后，响应于启用信号En1(9)的逻辑状态‘1’，对应的存储电路360A可存储数据RX Data的第一位或MSB的状态。
在一个实例中，在时间T1之后且在时间T2附近或之前，采样及DAC电路310可根据数据RX Data的第一位的状态执行DAC，以生成DAC输出信号DAC Out+、DAC Out-。在DAC输出信号DAC Out+、DAC Out-在时间T2处稳定之后，比较器330A可根据DAC输出信号DAC Out+、DAC Out-，生成指示后续位(或第二位)的状态的比较器输出Comp Out1+、Comp Out1-。然后，响应于启用信号En1(8)的逻辑状态‘1’，对应的存储电路360A可存储数据RX Data的后续位(或第二位)的状态。
在一个实例中，在时间T2之后且在时间T3附近或之前，采样及DAC电路310可根据数据RX Data的两个位的确定的状态来执行DAC，以生成DAC输出信号DAC+、DAC-。在DAC输出信号DAC+、DAC-在时间T3处稳定之后，比较器330A可根据DAC输出信号DAC+、DAC-，生成指示后续位(或第三位)的状态的比较器输出Comp Out1+、Comp Out1-。然后，响应于启用信号En1(7)的逻辑状态‘1’，对应的存储电路360A可存储数据RX Data的后续位(或第三位)的状态。
在一个实例中，在时间T3之后且在时间T4附近或之前，采样及DAC电路310可根据数据RX Data的三个位的确定的状态来执行DAC，以生成DAC输出信号DAC+、DAC-。在DAC输出信号DAC+、DAC-在时间T4处稳定之后，比较器330A可根据DAC输出信号DAC+、DAC-，生成指示后续位(或第四位)的状态的比较器输出Comp Out1+、Comp Out1-。然后，响应于启用信号En1(6)的逻辑状态‘1’，对应的存储电路360A可存储数据RX Data的后续位(或第四位)的状态。
在一个实例中，在时间T4之后且在时间T5附近或之前，采样及DAC电路310可根据数据RX Data的四个位的确定的状态来执行DAC，以生成DAC输出信号DAC+、DAC-。在DAC输出信号DAC+、DAC-在时间T5处稳定之后，比较器330A可根据DAC输出信号DAC+、DAC-，生成指示后续位(或第五位)的状态的比较器输出Comp Out1+、Comp Out1-。然后，响应于启用信号En1(5)的逻辑状态‘1’，对应的存储电路360A可存储数据RX Data的后续位(或第五位)的状态。
在一个实例中，在时间T5之后且在时间T6附近或之前，采样及DAC电路310可根据数据RX Data的五个位的确定的状态来执行DAC，以生成DAC输出信号DAC+、DAC-。在DAC输出信号DAC+、DAC-在时间T6处稳定之后，比较器330B可根据DAC输出信号DAC+、DAC-，生成指示后续位(或第六位)的状态的比较器输出Comp Out2+、Comp Out2-。然后，响应于启用信号En2(4)的逻辑状态‘1’，对应的存储电路360B可存储数据RX Data的后续位(或第六位)的状态。
在一个实例中，在时间T6之后且在时间T7附近或之前，采样及DAC电路310可根据数据RX Data的六位的确定的状态来执行DAC，以生成DAC输出信号DAC+、DAC-。在DAC输出信号DAC+、DAC-在时间T7处稳定之后，比较器330B可根据DAC输出信号DAC+、DAC-，生成指示后续位(或第七位)的状态的比较器输出Comp Out2+、Comp Out2-。然后，响应于启用信号En2(3)的逻辑状态‘1’，对应的存储电路360B可存储数据RX Data的后续位(或第七位)的状态。
在一个实例中，在时间T7之后且在时间T8附近或之前，采样及DAC电路310可根据数据RX Data的七个位的确定的状态来执行DAC，以生成DAC输出信号DAC+、DAC-。在DAC输出信号DAC+、DAC-在时间T8处稳定之后，比较器330B可根据DAC输出信号DAC+、DAC-，生成指示后续位(或第八位)的状态的比较器输出Comp Out2+、Comp Out2-。然后，响应于启用信号En2(2)的逻辑状态‘1’，对应的存储电路360B可存储数据RX Data的后续位(或第八位)的状态。
在一个实例中，在时间T8之后且在时间T9附近或之前，采样及DAC电路310可根据数据RX Data的八位的确定的状态来执行DAC，以生成DAC输出信号DAC+、DAC-。在DAC输出信号DAC+、DAC-在时间T9处稳定之后，比较器330B可根据DAC输出信号DAC+、DAC-，生成指示后续位(或第九位)的状态的比较器输出Comp Out2+、Comp Out2-。然后，响应于启用信号En2(1)的逻辑状态‘1’，对应的存储电路360B可存储数据RX Data的后续位(或第九位)的状态。
图5是描绘根据一或多个实施例的通过逐次逼近确定与输入电压相对应的多个位的过程500的流程图。在一些实施例中，过程500由装置200(例如，SAR ADC 225或SAR ADC300)执行。在其它实施例中，过程500由其它实体执行。在一些实施例中，过程500包含比图5所示更多、更少或与其不同的步骤。
在一种方法中，为了确定N位数据RX Data的目标位的状态，装置200通过DAC电路(例如，采样及DAC电路310)对输入电压(例如，输入信号In+、In-的电压)进行采样505。装置200通过DAC电路(例如，采样及DAC电路310)执行510DAC以生成DAC输出信号DAC Out+、DACOut-。最初，目标位可为N位数据RX data的MSB。DAC电路可根据N位数据RX data的一或多个先前位的已知或确定的状态来执行DAC，如上文关于图3及4所述。
在一种方法中，装置200选择520比较器来确定目标位在对应时间段期间的状态。例如，控制电路370可生成时钟信号CLK1、CLK2来选择比较器330A、330B中的一者。在一个方面中，比较器330A耦合到第一组存储电路360A且比较器330B耦合到第二组存储电路360B。比较器330A可具有比比较器330B更高的检测速度及/或更高的功率效率，其中比较器330B可具有比比较器330A更高的灵敏度。在一个方面中，控制电路370响应于目标位是N位数据RX data的预定位(例如，N到M位(例如，MSB))的第一子集中的一者，选择比较器330A。在一个方面中，控制电路370响应于目标位是N位数据RX data的预定位(例如，M位(例如，LSB))的第二子集中的一者，选择比较器330B。
在一种方法中，装置200通过所选比较器根据采样电压来确定530目标位的状态。在一种方法中，装置200可通过耦合到所选比较器的一组对应存储电路中的一者来存储540所确定位的状态。例如，控制电路370可生成启用信号En1或启用信号En2以启用一组对应存储电路中的一者来存储所确定位的状态。
在一种方法中，装置200确定550额外位的状态是否未确定。例如，控制电路370可响应于目标位不是N位数据RX Data的LSB，确定数据RX Data的额外位的状态未确定。响应于确定额外位(或后续的MSB)的状态未确定，装置200可选择额外位作为目标位，并继续进行到步骤510。例如，控制电路370可响应于目标位是N位数据RX Data的LSB，确定数据RXData的所有N位的状态经确定。响应于确定N位数据Rx Data的所有位的状态经确定，装置200可结束570过程500。
有利地，SAR ADC 300可实现速度及功率效率。如以上所阐述的，比较器330A可具有比比较器330B更高的检测速度及/或更高的功率效率，其中比较器330B可具有比比较器330A更高的灵敏度。因此，比较器330A可确定数据RX Data的位(例如，MSB)的第一子集的状态，其中比较器330B可确定数据RX Data的位(例如，LSB)的第二子集的状态。通过实施具有直接耦合到存储电路360A的输入端口的输出端口的比较器330A及具有直接耦合到存储电路360B的输入端口的输出端口的比较器330B，可减小比较器330A、330B的输出端口处的电容性负载，从而实现速度及功率效率。
应注意，本公开的某些段落可结合与发射空间流、探测帧、响应及装置的子集参考例如“第一”及“第二”之类的术语，以便识别或区分其中一者或另一者。这些术语不希望仅使实体(例如，第一装置及第二装置)在时间上或根据顺序相关，尽管在一些情况下，这些实体可包含这样的关系。这些术语也没有限制可在系统或环境中操作的可能实体的数量。应理解，上述系统可提供那些组件中的任一者或每一者的多个，且这些组件可在独立机器上提供，或在一些实施例中，在分布式系统中的多个机器上提供。另外，上述系统及方法可作为一或多个计算机可读程序或可执行指令来提供，这些程序或可执行指令体现在一个或多个制造品上或其中，例如软盘、硬盘、CD-ROM、闪存存储器卡、PROM、RAM、ROM或磁带。程序可用任何编程语言(例如LISP、PERL、C、C++、C#)或用任何字节代码语言(例如JAVA)来实施。软件程序或可执行指令可作为目标代码存储在一或多个制造品之上或之中。
尽管前面对方法及系统的书面描述使得普通技术人员能够制作并使用其实施例，但普通技术人员将理解并了解本文中的具体实施例、方法及实例存在变体、组合及等效物。因此，本公开的方法及系统不应受到上述实施例、方法及实例的限制，而应受到本公开的范围及精神内的所有实施例及方法的限制。

Claims (20)

1.一种装置，其包含：
采样及数/模转换DAC电路，所述采样及数/模转换DAC电路用于对输入电压进行采样以获得第一采样电压；
第一比较器，所述第一比较器耦合到所述采样及DAC电路；
第一组存储电路，所述第一组存储电路耦合到所述第一比较器及所述采样及DAC电路，所述第一组存储电路用以存储与所述输入电压相对应的多个位的第一子集；
第二比较器，所述第二比较器耦合到所述采样及DAC电路；
第二组存储电路，所述第二组存储电路耦合到所述第二比较器及所述采样及DAC电路，所述第二组存储电路用以存储与所述输入电压相对应的所述多个位的第二子集；以及
控制电路，所述控制电路耦合到所述第一比较器及所述第二比较器，所述控制电路经配置以在第一时间段期间针对来自与所述输入电压相对应的所述多个位的所述第一子集的目标位选择所述第一比较器来根据所述第一采样电压来确定所述目标位的状态。
2.根据权利要求1所述的装置，其中所述第一比较器具有比所述第二比较器更快的检测速度，其中所述第二比较器具有比所述第一比较器更高的灵敏度。
3.根据权利要求1所述的装置，其中所述控制电路经配置以在第二时间段期间针对所述多个位中的另一目标位选择所述第二比较器来确定所述另一目标位的状态。
4.根据权利要求1所述的装置，其中所述第一组存储电路中的对应一者经配置以存储所述目标位的确定状态。
5.根据权利要求4所述的装置，其中所述采样及DAC电路经配置以：
从所述第一组存储电路中的所述对应一者接收所述目标位的所述确定状态，及至少部分地基于来自所述第一组存储电路中的所述对应一者的所述目标位的所述确定状态，对所述输入电压进行采样以获得第二采样电压。
6.根据权利要求5所述的装置，其中所述控制电路经配置以在第二时间段期间针对所述多个位中的另一目标位选择所述第二比较器来确定所述另一目标位的状态，其中所述第二比较器经配置以根据来自所述采样及DAC电路的所述第二采样电压来确定所述另一目标位的状态。
7.根据权利要求6所述的装置，其中所述第二组存储电路中的对应一者经配置以存储所述另一目标位的确定状态。
8.根据权利要求1所述的装置，其中所述控制电路经配置以响应于所述目标位是所述多个位的所述第一子集中的一者而针对所述目标位选择所述第一比较器。
9.根据权利要求1所述的装置，其中所述第一比较器的输出直接耦合到所述第一组存储电路的输入端口，其中所述第二比较器的输出直接耦合到所述第二组存储电路的输入端口。
10.一种设备，其包括：
接收器，所述接收器包括：
采样及数/模转换DAC电路，所述采样及数/模转换DAC电路用以对输入电压进行采样，
第一比较器，所述第一比较器耦合到所述采样及DAC电路，
第一组存储电路，所述第一组存储电路耦合在所述第一比较器与所述采样及DAC电路之间，
第二比较器，所述第二比较器耦合到所述采样及DAC电路，
第二组存储电路，所述第二组存储电路耦合在所述第二比较器与所述采样及DAC电路之间，以及
控制电路，所述控制电路经配置以针对与所述输入电压相对应的多个位中的每一者，从所述第一比较器与所述第二比较器中选择对应的比较器来确定所述多个位中的所述每一者在对应的时间段期间的状态；及
处理器，所述处理器耦合到所述接收器，所述处理器经配置以从所述第一组存储电路及所述第二组存储电路接收所述多个位的状态，并根据所述多个位的接收状态执行逻辑计算。
11.根据权利要求10所述的设备，其中所述第一比较器具有比所述第二比较器更快的检测速度，其中所述第二比较器具有比所述第一比较器更高的灵敏度。
12.根据权利要求10所述的设备，其中所述控制电路经配置以针对所述多个位的第一子集选择所述第一比较器，并针对所述多个位的第二子集选择所述第二比较器。
13.根据权利要求10所述的设备，其中所述采样及DAC电路经配置以针对所述多个位中的第一位对所述输入电压进行采样以获得第一采样电压，其中所述第一比较器经配置以根据所述第一采样电压来确定所述多个位中的所述第一位的状态。
14.根据权利要求13所述的设备，其中所述第一组存储电路中的对应一者经配置以存储所述多个位中的所述第一位的确定状态。
15.根据权利要求14所述的设备，其中至少部分地基于来自所述第一组存储电路中的所述对应一者的所述多个位中的所述第一位的所述确定状态，所述采样及DAC电路经配置以针对所述多个位中的第二位对所述输入电压进行采样以获得第二采样电压，其中所述第二比较器经配置以根据所述第二采样电压来确定所述多个位中的所述第二位的状态。
16.根据权利要求10所述的设备，其中所述第一比较器的输出直接耦合到所述第一组存储电路的输入端口，其中所述第二比较器的输出直接耦合到所述第二组存储电路的输入端口。
17.一种方法，其包括：
通过采样及数/模转换DAC电路对输入电压进行采样以获得第一采样电压；
通过耦合到第一组存储电路的第一比较器，根据所述第一采样电压来确定与所述输入电压相对应的多个位中的第一位的状态；
通过所述采样及DAC电路对所述输入电压进行采样以获得第二采样电压；以及
通过耦合到与所述第一组存储电路不同的第二组存储电路的第二比较器，根据所述第二采样电压来确定所述多个位中的第二位的状态。
18.根据权利要求17所述的方法，其中所述第一比较器具有比所述第二比较器更快的检测速度，其中所述第二比较器具有比所述第一比较器更高的灵敏度。
19.根据权利要求17所述的方法，其进一步包括：
通过所述第一组存储电路中的对应一者存储所述第一位的确定状态；及
通过所述第二组存储电路中的对应一者存储所述第二位的确定状态。
20.根据权利要求19所述的方法，其中通过所述采样及DAC电路对所述输入电压进行采样以获得所述第二采样电压是至少部分地基于由所述第一组存储电路中的所述对应一者存储的所述第一位的所述确定状态。
CN202110490416.6A 2020-05-05 2021-05-06 功率高效逐次逼近模/数转换器 Pending CN113612481A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/867,358 2020-05-05
US16/867,358 US10903846B1 (en) 2020-05-05 2020-05-05 Power efficient successive approximation analog to digital converter

Publications (1)

Publication Number Publication Date
CN113612481A true CN113612481A (zh) 2021-11-05

Family

ID=74191139

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110490416.6A Pending CN113612481A (zh) 2020-05-05 2021-05-06 功率高效逐次逼近模/数转换器

Country Status (3)

Country Link
US (1) US10903846B1 (zh)
EP (1) EP3907892A1 (zh)
CN (1) CN113612481A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043958B2 (en) 2019-10-22 2021-06-22 Mediatek Inc. Time-interleaved noise-shaping successive-approximation analog-to-digital converter
US11476868B2 (en) * 2020-01-24 2022-10-18 Rambus Inc. Dual loop SAR ADC with process driven architecture
US11929756B2 (en) 2022-03-14 2024-03-12 Avago Technologies International Sales Pte. Limited System and method for offset calibration in a successive approximation analog to digital converter
US20230299785A1 (en) 2022-03-21 2023-09-21 Avago Technologies International Sales Pte. Limited Successive approximation register analog to digital converter having adaptive current or voltage parameter adjustments
US11863198B2 (en) 2022-03-21 2024-01-02 Avago Technologies International Sales Pte. Limited Successive approximation register analog to digital converter with reduced data path latency
US20230421168A1 (en) * 2022-06-27 2023-12-28 Globalfoundries U.S. Inc. Circuit structure and related method to indicate voltage polarity via comparator
US20240063808A1 (en) * 2022-08-19 2024-02-22 Avago Technologies International Sales Pte. Limited Calibration detector with two offset compensation loops

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130051501A1 (en) * 2011-08-29 2013-02-28 Kabushiki Kaisha Toshiba A/d converter and radio receiver
CN103905049A (zh) * 2014-03-11 2014-07-02 中国科学院半导体研究所 一种高速快闪加交替比较式逐次逼近模数转换器
CN110311677A (zh) * 2019-07-10 2019-10-08 湖北汽车工业学院 一种基于新型电容开关切换算法的sar adc

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130051501A1 (en) * 2011-08-29 2013-02-28 Kabushiki Kaisha Toshiba A/d converter and radio receiver
CN103905049A (zh) * 2014-03-11 2014-07-02 中国科学院半导体研究所 一种高速快闪加交替比较式逐次逼近模数转换器
CN110311677A (zh) * 2019-07-10 2019-10-08 湖北汽车工业学院 一种基于新型电容开关切换算法的sar adc

Also Published As

Publication number Publication date
EP3907892A1 (en) 2021-11-10
US10903846B1 (en) 2021-01-26

Similar Documents

Publication Publication Date Title
CN113612481A (zh) 功率高效逐次逼近模/数转换器
JP2008512781A (ja) 複数ビットレートのシリアル通信用の方法及び装置
US9564956B2 (en) Channel estimation using a multi-user frame
EP4037191A1 (en) System for and method of digital to analog conversion adaptive error cancelling
EP2908459B1 (en) Improving link quality to static and non-static devices
US20230268929A1 (en) Systems for and methods of fractional frequency division
US11792834B2 (en) Signaling and decoding of punctured subbands in trigger-based PPDU
JP6532791B2 (ja) Ａｄ変換回路、パイプラインａｄ変換器、及び無線通信装置
US10313104B2 (en) System and method for controlling the impact of periodic jitter caused by non-ideal phase interpolators
US11929756B2 (en) System and method for offset calibration in a successive approximation analog to digital converter
US20220240166A1 (en) Methods and systems for network discovery using a fast parallel active scan
US11405044B2 (en) System for and method of cancelling a transmit signal echo in full duplex transceivers
US11863198B2 (en) Successive approximation register analog to digital converter with reduced data path latency
CN111698791B (zh) 无线通信的系统和方法
US11398844B1 (en) Switched current-steering digital transmitter with encoder based up-conversion
US20230299785A1 (en) Successive approximation register analog to digital converter having adaptive current or voltage parameter adjustments
US10812100B2 (en) Digital-to-analog converter
US20230353184A1 (en) Energy efficient line-driver with improved output swing
US20230247054A1 (en) High performance architecture for converged security systems and appliances
EP4340459A1 (en) System for and method of access protocol
US20230413310A1 (en) Signaling and decoding of punctured subbands in trigger-based ppdu
Nam et al. Technical Report: Development of an Ultrahigh Bandwidth Software-defined Radio Platform
Du et al. Implementation of an O-RAN-Compliant Base Station System Using Commercial Off-the-Shelf Components
US20070063883A1 (en) Pipelined analog to digital converter
Samant et al. Latency and cost requirements of systems for teaching MAC protocols

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination