CN115842554A - 一种逐次逼近型模数转换器 - Google Patents

Abstract

本发明公开了一种逐次逼近型模数转换器，涉及集成电路技术领域，该转换器包括电容DAC电路、比较器电路、SAR逻辑电路和Data锁存器；电容DAC电路用于将Data锁存器的信号转换为模拟电压后输出给比较器电路；比较器电路的速度和噪声皆可调节，用于向SAR逻辑电路输出比较结果和比较完成信号；SAR逻辑电路用于产生比较器电路的异步时钟和移位控制信号；移位控制信号用于控制Data锁存器锁存比较器的输出信号，和控制比较器电路在每次转换中由高速大噪声状态切换至低速小噪声状态；本发明通过调整比较器的状态，在不损失精度前提下提升ADC的转换速度，与现有技术采用多个比较器相比，产生的的面积代价更小，并解决了寄生输入电容导致DAC非线性的技术问题。

Description

一种逐次逼近型模数转换器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种逐次逼近型模数转换器。

背景技术

逐次逼近型（Successive Approximation Register，简称SAR）模数转换器（ADC）在通信电子系统中有广泛应用，特别是在高速接口，宽带无线通信等领域。各种应用场景中一般要求在确定的面积和功耗情况下，尽可能提升单通道SAR-ADC的速度和精度。

一般典型的单通道SAR-ADC结构如图1所示，结构包含，电容DAC电路(数模转换器), 比较器电路，SAR逻辑电路和Data锁存器四部分组成。

为获得更快的转换速度，一般通过异步时钟控制比较器进行N次比较。如图1所示，异步时钟速度主要决定于比较器结果建立的耗时，为提高转换速度，需减小比较器建立时间，但会直接导致比较器噪声增大。在10bit以上精度的SAR-ADC中，比较器噪声贡献一般占主导。如果要获得高精度，必须减小比较器噪声，即延长比较器建立时间，这也就会降低转换速度。专利CN 111711453 A给出的解决方案是增加多个比较进行转换，在高bit中采用快速但噪声大的比较器，在低bit转换中采用慢速但噪声性能较好的比较器，可以平衡ADC的精度和转换速度。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

现有技术采用多个比较器会有更大的面积代价，其多个比较器的寄生输入电容会导致DAC非线性。

发明内容

本发明的目的在于提供一种逐次逼近型模数转换器，以解决现有技术中在不损失精度的前提下提升ADC的转换速度采用多个比较器，会有更大的面积代价，其寄生输入电容会导致DAC非线性技术问题。本发明提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。

为实现上述目的，本发明提供了以下技术方案：

本发明提供的一种逐次逼近型模数转换器，包括电容DAC电路、比较器电路、SAR逻辑电路和Data锁存器；所述电容DAC电路为带冗余的结构，用于将所述Data锁存器的信号转换为模拟电压后输出给所述比较器电路；所述比较器电路的速度和噪声皆可调节，用于比较所述模拟电压，并向所述SAR逻辑电路输出比较结果和比较完成信号；所述SAR逻辑电路用于产生所述比较器电路的异步时钟和控制所述比较器电路在每个采样后进行N次比较，并在每次比较完成后对应产生移位控制信号；所述移位控制信号用于控制所述Data锁存器锁存比较器的输出信号，和控制所述比较器电路由高速大噪声状态切换至低速小噪声状态。

优选的，所述比较器电路包括尾电流管单元、第一级放大单元、负载单元、第二级放大单元和锁存单元；所述尾电流管单元通过并联多个带开关的MOS管来调节尾电流的大小；所述负载单元通过并联多个开关电容来调节负载的大小；所述尾电流管单元、第一级放大单元、负载单元依次连接；所述第一级放大单元向所述第二级放大单元输出第一放大信号和第二放大信号；所述第二级放大单元向所述锁存单元输出经过二级放大的差分信号。

优选的，所述尾电流管单元包括常闭MOS管M00，M个MOS管M0和M个开关SW1；所述常闭MOS管M00和M个所述MOS管M0的源极均连接工作电源，栅极均连接控制信号；所述常闭MOS管M00的漏极直接连接所述第一级放大单元，M个所述MOS管M0分别通过M个所述开关SW1连接所述第一级放大单元。

优选的，所述第一级放大单元包括MOS管M1和MOS管M2；所述MOS管M1的源极分别连接所述尾电流管单元、MOS管M2的源极，栅极连接第一输入差分信号；所述MOS管M2的栅极连接第二输入差分信号；所述MOS管M1的漏极作为输出端输出所述第一放大信号；所述MOS管M2的漏极作为输出端输出所述第二放大信号。

优选的，所述负载单元包括MOS管M3、MOS管M4、M个电容C1、M个电容C2、M个开关SW2和M个开关SW3；所述MOS管M3的漏极分别连接M个所述电容C1的一端和所述第一级放大单元，栅极连接所述MOS管M4的栅极，源极接地；M个所述电容C1的另一端分别通过M个所述开关SW2连接所述MOS管M3的源极；所述MOS管M4的漏极分别连接M个所述电容C2的一端和所述第一级放大单元，源极接地；M个所述电容C2的另一端分别通过M个所述开关SW3连接所述MOS管M4的源极。

优选的，所述第二级放大单元包括MOS管M5和MOS管M6；所述MOS管M5、MOS管M6的源极均接地，漏极均连接所述锁存单元；所述MOS管M5的栅极连接所述第一放大信号；所述MOS管M6的栅极连接所述第二放大信号。

优选的，M个所述MOS管M0的栅极总宽度大于所述常闭MOS管M00的栅极宽度。

优选的，其特征在于，所述SAR逻辑电路通过在产生的N个移位控制信号中选择M个，依次对应控制M个所述开关SW1和/或所述开关SW2及开关SW3的闭合情况，来控制所述比较器电路由高速大噪声状态切换至低速小噪声状态。

优选的，所述电容DAC电路中电容的排列方式满足

，其中，c_a为第a bit的电容数目，c_i为第i bit的电容数目。

实施本发明上述技术方案中的一个技术方案，具有如下优点或有益效果：

本发明通过在比较器电路中增加可调的尾电流管和负载电容，使得SAR逻辑电路可以控制比较器电路在每次转换过程的N次比较中，从高速大噪声状态逐渐切换至低速小噪声状态，进而使得在不损失精度的情况下提升了ADC的转换速度；另外本发明必须使用带冗余结构的电容DAC电路，通过较大的冗余窗口来容忍高比特转换时，产生的DAC建立误差和比较器噪声。本发明在不损失精度的情况下还能获得很高的转换速度，只使用一个比较器，减小电路面积的同时降低了成本，还避免了引入多个比较器产生的非线性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：

图1是本发明背景技术的一般典型的单通道SAR-ADC电路图；

图2是本发明实施例的一种逐次逼近型模数转换器电路图；

图3是本发明实施例的比较器电路图；

图4是本发明实施例的移位脉冲信号产生电路图；

图5是本发明实施例的移位脉冲波形图；

图6是本发明实施例的一般电容DAC电路图；

图7是本发明实施例的带冗余的电容DAC电路图；

图中：1、电容DAC电路；2、比较器电路；21、尾电流管单元；22、第一级放大单元；23、负载单元；24、第二级放大单元；25、锁存单元；3、SAR逻辑电路；4、数据锁存器。

实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本发明可能采用的各种示例性实施例。除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。应明白，它们仅是与如所附权利要求书中所详述的、本发明公开的一些方面相一致的流程、方法和装置等的例子，还可使用其他的实施例，或者对本文列举的实施例进行结构和功能上的修改，而不会脱离本发明的范围和实质。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”等指示的是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的元件必须具有的特定的方位、以特定的方位构造和操作。术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。术语“多个”的含义是两个或两个以上。术语“相连”、“连接”应做广义理解，例如，可以是固定连接、可拆卸连接、一体连接、机械连接、电连接、通信连接、直接相连、通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明，仅示出了与本发明实施例相关的部分。

实施例一：如图2所示，本发明提供了一种逐次逼近型模数转换器，包括电容DAC电路1、比较器电路2、SAR逻辑电路3和Data锁存器4；电容DAC电路1为带冗余的结构，用于将Data锁存器4的信号转换为模拟电压后输出给比较器电路2；比较器电路2的速度和噪声皆可调节，用于比较模拟电压，并向SAR逻辑电路3输出比较结果D/DB和比较完成信号valid；SAR逻辑电路3用于产生比较器电路2的异步时钟和控制比较器电路2在每个采样后进行N次比较，并在每次比较完成后对应产生移位控制信号S；移位控制信号S用于控制Data锁存器4锁存比较器电路2的输出信号，和控制比较器电路2由高速大噪声状态切换至低速小噪声状态。Data锁存器4的输出端输出的信号再返回电容DAC电路1的输入端，直至N次循环后使得电容DAC电路1的差分输出接近0，由Data锁存器4输出最终的转换信号data<N:0>。本实施例通过采用比较器电路2，在不损失精度的情况下还能获得很高的转换速度，只使用一个比较器，减小电路面积的同时降低了成本，还避免了引入多个比较器产生的非线性。

作为可选择的实施方式，如图3所示，比较器电路2包括尾电流管单元21、第一级放大单元22、负载单元23、第二级放大单元24和锁存单元25；预放大级包括尾电流管单元21、第一级放大单元22、负载单元23和第二级放大单元24；尾电流管单元21通过并联多个带开关的MOS管来调节预放大级尾电流的大小；负载单元23通过并联多个开关电容来调节预放大级负载的大小；尾电流管单元21、第一级放大单元22、负载单元23、依次连接；第一级放大单元22向所述第二级放大单元24输出第一放大信号von1和第二放大信号vop1；第二级放大单元24向锁存单元25输出经过二级放大的差分信号。尾电流管单元21包括常闭MOS管M00，M个MOS管M0和M个开关SW1；常闭MOS管M00和M个MOS管M0的源极均连接工作电源，栅极均连接控制信号clkc；常闭MOS管M00的漏极直接连接第一级放大单元22，M个MOS管M0分别通过M个开关SW1连接第一级放大单元22。第一级放大单元22包括MOS管M1和MOS管M2；MOS管M1的源极分别连接尾电流管单元21中常闭MOS管M00和M个所述MOS管M0的漏极、MOS管M2的源极，栅极连接第一输入差分信号vip；MOS管M2栅极连接第二输入差分信号vim；MOS管M1的漏极作为输出端输出第一放大信号von1；MOS管M2的漏极作为输出端输出第二放大信号vop1。负载单元23包括MOS管M3、MOS管M4、M个电容C1、M个电容C2、M个开关SW2和M个开关SW3；MOS管M3的漏极分别连接M个电容C1的一端和第一级放大单元22中MOS管M1的漏极，栅极连接MOS管M4的栅极，源极接地；M个电容C1的另一端分别通过M个开关SW2连接MOS管M3的源极；MOS管M4的漏极分别连接M个电容C2的一端和第一级放大单元22中MOS管M2的漏极，源极接地；M个电容C2的另一端分别通过M个开关SW3连接MOS管M4的源极。

作为可选择的实施方式，第二级放大单元24包括MOS管M5和MOS管M6；MOS管M5、MOS管M6的源极均接地，漏极均连接锁存单元25；MOS管M5的栅极连接第一放大信号von1；MOS管M6的栅极连接第二放大信号vop1。SAR逻辑电路3通过在产生的N个移位控制信号S中选择M个，依次对应控制M个开关SW1和/或开关SW2及开关SW3的闭合情况，来控制比较器电路2由高速大噪声状态切换至低速小噪声状态。

本实施例比较器电路2的工作原理如图3-图5所示，将尾电流管单元21的尾电流管拆分为（M+1）份，一个常闭MOS管M00，其余M个MOS管M0分别连接M个开关SW1做选通，并设置M个MOS管M0的栅极总宽度大于常闭MOS管M00的栅极宽度；再在第一级放大单元22的输出端增加电容负载，并分别连接开关SW2和开关SW3做选通。在SAR逻辑电路3产生的N（通常情况下7≤N≤16）个移位控制信号S中，选择其中的M(M，N均为自然数，M<=N)个，来对应控制M个开关SW1、开关SW2及开关SW3的闭合情况，从而SAR逻辑电路3根据不同的应用情况控制比较器电路2切换为相应的状态，由图5可看出SAR逻辑电路3产生的移位控制信号S对比较器电路2的控制情况。

一种实施例为在选择M=1的情况下，即尾电流管单元21的MOS管M0只存在一个MOS管，且负载单元23只存在一个电容C1和一个电容C2。为了在保证精度的前提下节省转换时间，选择移位控制信号S中的某一信号控制开关SW1、开关SW2和开关SW3；如设置产生移位控制信号S3（此时N>3）来控制开关SW1、开关SW2和开关SW3；在第一次转换到第（N-3）次转换过程中，开关SW1闭合，开关SW2和开关SW3断开，预放大级具有最大的尾电流和最小的负载，即转换速度较快，而噪声大；伴随控制信号clkc的下降沿，第一输入差分信号vip和第二输入差分信号vim经过MOS管M1和MOS管M2的一级放大，由漏极分别输出第一放大信号von1和第二放大信号vop1，第一放大信号von1和第二放大信号vop1快速抬升。第一放大信号von1和第二放大信号vop1的抬升会启动锁存器单元25，再经过MOS管M5和MOS管M6的二级放大，由锁存器单元25输出最终的差分信号vop和von。第(N-3)次转换完成后，移位控制信号S3由0变为1，开关SW1随之断开，开关SW2和开关SW3随之闭合，比较器电路2切换为另一种转换状态，在该状态下完成完成第（N-2）到第N次转换，该状态的比较器电路速度较慢，但噪声小；因为尾电流管只有MOS管M00启用，增大了负载单元23的负载，所以伴随控制信号clkc的下降沿，第一放大信号von1和第二放大信号vop1以较慢的速度抬升，使得比较器电路的预放大级具有更大的增益，从而可以压低等效输入的噪声。

一种实施例为设置SAR逻辑电路3产生的所有N个移位控制信号S依次控制M个开关SW1（即N=M），而不控制开关SW2和开关SW3，所有开关SW2和开关SW3始终断开，此时负载单元23的负载最小。当开始转换时，N个移位控制信号S全为0，M个开关SW1全部闭合，尾电流管单元21提供最大的电流；第一次最高比特数的差分信号转换完成后，移位控制信号SN由0变为1，开关SW1N随之断开；随着转换的进行，差分信号的比特数逐渐降低，移位控制信号SN~S1依次变为1，开关SW1N~SW11依次断开，从而控制比较器电路预放大级的建立速度逐步变慢，而噪声逐步减小，直到移位控制信号S1变为1，此时比较器电路的速度最慢，但噪声是最小的。

一种实施例为设置SAR逻辑电路3产生的所有N个移位控制信号S依次控制M个开关SW2和M个开关SW3（即N=M），而不控制开关SW1，所有开关SW1始终断开，此时尾电流管单元21提供最小的电流。当开始转换时，N个移位控制信号S全为0，开关SW2和开关SW3全部断开，负载单元311的负载最小；第一次最高比特数的差分信号转换完成后，移位控制信号SN由0变为1，开关SW2N和开关SW3N随之断开；随着转换的进行，移位控制信号SN~S1依次变为1，开关SW2N~SW21和开关SW3N~SW31依次闭合，电容依次接入使得负载逐渐增大，从而控制比较器的预放大级的建立速度逐步变慢，而噪声逐步减小，直到移位控制信号S1变为1，此时比较器的速度最慢，但噪声是最小的。

一种实施例为设置SAR逻辑电路3产生的所有N个移位控制信号S依次控制M个开关SW1，同时依次控制M个开关SW2和开关SW3（即N=M）。当开始转换时，N个移位控制信号S全为0，开关SW1全部闭合，开关SW2和开关SW3全部断开，此时预放大级具有最大的尾电流和最小的负载，则第一次转换的速度最快，而噪声最大。第一次转换完成后，移位控制信号SN由0变为1，开关SW1N随之断开，开关SW2N和开关SW3N随之闭合；随着转换的进行，移位控制信号SN~S1依次变为1，尾电流管单元21提供的电流逐渐减小，负载单元23的负载不断增大，从而控制比较器预放大级的建立速度逐步变慢，而噪声逐步减小，直到移位控制信号S1变为1，此时比较器的速度最慢，但噪声是最小的。

一种实施例为选择M大于1且M小于N，即选择移位控制信号S中的某M个信号依次控制M个开关SW1、开关SW2和开关SW3，如设置M=3（此时N>3），移位控制信号S3~S1依次控制开关SW13~SW11，同时依次控制开关SW23~SW21和开关SW33~SW31。在第一次转换到第（N-3）次转换过程中，开关SW13~SW11始终闭合，开关SW23~SW21和开关SW33~SW31始终断开，预放大级具有最大的尾电流和最小的负载，即转换速度最快，而噪声最大。第(N-3)次转换完成后，移位控制信号S3由0变为1，开关SW13随之断开，开关SW23和开关SW33随之闭合，随着后续转换的进行，剩余的移位控制信号S2~S1依次变为1，开关SW12~SW11随之断开，开关SW22~SW21和开关SW32~SW31随之闭合，尾电流管单元21提供的电流逐渐减小，负载单元23的负载不断增大，从而控制比较器预放大级的建立速度逐步变慢，而噪声逐步减小，直到移位控制信号S1变为1，此时比较器速度最慢，但噪声是最小的。以上实施例都是在进行高比特数的转换时采用快速但噪声大的方式，低比特数转换时采用慢速但噪声小的方式，因此在整个转换过程中，即保证了转换精度还提升了转换速度。

本实施例采用带冗余结构的电容DAC容忍DAC建立误差。如图6所示，一般的10 bit电容DAC的各电容数量符合二进制排列。将图6所示的电容DAC中最高比特数的电容拆分到低比特位，使得任一第a 比特位的电容数目不大于第0~（a-1）比特位的电容之和，即带冗余的电容DAC中电容的排列方式满足

，其中，c_a为第a bit的电容数目，c_i为第i bit的电容数目。如图7所示，为本实施例的一种带冗余的电容DAC电路的典型结构。带冗余的电容DAC可以容忍SAR ADC在高比特数转换时出现错误，在低比特数转换时可逐步修正回正确结果。假设在SAR ADC第Q 比特位至第P比特位转换中（P，Q均为自然数，且P小于Q），进行快速转换，使用带冗余的电容DAC电路2的冗余窗口可以容忍DAC的建立误差和比较器噪声。在进行慢速小噪声转换时，DAC的建立误差已小至可以忽略，仅需考虑比较器快速转换时的噪声带来的偏差。

本实施例通过在比较器电路2中增加可调的尾电流管和负载电容，使得SAR逻辑电路3可以控制比较器电路2在每次转换过程的N次比较中，从高速大噪声状态逐渐切换至低速小噪声状态，进而使得在不损失精度的情况下提升了ADC的转换速度；另外本实施例必须使用带冗余结构的电容DAC电路，通过较大的冗余窗口来容忍高比特转换时，产生的DAC建立误差和比较器噪声。本实施例在不损失精度的情况下还能获得很高的转换速度，只使用一个比较器，减小电路面积的同时降低了成本，还避免了引入多个比较器产生的非线性。

实施例仅是一个特例，并不表明本发明就这样一种实现方式。

以上所述仅为本发明的较佳实施例而已，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。

Claims (9)

1.一种逐次逼近型模数转换器，其特征在于，包括电容DAC电路、比较器电路、SAR逻辑电路和Data锁存器；所述电容DAC电路为带冗余的结构，用于将所述Data锁存器的信号转换为模拟电压后输出给所述比较器电路；所述比较器电路的速度和噪声皆可调节，用于比较所述模拟电压，并向所述SAR逻辑电路输出比较结果和比较完成信号；所述SAR逻辑电路用于产生所述比较器电路的异步时钟和控制所述比较器电路在每个采样后进行N次比较，并在每次比较完成后对应产生移位控制信号；所述移位控制信号用于控制所述Data锁存器锁存比较器的输出信号，和控制所述比较器电路由高速大噪声状态切换至低速小噪声状态。

2.根据权利要求1所述的一种逐次逼近型模数转换器，其特征在于，所述比较器电路包括尾电流管单元、第一级放大单元、负载单元、第二级放大单元和锁存单元；所述尾电流管单元通过并联多个带开关的MOS管来调节尾电流的大小；所述负载单元通过并联多个开关电容来调节负载的大小；所述尾电流管单元、第一级放大单元、负载单元依次连接；所述第一级放大单元向所述第二级放大单元输出第一放大信号和第二放大信号；所述第二级放大单元向所述锁存单元输出经过二级放大的差分信号。

3.根据权利要求2所述的一种逐次逼近型模数转换器，其特征在于，所述尾电流管单元包括常闭MOS管M00，M个MOS管M0和M个开关SW1；所述常闭MOS管M00和M个所述MOS管M0的源极均连接工作电源，栅极均连接控制信号；所述常闭MOS管M00的漏极直接连接所述第一级放大单元，M个所述MOS管M0分别通过M个所述开关SW1连接所述第一级放大单元。

4.根据权利要求2所述的一种逐次逼近型模数转换器，其特征在于，所述第一级放大单元包括MOS管M1和MOS管M2；所述MOS管M1的源极分别连接所述尾电流管单元、MOS管M2的源极，栅极连接第一输入差分信号；所述MOS管M2的栅极连接第二输入差分信号；所述MOS管M1的漏极作为输出端输出所述第一放大信号；所述MOS管M2的漏极作为输出端输出所述第二放大信号。

5.根据权利要求3所述的一种逐次逼近型模数转换器，其特征在于，所述负载单元包括MOS管M3、MOS管M4、M个电容C1、M个电容C2、M个开关SW2和M个开关SW3；所述MOS管M3的漏极分别连接M个所述电容C1的一端和所述第一级放大单元，栅极连接所述MOS管M4的栅极，源极接地；M个所述电容C1的另一端分别通过M个所述开关SW2连接所述MOS管M3的源极；所述MOS管M4的漏极分别连接M个所述电容C2的一端和所述第一级放大单元，源极接地；M个所述电容C2的另一端分别通过M个所述开关SW3连接所述MOS管M4的源极。

6.根据权利要求2所述的一种逐次逼近型模数转换器，其特征在于，所述第二级放大单元包括MOS管M5和MOS管M6；所述MOS管M5、MOS管M6的源极均接地，漏极均连接所述锁存单元；所述MOS管M5的栅极连接所述第一放大信号；所述MOS管M6的栅极连接所述第二放大信号。

7.根据权利要求3所述的一种逐次逼近型模数转换器，其特征在于，M个所述MOS管M0的栅极总宽度大于所述常闭MOS管M00的栅极宽度。

8.根据权利要求5所述的一种逐次逼近型模数转换器，其特征在于，所述SAR逻辑电路通过在产生的N个移位控制信号中选择M个，依次对应控制M个所述开关SW1和/或所述开关SW2及开关SW3的闭合情况，来控制所述比较器电路由高速大噪声状态切换至低速小噪声状态。

9.根据权利要求1所述的一种逐次逼近型模数转换器，其特征在于，所述电容DAC电路中电容的排列方式满足

，其中，c_a为第a bit的电容数目，c_i为第ibit的电容数目。

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