CN116614135A - 适用于同步时序sar adc的动态比较器及控制方法 - Google Patents

Abstract

本发明提出适用于同步时序SARADC的动态比较器及控制方法，包括：三级结构；其中，第一级结构和第二级结构均为预放大电路，用于对输入信号进行放大，使放大后的输入信号超出第三级结构的噪声范围；所述第三级结构为PMOS输入的锁存器，包括两个交叉耦合对，使得电路快速响应输出信号，完成比较器的0或1输出；所述第一级结构、第二级结构和第三级结构的正负输出端同相依次连接。本发明提出了一种三级动态比较器，通过使用SAR逻辑进一步编码控制三级电路分时段工作，在优化速度的同时减小了电路功耗。

Description

适用于同步时序SAR ADC的动态比较器及控制方法

技术领域

本发明属于数据转换器技术领域，尤其涉及适用于同步时序SAR ADC的动态比较器及控制方法。

背景技术

在各类ADC中，SAR ADC是常用的一种，其以低功耗为显著特点，具有中速中精度的性能水平，因此得到广泛应用。然而，如果想要将SAR ADC扩展到更多应用领域上，关注SARADC中关键模块的设计十分必要，其中主要组成的模拟模块包括电容式DAC、采样保持电路、比较器三个部分。在中高精度SAR ADC设计中，往往比较器是关键的优化重点。

在传统的中等精度同步时序SAR ADC设计中，为了保证整体的低功耗特性，比较器一般采用三级电路结构，即两级动态预防大电路，第三级使用动态锁存器。然而这样的结构相比于静态比较器而言，在速度、功耗、噪声方面的设计折中具有较大困难。如前两级动态预防大电路工作时间充足才能增益足够大，使得1LSB放大后满足锁存器的工作需求，但另一方面这就限制了电路的工作速度。这都是设计者面对的电路设计困难。为此关于这方面性能平衡与优化的方案也是一个重要的研究方向。

发明内容

为解决上述技术问题，本发明提出适用于同步时序SAR ADC的动态比较器及控制方法，通过使用SAR逻辑进一步编码控制三级电路分时段工作，在优化速度的同时减小了电路功耗。

为实现上述目的本发明提出了适用于同步时序SAR ADC的动态比较器，包括：三级结构；其中，第一级结构和第二级结构均为预放大电路，用于对输入信号进行放大，使放大后的输入信号超出第三级结构的噪声范围；

所述第三级结构为PMOS输入的锁存器，包括两个交叉耦合对，使得电路快速响应输出信号，完成比较器的0或1输出；

所述第一级结构、第二级结构和第三级结构的正负输出端同相依次连接。

可选的，所述第一级结构和第二级结构均包括：依次由电至地的尾电流管、第一限流电阻、差分对管以及第二限流电阻和第三限流电阻；信号由所述差分对管的漏极端输出，所述差分对管的漏极端挂载降噪电容且正负两输出端接入短接开关管；所述尾电流管受时钟信号控制，所述时钟信号信号由异或非门和与非门生成。

可选的，所述第三级结构包括:由电至地的尾电流管，差分输入对管，第一交叉耦合对及第二交叉耦合对，所述差分输入对管，第一交叉耦合对及第二交叉耦合对两两之间接入预置位开关管，信号在差分对管的漏极端输出，输出两端添加缓冲器且接入两个短接开；尾电流管受时钟信号控制，时钟信号由异或非门和与非门生成。

可选的，所述第一级结构和第二级结构中使能信号、时钟信号以及比较器输出通过异或非、与非门控制所述尾电流管，其中使能信号为同步时序编码而成。

可选的，所述输入差分PMOS对管为预放大器的差分输入对，差分输入Vinp-Vinn连接到M1与M2的栅极，其漏级作为预放大器的输出，三个限流电阻取合适值使得差分输入对工作在饱和区，尾电流管工作在线性区，两个电容挂载在输出端降低热噪声。

可选的，所述第三级结构中添加了对尾电流管的控制逻辑，且使用了NMOS作为开关，短接输出端为锁存器启动作准备。

可选的，所述三级结构的时钟信号皆由多路复用器和同步时序编码控制；

比较器输出信号输入异或非门，其结果与时钟信号、使能信号经三输入与非门控制尾电流管，用于实现比较器电路的高四位、中四位、低四位分时段工作。

为实现上述目的本发明还提出了适用于同步时序SAR ADC的动态比较器的控制方法，包括：利用12bit SAR同步时序中后12个脉冲完成逻辑编码，区分高四位、中四位、低四位的控制字，即EN<1:3>分别为001、011、111。

可选的，当控制码EN<1:3>为001时，第一级结构和第二级结构中的S1与S2开关组断开，第三级结构中的S3开关闭合，DAC的信号直接接入锁存器；此外控制字EN<1:3>使得前两级预防大器和时钟选择关断不消耗电流，CLK不经过延迟直接被选择激励锁存器工作；

当控制字EN<1:3>为011时，此时工作在中四位时段，DAC信号经由一级预防大输入至锁存器；同时EN<1:3>使得第一级预防大器和时钟选择关断；时钟信号和时钟延迟信号经多路选择器激励预防大电路和锁存器；其中延迟的目的是给预防大电路足够的放大时间；

当控制字EN<1:3>为111时则作为传统动态比较器工作。

与现有技术相比，本发明具有如下优点和技术效果：

本发明提出了一种三级动态比较器，通过使用SAR逻辑进一步编码控制三级电路分时段工作，在优化速度的同时减小了电路功耗。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本发明实施例的SAR ADC的组成结构示意图；

图2为本发明实施例的SAR ADC中对于动态比较器的控制结构示意图；

图3为本发明实施例的动态比较器两级预防大电路所选用的结构示意图；

图4为本发明实施例的动态比较器锁存器所选用的结构示意图；

图5为本发明实施例的同步时序对于比较器三级结构使能和时钟选用信号的编码逻辑示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

如图1所示为SARADC的组成结构，添加了编码控制模块。本发明提出的适用于同步时序SARADC的动态比较器，包括：三级结构；其中，第一级结构和第二级结构均为预放大电路，用于对输入信号进行放大，使放大后的输入信号超出第三级结构的噪声范围；

所述第三级结构为PMOS输入的锁存器，包括两个交叉耦合对，使得电路快速响应输出信号，完成比较器的0或1输出。

所述第一级结构、第二级结构和第三级结构正负输出端同相依次连接。

本实施例提出的适用于同步时序SARADC的动态比较器如图2所示，其中前两级的动态预防大器选用图3的结构，其功能为，经过两级预防大后，使得最小输入信号1LSB放大后可以超出锁存器的噪声范围。此外，两级预防大相比一级具有更好的稳定性；前两级的动态预防大器由输入差分PMOS对管，尾电流管，降噪电容以及限流电阻组成。使能信号、时钟信号以及比较器输出通过异或非、与非门控制尾电流管，其中使能信号为同步时序编码而成。

更为具体的地，在本实施例中，前两级的动态预防大器均包括：由电至地为尾电流管、第一限流电阻、差分对管以及第二第三限流电阻，信号由差分对管漏极端输出，输出端挂载降噪电容且正负两输出端接入短接开关管。尾电流管受时钟信号控制，该信号由异或非门和与非门生成。

如图3所示，PMOS管M1M2为预防大器的差分输入对，差分输入Vinp-Vinn连接到M1与M2的栅极，其漏级作为预防大器的输出，三个限流电阻取合适值使得差分输入对工作在饱和区，尾电流管工作在线性区，两个电容挂载在输出端降低热噪声。

采用的动态锁存器结构如图4所示，包括两个交叉耦合对使得电路可以快速响应输出信号，完成比较器的0或1输出，动态锁存器由差分输入对，两组交叉耦合对，尾电流管以及预置位开关所组成，同样于预防大器添加了对尾电流管的控制逻辑。且使用了NMOS作为开关，短接输出端为锁存器启动作准备。

更为具体地，动态锁存器中，由电至地为尾电流管，差分输入对管，第一交叉耦合对及第二交叉耦合对，两两之间接入预置位开关管，信号在差分对管的漏极端输出，输出两端添加缓冲器且接入两个短接开关；尾电流管受时钟信号控制，该信号由异或非门和与非门生成。

如图2所示，本实施例除了在比较器内部的设计中添加逻辑，在SARADC对动态比较器的控制方案也进行了优化，三级电路结构的时钟信号皆由多路复用器，多路复用器和三级动态比较器受同步时序编码控制。

如图3和图4可见本实施例添加的对预防大器和锁存器的控制，比较器输出信号输入异或非门，其结果与时钟信号、使能信号经三输入与非门控制尾电流管。即可实现比较器电路的高四位、中四位、低四位分时段工作，且比较完成立即关断电路提高速度节约功耗。

本实施例还提出了适用于同步时序SARADC的动态比较器的控制方法，首先如图5，利用12bit SAR同步时序中后12个脉冲完成逻辑编码，区分高四位、中四位、低四位的控制字，即EN<1:3>分别为001、011、111。

当控制码EN<1:3>为001时，图2中的S1与S2开关组断开，S3开关闭合，DAC的信号直接接入锁存器，此时因为是高四位的逐次逼近电压，信号充分大，锁存器自身即可完成比较功能。此外控制字EN<1:3>使得前两级预防大器和时钟选择关断不消耗电流，CLK不经过延迟直接被选择激励锁存器工作，提高了电路的速度。相比传统动态比较器，在这一阶段速度提升百分之八十；功耗方面，添加数字逻辑电路，关断模拟电路，节约了电流。

当控制字EN<1:3>为011时，此时工作在中四位时段，类似于高四位的逻辑，DAC信号经由一级预防大输入至锁存器，因为中四位的逐次逼近信号，电压比较大，一级预防大增益即可满足需求，所以可以正常比较。同时EN<1:3>使得第一级预防大器和时钟选择关断。时钟信号和时钟延迟信号经多路选择器激励预防大电路和锁存器，其中延迟的目的是给预防大电路足够的放大时间。相比传统动态比较器，在这一阶段速度提升百分之四十；功耗方面，节省了一级预防大电路的电源能耗。当控制字EN<1:3>为111时则作为传统动态比较器工作。

比较器前两级结构是预防大电路，其工作时输入对管工作在放大区，尾电流管工作在线性区，并受使能信号控制，降噪电容优化电路抗噪性能，限流电阻在保证各MOS管在相应工作区的同时降低功耗。比较器的第三级结构是PMOS输入的锁存器，从6个预置位开关打开，到输入对管、两个交叉耦合对依次打开为四个工作阶段，尾电流管同样受使能信号控制。使能信号由图3和图4可知，EN和CLK为1时比较器工作，比较完成，即Q_PQ_N异或非为0时电路关断。

以上，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。

Claims (9)

1.适用于同步时序SARADC的动态比较器，其特征在于，包括：三级结构；其中，第一级结构和第二级结构均为预放大电路，用于对输入信号进行放大，使放大后的输入信号超出第三级结构的噪声范围；

所述第三级结构为PMOS输入的锁存器，包括两个交叉耦合对，使得电路快速响应输出信号，完成比较器的0或1输出；

所述第一级结构、第二级结构和第三级结构的正负输出端同相依次连接。

2.根据权利要求1所述的适用于同步时序SARADC的动态比较器，其特征在于，所述第一级结构和第二级结构均包括：依次由电至地的尾电流管、第一限流电阻、差分对管以及第二限流电阻和第三限流电阻；信号由所述差分对管的漏极端输出，所述差分对管的漏极端挂载降噪电容且正负两输出端接入短接开关管；所述尾电流管受时钟信号控制，所述时钟信号信号由异或非门和与非门生成。

3.根据权利要求1所述的适用于同步时序SARADC的动态比较器，其特征在于，所述第三级结构包括：由电至地的尾电流管，差分输入对管，第一交叉耦合对及第二交叉耦合对；所述差分输入对管，第一交叉耦合对及第二交叉耦合对两两之间接入预置位开关管，信号在差分对管的漏极端输出，输出两端添加缓冲器且接入两个短接开；尾电流管受时钟信号控制，时钟信号由异或非门和与非门生成。

4.根据权利要求2所述的适用于同步时序SARADC的动态比较器，其特征在于，所述第一级结构和第二级结构中使能信号、时钟信号以及比较器输出通过异或非、与非门控制所述尾电流管，其中使能信号为同步时序编码而成。

5.根据权利要求2所述的适用于同步时序SARADC的动态比较器，其特征在于，所述输入差分PMOS对管为预放大器的差分输入对，差分输入Vinp-Vinn连接到M1与M2的栅极，其漏级作为预放大器的输出，三个限流电阻取合适值使得差分输入对工作在饱和区，尾电流管工作在线性区，两个电容挂载在输出端降低热噪声。

6.根据权利要求1所述的适用于同步时序SARADC的动态比较器，其特征在于，所述第三级结构中添加了对尾电流管的控制逻辑，且使用了NMOS作为开关，短接输出端为锁存器启动作准备。

7.根据权利要求1所述的适用于同步时序SARADC的动态比较器，其特征在于，所述三级结构的时钟信号皆由多路复用器和同步时序编码控制；

比较器输出信号输入异或非门，其结果与时钟信号、使能信号经三输入与非门控制尾电流管，用于实现比较器电路的高四位、中四位、低四位分时段工作。

8.一种控制方法，应用如权利要求1-7任一所述的适用于同步时序SARADC的动态比较器，其特征在于，利用12bitSAR同步时序中后12个脉冲完成逻辑编码，区分高四位、中四位、低四位的控制字，即EN<1:3>分别为001、011、111。

9.根据权利要求8所述的控制方法，其特征在于，当控制码EN<1:3>为001时，第一级结构和第二级结构中的S1与S2开关组断开，第三级结构中的S3开关闭合，DAC的信号直接接入锁存器；此外控制字EN<1:3>使得前两级预防大器和时钟选择关断不消耗电流，CLK不经过延迟直接被选择激励锁存器工作；

当控制字EN<1:3>为011时，此时工作在中四位时段，DAC信号经由一级预防大输入至锁存器；同时EN<1:3>使得第一级预防大器和时钟选择关断；时钟信号和时钟延迟信号经多路选择器激励预防大电路和锁存器；其中延迟的目的是给预防大电路足够的放大时间；

当控制字EN<1:3>为111时则作为传统动态比较器工作。