CN104283563A

CN104283563A - 一种用于单调开关方式的逐次逼近型模数转换器

Info

Publication number: CN104283563A
Application number: CN201410561906.0A
Authority: CN
Inventors: 高俊枫; 李广军
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2014-10-20
Filing date: 2014-10-20
Publication date: 2015-01-14
Anticipated expiration: 2034-10-20
Also published as: CN104283563B

Abstract

本发明公开了一种用于单调开关方式的逐次逼近型模数转换器，属于高速逐次逼近型模数转换器领域，特别是比较器电路领域。包括：电荷重分配数模转换器、比较器、控制逻辑单元。对现有模数转换器中的电荷重分配数模转换器添加一个冗余电路，并对现有比较器通过增加可以由逻辑控制的尾电流源，并且通过调节不同比较周期内尾电流的比例来实现对比较器失调和噪声的调节，具有结构简单，功耗低，速度快的优势。在0.13μm工艺下设计的10位100MS/s验证逐次逼近型模数转换器能够获得9.3位以上的有效位数，功耗仅为1.7mW，品质因数能够达到25.7fJ/conv。

Description

一种用于单调开关方式的逐次逼近型模数转换器

技术领域

本发明涉及高速逐次逼近型(SAR)模数转换器(ADC)的电路结构和比较器电路的设计和实现，并涉及SAR ADC失调和噪声误差的容忍算法。

背景技术

ADC是通信、数字信号处理等系统中必不可少的模块。同时，随着消费类电子、手持式设备以及生物医疗设备的逐渐开发和流行，再加上电池技术的发展滞后于电子技术，对电子设备的可持续性和低功耗的要求逐渐提高。因此，开发高性能低功耗的ADC芯片是近年来的发展方向和趋势。

随着集成电路工艺的进步，电源电压必须下降，晶体管本征增益也随之下降，导致模拟电路的实现更加困难。因此，模拟电路的工艺通常落后数字电路两代或者更多。ADC作为模数转换接口，具有众多模拟电路的特征，通常也受限于上述缺陷。但是，作为特殊的一类ADC，SAR ADC中几乎不含模拟电路，因此可以在最大程度上得益于工艺的进步。

采用数字电路实现SAR ADC，可以在提高其采样率的同时降低系统的功耗，进而满足移动设备对低功耗和性能的要求。逐次逼近型模数转换器包括：电荷重分配数模转换器(DAC)、比较器、控制逻辑单元；其中n位电荷重分配数模转换器包括两端，每个单端的结构为2^n-1(n为大于1的整数)个单位电容并联，并且根据开关的先后顺序按照二进制累加的方式将每个单端的单位电容分组为n个组合电容：第1组有2^n-2个单位电容，最后两组都为1个电容，每个组合电容对应一位输出，通过控制逻辑单元分别控制除最后一组组合电容外的其它组合电容的开、关，从而n位SAR ADC需要n-1次组合电容的开关过程。其中，单调开关工作模式是SARADC控制逻辑和DAC的一种工作方式，具有逻辑简单，速度快的优势。但是由于工艺和电路的限制，SAR ADC中存在比较器失调和噪声误差，这些误差会降低系统的有效分辨率，在单调开关工作模式下SAR ADC的功耗、速度、精度的波动较大，导致该模数转换器工作不稳定。

发明内容

本发明所要解决的技术问题是提供一种用于单调开关方式下，功耗低，性能稳定的逐次逼近型模数转换器。

本发明为解决上述技术问题所采用的技术方案一种用于单调开关方式的逐次逼近型模数转换器包括：电荷重分配数模转换器、比较器、控制逻辑单元。本发明在背景技术模数转换器中的电荷重分配数模转换器添加一个冗余电路，并对背景技术中比较器做出相应的修改，通过增加可以由逻辑控制的尾电流源，并且通过调节不同比较周期内尾电流的比例来实现对比较器失调和噪声的调节，从而达到功耗低，性能稳定的目的。

因而本发明一种用于单调开关方式的逐次逼近型模数转换器包括：电荷重分配数模转换器、比较器、控制逻辑单元；电荷重分配数模转换器的输出为比较器的输入，比较器的输出为控制逻辑单元的输入，控制逻辑单元根据输入反馈控制电荷重分配数模转换器和比较器。

所述电荷重分配数模转换器为n位电荷重分配数模转换器，包括两端，其中每个单端包括：2^n-1个单位电容和2^m个冗余单位电容，其中n为大于1的整数，m为大于0小于n-1的整数；各单端的所有电容并联，将所有单位电容根据开关的先后顺序按照二进制累加的方式分组为n个组合电容：第1组为2^n-2个单位电容，最后两组都为1个电容；所有冗余单位电容组合为一个冗余组合电容；组合电容和冗余组合电容的一端与采样输入连接，最后一组组合电容的另一端与参考电压GND连接，其余组合电容和冗余组合电容的另一端与参考电压V_ref或参考电压GND连接；控制逻辑单元分别控制除最后一组组合电容外的其它组合电容和冗余组合电容与参考电压V_ref或参考电压GND连接，并且控制冗余组合电容与参考电压V_ref或参考电压GND连接。

所述比较器包括：输入电路和输出电路；

其中输入电路包括5个PMOS管：第一PMOS管(M1)、第二PMOS管(M2)、第三PMOS管(M5)、第四PMOS管(M5`)、第五PMOS管(M14)；2个NMOS管：第一NMOS管(M3)、第二NMOS管(M4)；

第三PMOS管(M5)与第五PMOS管(M14)的源极与电源(Vdd)连接，第三PMOS管(M5)、第一PMOS管(M1)、第一NMOS管(M3)依次串联，第五PMOS管(M14)、第四PMOS管(M5`)、第二PMOS管(M2)、第二NMOS管(M4)依次串联，第五PMOS管(M14)的栅极与尾电流调节信号(ctrl)连接，第三PMOS管(M5)、第四PMOS管(M5`)、第一NMOS管(M3)、第二NMOS管(M4)的栅极同时与复位输入(ret)连接，第三PMOS管(M5)、第四PMOS管(M5`)漏极相连，第一PMOS管(M1)的栅极作为模拟信号V_inn的输入，第二PMOS管(M2)的栅极作为模拟信号V_inp的输入，第一NMOS管(M3)与第二NMOS管(M4)的源极共同接地；

其中输出电路包括4个PMOS管：第六PMOS管(M12)、第七PMOS管(M10)、第八PMOS管(M11)、第九PMOS管(M13)；2个反向器：第一反向器、第二反向器；四个NMOS管：第三NMOS管(M6)、第四NMOS管(M7)、第五NMOS管(M8)、第六NMOS管(M9)；1个与非门；

第六PMOS管(M12)与第七PMOS管(M10)的源极与电源(Vdd)连接，第六PMOS管(M12)与第七PMOS管(M10)并联后依次与第三NMOS管(M6)、第五NMOS管(M8)串联；第八PMOS管(M11)与第九PMOS管(M13)的源极与电源(Vdd)连接，第八PMOS管(M11)与第九PMOS管(M13)并联后依次与第四NMOS管(M7)、第六NMOS管(M9)串联；第五NMOS管(M8)与第六NMOS管(M9)的源极共同接地；第六PMOS管(M12)与第九PMOS管(M13)的栅极同时与反复位输入连接；第七PMOS管(M10)与第三NMOS管(M6)的共接点(bn)同时与第八PMOS管(M11)的栅极、第六NMOS管(M9)的栅极、第一反向器的输入端连接，该反向器的输出端作为比较器输出outp；第八PMOS管(M11)与第四NMOS管(M7)的共接点(bp)同时与第七PMOS管(M10)的栅极、第五NMOS管(M8)的栅极、第二反向器的输入端连接，该反向器的输出端作为比较器输出outn；第一反向器的输入端(bn)与第二反向器的输入端(bp)作为与非门的输入，该与非门的输出为比较器输出ready；

输入电路中第一PMOS管(M1)与第一NMOS管(M3)的共接点与输出电路中第三NMOS管(M6)的栅极连接；输入电路中第二PMOS管(M2)与第二NMOS管(M4)的共接点与输出电路中第四NMOS管(M7)的栅极连接。

本发明一种用于单调开关方式的逐次逼近型模数转换器，通过在电荷重分配数模转换器并联如冗余电容，同时比较器采用全动态电路结构，从而具有性能稳定、功耗低、速度快的效果。

附图说明

图1是基于失调和噪声误差容忍技术的monotonic开关方式的SAR ADC的电路结构和时序图；图中Vin是输入信号，Vref和GND分别是正负参考电压，C_i(i＝1,2,…,n)是电荷重分配DAC的电容，clks是内部采样时钟，ctrl是比较器的失调和噪声调节信号；时序图包括了采样和比较器的工作时序。

图2是一种传统静态结构的比较器的电路示意图；采用外部或内部偏置电流源产生预防大电路的尾电流；是比较器的复位信号的反相信号；Vdd是电源，V_inp和V_inn是比较器的输入，outp和outn是比较器的码字输出。

图3是一种传统动态结构的比较器的电路示意图；rst是比较器的复位信号，是rst信号的反相信号，采用rst信号产生预防大电路的尾电流；Vdd是电源，V_inp和V_inn是比较器的输入，outp和outn是比较器的码字输出。

图4是改进后的失调和噪声可调节的动态比较器的电路图；rst是比较器的复位信号，是rst信号的反相信号，ctrl控制电流源M14开关，从而调节比较器的失调和噪声；Vdd是电源，V_inp和V_inn是比较器的输入，outp和outn是比较器的码字输出。

图5是没有失调和噪声误差容忍技术的10位100MS/s SAR ADC的频谱图，采用了一种传统静态比较器，结果中包括了比较器的失调和噪声误差；横坐标是频率，纵坐标是幅度，SNDR表示信噪失真比，ENOB表示有效位数，SFDR表示无杂散动态范围。

图6是没有失调和噪声误差容忍技术的10位100MS/s SAR ADC的频谱图，采用了一种普通动态比较器，结果中包括了比较器的失调和噪声误差；横坐标是频率，纵坐标是幅度，SNDR表示信噪失真比，ENOB表示有效位数，SFDR表示无杂散动态范围。

图7是本发明提及的具有失调和噪声误差容忍技术的10位100MS/s SAR ADC的频谱图，结果中包括了比较器的失调和噪声误差；横坐标是频率，纵坐标是幅度，SNDR表示信噪失真比，ENOB表示有效位数，SFDR表示无杂散动态范围。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述会淡化本发明的主要内容时，这些描述在这里将被忽略。

图1为基于失调和噪声误差容忍技术的SAR ADC结构和时序图，包括两部分：上面为SARADC的结构图和下面为SAR ADC的工作时序图。SAR ADC结构图中展示了n位SAR ADC的电荷重分配DAC、比较器和控制逻辑间的关系。其中，DAC的电容值由阵列上方的公式确定，C_m和C_m+1电容值相等。第n-m位是冗余比较周期。时序图中讲述了采样时钟clks和比较器复位时钟rst以及比较器调节信号ctrl的时序关系(占空比未按比例分布)。在冗余比较周期前，ctrl信号有效，调节比较器到较低速度和误差的模式，从而通过冗余容忍失调和噪声误差。SAR ADC总共有n+1位原始码字输出，需要通过简单的数字后处理得到最终结果。

图4是失调和噪声误差可调节比较器的电路结构示意。比较器是过零比较电路，采用全动态电路结构，没有静态功耗，并且可以在高速下运行。晶体管M1和M2将输入信号转换为电流信号以比较其大小；ctrl控制电流源M14用以调节比较器的失调和噪声误差大小。锁存器主要由互锁反相器构成；互锁反相器由晶体管M8,M9,M10,M11组成；晶体管M12和M13用于锁存器复位，由rst的反相信号控制。

在本发明模数转换器输出数据后，根据原始输出码字，利用以下公式可以得到修正后的最终结果D：

D = \{\begin{matrix} Σ_{i = m + 2}^{n} 2^{i - 1} d_{i} + Σ_{0}^{m + 1} 2^{i} d_{i} - 2^{m}, d_{m} = d_{m + 1} \\ Σ_{i = m + 1}^{n} 2^{i - 1} d_{i} + Σ_{i = 0}^{m - 1} 2^{i} d_{i}, otherwise \end{matrix}

其中，d_i是比较器第i个比较周期输出的原始码字，n是SAR ADC的转换精度。

对比了三种单调开关方式的SAR ADC的性能(以10位100MS/s SAR ADC电路仿真结果为例)，可以得到如下结果(包括了失调和噪声误差)：1.采用类似图2的一种传统静态结构比较器可以得到比较稳定的性能，如图5所示，但是会导致功耗增大和速度下降的问题；2.采用类似图3的一种普通动态比较器会造成性能不稳定和下降的情况，如图6所示；3.采用本文提及的比较器和失调和噪声误差容忍技术，则可以在保证性能稳定的前提下达到一定的精度和速度，如图7所示。相同采样率下，三种SAR ADC的采样时间分别为3.4ns、4ns和3.7ns，其中第三种SAR ADC包括冗余，采用了10个比较周期(另外两种是9个)。三种SAR ADC的功耗比约为1.3:0.9:1。在采用失调和噪声误差容忍技术的SAR ADC中，因为比较器在冗余比较周期前功耗较低，速度较快，从而可以优化系统的功耗和速度，并且能够容忍较大的失调和噪声误差，因此其性能更稳定，功耗和速度的优化更好。

Claims

1.一种用于单调开关方式的逐次逼近型模数转换器包括：电荷重分配数模转换器、比较器、控制逻辑单元；电荷重分配数模转换器的输出为比较器的输入，比较器的输出为控制逻辑单元的输入，控制逻辑单元根据输入反馈控制电荷重分配数模转换器和比较器；

所述比较器包括：输入电路和输出电路；