TW201526552A - 連續逼近暫存式類比數位轉換器及其控制方法 - Google Patents

Abstract

本發明係提供一種連續逼近暫存式類比數位轉換器，其中該連續逼近暫存式類比數位轉換器的高位元電容會由複數個次電容所構成，且這些次電容可以在該連續逼近暫存式類比數位轉換器運作時進行校準，因此不會影響到工作速度；此外，由於所有的次電容均小於該連續逼近暫存式類比數位轉換器本身的冗餘電容，故可以不需要限制輸入訊號的擺幅，亦即允許輸入訊號以滿擺幅輸入。

Description

連續逼近暫存式類比數位轉換器及其控制方法

本發明係有關於一種連續逼近暫存式類比數位轉換器(Successive Approximation Register Analog-to-Digital Converter，SAR ADC)，尤指一種可以進行背景校準(background calibration)的連續逼近暫存式類比數位轉換器及其控制方法。

在連續逼近暫存式類比數位轉換器中，由於位元電容陣列中的每一個位元電容的電容值可能會因為製程誤差、環境溫度變化或不完全對稱/匹配等原因造成偏離了原本所設計的電容值，因而造成數位輸出會有誤差，進而影響到連續逼近暫存式類比數位轉換器的線性度。為了解決此一問題，通常會需要對位元電容進行校準，然而，目前的一些校準方法都會存在一些問題，例如影響到連續逼近暫存式類比數位轉換器的工作速度，或是需要限制輸入訊號的擺幅以避免超出類比數位轉換器的編碼範圍...等等，因此造成設計者的困擾以及使用操作上的瑕疵。

因此，本發明的目的之一在於提供一種連續逼近暫存式類比數位轉換器及其控制方法，其校準位元電容的方式可以是完全的背景校準(background calibration)，不會影響到連續逼近暫存式類比數位轉換器的工作速度；此外，也可以不需要限制輸入訊號的擺幅，亦即允許輸入訊號以滿擺 幅輸入，以增加可處理之輸入訊號的電壓範圍。

依據本發明一實施例，一種連續逼近暫存式類比數位轉換器包含有一第一位元電容陣列、一第二位元電容陣列、一比較器以及一處理電路。該第一位元電容陣列用以接收一第一輸入訊號，其中該第一位元電容陣列包含複數個第一位元電容，且該第一位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於一第一參考訊號、一第二參考訊號或是一共模電壓；該第二位元電容陣列用以接收一第二輸入訊號，其中該第二位元電容陣列包含複數個第二位元電容，該第二位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於該第一參考訊號、該第二參考訊號或是該共模電壓；該比較器耦接於該第一位元電容陣列與該第二位元電容陣列，且用以比較該第一位元電容陣列與該第二位元電容陣列的輸出以產生一比較訊號；該處理電路耦接於該比較器，且用以控制該第一位元電容陣列與該第二位元電容陣列的電容切換，並產生該連續逼近暫存式類比數位轉換器的一數位輸出。

依據本發明另一實施例，揭露一種控制一連續逼近暫存式類比數位轉換器的方法，其中該連續逼近暫存式類比數位轉換器包含有一第一位元電容陣列以及一第二位元電容陣列其中該第一位元電容陣列用以接收一第一輸入訊號，其中該第一位元電容陣列包含複數個第一位元電容，該第一位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容獨立地藉由一開關選擇性地連接於一第一參考訊號、一第二參考訊號或是一共模電壓；該第二位元電容陣列用以接收一第二輸入訊號，其中該第二位元電容陣列包含複數個第二位元電容，該第二位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容獨立地藉由一開關選擇性地 連接於該第一參考訊號、該第二參考訊號或是該共模電壓；此外，該方法包含有：比較該第一位元電容陣列與該第二位元電容陣列的輸出以產生一比較訊號；根據該比較訊號以決定出每一個第一位元電容或是每一個第二位元電容所對應到的權重值，其中該第一位元電容陣列中該至少一高位元電容的電容值所對應的權重值係藉由分別對該複數個次電容進行校準而得到，且該第二位元電容陣列中該至少一高位元電容的電容值所對應的權重值係藉由分別對該複數個次電容進行校準而得到；以及根據該比較訊號與所決定出之複數個權重值以產生該連續逼近暫存式類比數位轉換器的一數位輸出。

依據本發明另一實施例，一種連續逼近暫存式類比數位轉換器包含有一第一位元電容陣列、一第二位元電容陣列、一比較器以及一處理電路。該第一位元電容陣列用以接收一第一輸入訊號，其包含複數個第一位元電容，該第一位元電容陣列中的至少一高位元電容是由複數個次電容所構成；該第二位元電容陣列，用以接收一第二輸入訊號，其包含複數個第二位元電容，該第二位元電容陣列中的至少一高位元電容是由複數個次電容所構成；該比較器用以比較該第一位元電容陣列與該第二位元電容陣列的輸出以產生一比較訊號；以及該處理電路，耦接於該比較器，用以控制該第一位元電容陣列與該第二位元電容陣列的電容切換，並根據該比較訊號產生一N位元數位輸出；其中，在該第一位元電容陣列中，電容值大於一冗餘電容的第一位元電容係由多個次電容所組成，且每一個次電容的電容值小於一冗餘電容，其中該冗餘電容係定義為一單位電容及該第一位元電容陣列中該複數個第一位元電容的電容值總和與最低位元電容之電容值的2^(N-1)倍的差值。

100、400‧‧‧連續逼近暫存式類比數位轉換器

110、410‧‧‧第一位元電容陣列

120、420‧‧‧第二位元電容陣列

130、430‧‧‧比較器

140、440‧‧‧乘法器

150、450‧‧‧處理電路

CP00、CN00‧‧‧單位電容

CP0~CP13、CN0~CN13‧‧‧位元電容

CP_13,0~CP_13,4、CN_13,0~CN_13,4‧‧‧次電容

CKS‧‧‧開關

Dout‧‧‧數位輸出

K‧‧‧偽隨機序列

Vc‧‧‧控制訊號

Vip‧‧‧第一輸入訊號

Vin‧‧‧第二輸入訊號

Vrefp‧‧‧第一參考電壓

Vrefn‧‧‧第二參考電壓

V_CM‧‧‧共模電壓

V_CMP、V_CMN‧‧‧端點

700~706‧‧‧步驟

第1圖為根據本發明一實施例之連續逼近暫存式類比數位轉換器的示意圖。

第2圖為第1圖所示之連續逼近暫存式類比數位轉換器在取樣階段時對一次電容進行背景校準的示意圖。

第3圖為第1圖所示之連續逼近暫存式類比數位轉換器在保持信號階段時對一次電容進行背景校準的示意圖。

第4圖為根據本發明另一實施例之連續逼近暫存式類比數位轉換器的示意圖。

第5圖為第4圖所示之連續逼近暫存式類比數位轉換器在取樣階段時對一次電容進行背景校準的示意圖。

第6圖為第4圖所示之連續逼近暫存式類比數位轉換器在保持信號階段時對一次電容進行背景校準的示意圖。

第7圖為依據本發明一實施例之控制一連續逼近暫存式類比數位轉換器的方法的流程圖。

在連續逼近暫存式類比數位轉換器中，其線性度受限於位元電容的匹配程度(亦即先前技術中所述之位元電容的電容值偏離原本所設計的電容值的程度)，因此，傳統在設計上必需選擇足夠大的電容值來保證一定的準確度，因而需要用比較大的面積以及功率來實現。舉例來說，可能須要用四倍的面積來換得高一倍的準確度，因此，若能降低對於位元電容匹配度的要求，每降低兩倍，即可得到四倍的面積下降的好處。因此，為了降低對於位元電容匹配度的要求，連續逼近暫存式類比數位轉換器在設計與運作上便採取了一些校準位元電容的機制，以節省晶片中電容的面積、降低晶片的功率消耗、提升運作速度、以及提升連續逼近暫存式類比數位轉換器的一些品質指標，例如積分非線性(Integral Non-Linearity，INL)、差動非線性(Differential Non-Linearity，DNL)、無寄生動態範圍(Spurious Free Dynamic Range，SFDR)及訊號雜訊失真比(Signal-to-Noize & Distortion Ratio，SNDR)...等等。

本發明所提供的連續逼近暫存式類比數位轉換器是採用完全的背景校準(background calibration)方式來對位元電容進行校準，以準確得知每個位元電容的權重值，其中權重值在此指的是位元電容與最低位元電容的比值，且由於在校準過程中不需要中斷數位轉換器的操作，能自動適應環境溫度變化、元件老化等導致電容值改變的因素，因此可以在大幅改善線性度以及動態特性的情形下，同時兼顧連續逼近暫存式類比數位轉換器的工作效率。

另外，本發明所提供之連續逼近暫存式類比數位轉換器中的位元電容不採用標準的二進制電容值的設計，而採用有冗餘電容的電容值設計，而就N位元連續逼近暫存式類比數位轉換器來說，“冗餘電容”在本發明中可定義為單位電容及位元電容的電容值總和與最低位元電容之電容值的2^(N-1)倍的差值，其中較佳地N為正整數。此外，本發明也將連續逼近暫存式類比數位轉換器中部分的高位元電容分拆為多個次電容，且每個次電容的電容值均小於冗餘電容，如此一來，在進行背景校準時也不需要限制輸入訊號的擺幅，亦即輸入訊號可以滿擺幅(full swing)輸入，以增加可處理之輸入訊號的電壓範圍。本發明之連續逼近暫存式類比數位轉換器的實施細節將於以下內容詳述。

請參考第1圖，第1圖為根據本發明一實施例之連續逼近暫存式類比數位轉換器100的示意圖。如第1圖所示，連續逼近暫存式類比數位轉換器100包含有一第一位元電容陣列110、一第二位元電容陣列120、一比較器130、一乘法器140、一處理電路150、以及兩個單位電容CP00與CN00，其中第一位元電容陣列110包含複數個位元電容CP0~CP13，每一個位元電容CP0~CP13均可藉由一開關來選擇性地連接到一第一參考電壓Vrefp、一第二參考電壓Vrefn及一共模電壓V_CM，且在本實施例中位元電容CP10~CP13係分拆為多個次電容(如第1圖所示之位元電容CP13分拆為多個次電容CP_13,0、 CP_13,1、CP_13,2、CP_13,3、CP_13,4)，且每個次電容均可獨立地藉由一開關來選擇性地連接到第一參考電壓Vrefp、第二參考電壓Vrefn及共模電壓V_CM；第二位元電容陣列120包含複數個位元電容CN0~CN13，每一個位元電容CN0~CN13均可藉由一開關來選擇性地連接到一第一參考電壓Vrefp、第二參考電壓Vrefn及共模電壓V_CM、且在本實施例中位元電容CN10~CN13係分拆為多個次電容(如第1圖所示之位元電容CN13分拆為多個次電容CN13,0、CN_13,1、CN_13,2、CN_13,3、CN_13,4)，且每個次電容均可獨立地藉由一開關來選擇性地連接到第一參考電壓Vrefp、第二參考電壓Vrefn及共模電壓V_CM。其中在一實施例中，第一參考電壓Vrefp為正參考電壓，第二參考電壓Vrefn為負參考電壓，兩者對稱於共模電壓V_CM，亦即V_CM=0.5(Vrefp+Vrefn)。此外，第1圖所示之所有開關的切換係由處理電路150所產生的多個控制訊號Vc來控制。

在本實施例中，連續逼近暫存式類比數位轉換器100係為12位元的連續逼近暫存式類比數位轉換器，亦即連續逼近暫存式類比數位轉換器100會接收第一輸入訊號Vip與第二輸入訊號Vin以產生12位元的數位輸出Dout，其中在一實施例中，第一輸入訊號Vip為正輸入電壓，第二輸入訊號Vin為負輸出電壓，兩者對稱於一電壓準位。此外，雖然第1圖所示的第一位元電容陣列110與第二位元電容陣列120均包含了14個位元電容，但在設計上第一位元電容陣列110與第二位元電容陣列120中的位元電容數量也可以是12個或是13個等等，這些設計上的變化均應屬於本發明的範疇。

於本實施例，假設連續逼近暫存式類比數位轉換器100為N位元的連續逼近暫存式類比數位轉換器(第1圖的實施例中N為12)，第一位元電容陣列110與第二位元電容陣列120中的位元電容數量為P(第1圖的實施例中P為14)，其中P需要大於(N-1)，每個位元電容標示為C0、C1、C2、...、 C(P-1)，其中C0為最低位元電容，其他的所有位元電容(C1~C(P-1))的電容值都是C0的整數倍。此外，本實施例將部分的高位元電容分拆為多個次電容， 例如將位元電容Ci分拆為M個次電容，亦即。另外，本實施例在 較佳的情形下，在電容的設計上需要滿足以下三個條件：(1) ，亦即任一位元電容的電容值不大於所有較低位元電 容的電容值總和；(2)，亦即單位電容及位元電容的電容 值總和不小於最低位元電容之電容值的2^(N-1)倍；(2) ，亦即每一個次電容的電容值均小於一冗餘電容，其 中該冗餘電容係定義為單位電容及位元電容的電容值總和與最低位元電容之 電容值的2^(N-1)倍的差值，亦即冗餘電容定義為。上述的符 號中，C0代表的是最低位元電容，而Ci代表的是電容值第一位元電容陣列110或是第二位元電容陣列120中電容值第i高的位元電容。

參考上述的三個條件，第1圖所示之實施例的第一位元電容陣列110與第二位元電容陣列120中的位元電容的電容值可以設計如以下的表一，其中表一中電容值的單位是C0：

在表一中，冗餘電容為，因此，分拆 後的次電容只要小於297*C0即可，以下的表二是C13、C12、C11、C10的一種分拆範例(C13、C12、C11、C10分別對應到第1圖的CN13/CP13、CN12/CP12、CN11/CP11、CN10/CP10)，其中表二中的電容值單位是C0：

在本實施例中，由於冗餘電容為297*C0，因此，電容值小於297*C0的位元電容可以不需要分拆為多個次電容，但若是分拆也不影響到連續逼近暫存式類比數位轉換器100的運作。舉例來說，表二中的位元電容C10的電容值為256*C0，因此，位元電容C10也可以不需要分拆為兩個次電容C10,0與C10,1。

此外，在一實施例中，構成一位元電容的所有次電容的電容值應盡可能的相同，在較佳的情形下，構成一位元電容的所有次電容的電容值是完全相同的，例如表二中的位元電容C11與C10。

需注意的是，以上表一及表二中的電容值是設計值，亦即是設計者在設計連續逼近暫存式類比數位轉換器100的理想值，然而，由於表一及表二中的電容值會因為製程誤差、環境溫度變化等原因造成偏離了原本所設計的電容值，因此處理電路150會需要對這些位元電容作校準以得到實際的電容值。在以下的敘述中，權重值Wi為位元電容Ci與最低位元電容C0的比值(權重值Wi的意義也等於上述表一中每個位元電容的數值)，亦即Wi=Ci/C0；而W_ij為次電容C_i,j與最低位元電容C0的比值，亦即W_i,j=C_i,j/C0，且處理電路150主要即是計算出每一個位元電容Ci的實際權重值。

請參考第2圖以及第3圖，其為連續逼近暫存式類比數位轉換器100對一次電容進行背景校準的示意圖，其中第2圖所描述的是取樣階段，而第3圖所描述的是保持信號階段。請先參考第2圖，在第2圖所示的取樣階段中，開關CKS導通，第一輸入訊號Vip與第二輸入訊號Vin分別被取樣到圖式的端點V_CMP與V_CMN上。假設目前要校準的是次電容CP_13,2與CN_13,2，且當偽隨機序列K=1時，待校準的次電容CP_13,2與CN_13,2的端點會分別連接到第二參考電壓Vrefn與第一參考電壓Vrefp；另一方面，當偽隨機序列K=(-1)時，待校準的次電容CP_13,2與CN_13,2的端點則會分別連接到第一參考電壓Vrefp與第二參考電壓Vrefn。此時不參與這次校準的其他所有次電容及位元電容的端點全部都會接到共模電壓V_CM。

接著，在取樣階段結束之後，進入第3圖所示的保持信號階段，而在保持信號階段中，開關CKS關閉(disable)，待校準的次電容CP_13,2與CN_13,2的端點則會回復連接到共模電壓V_CM，如此一來，抖動(dithering)訊號(K*W_13,2)便會疊加到輸入訊號之中。之後，輸入訊號加上此抖動訊號會被連續逼近暫存式類比數位轉換器100量化，而此量化過後的數位碼乘以偽隨機序列K，並再進行累加求平均後，即可求得W_13,2的值。

以下詳細說明如何求得次電容C_13,2的權重值W_13,2：假設輸入訊號記為VIN，其中VIN=Vip-Vin，且假設此時連續逼近暫存式類比數位轉換器100所輸出的數位碼記為DIN，則VIN=DIN+Q_N，其中Q_N為量化誤差；由於輸入訊號會疊加上抖動訊號，故輸入訊號加上抖動訊號記為VIN+(K*W_13,2)，其中偽隨機序列K的值為1或(-1)，而此時連續逼近暫存式類比數位轉換器100所輸出的數位碼記為Dout，則VIN+(K*W_13,2)=Dout+QN；將上述的Dout乘以K並累加求平均： ，其中只要偽隨機序 列K足夠長，上述的“e”值會趨近於0，如此一來便可求得W_13,2。

基於同樣的計算方式，連續逼近暫存式類比數位轉換器100可以分別對其他的次電容C_13,0、C_13,1...等進行類似的運算，以求得相對應的權重值。而後續在連續逼近暫存式類比數位轉換器100的工作過程中，被拆開的電容會被當作一個整體來使用，亦即所有的次電容C_i,j會被當作一個位元電容Ci來使用，例如次電容C_13,0、C_13,1、C_13,2、C_13,3、C_13,4會被作為一個整體的位元電容C13來進行操作。至於後續位元電容的切換方向，則如傳統的連續逼近暫存式類比數位轉換器，根據比較器130的輸出來做判定，以達到負回授收斂，由於本領域具有通常知識者應能了解連續逼近暫存式類比數位轉換器在這方面的相關操作，故細節在此不予贅述。

此外，在本實施例中，在連續逼近暫存式類比數位轉換器100的工作過程中，所有的次電容會不斷地進行校準，以隨時更新其權重值，並供後續的處理電路150來產生數位輸出Dout。然而，於本發明之另一實施例中，所有的次電容可以只在連續逼近暫存式類比數位轉換器100開始運作的一段時間內進行校準，等到次電容的權重值穩定之後便可以停止校準操作，這些 設計上的變化均應隸屬於本發明的範疇。

此外，處理電路150所產生數位輸出Dout可以由以下公式所計算 出來(但本發明不以此為限制)：，其中 b_i為比較器第i次輸出的碼(code),P為第一位元電容陣列110中位元電容的數量(在第1圖的實施例中P為14)，Q_N為量化誤差。

請參考第4圖，第4圖為根據本發明另一實施例之連續逼近暫存式類比數位轉換器400的示意圖。如第4圖所示，連續逼近暫存式類比數位轉換器400包含有一第一位元電容陣列410、一第二位元電容陣列420、一比較器430、一乘法器440、一處理電路450、以及兩個單位電容CP00與CN00，其中第一位元電容陣列410包含複數個位元電容CP0~CP13，每一個位元電容CP0~CP13均可藉由一開關來選擇性地連接到一第一輸入電壓Vip、一第一參考電壓Vrefp、一第二參考電壓Vrefn及一共模電壓V_CM，且在本實施例中位元電容CP12~CP13係分拆為多個次電容(如第4圖所示之位元電容CP13分拆為多個次電容CP_13,0、CP_13,1、CP_13,2、CP_13,3)，且每個次電容均可獨立地藉由一開關來選擇性地連接到第一輸入電壓Vip、第一參考電壓Vrefp、第二參考電壓Vrefn及共模電壓V_CM；第二位元電容陣列420包含複數個位元電容CN0~CN13，每一個位元電容CN0~CN13均可藉由一開關來選擇性地連接到一第二輸入電壓Vin、第一參考電壓Vrefp、第二參考電壓Vrefn及共模電壓V_CM、且在本實施例中位元電容CN12~CN13係分拆為多個次電容(如第4圖所示之位元電容CN13分拆為多個次電容CN_13,0、CN_13,1、CN_13,2、CN_13,3)，且每個次電容均可獨立地藉由一開關來選擇性地連接到第二輸入電壓Vin、第一參考電壓Vrefp、第二參考電壓Vrefn及共模電壓V_CM。此外，第4圖所示之所有開關的切換係由處理電路450所產生的多個控制訊號Vc來控制。

在本實施例中，連續逼近暫存式類比數位轉換器400係為12位元的連續逼近暫存式類比數位轉換器，亦即連續逼近暫存式類比數位轉換器400會接收第一輸入訊號Vip與第二輸入訊號Vin以產生12位元的數位輸出Dout。此外，雖然第4圖所示的第一位元電容陣列410與第二位元電容陣列420均包含了14個位元電容，但在設計上第一位元電容陣列410與第二位元電容陣列420中的位元電容數量也可以是12個或是13個等等，這些設計上的變化均應屬於本發明的範疇。

於本實施例，假設連續逼近暫存式類比數位轉換器400為N位元的連續逼近暫存式類比數位轉換器(第4圖的實施例中N為12)，第一位元電容陣列410與第二位元電容陣列420中的位元電容數量為P(第4圖的實施例中P為14)，其中P需要大於(N-1)，每個位元電容標示為C0、C1、C2、...、C(P-1)，其中C0為最低位元電容，其他的所有位元電容(C1~C(P-1))的電容值都是C0的整數倍。此外，本實施例將部分的高位元電容分拆為多個次電容， 例如將位元電容Ci分拆為M個次電容，亦即。另外，本實施例在 較佳的情形下，在電容的設計上需要滿足以下三個條件：(1) ，亦即任一位元電容的電容值不大於所有較低位元電 容的電容值總和；(2)，亦即位元電容的電容值總和不小 於最低位元電容之電容值的2^(N-1)倍；(3)，亦即每一個 次電容的電容值均小於一冗餘電容，其中該冗餘電容係定義為單位電容及位元電容的電容值總和與最低位元電容之電容值的2^(N-1)倍的差值，亦即冗餘電 容定義為。上述的符號中，C0代表的是最低位元電容，而Ci代表的是電容值第一位元電容陣列110或是第二位元電容陣列120中電容 值第i高的位元電容。

參考上述的三個條件，第4圖所示之實施例的第一位元電容陣列410與第二位元電容陣列420中的位元電容的電容值可以設計如以下的表三，其中表一中電容值的單位是C0：

在表三中，冗餘電容為，因此，分拆 後的次電容只要小於273*C0即可，以下的表四是C13、C12的一種分拆範例(C13、C12分別對應到第4圖的CN13/CP13、CN12/CP12)，其中表四中的電容值單位是C0：

在本實施例中，由於冗餘電容為273*C0，因此，電容值小於273*C0的位元電容可以不需要分拆為多個次電容，但若是分拆也不影響到連 續逼近暫存式類比數位轉換器400的運作。

此外，在一實施例中，構成一位元電容的所有次電容的電容值應盡可能的相同，在較佳的情形下，構成一位元電容的所有次電容的電容值是完全相同的，例如表四中的位元電容C13與C12。

需注意的是，以上表三及表四中的電容值是設計值，亦即是設計者在設計連續逼近暫存式類比數位轉換器400的理想值，然而，由於表三及表四中的電容值會因為製程誤差、環境溫度變化等原因造成偏離了原本所設計的電容值，因此處理電路450會需要對這些位元電容作校準以得到實際的電容值。在以下的敘述中，權重值Wi為位元電容Ci與最低位元電容C0的比值(權重值Wi的意義也等於上述表一中每個位元電容的數值)，亦即Wi=Ci/C0；而W_i,j為次電容Ci,j與最低位元電容C0的比值，亦即W_i,j=C_i,j/C0，且處理電路450主要即是計算出每一個位元電容Ci的實際權重值。

請參考第5圖以及第6圖，其為連續逼近暫存式類比數位轉換器400對一次電容進行背景校準的示意圖，其中第5圖所描述的是取樣階段，而第6圖所描述的是保持信號階段。請先參考第5圖，在第5圖所示的取樣階段中，開關CKS導通，共模電壓V_CM被取樣到圖式的V_CMP與V_CMN上。假設目前要校準的是次電容CP_13,2與CN_13,2，且當偽隨機序列K=1時，待校準的次電容CP_13,2與CN_13,2的端點會分別連接到第二參考電壓Vrefn與第一參考電壓Vrefp，而第一位元電容陣列410中其他所有位元電容的端點則是連接到第一輸入訊號Vip，且第二位元電容陣列420中的所有位元電容的端點則是連接到第二輸入訊號Vin；另一方面，當偽隨機序列K=(-1)時，待校準的次電容CP13,2與CN_13,2的端點則會分別連接到第一參考電壓Vrefp與第二參考電壓Vrefn，而第一位元電容陣列410中其他所有位元電容的端點則是連接到第 一輸入訊號Vip，且第二位元電容陣列420中的其他所有位元電容的端點則是連接到第二輸入訊號Vin。

接著，在取樣階段結束之後，進入第6圖所示的保持信號階段，而在保持信號階段中，開關CKS關閉(disable)，待校準的次電容CP_13,2與CN_13,2的端點與其他所有的位元電容/次電容的端點則會回復連接到共模電壓V_CM，如此一來，抖動(dithering)訊號(K*W_13,2)便會疊加到輸入訊號之中。之後，輸入訊號加上此抖動訊號會被連續逼近暫存式類比數位轉換器400量化，而此量化過後的數位碼乘以偽隨機序列K，並再進行累加求平均後，即可求得W_13,2的值。

以下詳細說明如何求得次電容C_13,2的權重值W_13,2：假設輸入訊號記為VIN，其中VIN=Vip-Vin，且假設此時連續逼近暫存式類比數位轉換器100所輸出的數位碼記為DIN，則VIN=DIN+Q_N，其中Q_N為量化誤差；由於輸入訊號會疊加上抖動訊號，故輸入訊號加上抖動訊號記為VIN+(K*W_13,2)，其中偽隨機序列K的值為1或(-1)，而此時連續逼近暫存式類比數位轉換器100所輸出的數位碼記為Dout，則VIN+(K*W_13,2)=Dout+Q_N；將上述的Dout乘以K並累加求平均： ，其中只要偽隨機序 列K足夠長，上述的“e”值會趨近於0，如此一來便可求得W_13,2。

基於同樣的計算方式，連續逼近暫存式類比數位轉換器400可以分別對其他的次電容C_13,0、C_13,1...等進行類似的運算，以求得相對應的權重值。而後續在連續逼近暫存式類比數位轉換器400的工作過程中，被拆開的電容會被當作一個整體來使用，亦即所有的次電容C_i,j會被當作一個位元電容Ci來使用，例如次電容C_13,0、C_13,1、C_13,2、C_13,3會被作為一個整體的位元電 容C13來進行操作。至於後續位元電容的切換方向，則如傳統的連續逼近暫存式類比數位轉換器，根據比較器440的輸出來做判定，以達到負回授收斂，由於本領域具有通常知識者應能了解連續逼近暫存式類比數位轉換器在這方面的相關操作，故細節在此不予贅述。

此外，在本實施例中，在連續逼近暫存式類比數位轉換器400的工作過程中，所有的次電容會不斷地進行校準，以隨時更新其權重值，並供後續的處理電路450來產生數位輸出Dout。然而，於本發明之另一實施例中，所有的次電容可以只在連續逼近暫存式類比數位轉換器400開始運作的一段時間內進行校準，等到次電容的權重值穩定之後便可以停止校準操作，這些設計上的變化均應隸屬於本發明的範疇。

此外，處理電路450所產生數位輸出Dout可以由以下公式所計算 出來(但本發明不以此為限制)：，)b_i (b1到bp+1)為比較器i次輸出的碼(code),，P為第一位元電容陣列410中位元電容的數量(在第4圖的實施例中P為14)，Q_N為量化誤差。

請參考第7圖，第7圖為依據本發明一實施例之控制一連續逼近暫存式類比數位轉換器的方法的流程圖，參考以上有關於第1、4圖的敘述，第7圖所示的流程敘述如下：步驟700：提供一連續逼近暫存式類比數位轉換器，其包含有：一第一位元電容陣列，用以接收一第一輸入訊號，其中該第一位元電容陣列包含複數個第一位元電容，該第一位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於一第一參考電壓、一第二參考電壓或是一共模電壓；以及一第二位元電容陣列，用以接收一第二輸入訊號，其中該第二位元電容陣列包含複數個第二位元電 容，該第二位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於該第一參考電壓、該第二參考電壓或是該共模電壓；步驟702：比較該第一位元電容陣列與該第二位元電容陣列的輸出以產生一比較訊號；步驟704：根據該比較訊號以決定出每一個第一位元電容或是每一個第二位元電容所對應到的權重值；步驟706：根據該比較訊號與所決定出之複數個權重值以產生該連續逼近暫存式類比數位轉換器的一數位輸出。

綜上所述，本發明之連續逼近暫存式類比數位轉換器具有以下幾個優點：(1)本發明的位元電容是真正的背景校準，不會影響到連續逼近暫存式類比數位轉換器的工作速度；(2)參與校準的電容能繼續參與後續連續逼近暫存式類比數位轉換器的工作，且連續逼近暫存式類比數位轉換器的工作過程和傳統的一樣，故不會額外增加太多的複雜度；(3)在本發明之連續逼近暫存式類比數位轉換器中，只要是電容值大於冗餘電容的位元電容均分拆為多個次電容，由於這些次電容在連續逼近暫存式類比數位轉換器的編碼冗餘範圍之內，故輸入訊號可以不需要限制擺幅，亦即可以滿擺幅輸入，所疊加到輸入訊號的抖動訊號可以完全由冗餘解決；(4)所有次電容的校準可以通過順序切換以分開進行，因此處理電路中的校準電路可以共用，因此晶片中相關的電路面積可以大大減小。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧連續逼近暫存式類比數位轉換器

110‧‧‧第一位元電容陣列

120‧‧‧第二位元電容陣列

130‧‧‧比較器

140‧‧‧乘法器

150‧‧‧處理電路

CP00、CN00‧‧‧單位電容

CP0~CP13、CN0~CN13‧‧‧位元電容

CP_13,0~CP_13,4、CN_13,0~CN_13,4‧‧‧次電容

CKS‧‧‧開關

Dout‧‧‧數位輸出

K‧‧‧偽隨機序列

Vc‧‧‧控制訊號

Vip‧‧‧第一輸入訊號

Vin‧‧‧第二輸入訊號

Vrefp‧‧‧第一參考電壓

Vrefn‧‧‧第二參考電壓

V_CM‧‧‧共模電壓

V_CMP、V_CMN‧‧‧端點

Claims (15)

1. 一種連續逼近暫存式類比數位轉換器(Successive Approximation Register Analog-to-Digital Converter，SAR ADC)，包含有：一第一位元電容陣列，用以接收一第一輸入訊號，其中該第一位元電容陣列包含複數個第一位元電容，該第一位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於一第一參考電壓、一第二參考電壓或是一共模電壓；一第二位元電容陣列，用以接收一第二輸入訊號，其中該第二位元電容陣列包含複數個第二位元電容，該第二位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於該第一參考電壓、該第二參考電壓或是該共模電壓；一比較器，耦接於該第一位元電容陣列與該第二位元電容陣列，用以比較該第一位元電容陣列與該第二位元電容陣列的輸出以產生一比較訊號；以及一處理電路，耦接於該比較器，用以控制該第一位元電容陣列與該第二位元電容陣列的電容切換，並產生該連續逼近暫存式類比數位轉換器的一數位輸出。
2. 如申請專利範圍第1項所述之連續逼近暫存式類比數位轉換器，其中在該連續逼近暫存式類比數位轉換器接收該第一輸入訊號與該第二輸入訊號以產生該數位輸出的過程中，該處理電路對該第一位元電容陣列中的該至少一高位元電容的該複數個次電容分別進行校準，以產生對應於該複數個次電容的權重值，並再根據該複數個次電容的權重值以決定出該第一位元電容陣列中該至少一高位元電容的權重值；以及該處理電路對該第二位元電容陣列中的該至少一高位元電容的該複數個次電容分別進行校準，以產 生對應於該複數個次電容的權重值，並再根據該複數個次電容的權重值以決定出該第二位元電容陣列中該至少一高位元電容的權重值。
3. 如申請專利範圍第1項所述之連續逼近暫存式類比數位轉換器，其中該第一位元電容陣列中構成該至少一高位元電容中的該複數個次電容的電容值均相同。
4. 如申請專利範圍第1項所述之連續逼近暫存式類比數位轉換器，其中該連續逼近暫存式類比數位轉換器為一N位元連續逼近暫存式類比數位轉換器，該複數個第一位元電容的排列為非二進制，該複數個第一位元電容中任一位元電容的電容值不大於所有較低位元電容的電容值總和，且該第一位元電容陣列中該複數個第一位元電容的電容值總和不小於最低位元電容之電容值的2^(N-1)倍。
5. 如申請專利範圍第4項所述之連續逼近暫存式類比數位轉換器，其中在該第一位元電容陣列中，電容值大於一冗餘電容的第一位元電容均由多個次電容所組成，且每一個次電容的電容值均小於該冗餘電容，其中該冗餘電容係定義為一單位電容及該第一位元電容陣列中該複數個第一位元電容的電容值總和與最低位元電容之電容值的2^(N-1)倍的差值。
6. 如申請專利範圍第5項所述之連續逼近暫存式類比數位轉換器，其中在該連續逼近暫存式類比數位轉換器接收該第一輸入訊號與該第二輸入訊號以產生該數位輸出的過程中，針對每一個由多個次電容所構成的第一位元電容，該處理電路對該些次電容分別進行校準，以產生對應於該些次電容的權重值，並再根據該些次電容的權重值以決定出此第一位元電容的權重值；以及針對每一個由多個次電容所構成的第二位元電容，該處理電路對 該些次電容分別進行校準，以產生對應於該些次電容的權重值，並再根據該些次電容的權重值以決定出此第二位元電容的權重值。
7. 如申請專利範圍第1項所述之連續逼近暫存式類比數位轉換器，其中該連續逼近暫存式類比數位轉換器允許該第一輸入訊號與該第二輸入訊號以滿擺幅輸入。
8. 一種控制一連續逼近暫存式類比數位轉換器的方法，其中該連續逼近暫存式類比數位轉換器包含有：一第一位元電容陣列，用以接收一第一輸入訊號，其中該第一位元電容陣列包含複數個第一位元電容，該第一位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於一第一參考電壓、一第二參考電壓或是一共模電壓；以及一第二位元電容陣列，用以接收一第二輸入訊號，其中該第二位元電容陣列包含複數個第二位元電容，該第二位元電容陣列中的至少一高位元電容是由複數個次電容所構成，且每一個次電容藉由對應之開關選擇性地連接於該第一參考電壓、該第二參考電壓或是該共模電壓；該方法包含有：比較該第一位元電容陣列與該第二位元電容陣列的輸出以產生一比較訊號；根據該比較訊號以決定出每一個第一位元電容或是每一個第二位元電容所對應到的權重值；以及根據該比較訊號與所決定出之複數個權重值以產生該連續逼近暫存式類比數位轉換器的一數位輸出。
9. 如申請專利範圍第8項所述之方法，另包含有： 在該連續逼近暫存式類比數位轉換器接收該第一輸入訊號與該第二輸入訊號以產生該數位輸出的過程中，對該第一位元電容陣列中的該至少一高位元電容的該複數個次電容分別進行校準，以產生對應於該複數個次電容的權重值，並再根據該複數個次電容的權重值以決定出該第一位元電容陣列中該至少一高位元電容的權重值；以及對該第二位元電容陣列中的該至少一高位元電容的該複數個次電容分別進行校準，以產生對應於該複數個次電容的權重值，並再根據該複數個次電容的權重值以決定出該第二位元電容陣列中該至少一高位元電容的權重值。
10. 如申請專利範圍第8項所述之方法，其中該第一位元電容陣列中構成該至少一高位元電容是的該複數個次電容的電容值均相同。
11. 如申請專利範圍第8項所述之方法，其中該連續逼近暫存式類比數位轉換器為一N位元連續逼近暫存式類比數位轉換器，該複數個第一位元電容的排列為非二進制，該複數個第一位元電容中任一位元電容的電容值不大於所有較低位元電容的電容值總和，且該第一位元電容陣列中該複數個第一位元電容的電容值總和不小於最低位元電容之電容值的2^(N-1)倍。
12. 如申請專利範圍第11項所述之方法，其中在該第一位元電容陣列中，電容值大於一冗餘電容的第一位元電容均由多個次電容所組成，且每一個次電容的電容值均小於該冗餘電容，其中該冗餘電容係定義為一單位電容及該第一位元電容陣列中該複數個第一位元電容的電容值總和與最低位元電容之電容值的2^(N-1)倍的差值。
13. 如申請專利範圍第8項所述之方法，其中該第一輸入訊號與該第二輸入訊號被允許以滿擺幅輸入。
14. 一種連續逼近暫存式類比數位轉換器，包含有：一第一位元電容陣列，用以接收一第一輸入訊號，其包含複數個第一位元電容，該第一位元電容陣列中的至少一高位元電容是由複數個次電容所構成；一第二位元電容陣列，用以接收一第二輸入訊號，其包含複數個第二位元電容，該第二位元電容陣列中的至少一高位元電容是由複數個次電容所構成；一比較器，用以比較該第一位元電容陣列與該第二位元電容陣列的輸出以產生一比較訊號；以及一處理電路，耦接於該比較器，用以控制該第一位元電容陣列與該第二位元電容陣列的電容切換，並根據該比較訊號產生一N位元數位輸出；其中，在該第一位元電容陣列中，電容值大於一冗餘電容的第一位元電容係由多個次電容所組成，且每一個次電容的電容值小於一冗餘電容，其中該冗餘電容係定義為一單位電容及該第一位元電容陣列中該複數個第一位元電容的電容值總和與最低位元電容之電容值的2^(N-1)倍的差值。
15. 如申請專利範圍第14項所述之連續逼近暫存式類比數位轉換器，其中該複數個第一位元電容的排列為非二進制，該複數個第一位元電容中任一位元電容的電容值不大於所有較低位元電容的電容值總和，且該第一位元電容陣列中該複數個第一位元電容的電容值總和不小於最低位元電容之電容值的2^(N-1)倍。