CN105049050B

CN105049050B - 一种用于逐次逼近模数转换器的电荷重分配方法

Info

Publication number: CN105049050B
Application number: CN201510443500.7A
Authority: CN
Inventors: 樊华; 佛朗哥·马勒博迪
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2015-07-27
Filing date: 2015-07-27
Publication date: 2018-01-12
Anticipated expiration: 2035-07-27
Also published as: CN105049050A

Abstract

该发明公开了一种用于逐次逼近模数转换器的电荷重分配方法，涉及微电子与固体电子领域，特别是涉及一种逐次逼近模数转换器的电荷重分配方法。不需要引入额外的校正DAC，也不需要引入任何校正算法，只需要将最大电容拆分成两个电容并在两次转换之间交换第一个电容和第三个电容，即可抵消DNL/INL的最大误差，因此，与传统依赖校正DAC或者校正算法来提高DNL/INL的校正方法相比，具有结构更简单、占用芯片面积更小、更容易在片上实现的效果。

Description

一种用于逐次逼近模数转换器的电荷重分配方法

技术领域

涉及微电子与固体电子领域，特别是涉及一种逐次逼近模数转换器的电荷重分配方法。

背景技术

为了衡量ADC的性能和量化效果，需要引入一些性能指标。ADC的性能指标一般有：信号噪声比(Signal-to-Noise Ratio，缩写为SNR)，无杂散动态范围(Spurious FreeDynamic Range，缩写为SFDR)、信号噪声失真比(Signal-to-Noise-and-DistortionRatio,缩写为SNDR)、有效精度(Effective Number of Bits，缩写为ENOB)、积分非线性(Integral Nonlinearity，缩写为INL)、微分非线性(Differential Nonlinearity，缩写为DNL)等，这些参数会影响到ADC的设计方法和结构选取。品质因子(Figure of Merit，缩写为FOM)是衡量ADC设计水平的指标。SAR ADC普遍用于低速(几十kHz到数MHz)、中精度(8～10位)的场合。在这一精度、速度范围内，所采用技术相对成熟，获得了极低的FOM值。在2010年，文献[van Elzakker,M.and van Tuijl,E.and Geraedts,P.and Schinkel,D.andKlumperink,E.and Nauta,B.,“A 10-bit Charge-Redistribution ADC Consuming 1.9 Wat 1MS/s”,IEEE Journal of Solid-State Circuits,pp.1007--1015,2010.]采用65nm工艺设计的10位1MS/s SAR ADC，功耗仅1.9W，FOM值为4.4fJ/step，这一FOM值在2012年以前一直为世界上最低的FOM值。文献[Harpe,P.and Dolmans,G.and Philips,K.and deGroot,H.,“A 0.7V7-to-10bit 0-to-2MS/s Flexible SAR ADC for Ultra Low-PowerWireless Sensor Nodes”,European Solid-State Circuits Conference(ESSCIRC),pp.373-376,2012.]设计的用于无线传感网络的7～10位精度可编程SAR ADC，可实现宽范围的采样率调节，调节范围为0～2MS/s，利用每步2位(2-bit/cycle)和异步电路等多项关键技术在整个调节范围内实现2.8～6.6fJ/step的超低FOM值。文献[Hung-Yen Tai,Yao-Sheng Hu,Hung-Wei Chen and Hsin-Shu Chen,“A 0.85fJ/conversion-step 10b 200kS/s Subranging SAR ADC in 40nm CMOS”,Digest of Technical Papers of IEEEInternational Solid-State Circuits Conference(ISSCC),pp.196-198,2014.]设计的10位200kS/s电荷重分配型SAR ADC，FOM值仅0.85fJ/step，为目前世界上最低的FOM值。正是由于近年来电荷重分配型SAR ADC取得了一些令人瞩目的成果，因此成为研究热点。

电荷重分配型SAR ADC受限于电容失配，使得SAR ADC的DNL和INL严重恶化。目前，利用校正电路来克服工艺的缺陷已经成为高性能SAR ADC的设计趋势。对于电容失配，文献[Kapusta,Ron and Shen,Junhua and Decker,Stefan and Li,Hongxing and Ibaragi,Eitake and Zhu,Haiyang,“A 14b 80MS/s SAR ADC With 73.6dB SNDR in 65nm CMOS”,IEEE Journal of Solid-State Circuits,pp.3059-3066,2013.]采用前台校正的方法，引入校正DAC，一上电先计算各个电容误差，将各个电容误差存入寄存器，之后在SAR ADC正常工作的时候，校正DAC对电容误差进行抵消，达到校正的目的，校正之后，INL提高了8LSB。但是前台校正需要打断ADC的正常工作，不能跟踪电容误差随温度、环境的变化。文献[Zhou,Yuan and Xu,Benwei and Chiu,Yun,“A 12bit 160MS/s Two-Step SAR ADC WithBackground Bit-Weight Calibration Using a Time-Domain Proximity Detector”,IEEE Journal of Solid-State Circuits,pp.920-931,2015.]引入复杂的后台校正算法对基数(Radix)小于2的非二进制电容阵列的失配误差进行校正，能实时跟踪电源电压、温度变化造成的电容误差变化，校正之后，SNDR从47.2dB提升到50dB，SFDR从66.5dB提升到85.9dB，虽然校正之后线性度提升近20dB，但是复杂的数字后处理制约了该后台校正算法的适用性，而且基数小于2的非二进制电容阵列增加了版图设计的复杂度，在实际应用中有较大的限制。

发明内容

本发明针对背景技术的不足解决的技术问题是提出一种简单易实现的SAR ADC电荷重分配方法，在既不引入校正DAC，也不采用任何校正算法的情况下，提高SAR ADC的DNL和INL。

本发明的技术方案是一种用于逐次逼近模数转换器的电荷重分配方法，该方法包括：

步骤1：通过两组电容对输入电压进行采样，包括比较器的正端输入电压和负端输入电压，每一端电容组包含五位电容：最高位电容、次高位电容、第三位电容、第四位电容、第五位电容；所有电容下极板采样输入电压，上极板接共模电平；在判断最高位是否大于0时，所有电容上极板断开与共模电平的连接，下极板接共模电平，判断输入电压是否大于0，获得最高位的输出码字；

步骤2：若最高位的输出码字为1，则在步骤1的基础上将比较器的正端输入和负端输入的最高位电容和次高位电容悬空；比较器正端输入第三位电容的下极板连接VREFP，负端输入的第三位电容连接VREFN，则输入电压与0.5倍基准电压比较，获得第二位输出码字；若最高位的输出码字为0，则在步骤1的基础上，将比较器的正端输入和负端输入的最高位电容和次高位电容悬空；比较器正端输入第三位电容的下极板连接VREFN，负端输入的第三位电容连接VREFP，则输入电压与-0.5倍基准电压比较，获得第二位输出码字。

步骤3：假设最高位的输出码字为1，若次高位的输出码字为1，则在步骤2的基础上，将正端前三位电容连接VREFP，负端前三位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.75倍基准电压进行比较，获得第三位输出码字；若次高位为0，则正端第三位电容接VREFP，负端第三位电容接VREFN，正、负端其余所有电容接VCM，输入电压与0.25倍基准电压进行比较，获得第三位的输出码字；

步骤4：假设最高位的输出码字为1，若次高位和第三位的输出码字均为1，则在步骤3的基础上，将比较器正端输入第四位电容连接VREFP，负端第四位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.875倍基准电压进行比较，获得第四位输出码字；若次高位的输出码字为1，第三位的输出码字为0，则将比较器正端输入第四位电容连接VREFN，负端第四位电容连接VREFP，其余电容的接法保持不变，将输入电压与0.625倍基准电压进行比较，获得第四位的输出码字；若次高位的输出码字为0，第三位的输出码字为1，则在步骤3的基础上，将比较器正端输入第四位电容连接VREFP，负端第四位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.375倍基准电压进行比较，获得第四位输出码字；若次高位和第三位的输出码字均为0，则在步骤3的基础上，将比较器正端输入第四位电容连接VREFN，负端第四位电容连接VREFP，其余电容的接法保持不变，将输入电压与0.125倍基准电压进行比较，获得第四位输出码字；

当ADC输出码字的最高位为0时，获得第四位输出码字的四种情况的连接方法与当ADC输出码字的最高位为1时相比只需将电容与VREFP和VREFN的连接互换。

进一步的，在ADC输出过程中，第一次位循环结束之后，进入第二次位循环，第二次位循环的采样和最高位判断与第一次位循环相同，而判断次高位时，将最高位电容和第三位电容交换，以后其余位的判断仍然与第一次位循环相同；此后，第三次位循环在判断次高位时，再一次互换最高位电容和第三位电容，即第三次位循环过程与第一次位循环过程完全相同，第四次位循环过程与第二次位循环过程完全相同，以此类推，直到转换结束。

本发明提出一种能提高SAR ADC的DNL/INL的电荷重分配模式，其特点在于：不需要引入额外的校正DAC，也不需要引入任何校正算法，只需要将最大电容拆分成两个电容并在两次转换之间交换第一个电容和第三个电容，即可抵消DNL/INL的最大误差，因此，与传统依赖校正DAC或者校正算法来提高DNL/INL的校正方法相比，具有结构更简单、占用芯片面积更小、更容易在片上实现的效果。

附图说明

图1为现代典型信息系统。

图2为本发明提出的改进的PFCS电荷重分配方法。

图3为本发明提出的交换电容方法。

图4为传统SAR ADC的INL中点处结果。

图5为传统8位PFCS SAR ADC的DNL/INL仿真结果。

图6为本发明提出的8位SAR ADC的DNL/INL仿真结果。

具体实施方式

传统电荷重分配型N位SAR ADC由二进制电容阵列构成，假设每个电容的表达式如下所示：

C_i＝2^i-1C₀+δ_i(i∈1,2,…N) (1)

其中C_i表示二进制电容阵列的第i位电容值，δ_i表示第i位电容对应的误差，该误差的方差为：

σ₀表示单位电容的标准偏差。

数字码字011…1对应的SAR ADC的输出为：

数字码字100…0对应的SAR ADC的输出为：

011…1到100…0码字的切换导致的误差电压为：

其方差为：

从上述推导过程可以发现：011…1到100…0码字的切换导致所有电容发生翻转，即此时所有电容的误差进行累加，导致DNL出现最大值。

本发明提出一种新的位循环模式，它基于文献[Kuo,Chien-Hung and Hsieh,Cheng-En,“A high energy-efficiency SAR ADC based on partial floatingcapacitor switching technique”,European Solid-State Circuits Conference(ESSCIRC),pp.475-478,2011.]提出的部分浮空电容切换技术(Partial FloatingCapacitor Switching Technique，缩写为PFCS)。本发明与传统PFCS SAR ADC有以下三点不同：(1)传统PFCS-based SAR ADC为上极板采样，上极板采样的优势为采样开关数量少，但是对寄生电容敏感，本发明将其修改为下极板采样，从而提高PFCS-based SAR ADC的精度并降低其对寄生电容的敏感性。(2)将最大电容拆成两份，方便实施电容交换技术。(3)位循环过程中，每两次转换之间切换第一个电容与第三个电容，提高DNL/INL。

下面以4位SAR ADC为例进行详述。首先对输入电压采样，所有电容下极板接输入电压，上极板接共模电平VCM，如图2(a)所示，接下来判断最高位是否大于0，所有电容上极板断开与共模电平VCM的连接，下极板接共模电平VCM，若最高位大于0，则下次位循环中，输入电压与0.5倍基准电压进行比较，反之，则输入电压与-0.5倍基准电压进行比较，如图2(b)所示。这里，假设最高位为1，进入图2(c)第二(次高位)、三、四位的判断。而最高位小于0的情况与最高位大于0的情况类似，在这里不再详述。如图2(c)所示，第二位即次高位的判断采用第三个电容2C，而将前两个2C电容悬空。接下来，判断第三位，若次高位为1，则正端前三个电容2C接VREFP，负端前三个电容2C接VREFN，其余电容的接法保持不变，输入电压与0.75倍基准电压进行比较；反之，若次高位为0，则正端第三个电容2C接VREFP，负端第三个电容2C接VREFN，正、负端其余所有电容接VCM，输入电压与0.25倍基准电压进行比较。最后，判断第四位，假设最高位为1，若次高位和第三位的输出码字均为1，则比较器正端输入第四位电容连接VREFP，负端第四位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.875倍基准电压进行比较，获得第四位输出码字；若次高位为1，第三位为0，则比较器正端输入第四位电容连接VREFN，负端第四位电容连接VREFP，其余电容的接法保持不变，输入电压与0.625倍基准电压进行比较，获得第四位的输出码字；若次高位的输出码字为0，第三位的输出码字为1，则将比较器正端输入第四位电容连接VREFP，负端第四位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.375倍基准电压进行比较，获得第四位输出码字；若次高位和第三位的输出码字均为0，则将比较器正端输入第四位电容连接VREFN，负端第四位电容连接VREFP，其余电容的接法保持不变，将输入电压与0.125倍基准电压进行比较，获得第四位输出码字。

第一次位循环结束之后，进入第二次位循环，第二次位循环的采样和最高位判断与第一次位循环相同，而判断次高位时，需要将第一个电容2C和第三个电容2C交换，如图3所示，以后其余位的判断仍然与第一次位循环相同。此后，第三次位循环在判断次高位时，再一次互换第一个电容2C和第三个电容2C，即第三次位循环过程与第一次位循环过程完全相同，第四次位循环过程与第二次位循环过程完全相同，以此类推，直到转换结束。本发明之所以可以提高DNL和INL，主要基于以下原因：传统SAR ADC在011…1到100…0码字的切换时，所有电容的误差进行累加，导致DNL/INL的最坏值出现在中点，如图4所示，而当两次循环之间交换第一个电容和第三个电容时，电容阵列的正、负误差可以抵消，理想情况下，两次转换之后INL的均值为0，因此交换电容的方法可以大大提高电荷重分配SAR ADC的DNL和INL。8位SAR ADC的DNL/INL仿真结果可以证明本发明的有益效果。如图6所示，传统PFCSSAR ADC DNL/INL的最坏情况发生在011…1到100…0码字的切换，即DNL/INL的最大值出现在中点处。而利用本发明提出的交换电容的方法可以大大减小DNL/INL中点处的值，因此，大幅度优化了DNL/INL。表1总结了传统PFCS-based SAR ADC与本发明SAR ADC的DNL/INL性能对比。表1表明：相比传统PFCS-based SAR ADC，本发明将DNL提高了37.5％，INL提高了27.8％。

本发明提出了一种新的电荷重分配方法，只需要在两次转换之间交换第一个电容和第三个电容就可以实现DNL/INL的优化，控制逻辑简单，硬件开销小，相比传统采用额外DAC或者校正算法来提高DNL/INL的方法，本发明能节约功耗和芯片面积。

表1：传统PFCS-based SAR ADC与本发明SAR ADC的DNL/INL对比

Claims

1.一种用于逐次逼近模数转换器的电荷重分配方法，该方法包括：

步骤2：若最高位的输出码字为1，则在步骤1的基础上将比较器的正端输入和负端输入的最高位电容和次高位电容悬空；比较器正端输入第三位电容的下极板连接VREFP，负端输入的第三位电容连接VREFN，则输入电压与0.5倍基准电压比较，获得第二位输出码字；若最高位的输出码字为0，则在步骤1的基础上，将比较器的正端输入和负端输入的最高位电容和次高位电容悬空；比较器正端输入第三位电容的下极板连接VREFN，负端输入的第三位电容连接VREFP，则输入电压与-0.5倍基准电压比较，获得第二位输出码字；

2.如权利要求1所述的一种用于逐次逼近模数转换器的电荷重分配方法，其特征在于在ADC输出过程中，第一次位循环结束之后，进入第二次位循环，第二次位循环的采样和最高位判断与第一次位循环相同，而判断次高位时，将最高位电容和第三位电容交换，以后其余位的判断仍然与第一次位循环相同；此后，第三次位循环在判断次高位时，再一次互换最高位电容和第三位电容，即第三次位循环过程与第一次位循环过程完全相同，第四次位循环过程与第二次位循环过程完全相同，以此类推，直到转换结束。