CN105119603A - 流水线逐次逼近模数转换器 - Google Patents

Abstract

本发明公开了一种流水线逐次逼近模数转换器，用于解决现有流水线逐次逼近模数转换器功耗大的技术问题。技术方案是第一级电路采用一个6-bit半增益MDAC电路，第二级电路采用一个8-bit全参考电压分段电容SAR？ADC。所述的8-bit全参考电压分段电容SAR？ADC的整个电容网络分为高4位二进制加权电容网络和低4位二进制加权电容网络。由于8-bit全参考电压分段电容SAR？ADC的采样电容大幅度减少，使得6-bit半增益MDAC电路中的余量放大器负载电容大幅度减少。对于同样的误差要求，可以减少6-bit半增益MDAC电路中的余量放大器所消耗的电流，从而降低了流水线逐次逼近模数转换器的功耗。

Description

流水线逐次逼近模数转换器

技术领域

本发明涉及一种模数转换器，特别是涉及一种流水线逐次逼近模数转换器。

背景技术

为了适应计算机，通讯和多媒体技术的飞速发展以及高新技术领域的数字化进程的不断加快，ADC在工艺、结构、性能上都有了很大的变化，正在朝着低功耗、高速、高分辨率的方向发展。流水线逐次逼近模数转换器同时兼备了传统流水线模数转换器和传统逐次逼近模数转换器的优点，具有高精度、高速、低功耗的特点，是本领域研究的热点。

参照图1-2。文献“ChunC.Lee,ASAR-AssistedTwo-StagePipelineADC,IEEEJournalOfSolid-StateCircuits,2011,VOL.46,NO.4,pp.859～869”公开了一种12-bit50MS/s流水线逐次逼近模数转换器。该模数转换器采用两级流水结构电路，第一级电路采用一个6-bit半增益MDAC电路，所谓半增益就是第一级的增益由传统结构的32减少为16。第二级电路采用一个“半参考电压”的二进制电容7-bitSARADC。

二进制电容SARADC有一个很大的缺点就是它的采样电容的数量与分辨率成指数关系，例如，对于7-bit二进制电容SARADC，采样电容为2⁷C，C为单位电容。而且由于文献中第二级电路实际使用的参考电压是全参考电压V_ref。那么为了实现“半参考电压”的二进制电容7-bitSARADC，采样电容的数量被翻倍。所以，7-bit半参考电压二进制电容SARADC和8-bit全参考电压二进制电容SARADC电容网络中电容的个数是相同的，采样电容还是需要256C。

第二级电路采样电容作为第一级余量放大器的负载电容，其大小会直接影响余量放大器的单位增益带宽。余量放大器的单位增益带宽和静态电流如下：

$\frac{g_m}{C_l}={\mathrm{\ω}}_u$

$I_d=\frac{g_m^2}{2{\mathrm{\μC}}_{ox}\frac{W}{L}}$

从上式可以看出，为了在相同的时间内达到相同的建立误差，余量放大器的单位增益带宽不变，那么，余量放大器消耗的静态电流如下：

$I_d=\frac{{\mathrm{\ω}}_u^2{C}_l^2}{2{\mathrm{\μC}}_{ox}\frac{W}{L}}$

由此可见，余量放大器消耗的静态电流与负载电容的平方成正比，如果负载电容增加一倍，电流就变成原来的四倍。所以，文献公开的12-bit50MS/s流水线逐次逼近模数转换器由于第二级电路采用二进制电容的SARADC，导致第一级电路余量放大器负载电容过大，以至于模数转换器功耗很大。

发明内容

为了克服现有流水线逐次逼近模数转换器功耗大的不足，本发明提供一种流水线逐次逼近模数转换器。该模数转换器采用两级流水结构电路，第一级电路采用一个6-bit半增益MDAC电路，第二级电路采用一个8-bit全参考电压分段电容SARADC。所述的8-bit全参考电压分段电容SARADC的整个电容网络分为高4位二进制加权电容网络和低4位二进制加权电容网络。由于8-bit全参考电压分段电容SARADC的采样电容大幅度减少，使得6-bit半增益MDAC电路中的余量放大器负载电容大幅度减少。对于同样的误差要求，可以减少6-bit半增益MDAC电路中的余量放大器所消耗的电流，从而降低流水线逐次逼近模数转换器的功耗。

本发明解决其技术问题所采用的技术方案是：一种流水线逐次逼近模数转换器，包括一个6-bit半增益MDAC电路，其特点是还包括一个8-bit全参考电压分段电容SARADC。所述的8-bit全参考电压分段电容SARADC的整个电容网络分为高4位二进制加权电容网络和低4位二进制加权电容网络。在采样阶段，开关S、开关S_1e和开关S_1f闭合。上半部高4位二进制加权电容网络所有电容的下极板接输入信号V_ip，上极板接共模电平V_cm。上半部低4位二进制加权电容网络所有电容的下极板接参考电压V_refn，上极板接分段电容C的下级板。下半部高4位二进制加权电容网络所有电容的下极板接输入信号V_in，上极板接共模电平V_cm。下半部低4位二进制加权电容网络所有电容的下极板接参考电压V_refp，上极板接分段电容C的下级板。两个分段电容的上极板接共模电平V_cm。在转换阶段，开关S、S_1e、S_1f断开。电容网络中所有电容的下极板根据数字码d_i的值选择接到参考电压V_refp或V_refn上。若d_i的值为高电平，则上半部电容网络中相应电容的下极板接到参考电压V_refp上，下半部电容网络中相应电容的下极板接到参考电压V_refn上。若d_i的值为低电平，则上半部电容网络中相应电容的下极板接到参考电压V_refn上，下半部电容网络中相应电容的下极板接到参考电压V_refp上。

本发明的有益效果是：该模数转换器采用两级流水结构电路，第一级电路采用一个6-bit半增益MDAC电路，第二级电路采用一个8-bit全参考电压分段电容SARADC。所述的8-bit全参考电压分段电容SARADC的整个电容网络分为高4位二进制加权电容网络和低4位二进制加权电容网络。由于8-bit全参考电压分段电容SARADC的采样电容大幅度减少，使得6-bit半增益MDAC电路中的余量放大器负载电容大幅度减少。对于同样的误差要求，可以减少6-bit半增益MDAC电路中的余量放大器所消耗的电流，从而降低流水线逐次逼近模数转换器的功耗。从公式 $V_A-V_B=\frac{256}{271}\[-(V_{ip}-$ $V_{in})+({\mathrm{\Σ}}_{i=1}^8{d}_i{2}^{i-8}-1)\×(V_{refp}-V_{refn})\]$ 中可以看出，相比于背景技术，本发明的采样电容减小了16倍，本发明中余量放大器消耗的功耗是背景技术中余量放大器消耗功耗的

下面结合附图和具体实施方式对本发明作详细说明。

附图说明

图1是背景技术流水线逐次逼近模数转换器的结构框图。

图2是图1中第二级7-bit“半参考电压”SARADC的原理图。

图3是本发明流水线逐次逼近模数转换器的结构框图。

图4是图3中第二级8-bit分段电容逐次逼近模数转换器的原理图。

图5是图3中第二级8-bit分段电容逐次逼近模数转换器在转换阶段的等效原理图。

具体实施方式

参照图3-5。本发明流水线逐次逼近模数转换器采用两级流水结构电路，第一级电路采用一个6-bit半增益MDAC电路，第二级电路采用一个8-bit全参考电压分段电容SARADC代替背景技术的7-bit“半参考电压”二进制电容SARADC。两级流水级电路输出的14-bit数字输出码叠两位相加并且减去数字失调码10000000得到最终的12-bitADC数字码。

8-bit分段电容SARADC的整个电容网络被分成了两部分：高4位二进制加权电容网络和低4位二进制加权电容网络。其工作过程分为两个阶段：采样阶段和转换阶段。在采样阶段，开关S、开关S_1e和开关S_1f闭合。上半部高4位二进制加权电容网络所有电容的下极板接输入信号V_ip，上极板接共模电平V_cm。上半部低4位二进制加权电容网络所有电容的下极板接参考电压V_refn，上极板接分段电容C的下级板。下半部高4位二进制加权电容网络所有电容的下极板接输入信号V_in，上极板接共模电平V_cm。下半部低4位二进制加权电容网络所有电容的下极板接参考电压V_refp，上极板接分段电容C的下级板。两个分段电容的上极板接共模电平V_cm。此时，与A节点相连的电容上存储的电荷为:

$Q_A=16C\×(V_{cm}-V_{ip})+\frac{15}{16}C\×(V_{cm}-V_{refn})$

与B节点相连的电容上存储的电荷为:

$Q_B=16C\×(V_{cm}-V_{in})+\frac{15}{16}C\×(V_{cm}-V_{refp})$

在转换阶段，开关S、S_1e、S_1f断开。电容网络中所有电容的下极板根据数字码d_i的值选择接到参考电压V_refp或V_refn上。若d_i的值为高电平，则上半部电容网络中相应电容的下极板接到参考电压V_refp上，下半部电容网络中相应电容的下极板接到参考电压V_refn上。若d_i的值为低电平，则上半部电容网络中相应电容的下极板接到参考电压V_refn上，下半部电容网络中相应电容的下极板接到参考电压V_refp上。此时，与A节点相连的电容上存储的电荷为:

$Q_A^{\′}=\frac{15}{16}C\×(\frac{C1\×V_{refp}+C2\×V_{refn}}{C1+C2}-V_A)+16C\×(\frac{C3\×V_{refp}+C4\×V_{refn}}{C3+C4}-V_A)$

与B节点相连的电容上存储的电荷为:

$Q_B^{\′}=\frac{15}{16}C\×(\frac{C1\×V_{refn}+C2\×V_{refp}}{C1+C2}-V_B)+16C\×(\frac{C3\×V_{refn}+C4\×V_{refp}}{C3+C4}-V_B)$

根据电荷守恒定律：

Q_A＝Q′_A

Q_B＝Q′_B

$C1={\mathrm{\Σ}}_{i=1}^4{d}_i{2}^{i-1}C$

$C3={\mathrm{\Σ}}_{i=5}^8{d}_i{2}^{i-5}C$

C1+C2＝15C

C3+C4＝16C

可以得出：

$V_A-V_B=\frac{256}{271}\[-(V_{ip}-V_{in})+({\mathrm{\Σ}}_{i=1}^8{d}_i{2}^{i-8}-1)\×(V_{refp}-V_{refn})\]$

从上述推到过程可以看出，相比于二进制电容SARADC，分段电容SARADC的采样电容减小了16倍，理论上，本发明中余量放大器消耗的功耗是文献中余量放大器消耗功耗的

Claims (1)

1.一种流水线逐次逼近模数转换器，包括一个6-bit半增益MDAC电路，其特征在于：还包括一个8-bit全参考电压分段电容SARADC；所述的8-bit全参考电压分段电容SARADC的整个电容网络分为高4位二进制加权电容网络和低4位二进制加权电容网络；在采样阶段，开关S、开关S_1e和开关S_1f闭合；上半部高4位二进制加权电容网络所有电容的下极板接输入信号V_ip，上极板接共模电平V_cm；上半部低4位二进制加权电容网络所有电容的下极板接参考电压V_refn，上极板接分段电容C的下级板；下半部高4位二进制加权电容网络所有电容的下极板接输入信号V_in，上极板接共模电平V_cm；下半部低4位二进制加权电容网络所有电容的下极板接参考电压V_refp，上极板接分段电容C的下级板；两个分段电容的上极板接共模电平V_cm；在转换阶段，开关S、S_1e、S_1f断开；电容网络中所有电容的下极板根据数字码d_i的值选择接到参考电压V_refp或V_refn上；若d_i的值为高电平，则上半部电容网络中相应电容的下极板接到参考电压V_refp上，下半部电容网络中相应电容的下极板接到参考电压V_refn上；若d_i的值为低电平，则上半部电容网络中相应电容的下极板接到参考电压V_refn上，下半部电容网络中相应电容的下极板接到参考电压V_refp上。