CN106849948A - 一种sar型adc用电容阵列电路及其校正方法 - Google Patents

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Abstract

本发明公开了模拟数字转换器技术领域的一种SAR型ADC用电容阵列电路及其校正方法，包括VREFP电压输入总线，所述VREFP电压输入总线从左到右并接有十组传输门S的右侧输出端口，十组所述传输门S的左侧输入端口均串接有VREFN电压输入总线，十组所述传输门S的控制端口从左到右依次串接有电容C0、C1、C2、C3、C7、C8、C9、C10、C11和C12的上极板，分段电容的采用有效地减小了电容阵列规模，降低其功耗，该校正方式主要是通过与SAR型ADC中加入的校正电容阵列，不断的修正桥接电容的分压值来将低位电容阵列的权重值进而修正到理想值，且电容阵列中采用较大的单位电容来保证其整体的精度。

Description

一种SAR型ADC用电容阵列电路及其校正方法
技术领域
本发明涉及模拟数字转换器技术领域，具体为一种SAR型ADC用电容阵列电路及其校正方法。
背景技术
传统SAR型ADC中因为较大的二进制电容阵列而导致较高的功耗，为了降低功耗，设计者需要降低SAR型ADC中电容阵列的规模，因此在电容阵列中采用分段电容阵列的方法被提出，分段电容的采用有效地减小了电容阵列规模并降低了其功耗，但是由于很难做出绝对精度的分离电容值，且其对寄生电容的敏感特性，导致分段电容的非线性较差。为了解决分段电容所存在的问题，现已提出了利用数字校准技术来提高了分段电容的线性度，虽然这种方式可以提高线性度，但是其过大的数字校准部分会导致较大的芯片面积，且受限于校准算法的运算速度较慢，反而制约了SAR型ADC的转换速度，造成了其整体性能的下降，为了避免分离电容精度造成的线性度下降和数字校准技术对SAR型ADC转换效率的制约，为此，我提出一种SAR型ADC用电容阵列电路及其校正方法。
发明内容
本发明的目的在于提供一种SAR型ADC用电容阵列电路及其校正方法，以解决上述背景技术中提出的避免分离电容精度造成的线性度下降和数字校准技术对SAR型ADC转换效率的制约的问题。
为实现上述目的，本发明提供如下技术方案：一种SAR型ADC用电容阵列电路，包括VREFP电压输入总线，所述VREFP电压输入总线从左到右并接有十组传输门S的右侧输出端口，十组所述传输门S的左侧输入端口均串接有VREFN电压输入总线，十组所述传输门S的控制端口从左到右依次串接有电容C0、C1、C2、C3、C7、C8、C9、C10、C11和C12的上极板，所述电容C0、C1、C2和C3的下极板并接有VH高位输出端口、电容C4和C5的上极板，所述电容C7、C8、C9、C10、C11和C12的下极板并接有VL低位输出端口、电容C4和C6的下极板，所述电容C6的上极板并接有VM校正电容阵列接入端口和电容C5的下极板。
优选的，所述电容C0和C8均由八组单一容量为97.1F的电容串接而成，所述电容C1和C9均由四组单一容量为97.1F的电容串接而成，所述电容C2和C10均由两组单一容量为97.1F的电容串接而成，所述电容C7由十六组单一容量为97.1F的电容串接而成。
优选的，所述电容C3、C4、C5、C6、C11和C12的容量均为97.1F。
优选的，该SAR型ADC用电容阵列电路的校正方法包括如下步骤：
S1：预充电：将SAR型ADC中的第一个电容阵列的十组电容的上极板全部接共模电压VCM，电容C0、C1、C2和C3的下极板全部通过传输门S接VREFN电压输入总线，电容C7、C8、C9、C10、C11和C12的下极板全部通过传输门S接VREFP电压输入总线，此时电容的电荷量为最大；
S2：电荷重分配：电容C0、C1、C2和C3的下极板全部通过传输门S接VREFP电压输入总线，电容C7、C8、C9、C10、C11和C12的下极板全部通过传输门S接VREFN电压输入总线，此时电容的电荷量为最小；
S3：逐次逼近和修正：根据电荷守恒定理，通过比较电荷量的最大和最小值之间的差值，可得到误差电压，进而逐次逼近SAR型ADC中的校正电容阵列接入电容阵列的值，对电容阵列的内部权重进行校正。
与现有技术相比，本发明的有益效果是：通过分段电容的采用有效地减小了电容阵列规模并降低了其功耗，该校正方式主要是通过与SAR型ADC中加入的校正电容阵列，不断的修正桥接电容的分压值来将低位电容阵列的权重值进而修正到理想值，并且电容阵列中采用较大的单位电容来保证其整体的精度。
附图说明
图1为本发明电路原理图；
图2为本发明SAR型ADC整体电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-2，本发明提供一种技术方案：一种SAR型ADC用电容阵列电路，包括VREFP电压输入总线，所述VREFP电压输入总线从左到右并接有十组传输门S的右侧输出端口，十组所述传输门S的左侧输入端口均串接有VREFN电压输入总线，十组所述传输门S的控制端口从左到右依次串接有电容C0、C1、C2、C3、C7、C8、C9、C10、C11和C12的上极板，所述电容C0、C1、C2和C3的下极板并接有VH高位输出端口、电容C4和C5的上极板，所述电容C7、C8、C9、C10、C11和C12的下极板并接有VL低位输出端口、电容C4和C6的下极板，所述电容C6的上极板并接有VM校正电容阵列接入端口和电容C5的下极板。
其中，所述电容C0和C8均由八组单一容量为97.1F的电容串接而成，所述电容C1和C9均由四组单一容量为97.1F的电容串接而成，所述电容C2和C10均由两组单一容量为97.1F的电容串接而成，所述电容C7由十六组单一容量为97.1F的电容串接而成，所述电容C3、C4、C5、C6、C11和C12的容量均为97.1F。
一种SAR型ADC用电容阵列电路的校正方法，该SAR型ADC用电容阵列电路的校正方法包括如下步骤：
S1：预充电：将SAR型ADC中的第一个电容阵列的十组电容的上极板全部接共模电压VCM，电容C0、C1、C2和C3的下极板全部通过传输门S接VREFN电压输入总线，电容C7、C8、C9、C10、C11和C12的下极板全部通过传输门S接VREFP电压输入总线，此时电容的电荷量为最大；
S2：电荷重分配：电容C0、C1、C2和C3的下极板全部通过传输门S接VREFP电压输入总线，电容C7、C8、C9、C10、C11和C12的下极板全部通过传输门S接VREFN电压输入总线，此时电容的电荷量为最小；
S3：逐次逼近和修正：根据电荷守恒定理，通过比较电荷量的最大和最小值之间的差值，可得到误差电压，进而逐次逼近SAR型ADC中的校正电容阵列接入电容阵列的值，对电容阵列的内部权重进行校正。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (4)

1.一种SAR型ADC用电容阵列电路，包括VREFP电压输入总线，其特征在于：所述VREFP电压输入总线从左到右并接有十组传输门S的右侧输出端口，十组所述传输门S的左侧输入端口均串接有VREFN电压输入总线，十组所述传输门S的控制端口从左到右依次串接有电容C0、C1、C2、C3、C7、C8、C9、C10、C11和C12的上极板，所述电容C0、C1、C2和C3的下极板并接有VH高位输出端口、电容C4和C5的上极板，所述电容C7、C8、C9、C10、C11和C12的下极板并接有VL低位输出端口、电容C4和C6的下极板，所述电容C6的上极板并接有VM校正电容阵列接入端口和电容C5的下极板。
2.根据权利要求1所述的一种SAR型ADC用电容阵列电路，其特征在于：所述电容C0和C8均由八组单一容量为97.1F的电容串接而成，所述电容C1和C9均由四组单一容量为97.1F的电容串接而成，所述电容C2和C10均由两组单一容量为97.1F的电容串接而成，所述电容C7由十六组单一容量为97.1F的电容串接而成。
3.根据权利要求1所述的一种SAR型ADC用电容阵列电路，其特征在于：所述电容C3、C4、C5、C6、C11和C12的容量均为97.1F。
4.一种SAR型ADC用电容阵列电路的校正方法，其特征在于：该SAR型ADC用电容阵列电路的校正方法包括如下步骤：
S1：预充电：将SAR型ADC中的第一个电容阵列的十组电容的上极板全部接共模电压VCM，电容C0、C1、C2和C3的下极板全部通过传输门S接VREFN电压输入总线，电容C7、C8、C9、C10、C11和C12的下极板全部通过传输门S接VREFP电压输入总线，此时电容的电荷量为最大；
S2：电荷重分配：电容C0、C1、C2和C3的下极板全部通过传输门S接VREFP电压输入总线，电容C7、C8、C9、C10、C11和C12的下极板全部通过传输门S接VREFN电压输入总线，此时电容的电荷量为最小；
S3：逐次逼近和修正：根据电荷守恒定理，通过比较电荷量的最大和最小值之间的差值，可得到误差电压，进而逐次逼近SAR型ADC中的校正电容阵列接入电容阵列的值，对电容阵列的内部权重进行校正。
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