CN107346975A - 一种sar型adc的高精度校准装置 - Google Patents

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Abstract

本发明公开了一种SAR型ADC的高精度校准装置，包括比较器，比较器的负向输入端和正向输入端之间一次连接有高位电容阵列和低位电容阵列；高位电容阵列与高位和偏移误差校准模块连接，低位电容阵列与低位和桥接电容校准模块连接；高位电容阵列和低位电容阵列通过开关阵列控制与数字控制逻辑的导通；其中开关阵列通过refp/refn方式连接；所述高位和偏移误差校准模块包括第一增益电容，便宜误差校准与多个高位电容校准并联，第一增益电容与其连接；所述低位和桥接电容校准模块包括第二增益电容，第二增益电容余低位校准单元连接。能够对电容的匹配性误差、寄生电容引入的误差以及桥接电容的精度误差进行全方位校准，大幅度提高了ADC的整体转换精度。

Description

一种SAR型ADC的高精度校准装置
技术领域
本发明属于ADC(模拟数字转换器)高精度校准技术领域；具体涉及一种SAR(提升逐次逼近)型ADC的高精度校准装置。
背景技术
ADC作为沟通模拟和数字的桥梁被广泛应用于军事和民用领域。SAR型ADC作为重要的ADC构型，由于其结构简单、功耗低、面积小等优势在便携设备，航天器件等领域有广泛的应用。典型的SAR型ADC，包括：比较器，开关电容阵列，桥接电容，冗余电容，采样保持控制开关和数字逻辑。其工作过程为，在开关时序高电位阶段，ADC工作在采样阶段，开关电容阵列接输入Vin；在开关时序低电位阶段，ADC工作在转换阶段，开关电容阵列中的各电容根据比较结果接参考电压refn或refp，冗余电容接参考电压refn。
比较器、开关电容阵列和桥接电容，作为SAR型ADC的重要模拟部分，由于其误差的存在限制了ADC的整体转换精度。其中，比较器的主要误差来源为比较器失调，可以通过输入失调存储技术或者输出失调存储技术予以基本消除。因此，电容阵列的误差成为实现高精度ADC的瓶颈。
电容阵列的误差主要包括：匹配性误差，寄生电容引入的误差，桥接电容的精度误差等。首先，SAR型ADC的精确工作，取决于电容的比例关系。电容的匹配误差引起电容的比例关系不精确，从而致使ADC的精度恶化。传统的解决方案为，在采样阶段所有电容参与采样，在转换阶段最高位电容接refp，其他位接refn。然后，将最高位接refn，其他位接refp。如果电容完全匹配，则在两种接法下，比较器负端感应出的电压一致，如果不一致则需要根据误差进行补偿。按照该方法，保持最高位不变，确定次高位的匹配性。之后逐次确定每一位的匹配性。该方法的缺陷为操作繁琐，仅考虑了电容的匹配性误差，未对其它误差进行消除。其次，另外一种引起电容精度退化的非理想因素为寄生电容。为进行静电防护，在电容阵列21、22、23上覆盖顶铝，会产生较大的寄生电容；此外，电容阵列与其周围的金属线也会产生寄生电容。最后，使用桥接电容可大幅度降低SAR型ADC的版图面积。然而，桥接电容与电容阵列的单位电容相比为一分数电容，且精度要求极高，容易产生误差，致使ADC整体精度下降。
发明内容
本发明提供了一种SAR型ADC的高精度校准装置。能够对电容的匹配性误差、寄生电容引入的误差以及桥接电容的精度误差进行全方位校准，大幅度提高了ADC的整体转换精度。
本发明的技术方案是：一种SAR型ADC的高精度校准装置，包括比较器，比较器的负向输入端和正向输入端之间一次连接有高位电容阵列和低位电容阵列；高位电容阵列与高位和偏移误差校准模块连接，低位电容阵列与低位和桥接电容校准模块连接；高位电容阵列和低位电容阵列通过开关阵列控制与数字控制逻辑的导通；其中开关阵列通过refp/refn方式连接；所述高位和偏移误差校准模块包括第一增益电容，便宜误差校准与多个高位电容校准并联，第一增益电容与其连接；所述低位和桥接电容校准模块包括第二增益电容，第二增益电容余低位校准单元连接。
更进一步的，本发明的特点还在于：
其中高位电容校准包括与偏移误差校准并列设置的高位C电容校准、高位2C电容校准、高位4C电容校准、高位8C电容校准和高位16C电容校准。
其中偏移误差校准、高位C电容校准、高位2C电容校准和高位4C电容校准的结构为第一校准构型，第一校准构型包括多个并列设置的电容。
其中高位8C电容校准和高位16C电容校准的结构为第二校准构型，第二校准构型比第一校准构型多一个并联电容。
其中低位和桥接电容校准模块包括第二增益电容，第二增益电容与低位校准单元连接。
其中低位校准单元包括多个电容并联结构，多个电容并联结构与第二增益电容顺序连接；靠近第二增益电容的第一个电容并联结构为1个电容，电容并联结构的电容数量从第一个电容并联结构开始递增1个电容。
与现有技术相比，本发明的有益效果是：本装置能够提高开关电容阵列ADC的精度；，首先校准失调电压，然后对低位电容阵列和桥接电容的精度进行校准，最后对高位电容阵列的精度进行校准。芯片电容阵列中的各电容均校准精确，则电容阵列的匹配性误差，寄生电容引起的误差，以及桥接电容精度的误差，均得到有效消除。以上误差的基本消除，可大幅提升ADC的性能指标。低位和桥接电容校准模块内的各电容根据误差的幅值和极性确定接refn或者refp。对误差的校准可以实现多幅值和双极性。高位和偏移误差校准的电容阵列可针对误差的幅值和极性进行双极性多幅值的校准，使校准弥补误差，提高转换精度。
附图说明
图1为本发明的结构示意图：
图2为本发明中高位和偏移误差校准模块的结构示意图；
图3为本发明中第一校准构型的结构示意图；
图4为本发明中第二校准构型的结构示意图；
图5为本发明中低位和桥接电容校准模块的结构示意图。
图中：1为比较器；2为低位和桥接电容校准模块；3为高位和偏移误差校准模块；4为桥接电容；5为低位电容阵列；6为高位电容阵列；7为开关阵列；8为第一增益电容；9为偏移误差校准；10为高位C电容校准；11为高位2C电容校准；12为高位4C电容校准；13为高位8C电容校准；14为高位16C电容校准；15为第一校准构型；16为第二校准构型；17为第二增益电容；18为低位校准单元；19为数字控制逻辑。
具体实施方式
下面结合附图和具体实施例对本发明的技术方案进一步说明。
本发明提供了一种SAR型ADC的高精度校准装置，如图1所示，包括比较器1，比较器1的负向输入端和正向输入端之间一次连接有高位电容阵列6和低位电容阵5；高位电容阵列6与高位和偏移误差校准模块3连接，低位电容阵列5与低位和桥接电容校准模块2连接；高位电容阵列6和低位电容阵列5通过开关阵列7控制与数字控制逻辑的导通；其中开关阵列7通过refp/refn方式连接。SAR型ADC电容阵列的主要误差因素包括匹配性误差、寄生电容引入的误差、以及桥接电容的精度误差。以上误差可导致高位电容阵列6和低位电容阵列5的权重不精确，且引入偏移误差。根据对误差源的分析，本发明引入高位和偏移误差校准3和低位和桥接电容校准2，提升高、低位电容阵列的精确性，降低偏移误差，确保SAR型ADC具有高精度。
如图2所示，高位和偏移误差校准模块3包括并列设置的偏移误差校准9、高位C电容校准10、高位2C电容校准11、高位4C电容校准12、高位8C电容校准13和高位16C电容校准14；还包括第一增益电容18，增益电容18的大小决定校准的范围，增益电容18越大校准范围越大，该值的确定依据为工艺的误差范围。为实现有效校准，校准的范围应涵盖工艺的误差范围。此外，偏移误差校准9用于校准偏移误差，高位C电容校准10用于校准图1中高位电容阵列中容值为C的电容，高位2C电容校准11用于校准图1中高位电容阵列中容值为2C的电容，高位4C电容校准12用于校准图1中高位电容阵列中容值为4C的电容，其它位的校准以此类推。
高位和偏移误差校准模块3中偏移误差校准9、高位C的校准10、高位2C的校准11、高位4C的校准12的内部结构均采用图3所示的第一校准构型15。高位和偏移误差校准模块3中高位8C的校准13和高位16C的校准14的内部结构均采用图4所示的第二校准构型16。第二校准构型16较第一校准构型15多了最右侧电容，使得第二校准构型16的校准电容阵列校准能力增强。因为高位电容阵列中权重较大电容，其误差可能范围也较大。
图3和图4所示的校准构型有两种连接可能性refp和refn。对于高位电容阵列6的校准，其操作可以归纳如下。使高位电容权重减小的校准操作为：在采样阶段，校准电容接refp；在转换阶段，校准电容接refn。使高位电容权重增大的校准操作为：在采样阶段，校准电容接refn；在转换阶段，校准电容接refp。电容不参与校准的操作为：在采样阶段，校准电容接refn或者refp；在转换阶段，校准电容仍然接refn或者refp。对于偏移误差的校准9的操作可以归纳如下。校准正向偏移误差的操作为：在采样阶段，校准电容接refp；在转换阶段，校准电容接refn。校准负向偏移误差的操作为：在采样阶段，校准电容接refn；在转换阶段，校准电容接refp。电容不参与校准的操作为：在采样阶段，校准电容接refn或者refp；在转换阶段，校准电容仍然接refn或者refp。
如图5所示，低位和桥接电容校准2包括：第二增益电容17和低位校准单元18。第二增益电容17的大小决定校准的范围，该值的确定依据为工艺的误差范围。
如图1所示低位电容阵列5包含7个电容，电容值分别为64C、32C、16C，8C，4C，2C，C。则与该电容相对应的低位校准单元18中电容的个数与其相对应。具体的64C对应的校准单元为7个电容并列设置；32C对应的校准单元为6个电容并列设置；16C对应的校准单元为5个电容并列设置；8C对应的校准单元为4个电容并列设置；4C对应的校准单元为3个电容并列设置；2C对应的校准单元为1电容并列设置；C对应的校准单元为1个电容。与高位电容阵列6的校准类似，低位电容阵列5中权重较大电容，其误差可能范围也较大，故校准范围随权重的降低而减小。
低位校准单元18有三种连接可能性Vin，refp和refn。对于低位电容的校准，其操作可以归纳如下。使低位电容权重增大的操作为：在采样阶段，校准电容接Vin；在转换阶段，校准电容接refp。其作用等效于对低位电容并入小电容，实现权重增大。不对低位电容进行校准的操作为：在采样阶段，校准电容接Vin；在转换阶段，校准电容接refn。由于校准只能使低位电容阵列的权重增大而不能减小，所以在电路设计时，应使加入的校准为校准范围的一半时达到最佳状态。则流片后若引入偏差，可以加入更多的校准或者减去原有的校准，从而实现双向调整。为实现高低位电容阵列的良好衔接，低位电容阵列串联桥接电容的容值应当等于高位电容阵列的最低位。当桥接电容的实际容值较理想情况增大或减小，可以通过减小或者增大低位电容阵列的容值，使得二者的串联值仍然等于预期值，使得高低位电容阵列良好衔接，从而实现对桥接电容的校准。
本发明SAR型ADC的高精度校准装置的工作过程是：首先，掌握校准能力。通过后仿真逐次确定每一个校准电容接入校准所引入的校准电压。高位电容阵列6和低位电容阵列5所有电容均不参与校准的情况下，测量比较器1负端的电压值。而后，将高位电容阵列6和低位电容阵列5所有电容逐一接入校准，查看此时比较器1负端的电压与不校准时该端电压的差别。由于比较器1正端电压固定，比较器1负端的电压变化会引起输出代码的变化，由此实现校准。
其次，读出误差。输入信号为斜坡型号，该电路在不加任何校准的情况下正常工作一次，将输出的0/1代码转换为十进制，并按从小到大的顺序进行排列。在理想情况下，输出十进制数为0～2n(其中n代表ADC的分辨率)，且每个数码出现的次数相等。当十进制数字输出为2n-1，2n-2，2n-3…时，其所对应的二进制代码只包含一个“1”，其它均为“0”，此时，只有一个电容接refp，其他接refn，可用于计算该电容的权重。同一数码输出多次，在第一次输出以上数值时，所对应的模拟输入信号为Vref/2，Vref/4，Vref/8…。然而，在实际操作中，第一次输出2n-1，2n-2，2n-3…时，所对应的模拟输入信号并不理想。计算理想和实际的模拟输入信号的差别，该误差数据是校准施加的依据。
最后，加入校准。根据读出的误差以及不同校准电容的校准能力，选择最佳的校准方案，对误差进行校准，提升ADC的整体转换精度。加入校准的顺序为：首先加入偏移误差校准9，然后加入低位和桥接电容的校准模块2，最后加入高位和偏移误差校准模块3。加入校准后对ADC进行测试，如果性能指标满足要求则校准结束。然而，校准能力的确定依据为后仿真结果，流片后其校准能力可能存在偏差。加入校准后进行测试，如果性能指标不满足指标要求，则对校准进行微调，直至校准后的ADC满足指标要求。

Claims (6)

1.一种SAR型ADC的高精度校准装置，其特征在于，包括比较器(1)，比较器(1)的负向输入端和正向输入端之间一次连接有高位电容阵列(6)和低位电容阵列(5)；高位电容阵列(6)与高位和偏移误差校准模块(3)连接，低位电容阵列(5)与低位和桥接电容校准模块(2)连接；高位电容阵列(6)和低位电容阵列(5)通过开关阵列(7)控制与数字控制逻辑(17)的导通；其中开关阵列(7)通过refp/refn方式连接；
所述高位和偏移误差校准模块(3)包括第一增益电容(8)，便宜误差校准(9)与多个高位电容校准并联，第一增益电容(8)与其连接；
所述低位和桥接电容校准模块(2)包括第二增益电容(17)，第二增益电容(17)余低位校准单元(18)连接。
2.根据权利要求1所述的SAR型ADC的高精度校准装置，其特征在于，所述高位电容校准包括与偏移误差校准(9)并列设置的高位C电容校准(10)、高位2C电容校准(11)、高位4C电容校准(12)、高位8C电容校准(13)和高位16C电容校准(14)。
3.根据权利要求2所述的SAR型ADC的高精度校准装置，其特征在于，所述偏移误差校准(9)、高位C电容校准(10)、高位2C电容校准(11)和高位4C电容校准(12)的结构为第一校准构型(15)，第一校准构型(15)包括多个并列设置的电容。
4.根据权利要求3所述的SAR型ADC的高精度校准装置，其特征在于，所述高位8C电容校准(13)和高位16C电容校准(14)的结构为第二校准构型(16)，第二校准构型(16)比第一校准构型(15)多一个并联电容。
5.根据权利要求1所述的SAR型ADC的高精度校准装置，其特征在于，所述低位和桥接电容校准模块(2)包括第二增益电容(17)，第二增益电容(17)与低位校准单元(18)连接。
6.根据权利要求5所述的SAR型ADC的高精度校准装置，其特征在于，所述低位校准单元(18)包括多个电容并联结构，多个电容并联结构与第二增益电容(17)顺序连接；靠近第二增益电容(17)的第一个电容并联结构为1个电容，电容并联结构的电容数量从第一个电容并联结构开始递增1个电容。
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