CN108599763B - Sar型adc带有源运放型电容重分布阵列 - Google Patents

Sar型adc带有源运放型电容重分布阵列 Download PDF

Info

Publication number
CN108599763B
CN108599763B CN201810451471.2A CN201810451471A CN108599763B CN 108599763 B CN108599763 B CN 108599763B CN 201810451471 A CN201810451471 A CN 201810451471A CN 108599763 B CN108599763 B CN 108599763B
Authority
CN
China
Prior art keywords
capacitor
operational amplifier
unit
bit
order
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810451471.2A
Other languages
English (en)
Other versions
CN108599763A (zh
Inventor
杨平
李大刚
齐旭
岑远军
廖志凯
成文轩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Hua Microelectronics Technology Co ltd
Original Assignee
Chengdu Hua Microelectronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Hua Microelectronics Technology Co ltd filed Critical Chengdu Hua Microelectronics Technology Co ltd
Priority to CN201810451471.2A priority Critical patent/CN108599763B/zh
Publication of CN108599763A publication Critical patent/CN108599763A/zh
Application granted granted Critical
Publication of CN108599763B publication Critical patent/CN108599763B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

SAR型ADC带有源运放型电容重分布阵列，涉及集成电路，本发明包括由桥接电容连接的低位电容组和高位电容组，还包括运放单元，低位电容组连接运放单元的输入端，运放单元的输出端连接到桥接电容；运算放大器的负性输入端还与选择开关的输出端连接，选择开关具有两个输入端和一个输出端；所述桥接电容、低位电容组、高位电容组和第一电容中的所有电容，均由X个单位电容构成，每一单位电容的电容值为单位电容值，X为自然数，其取值由所在位置确定。本发明完全抵消寄生电容的影响，从而最大限度保证电容阵列转换的高线性度要求。

Description

SAR型ADC带有源运放型电容重分布阵列
技术领域
本发明涉及集成电路，特别涉及高精度、低功耗A/D转换器类电路。
背景技术
SAR型ADC为目前主流高精度A/D转换器的经典设计方案，其核心单元为高精度DAC内核、比较器、数字逻辑等单元。其静态功耗主要集中在DAC内核和比较器单元，为降低静态功耗，其DAC内核多采用电容重分布阵列完成，其转换精确度主要由内部DAC内核单元决定。
由上可知，电容重分布式SAR型ADC为目前主流的低功耗、高精度A/D转换器设计方案，且内部电容重分布阵列为影响整体ADC转换线性度的核心单元。针对N位SAR型ADC而言，经典电容重分布阵列如图1所示。
由图1可知，当转换位数为12位时，其电容阵列共需单位电容个数为1+20+21+22+23+···+211＝4096个，此时版图面积过大，几乎不能实现，故在针对12位以上精度低功耗SAR型A/D转换器，其电容重分布阵列多采用分段式电容进行设计，针对N+M位SAR型ADC，其经典电容重分布阵列如图2所示。
由图2可知，该结构虽可有效节约版图面积，但为保证满量程内转换的高线性精度要求，需满足低N位的整体等效电容串联桥接电容后，其最终等效电容同BIT(N+1)位权重电容一致。
如图2所示，当桥接电容C＝2N/(2N-1)时，刚好满足上述条件。
综上所述：图2所示电容阵列单元，除对电容阵列的电容匹配度有较高要求外，还对低位电容阵列以及桥接电容的绝对值有较高要求，若绝对值出现明显偏差，则可能出现低N位的整体等效电容串联桥接电容后，其最终等效电容同BIT(N+1)位权重电容不相等的情况，此时满量程内，其转换的线性精度较差。
通常工艺厂商在制造电容阵列时，为保证电容两端电压均可浮动，多采用三明治结构型电容单元，其典型结构如图3所示。
针对单电源供电A/D转换器，由图3以及微电子基础理论可知，若衬底材料为P型注入时，则芯片设计时，衬底电位为最低电位GND，若衬底材料为N型注入时，则芯片设计时，衬底电位为最高电位VDD。
根据等效模型的简化原则，无论接电源还是地端的器件，直流等效模型中，均等同于接地。因此针对图3所示的三明治结构电容，其寄生电容等效模型如图4所示。
结合图2和图4可知，仅考虑工艺寄生电容后，图2所示电容阵列等效图如图5所示。
由图5可知，其低N位等效电容为2N+CN寄生，该等效电容串联桥接电容2N/(2N-1)后，其最终等效电容将大于单位电容1。
综上所述：采用N+M型分段式电容阵列，虽可有效减少电容使用个数，但由于寄生电容影响，通常在桥接位会引入较大的匹配误差，从而引起整个DA内核转换线性度变差，并最终导致ADC整体转换性能变差。
发明内容
本发明需要解决的技术问题是，提出一种低N位电容阵列同高M位电容阵列的桥接方式，能够完全抵消电容上、下极板的寄生电容影响，从而最大限度保证电容阵列转换的高线性度要求。
本发明解决所述技术问题采用的技术方案是：
SAR型ADC带有源运放型电容重分布阵列，包括由桥接电容连接的低位电容组和高位电容组，还包括运放单元，低位电容组连接运放单元的输入端，运放单元的输出端连接到桥接电容；
所述运放单元包括：
运算放大器，其正性输入端接参考电压，其负性输入端与输出端之间通过第一电容连接，负性输入端亦作为运放单元的输入端，所述第一电容的等效电容值为桥接电容电容值的16倍；
运算放大器的负性输入端还与选择开关的输出端连接，选择开关具有两个输入端和一个输出端；
所述桥接电容、低位电容组、高位电容组和第一电容中的所有电容，均由至少一个单位电容构成，
构成桥接电容的单位电容的数量由桥接电容的电容值确定，
构成低位电容组的单位电容的数量由低位电容组的电容值确定，
构成高位电容组的单位电容的数量由高位电容组的电容值确定；
构成第一电容的单位电容的数量由第一电容的电容值确定。
本发明的有益效果是，在主体仍采用图2所示的N+M位分段式电容阵列的基础上，在桥接电容处加入有源运放结构，完全抵消寄生电容的影响，从而最大限度保证电容阵列转换的高线性度要求。
附图说明
图1为经典电容重分布阵列示意图。
图2为N+M位SAR型ADC经典电容重分布阵列示意图。
图3为三明治结构型电容单元示意图。
图4为三明治结构型电容单元电路等效示意图。
图5为带寄生电容时电容重分布阵列等效原理图。
图6为12位SAR型ADC经典电容重分布阵列示意图。
图7为带有源运放型电容重分布阵列示意图。
图8为带寄生电容时有源运放电容重分布阵列示意图。
具体实施方式
本发明的特点1：通常工艺厂商在制造电容阵列时，若所有电容均为单位电容，每个电容自身大小以及周边环境均完全一致，所得电容阵列匹配性较高(天然匹配度可高于0.1％)；但若电容阵列中存在大小不一致的非单位电容，则因单个电容自身大小以及周边环境均不一致，所得成品中电容阵列匹配性较差(天然匹配精度可低于20％)。本发明所有的电容都由单位电容组成，具体个数由其所需电容值决定。
本发明的桥接电容、低位电容组、高位电容组和第一电容中的所有电容，均由X个单位电容构成，每一单位电容的电容值为单位电容值，X为自然数，其取值由所在位置确定。以图7为例，BIT(1)、BIT(2)、BIT(3)、BIT(4)构成低位电容组，其中，BIT(1)由1个单位电容构成，BIT(1)由2个单位电容构成，BIT(3)由4个单位电容构成，BIT(4)由8个单位电容构成，每个单位电容都是相同的，其电容值皆为1个单位电容值。设X＝2，则桥接电容由2个单位电容构成，第一电容组由16*2＝32个单位电容构成，其等效电容即为32倍单位电容值。
本发明的特点2，电容阵列主体仍采用图2所示N+M位分段式桥接电容结构，桥接方式采用有源运放实现。
低N位电容阵列同图2所示的技术保持一致，但最低位接GND固定电位的单个单位电容在采样阶段和转换阶段分别接不同电位；
高M位电容阵列同图2保持一致；
桥接电容更改为有源运放形式。
本发明的技术方案是，SAR型ADC带有源运放型电容重分布阵列，包括由桥接电容连接的低位电容组和高位电容组，其特征在于，低位电容组连接运放模块的输入端，运放单元的输出端连接到桥接电容模块；
所述运放模块包括：
运算放大器，其正性输入端接参考电压，其负性输入端与输出端之间通过第一电容连接，所述第一电容由等效于桥接电容的16倍电容值的单位电容并联而成，负性输入端亦作为运放单元的输入端；
运算放大器的负性输入端还与选择开关的输出端连接，选择开关具有两个输入端和一个输出端。
参考电压的电压值并无特别要求，运放能正常工作即可。
为方便叙述，未加特殊说明时，本发明中后续内容均以12位ADC为例，图1所示经典电容重分布阵列如图6所示。
由图1和图6可知，若BIT(1)为最低有效位，BIT(12)为最高有效位，则BIT(N)位的电容个数为2N-1个，低N位的电容阵列的等效电容(1+20+21+···+2N-1)等于第N+1位的权重电容(2N)。
针对SAR型ADC，正常工作时，图6所示BIT(12)～BIT(1)的初始电平和转换时切换电平均相等，故△VBIT(1)＝△VBIT(12)＝△VBIT(N)＝△V。
根据SAR型ADC的工作原理，图6中，当BIT(12)～BIT(1)的端口电压均改变△V时，任意低N位电容阵列(即BIT(1)～BIT(N)的所有电容)相对COM_IN端的电荷重分布量，同第N+1位相对COM_IN端的电荷重分布量一致，其值均为1*2N*△V＝2N*△V。
综上所述：为保证电容阵列转换的高线性度要求，需满足任意低N位电容阵列相对COM_IN端的电荷重分布量，同第N+1位相对COM_IN端的电荷重分布量一致即可。
本发明中的带有源运放型电容重分布阵列设计方案如图7所示。
图7所示电路中，AMP为标准运放单元，其正向输入端为VP，反向输入端为VN，VP接固定共模电平VCOM，X为非零正整数，BIT(1)为最低权重位，BIT(12)为最高权重位。
针对SAR型ADC，正常工作时，在采样阶段V端电压恒定等于V1，转换阶段V端电压恒定等于V2。设BIT(12)～BIT(1)的输入切换电平均为V1和V2。
由模拟电路基础理论知识可知，当BIT(1)～BIT(4)端电压出现变化时，OUT端电压改变量同其关系如下所示：
△VOUT＝-(1*(V2-V1)+1*△VBIT(1)+2*△VBIT(2)+4*△VBIT(3)
+8*△VBIT(4))/(16*X)；
针对SAR型ADC，正常工作时，设BIT(1)～BIT(4)的初始电压均为V1，转换时切换为电平V2；设BIT(5)～BIT(12)的初始电压均为V2，转换时切换为电平V1；则△VBIT(1)～△VBIT(4)均等于(V2-V1)，△VBIT(5)～△VBIT(12)均等于(V1-V2)。由此可得，BIT(1)～BIT(4)全部完成切换后：
△VOUT＝-(16*(V2-V1))/(16*X)＝(V1-V2)/X；
由上可知，当低4位全部完成切换后，低4位电容阵列相对COM_IN端的电荷重分布量＝△VOUT*X＝1*(V1-V2)；而第5位相对COM_IN端的电荷重分布量也为1*(V1-V2)。
综上所述：图7所示结构，满足任意低N位电容阵列相对COM_IN端的电荷重分布量，同第N+1位相对COM_IN端的电荷重分布量一致的要求。
由图4和图7可知，引入寄生电容后，图7带寄生电容等效电路图如图8所示。
由于C寄生1、C寄生2、C寄生3的一端均接固定电平，因此在BIT(12)～BIT(1)的切换过程中，寄生电容相对COMP_IN端均不会引入任何电荷重分布，故低4位全部完成切换后，低4位电容阵列相对COM_IN端的电荷重分布量仍为△VOUT*X＝1*(V1-V2)，该值同第5位相对COM_IN端的电荷重分布量保持一致。
由此可得出如下结论：
图7所示的带有源运放型电容重分布阵列设计方案，可完全消除因寄生电容引起的权重失配，保证电容阵列转换的高线性度性能。
仿真验证
根据理论计算公式，针对N为SAR型ADC而言，若SNR值已知，则该ADC的有效精度＝(SNR-1.76)/6.02。
为验证本发明中带有源运放型电容重分布阵列性能，将图7和图8所示的电容重分布结构分别替换某SAR型12位ADC电路的内部DAC内核后，仿真ADC的整体SNR性能，并对比其仿真结果。
将图7中所有高8位单位电容均采用12μm*12μm的单位电容进行替换，低4位单位电容均采用8μm*8μm的单位电容进行替换，同时桥接电容C设计为3个12μm*12μm的单位电容，运放并联电容为48个8μm*8μm的单位电容。在5V电源、25℃条件下，仿真ADC的整体性能，其SNR仿真结果为：74.7dB(仿真结果I)
将图8中所有高8位单位电容均采用12μm*12μm的单位电容进行替换，低4位单位电容均采用8μm*8μm的单位电容进行替换，同时桥接电容C设计为3个12μm*12μm的单位电容，运放并联电容为48个8μm*8μm的单位电容，设C寄生1＝C寄生2＝16个8μm*8μm的单位电容，C寄生3＝16个12μm*12μm的单位电容。在5V电源、25℃条件下，仿真ADC的整体性能，其SNR仿真结果为：74.7dB(仿真结果II)
对比仿真结果I和仿真结果II，可知，图7和图8所示电容重分布结构的SNR值几乎相等，且均具有12位以上转换线性精度，满足应用要求。
本发明中部分内容以低位分段为4位为例，此时桥接电容为X个单位电容并联而成，运放并联单位电容为16*X个，同时可延伸至低位包含N位的情况，若第N+1位电容个数为1时，则桥接电容为X个单位电容并联而成，运放并联单位电容个数为2N*X。同时在电路设计时，根据实际情况，低N位单位电容和高M位单位电容大小相等或不相等均可。
综上所述：本发明中的带有源运放型电容重分布阵列设计方案，可完全抵消因寄生电容引起的权重失配，保证电容阵列转换的高线性度性能，从而最大限度保障工艺生产后，成品电路中的电容阵列匹配性，最大限度保障DA内核转换的高线性度要求。

Claims (1)

1.SAR型ADC带有源运放型电容重分布阵列，包括由桥接电容连接的低位电容组和高位电容组，其特征在于，还包括运放单元，低位电容组连接运放单元的输入端，运放单元的输出端连接到桥接电容；
所述运放单元包括：
运算放大器，其正性输入端接参考电压，其负性输入端与输出端之间通过第一电容连接，负性输入端亦作为运放单元的输入端，所述第一电容的等效电容值为桥接电容电容值的16倍；
运算放大器的负性输入端还与选择开关的输出端连接，选择开关具有两个输入端和一个输出端；
所述桥接电容、低位电容组、高位电容组和第一电容中的所有电容，均由至少一个单位电容构成，
构成桥接电容的单位电容的数量由桥接电容的电容值确定，
构成低位电容组的单位电容的数量由低位电容组的电容值确定，
构成高位电容组的单位电容的数量由高位电容组的电容值确定；
构成第一电容的单位电容的数量由第一电容的电容值确定。
CN201810451471.2A 2018-05-11 2018-05-11 Sar型adc带有源运放型电容重分布阵列 Active CN108599763B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810451471.2A CN108599763B (zh) 2018-05-11 2018-05-11 Sar型adc带有源运放型电容重分布阵列

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810451471.2A CN108599763B (zh) 2018-05-11 2018-05-11 Sar型adc带有源运放型电容重分布阵列

Publications (2)

Publication Number Publication Date
CN108599763A CN108599763A (zh) 2018-09-28
CN108599763B true CN108599763B (zh) 2022-04-15

Family

ID=63637365

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810451471.2A Active CN108599763B (zh) 2018-05-11 2018-05-11 Sar型adc带有源运放型电容重分布阵列

Country Status (1)

Country Link
CN (1) CN108599763B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977607B2 (en) * 2003-06-03 2005-12-20 Silicon Labs Cp, Inc. SAR with partial capacitor sampling to reduce parasitic capacitance
CN103401529A (zh) * 2013-06-25 2013-11-20 杨俊杰 复数带通滤波器电路的直流偏差校正方法
CN103475373A (zh) * 2013-09-02 2013-12-25 深圳市汇顶科技股份有限公司 一种分段电容阵列结构数模转换器
CN105375925A (zh) * 2015-11-30 2016-03-02 上海华虹宏力半导体制造有限公司 伪差分电容型逐次逼近模数转换器
CN106301377A (zh) * 2015-06-04 2017-01-04 智原微电子(苏州)有限公司 逐次逼近型模拟至数字转换器
US9780804B1 (en) * 2016-06-30 2017-10-03 Synaptics Incorporated Successive approximation register analog to digital converter with multiple split digital to analog convertors
CN107346975A (zh) * 2017-06-23 2017-11-14 西安微电子技术研究所 一种sar型adc的高精度校准装置
CN107395201A (zh) * 2017-07-24 2017-11-24 电子科技大学 一种基于电压域与时域结合量化的流水线逐次逼近adc
CN107863966A (zh) * 2017-10-31 2018-03-30 电子科技大学 一种用于智能传感器的逐次逼近模数转换器电容优化方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI382670B (zh) * 2009-10-08 2013-01-11 Holtek Semiconductor Inc 逐漸逼近類比數位轉換器及其方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977607B2 (en) * 2003-06-03 2005-12-20 Silicon Labs Cp, Inc. SAR with partial capacitor sampling to reduce parasitic capacitance
CN103401529A (zh) * 2013-06-25 2013-11-20 杨俊杰 复数带通滤波器电路的直流偏差校正方法
CN103475373A (zh) * 2013-09-02 2013-12-25 深圳市汇顶科技股份有限公司 一种分段电容阵列结构数模转换器
CN106301377A (zh) * 2015-06-04 2017-01-04 智原微电子(苏州)有限公司 逐次逼近型模拟至数字转换器
CN105375925A (zh) * 2015-11-30 2016-03-02 上海华虹宏力半导体制造有限公司 伪差分电容型逐次逼近模数转换器
US9780804B1 (en) * 2016-06-30 2017-10-03 Synaptics Incorporated Successive approximation register analog to digital converter with multiple split digital to analog convertors
CN107346975A (zh) * 2017-06-23 2017-11-14 西安微电子技术研究所 一种sar型adc的高精度校准装置
CN107395201A (zh) * 2017-07-24 2017-11-24 电子科技大学 一种基于电压域与时域结合量化的流水线逐次逼近adc
CN107863966A (zh) * 2017-10-31 2018-03-30 电子科技大学 一种用于智能传感器的逐次逼近模数转换器电容优化方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A 14bit 80 MS/s CMOS ADC with 84.8 dB SFDR and 72dB SNDR;蔡化 等;《半导体学报》;20120215;124-128 *

Also Published As

Publication number Publication date
CN108599763A (zh) 2018-09-28

Similar Documents

Publication Publication Date Title
US10097198B1 (en) Sar adc
CN107565969B (zh) 电容阵列、逐次逼近型模数转换器以及电容阵列板
CN105322966B (zh) 提高逐次逼近模数转换器线性度的电容交换与平均方法
CN106899299A (zh) 一种提高电阻电容型逐次逼近模数转换器sfdr和sndr的电容重构方法
CN103475373A (zh) 一种分段电容阵列结构数模转换器
EP3955466A1 (en) Analog-to-digital conversion circuit with improved linearity
CN105827244B (zh) 桥电容为整数值的电容电阻三段式逐次逼近模数转换器
CN113839672A (zh) 一种利用冗余电容模拟域自校准逐次逼近模数转换器
CN108155909B (zh) 一种电容分段结构逐次逼近型模数转换器
CN106972860B (zh) 一种逐次逼近型模数转换器及其开关方法
CN115099182A (zh) 分段cdac桥接电容整数化设计方法及模数转换器
CN108599763B (zh) Sar型adc带有源运放型电容重分布阵列
CN108649957B (zh) 带校准型归一化桥接电容转换电路
CN102237874B (zh) 模拟至数字转换器及其相关的校准比较器
TW201902133A (zh) 積體電路電容布局
CN108631784A (zh) 一种用于逐次逼近模数转换器的片上电容组置换方法
Jun et al. IC Design of 2Ms/s 10-bit SAR ADC with Low Power
CN106953638B (zh) 一种比较器输入寄生电容的校正电路
Fan et al. Capacitor recombination algorithm combined with LMS algorithm in 16-bit SAR ADC with redundancy
CN108649958A (zh) Sar型adc电容重分布阵列归一化桥接电容电路
CN109586726B (zh) 分段式数模转换器
Haenzsche et al. A 14 bit self-calibrating charge redistribution SAR ADC
Guo et al. Non-binary digital calibration for split-capacitor DAC in SAR ADC
Li et al. High energy-efficient switching scheme for SAR ADC with low common-mode level variation
Yang et al. A 0.5 V 16nW 8.08-ENOB SAR ADC for ultra-low power sensor applications

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: No. 2201 and 2301, floor 22-23, building 1, No. 1800, middle section of Yizhou Avenue, high tech Zone, China (Sichuan) pilot Free Trade Zone, Chengdu, Sichuan 610041

Applicant after: Chengdu Hua Microelectronics Technology Co.,Ltd.

Address before: 610000 22 / F, building 1, No. 1800, middle section of Yizhou Avenue, hi tech Zone, Chengdu City, Sichuan Province

Applicant before: CHENGDU SINO MICROELECTRONICS TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant