TW201902133A

TW201902133A - 積體電路電容布局

Info

Publication number: TW201902133A
Application number: TW106116780A
Authority: TW
Inventors: 黃詩雄; 林聖雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2017-05-19
Filing date: 2017-05-19
Publication date: 2019-01-01
Also published as: TWI656744B; US10374625B2; US20180337688A1

Abstract

本發明揭露了一種電容布局，適用於一數位至類比轉換積體電路（DAC IC），相較於先前技術無需配置仿製電容且具有較佳的線性度，該電容布局包含第一、第二與第三電容群，該第一電容群位於一內部布局區域內，用來決定該DAC IC之一最高有效位元之值，包含複數個電容單元；該第二電容群位於該內部布局區域內，用來決定該DAC IC之一非最高有效位元之值，包含至少一個電容單元；該第三電容群位於該內部布局區域外，分布於該內部布局區域的周圍，且包含複數個電容單元，該第三電容群的每個電容單元耦接於未短路的一第三上電路與一第三下電路之間。

Description

積體電路電容布局

本發明是關於積體電路的布局，尤其是關於積體電路的電容布局。

在連續逼近式類比至數位轉換積體電路（successive approximation register analog-to-digital conversion integrated circuit; SAR ADC IC）中，數位至類比轉換器為核心電路之一，該數位至類比轉換器的一種已知型態為電容開關式數位至類比轉換器（CDAC），CDAC利用不同大小的複數電容群（例如256C、128C、…、4C、2C、1C、1C），透過對開關的控制，依序輸出複數個類比訊號以逐步趨近一輸入訊號，SAR ADC IC再將該輸入訊號之取樣值與CDAC所輸出的該些類比訊號進行比較，以得到該輸入訊號之每個數位位元。上述CDAC的複數電容群須匹配，方能準確地產生該些類比訊號以逐漸逼近該輸入訊號，從而確保該輸入訊號之每個數位位元正確。

承上所述，於製造積體電路時（尤其是透過先進製程時）， CDAC中電容群的匹配性是相關於該複數電容群及其周圍元件的布局均勻性（或說電路密度），一般而言，布局均勻性愈佳，匹配性愈好，因此，如圖1所示之傳統的電容布局100，CDAC之電容群的外圍通常會布置仿製（dummy）電容，以確保該複數個電容群之布局（後稱該電容布局）的邊緣與內部的電路密度相近，從而確保所製造出來之電容群的匹配性，圖1中，不同群的電容（電容群4C、電容群2C、電容群1C）以不同數字（4、2、1）來標示，仿製電容則以"D"來標示。圖1中，該複數個電容群中每一電容單元的極板110、120之間並未短路，以產生一電容值，但仿製電容中每一電容單元的極板130、140則被設計為短路，以避免產生電容值，然而，如圖2所示，該複數個電容群之任二電容單元之間仍會形成寄生電容（如圖2中點狀虛線所示），但位於該電容布局之邊緣的電容單元與仿製電容之間並不會形成寄生電容，因此，位於該電容布局邊緣的每一電容單元的有效電容值，與位於該電容布局內部的每一電容單元的有效電容值實質上並不同，此差異會對後續轉換作業的正確性造成影響。舉例而言，原本圖1之複數電容群的電容值比例應該是4: 2: 1，但在前述寄生電容的影響下，該電容值比例實際上是18.66695: 9.338976: 4.670652，此電容值比例的偏差會導致CDAC的線性度下降，而不利於高解析度的應用。

部分先前技術可見於下列文獻： Chun-Cheng Liu, et al., “A 1V 11fJ/Conversion-Step 10bit 10MS/s Asynchronous SAR ADC in 0.18μm CMOS”, 2010 Symposium on VLSI Circuits/Technical Digest of Technical Papers。

本發明之一目的在於提供一種積體電路之電容布局，以改善先前技術。

本發明揭露了一種積體電路電容布局。該積體電路電容布局之一實施例用於一數位至類比轉換積體電路（digital-to-analog conversion integrated circuit; DAC IC），且包含複數電容群，該複數電容群包含一第一電容群、一第二電容群與一第三電容群。該第一電容群用來決定該DAC IC之一最高有效位元（most significant bit; MSB）之值，包含M個第一電容單元，該M個第一電容單元耦接於一第一上電路與一第一下電路之間，且位於一內部布局區域內，其中該M為大於1之整數。該第二電容群用來決定該DAC IC之一非最高有效位元之值，包含N個第二電容單元，該第二電容單元耦接於一第二上電路與一第二下電路之間，且位於該內部布局區域內，其中該N為正整數，該M大於該N。該第三電容群包含X個第三電容單元，該X個第三電容單元耦接於一第三上電路與一第三下電路之間，該第三上電路與該第三下電路之間未短路，該X個第三電容單元位於該內部布局區域外，且分布於該內部布局區域的複數側，其中該X為大於1之整數。

前述積體電路電容布局之另一實施例包含複數電容群，該複數電容群包含：一第一電容群用來決定一DAC IC之一最高有效位元之值，該第一電容群耦接於一第一上電路與一第一下電路之間，且位於一內部布局區域內；一第二電容群用來決定該DAC IC之一非最高有效位元之值，該第二電容群之每該電容單元耦接於一第二上電路與一第二下電路之間，且位於該內部布局區域內；以及一第三電容群，該第三電容群之每該電容單元耦接於一第三上電路與一第三下電路之間，該第三上電路與該第三下電路之間未短路，該第三電容群位於該內部布局區域外，且分布於該內部布局區域的複數側。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本發明揭露了一種積體電路電容布局，適用於一數位至類比轉換積體電路（digital-to-analog conversion integrated circuit; DAC IC），尤其適用於一電容開關式數位至類比轉換器。採用本發明之積體電路電容布局的DAC IC，相較於先前技術具有較佳的線性度（或說具有較小的差分非線性（differential nonlinearity; DNL）與較小的積分非線性（integral nonlinearity; INL））。

本發明之積體電路電容布局之內外均無需配置仿製（dummy）電容，然此並非實施限制。本發明之電容布局將較能容忍電容值漂移的電容群配置於該電容布局的邊緣，而將要求高精度電容值的電容群配置於該電容布局的內部（非布局邊緣處），每一電容群包含至少一電容單元，該電容單元可以是金屬-絕緣材-金屬（metal-insulation-metal; MIM）形式、多晶矽-絕緣材-多晶矽（poly-insulator-poly; PIP）、或其它電容結構形式。位於布局邊緣處的每一電容單元耦接於二電路（或說二電極）之間以提供一電容值，且該二電路並未短路，因此該每一電容單元並不是一仿製電容；換言之，位於布局邊緣處的電容群具有電容功能，可用來參與一DAC IC之位元的產生，但此電容群不是該DAC IC之位元的主要決定者，以避免此電容群之電容值漂移對該DAC IC之位元的產生造成過大影響。該電容布局中的電容單元於設計上均相同，或者部分電容單元與其它電容單元於設計上不相同，本領域人士可依本發明之揭露按其需求自行決定如何設計。

圖3顯示本發明之積體電路電容布局的一實施例。如圖3所示，積體電路電容布局300包含複數電容群；該複數電容群的每一群包含至少一電容單元。圖3中，該複數電容群之群數與每電容群的電容單元數僅為範例，是供本領域人士瞭解本發明，非用限制本發明之實施範圍。圖3中，該複數電容群中主要用來決定DAC IC之位元的電容群（即電容群4C、電容群2C、電容群1C），是以不同數字（4、2、1）來標示，且該些電容群是位於一內部布局區域302內；該複數電容群中位於電容布局300之邊緣的電容群（即電容群E）是以"E"來標示，且該電容群是位於內部布局區域302之外。

請參閱圖3。該複數電容群包含電容群4C、電容群2C、電容群1C以及電容群E。電容群4C用來決定一DAC IC之一第一位元（例如最高有效位元（most significant bit; MSB））之值，包含複數個電容單元（例如M個電容單元， M為大於1之整數），電容群4C之每該電容單元耦接於一上電路310與一下電路320之間，上電路310用來接收一交流輸入訊號，下電路320包含一高電位（例如參考電位）提供電路與一低電位（例如接地電位）提供電路，電容群4C、電容群2C與電容群1C之每該電容單元可各自透過一開關耦接該高電位提供電路與該低電位提供電路的其中之一。電容群2C用來決定該DAC IC之一第二位元（例如次高有效位元）之值，包含複數個電容單元（例如P個電容單元， P為大於1之整數且小於M），電容群2C之每該電容單元耦接於上電路310與下電路320之間，然而，視實施需求，電容群2C可耦接於另一上電路與另一下電路之間，本實施例中，電容群2C之電容單元的數目少於電容群4C之電容單元的數目。電容群1C用來決定該DAC IC之一第三位元（例如最低有效位元（least significant bit; LSB））之值，包含至少一個該電容單元（例如N個電容單元，N為正整數且小於P），電容群1C之電容單元耦接於上電路310與下電路320之間，然而，視設計需求，電容群1C可耦接於另一上電路與另一下電路之間，本實施例中，電容群1C之電容單元的數目少於電容群2C之電容單元的數目。電容群E包含複數個電容單元（例如X個電容單元， X為大於1之整數），電容群E所包含的每一電容單元耦接於上電路310與一電位端（例如接地端）330之間，上電路310與電位端330之間未短路，因此電容群E仍具有電容功能，電容群E之電容單元分布於該內部布局區域302的周圍，然而，視實施需求，電容群E之電容單元可分布於該內部布局區域302的複數側（例如至少N側，N=2, 3, 4…），以完全地圍繞或部分地圍繞該內部布局區域302；另外，視實施需求，電容群E可耦接於另一上電路與另一電位端之間；再者，電容群E是位於電容布局300的最外圍，且無需被仿製電容單元包圍，但並不以此為限，在不同實施例中，仿製電容單元仍可選擇性地被配置。

圖4顯示圖3中主要用來決定DAC IC之位元的電容群（即電容群4C、電容群2C與電容群1C）的寄生電容的情形。由圖4可知，電容群4C、電容群2C與電容群1C中，每一電容單元的寄生電容（如圖4中點狀虛線所示）與其它電容單元之任一個的寄生電容相仿，因此該些電容群之實際電容值的比例會與設計（designated）電容值的比例相當，從而避免先前技術（如圖2所示）之問題。

圖5a顯示採用圖3之電容布局300的DAC IC之一實施例的局部電路圖。如圖5a所示，DAC IC 500包含：一第一組電容群510，採用圖3之電容布局300，第一組電容群510經由一開關502接收一差動訊號之正端訊號Vip，包含電容群4C（電容值4C）、電容群2C（電容值2C）、電容群1C（電容值1C）與電容群E1（電容值E1C）；一第二組電容群520，採用圖3之電容布局300，經由一開關504接收該差動訊號之負端訊號Vin，包含電容群4C（電容值4C）、電容群2C（電容值2C）、電容群1C（電容值1C）與電容群E2（電容值E2C）；以及一比較器530。第一組電容群510耦接比較器530之正輸入端，其中電容群4C、電容群2C與電容群1C分別透過開關512、開關514與開關516耦接一參考電位（Vref）提供電路540與一接地電位（GND）提供電路550的其中之一，而電容群E1直接耦接接地電位提供電路550。第二組電容群520耦接比較器530之負輸入端，其中電容群4C、電容群2C與電容群1C分別透過開關522、開關524與開關526耦接參考電位（Vref）提供電路540與接地電位（GND）提供電路550的其中之一，而電容群E2直接耦接接地電位提供電路550。前述開關502、504於取樣時導通，於取樣完成後斷開，以便比較器530開始進行比較；前述開關512、514、516、522、524、526依據比較器530之輸出訊號與該差動訊號之取樣結果之間的比較，以耦接參考電位提供電路540或接地電位提供電路550；上述開關之控制與操作屬本領域之通常知識，其細節在此不予贅述。

圖5b顯示圖5a之電路進行一次開關操作以逼近該差動訊號的示意圖，如圖5b所示，基於前述差動訊號之大小（例如略大於二進位數位值100所對應之類比訊號的大小）以及一建立與向下（set-and-down）切換演算法，倘開關502、504斷開以停止取樣，開關512依據前一次比較結果，從耦接參考電壓提供電路540改為耦接接地電位提供電路550，其餘開關仍保持耦接參考電壓提供電路540，在電荷守恆的情形下，比較器530之正輸入端的電壓變化△V1為：，此時比較器530之負輸入端的電壓△V2沒有變化，亦即△V2=0。由於電容群E1是位於電容布局之邊緣的電容群，容易受布局均勻性不佳的影響，若理想上電容群E1之電容值為4C，實際上電容群E1之電容值為3C，則該電壓變化△V1之誤差△V1_error （）為：倘電容群4C是用來決定該DAC IC的MSB，則該誤差△V1_error 為單次切換下的最大誤差。由於本領域具有通常知識者能夠依據上述說明來推導出其它實例（例如差動訊號之其它大小、其它電容群數目與電容值、下電路320之其它參考電位等等）下的△V1與△V1_error 等等，類似之說明在此予以省略。值得注意的是，建立與向下切換演算法單獨而言屬於習知技藝，其見於本說明書之先前技術章節所述的文獻。

承上所述，為降低該誤差△V1_error 的比重，本發明可選擇性地採用一全差動（fully differential）切換演算法。圖6a顯示採用圖3之電容布局300的DAC IC之另一實施例的局部電路圖，相較於圖5a，圖6a之DAC IC 600中，第一組電容群510之電容群4C均分為二個部分、，其中一部分透過開關512耦接至參考電位提供電路540與接地電位提供電路550的其中之一；第二組電容群520之電容群4C也均分為二個部分、，其中一部分透過開關522耦接至參考電位提供電路540與接地電位提供電路550的其中之一。圖6b顯示圖6a之電路進行一次開關操作以逼近該差動訊號的示意圖，如圖6b所示，基於前述差動訊號之大小（例如略大於二進位數位值100所對應之類比訊號的大小）以及全差動切換演算法，倘開關502、504斷開以停止取樣，開關512、522依據前一次比較結果，從耦接參考電壓提供電路540改為耦接接地電位提供電路550，其餘開關仍保持耦接參考電壓提供電路540，在電荷守恆的情形下，比較器530之正輸入端的電壓變化△V1以及負輸入端的電壓變化△V2為：，對圖6b之比較器530而言，正輸入端與負輸入端之間的電壓差的變化△V為，約莫相當於圖5a的△V1。由於電容群E1、E2是位於電容布局之邊緣的電容群，容易受布局均勻性不佳的影響，若理想上電容群E1、E2之電容值均為4C，實際上電容群E1之電容值為3C以及電容群E2之電容值為5C，則△V的誤差（）為：倘電容群4C是用來決定該DAC IC的MSB，則該誤差△V_error 為單次切換下的最大誤差。由上述可知，藉由採用全差動切換演算法，本發明可降低位於電容布局之邊緣的電容群之電容值偏差所帶來的影響，相較於圖5b採用建立與向下切換演算法所帶來的誤差10%，圖6b採用全差動切換演算法所帶來的誤差為0.83%。由於本領域具有通常知識者能夠依據上述說明來推導出其它實例（例如差動訊號之其它大小、其它電容群數目與電容值、下電路320之其它參考電位等等）下的△V1、△V2、△V、△V_error 等等，類似之說明在此予以省略。另外，全差動切換演算法單獨而言屬於習知技藝，其見於本說明書之先前技術章節所述的文獻。

值得注意的是，圖5b與圖6b之實施例中，其餘電容群（即電容群2C、電容群1C）的每一群可採用全差動切換演算法，或者仍採用建立與向下切換演算法，由於該些電容群的每一群的電容值相較於電容群4C（或說相較於用來決定MSB的電容群）的電容值來得小，因此該些電容群採用建立與向下切換演算法所帶來的負面影響較不顯著。於本發明之一實施例中，用來決定最高K個位元（例如三個位元）的K個電容群可採用全差動切換演算法，用來決定其餘位元的電容群可採用建立與向下切換演算法，本領域具有通常知識者可依據前揭說明及圖式，瞭解如何實現此實施例以及更多實施例。

前述各實施例中，位於電容布局邊緣之電容群的電容單元的數目不少於位於電容布局內部之任一電容群的電容單元的數目，進一步而言，位於電容布局邊緣之電容群的電容單元（仍具備電容功能）的數目不少於用來決定MSB之電容群的電容單元的數目，此點顯然與先前技術不同；另外，位於電容布局內部的任二電容群之電容單元數目的比例（或電容值的比例）可以是二的冪次方，然此並非實施限制。請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。

綜上所述，本發明積體電路電容布局適用於DAC IC。採用本發明之積體電路電容布局的DAC IC，相較於先前技術具有較佳的線性度（或說具有較小的DNL與較小的INL）。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧傳統的電容布局

110、120、130、140‧‧‧極板

4、2、1‧‧‧電容群之標示

D‧‧‧仿製電容

300‧‧‧電容布局

302‧‧‧內部布局區域

310‧‧‧上電路

320‧‧‧下電路

330‧‧‧電位端

4、2、1‧‧‧位於電容布局內部之電容群的標示

E‧‧‧位於電容布局邊緣的電容群的標示

500、600‧‧‧DAC

IC（數位至類比轉換積體電路）

510‧‧‧第一組電容群

520‧‧‧第二組電容群

502、504、512、514、516、522、524、526‧‧‧開關

530‧‧‧比較器

540‧‧‧參考電位提供電路

550‧‧‧接地電位提供電路

4C、2C、1C‧‧‧位於電容布局內部之電容群

E1、E2‧‧‧位於電容布局邊緣的電容群

Vip‧‧‧差動訊號之正端訊號

Vin‧‧‧差動訊號之負端訊號

Vref‧‧‧參考電位

GND‧‧‧接地電位

△V1、△V2、△V‧‧‧電壓變化電容群4C之一半

［圖1］顯示習知技術之積體電路電容布局的一範例；［圖2］顯示圖1之電容布局的寄生電容的情形；［圖3］顯示本發明之積體電路電容布局的一實施例；［圖4］顯示圖3中主要用來決定DAC IC之位元的電容群的寄生電容的情形；［圖5a］顯示採用圖3之電容布局的DAC IC之一實施例的局部電路圖；［圖5b］顯示圖5a之電路進行一次開關操作以逼近該差動訊號的示意圖；［圖6a］顯示採用圖3之電容布局的DAC IC之另一實施例的局部電路圖；以及［圖6b］顯示圖6a之電路進行一次開關操作以逼近該差動訊號的示意圖。

Claims

一種積體電路電容布局，用於一數位至類比轉換積體電路（digital-to-analog conversion integrated circuit; DAC IC），該積體電路電容布局包含：複數電容群，包含：一第一電容群用來決定該DAC IC之一最高有效位元（most significant bit; MSB）之值，包含M個第一電容單元，該M個第一電容單元耦接於一第一上電路與一第一下電路之間，且位於一內部布局區域內，其中該M為大於1之整數；一第二電容群用來決定該DAC IC之一非最高有效位元之值，包含N個第二電容單元，該第二電容單元耦接於一第二上電路與一第二下電路之間，且位於該內部布局區域內，其中該N為正整數，該M大於該N；以及一第三電容群，包含X個第三電容單元，該X個第三電容單元耦接於一第三上電路與一第三下電路之間，該第三上電路與該第三下電路之間未短路，該X個第三電容單元位於該內部布局區域外，且分布於該內部布局區域的複數側，其中該X為大於1之整數。
如申請專利範圍第1項所述之積體電路電容布局，其中該第一上電路、該第二上電路與該第三上電路用來接收一交流輸入訊號；該第一下電路用來提供一第一參考電位，該第二下電路用來提供一第二參考電位，該第三下電路用來提供一第三參考電位；該第一電容群依據一第一切換演算法透過至少一第一開關耦接至該第一下電路；該第二電容群依據該第一切換演算法或依據一第二切換演算法，透過至少一第二開關耦接至該第二下電路。
如申請專利範圍第2項所述之積體電路電容布局，其中該第一切換演算法是一全差動（fully differential）切換演算法，該第二切換演算法是一建立與向下（set-and-down）演算法。
如申請專利範圍第1項所述之積體電路電容布局，其中該第一上電路、該第二上電路與該第三上電路用來接收一交流輸入訊號，該第一電容群透過至少一第一開關耦接至該第一下電路，該第二電容群透過至少一第二開關耦接至該第二下電路，該第三電容群未透過任何開關直接耦接至該第三下電路。
如申請專利範圍第1項所述之積體電路電容布局，其中該X大於或等於該M。
如申請專利範圍第1項所述之積體電路電容布局，其中該X個第三電容單元分布於該內部布局區域的至少四側。
一種積體電路電容布局，用於一數位至類比轉換積體電路（DAC IC），該積體電路電容布局包含：複數電容群，包含：一第一電容群用來決定該DAC IC之一最高有效位元（most significant bit; MSB）之值，該第一電容群耦接於一第一上電路與一第一下電路之間，且位於一內部布局區域內；一第二電容群用來決定該DAC IC之一非最高有效位元之值，該第二電容群之每該電容單元耦接於一第二上電路與一第二下電路之間，且位於該內部布局區域內；以及一第三電容群，該第三電容群之每該電容單元耦接於一第三上電路與一第三下電路之間，該第三上電路與該第三下電路之間未短路，該第三電容群位於該內部布局區域外，且分布於該內部布局區域的複數側。
如申請專利範圍第7項所述之積體電路電容布局，其中該第一上電路、該第二上電路與該第三上電路用來接收一交流輸入訊號；該第一下電路用來提供一第一參考電位，該第二下電路用來提供一第二參考電位，該第三下電路用來提供一第三參考電位；該第一電容群依據一第一切換演算法透過至少一第一開關耦接至該第一下電路；該第二電容群依據一第二切換演算法，透過至少一第二開關耦接至該第二下電路。
如申請專利範圍第8項所述之積體電路電容布局，其中該第一切換演算法是一全差動切換演算法，該第二切換演算法是一建立與向下演算法。
如申請專利範圍第7項所述之積體電路電容布局，其中該第一上電路、該第二上電路與該第三上電路用來接收一交流輸入訊號，該第一電容群透過至少一第一開關耦接至該第一下電路，該第二電容群透過至少一第二開關耦接至該第二下電路，該第三電容群未透過任何開關直接耦接至該第三下電路。