TWI622273B

TWI622273B - 電荷再分配連續逼近式類比數位轉換器及其控制方法

Info

Publication number: TWI622273B
Application number: TW105101454A
Authority: TW
Inventors: 鍾國聖; 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2016-01-19
Filing date: 2016-01-19
Publication date: 2018-04-21
Also published as: TW201728090A; US20170207794A1; US9859912B2

Abstract

電荷再分配連續逼近式類比數位轉換器，包含：一比較器，產生一比較結果；一暫存器，用來儲存一數位輸出碼，並依據該比較結果決定該數位輸出碼之位元值；一控制電路，用來依據該數位輸出碼產生一控制訊號；複數第一電容，具有一第一端點及一第二端點，該第一端點耦接該比較器之一第一輸入端；至少一第二電容，有一第三端點及一第四端點，該第三端點耦接該比較器之該第一輸入端。在各該第一電容之該第二端點及該第二電容之該第四端點的電壓被切換之前，該第二端點耦接一第一電壓並且該第四端點耦接一第二電壓。該第一電壓不等於該第二電壓。

Description

電荷再分配連續逼近式類比數位轉換器及其控制方法

本發明是關於連續逼近式ADC，尤其是關電荷再分配連續逼近式ADC及其控制方法。

圖1係習知電荷再分配（charge redistribution）連續逼近式（successive approximation）類比數位轉換器（analog to digital converter, ADC）的功能方塊圖。在電荷再分配連續逼近式ADC的某一次操作週期（包含電容切換階段與電壓比較階段）中，連續逼近暫存器（successive approximation register, SAR）120依據比較器105的比較結果，決定數位輸出碼Dn的其中一位元的值（1/0），控制電路130再依據數位輸出碼Dn（亦即間接依據比較結果）產生控制訊號Csw。之後，數位類比轉換器（digital to analog converter, DAC）110依據控制訊號Csw改變其內部之電容陣列的切換狀態（控制電容的其中一端耦接至地或參考訊號Vref），使電容上的電荷重新分佈，進而改變比較器105之反相輸入端或非反相輸入端的準位，以改變連續逼近式ADC下一個操作週期的比較對象。重覆上述的步驟，數位輸出碼Dn由最高有效位元（MSB）往最低有效位元（LSB）依序被決定，過程中其所代表的值也漸漸往輸入訊號vi逼近。

圖1之電路可用於差動訊號（differential signal）或單端訊號（single-ended signal，即由一資料訊號及一共模訊號所組成）。由於比較器105非理想，其輸入偏移電壓（input offset voltage）受到輸入訊號vi之共模（common mode）訊號的影響極大，舉例來說，在某些情況下，當輸入訊號vi的共模訊號有250mV的變化時，會造成比較器105的輸入偏移電壓有1.8mV之多，使連續逼近式ADC的總諧波失真（Total Harmonic Distortion, THD）變差，以及造成連續逼近式ADC的精準度降低。文獻「A 10-bit 100-MS/s Reference-Free SAR ADC in 90 nm CMOS」（Yan Zhu, et al., "A 10-bit 100-MS/s reference-free SAR ADC in 90 nm CMOS," IEEE J. Solid-State Circuits, vol. 45, no. 6, pp. 1111-1121, June 2010）提供一個取正電壓VDD的一半作為一額外的參考電壓的解決方案，但正電壓VDD隨著製程的演進而降低，所以此文獻的解決方案在先進製程中面臨參考電壓過低而不易被導通的問題，造成實作上的困難。

鑑於先前技術之不足，本發明之一目的在於提供一種電荷再分配連續逼近式ADC及其控制方法，以解決連續逼近式ADC應用於單端訊號時精準度下降的問題。

本發明揭露一種電荷再分配連續逼近式類比數位轉換器，應用於一單端訊號，包含：一比較器，用來接收該單端訊號，並產生一比較結果；一暫存器，耦接該比較器，用來儲存一數位輸出碼，並依據該比較結果決定該數位輸出碼之位元值；一控制電路，耦接該暫存器，用來依據該數位輸出碼產生一控制訊號；複數第一電容，各該第一電容具有一第一端點及一第二端點，該第一端點耦接該比較器之一第一輸入端；至少一第二電容，具有一第三端點及一第四端點，該第三端點耦接該比較器之該第一輸入端。當該控制訊號控制該些第一電容之其中一者的該第二端點由一第一電壓切換至一第二電壓時，該第二電容之該第四端點維持在該第二電壓，而當該控制訊號控制該第二電容之該第四端點由該第二電壓切換至該第一電壓時，該第一電容之該第二端點維持在該第一電壓。

本發明另揭露一種電荷再分配連續逼近式類比數位轉換器之控制方法，應用於包含一比較器之一連續逼近式類比數位轉換器，該控制方法包含：提供複數第一電容；耦接各該第一電容之一第一端點至該比較器之一第一輸入端，並且耦接各該第一電容之一第二端點至一第一電壓；提供至少一第二電容；耦接該第二電容之一第三端點至該比較器之該第一輸入端，並且耦接該第二電容之一第四端點至一第二電壓；以及依據該比較器之一比較結果控制該些第一電容之一目標電容的該第二端點由該第一電壓切換至該第二電壓，或是依據該比較器之該比較結果控制該第二電容之該第四端點由該第二電壓切換至該第一電壓。

本發明另揭露一種電荷再分配連續逼近式類比數位轉換器，包含：一比較器，產生一比較結果；一暫存器，耦接該比較器，用來儲存一數位輸出碼，並依據該比較結果決定該數位輸出碼之位元值；一控制電路，耦接該暫存器，用來依據該數位輸出碼產生一控制訊號；複數第一電容，各該第一電容具有一第一端點及一第二端點，該第一端點耦接該比較器之一第一輸入端；至少一第二電容，有一第三端點及一第四端點，該第三端點耦接該比較器之該第一輸入端。在各該第一電容之該第二端點及該第二電容之該第四端點的電壓被切換之前，該第二端點耦接一第一電壓並且該第四端點耦接一第二電壓，該第一電壓不等於該第二電壓。

本發明之電荷再分配連續逼近式ADC及其控制方法能夠降低連續逼近式ADC之內部比較器的共模電壓偏移與輸入訊號的關聯性，以提升ADC的精準度。相較於習知技術，本發明所提出的解決方案無需取用正電壓VDD的一半來提供額外的參考電壓，因此更適用於先進製程。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含電荷再分配連續逼近式ADC及其控制方法，以提升ADC的精準度。由於本發明之電荷再分配連續逼近式ADC所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

圖1之DAC 110內部的電容陣列如圖2所示。DAC 110包含兩個電容陣列（各自包含電容8C、4C、2C、1C，其中8C、4C、2C、1C僅用以表示相對電容值），一個電容陣列耦接比較器105的非反相輸入端（正端），另一耦接反相輸入端（負端）。每個電容的其中一端耦接比較器105，另一端經由開關SW1~SW4或SW1'~SW4'耦接至地或參考電壓Vref。開關SW1~SW4及SW1'~SW4'為成對開關，其切換受控制訊號Csw控制。更詳細地說，在DAC 110的某個電容切換階段時，控制訊號Csw控制開關對SW1及SW1'的其中之一切換至地，另一個維持耦接參考電壓Vref。開關對（SW2, SW2'）、（SW3, SW3'）、（SW4, SW4'）同理。

當輸入訊號vi為差動訊號時，差動訊號對vip及vin具有以下的關係：(1)(2) 其中Vcm為共模訊號，則用來表示差模訊號。從連續逼近式ADC開始動作至結束，亦即四組開關由初始狀態至切換完成，比較器105最後所看到的共模電壓為： (3) 其中n代表一個電容陣列中的電容個數，在圖2所示的實施例中n=4。由上式可知，對同一個連續逼近式ADC來說A為定值。因此若輸入訊號vi為差動訊號，則比較器105在連續逼近式ADC操作前後所感受到的共模電壓偏移量（）為定值，與輸入訊號的大小無關。

然而，當輸入訊號vi為單端訊號，比較器105的其中一端接收共模訊號Vcm，另一端接收資料訊號Vcm+，則當圖2四組開關由初始狀態至切換完成，比較器105最後所看到的共模電壓為： (4) 可以發現，共模電壓CM_s 不是定值，而是與資料訊號相關。也就是比較器105在連續逼近式ADC操作前後所感受到的共模電壓偏移量（）不是定值，而是與輸入訊號的大小有關。此差異會造成比較器105的輸入電壓產生輸入訊號相依的偏移而使得比較結果不準確，最終造成連續逼近式ADC產生誤差。

為了解決連續逼近式ADC應用於單端訊號時，最終的判斷結果會因輸入訊號的不同而產生不同程度的誤差，本發明提供不同的DAC實作方式。圖3為本發明用於電荷再分配連續逼近式ADC之DAC之一實施例的電路圖。DAC 310應用於電荷再分配連續逼近式ADC時可以直接取代圖1之DAC 110。DAC 310包含三個電容陣列312、314及316，電容陣列312及314耦接比較器105的同一個輸入端，電容陣列316耦接比較器105的另一個輸入端。本實施例以每個電容陣列各包含4個電容8C、4C、2C、1C為例（代表連續逼近式ADC為5位元），同樣的，8C、4C、2C、1C僅用以表示相對電容值。在不同的實施例中，電容陣列312、314及316具有不同的電容個數。

電容陣列312及314的所有電容的其中一端耦接比較器105的正端，而另一端則透過開關SW耦接至地或參考電壓Vref。在連續逼近式ADC的初始狀態（即開關SW1~SW4及SW1'~SW4'尚未切換之前，例如連續逼近式ADC最初的電壓比較階段）時，電容陣列312的所有電容的非耦接比較器105的一端耦接至地，而電容陣列314的所有電容的非耦接比較器105的一端耦接至參考電壓Vref。在連續逼近式ADC的操作過程中，開關對（SW1, SW1'）、（SW2, SW2'）、（SW3, SW3'）及（SW4, SW4'）受到控制訊號Csw的控制而依序切換，使比較器105的正端電壓往負端電壓逼近（在不同的實施例中比較器105的正負端可互換）。請注意，當某個開關對受到控制時，只有其中一個開關會切換，另一個開關則維持原本的切換狀態。舉例來說，當開關對（SW1, SW1'）受到控制時，如果開關SW1由參考電壓Vref切換至地，則開關SW1'維持不變（繼續耦接至地）；而如果開關SW1'由地切換至參考電壓Vref，則開關SW1維持不變（繼續耦接至參考電壓Vref）。藉由此設計，在連續逼近式ADC的操作過程中，電容陣列314會在比較器105的正端提供正的電壓變化量，而電容陣列312會在比較器105的正端提供負的電壓變化量，而且因為開關SW1'~SW4'的切換狀態與資料訊號Vcm+息息相關，所以電容陣列312及314在比較器105的正端所造成的正負電壓變化量與成比例。

更明確地說，圖3之比較器105於連續逼近式ADC完成操作後所看到的共模電壓為： (5) 其中的「」符號為正或負取決於每個開關對的切換狀態，因此A’不是定值，而是會隨變化。舉例來說，當很大時，當所有開關切換完畢後，開關SW1~SW4皆發生切換，而開關SW1'~SW4'皆維持原狀，使得方式程(5)中的「」符號皆為「+」，因此為負值，得以抵消正的資料訊號成分；另一方面，當很小時（為負值），當所有開關切換完畢後，開關SW1'~SW4'皆發生切換，而開關SW1~SW4皆維持原狀，使得方式程(5)中的「」符號皆為「-」，因此為正值，得以抵消負的資料訊號的成分。

請注意，上述的電容陣列312及314具有相同的電容個數，而且任一開關對所耦接的兩個電容具有實質上相同的電容值。電容陣列316的非耦接比較器105的一端也可以耦接至地而非參考電壓Vref。在一個實施例中，比較器105接收訊號vin的一端可以不耦接電容陣列，也就是圖3的實施例中可以不實作電容陣列316。

圖4為本發明用於電荷再分配連續逼近式ADC之DAC之另一實施例的電路圖。DAC 410應用於電荷再分配連續逼近式ADC時可以直接取代圖1之DAC 110。在這個實施例中，DAC 410包含電容陣列412、414及416，電容陣列412及414耦接比較器105的同一個輸入端，電容陣列416耦接比較器105的另一個輸入端。在這個實施例中，電容陣列412與電容陣列416的電容個數總和等於電容陣列414的電容個數；然而，電容陣列412的電容的非耦接比較器105的一端在初始狀態時耦接至地（與電容陣列414不同），而電容陣列416的電容的非耦接比較器105的一端在初始狀態時耦接至參考電壓Vref（與電容陣列414相同）。同樣的，任一開關對受控制訊號Csw而切換狀態時，只有其中一開關切換，另一個維持原有狀態。在此實施例中，比較器105於連續逼近式ADC完成操作後所看到的共模電壓為：： (6) 雖然補償量由方程式(5)的「」變為方程式(6)的「」，但「」卻是最關鍵的補償量。也就是說雖然電容陣列412只實作1個電容，但是此電容對應電容陣列414的最大電容8C（兩者為相對應的電容，具有實質上相同的電容值），所以DAC 410仍具有相當程度的共模電壓補償效果。

除前述之電荷再分配連續逼近式ADC外，本發明亦相對應地揭露了一種電荷再分配連續逼近式ADC之控制方法。圖5為其中一實施例的流程圖，包含下列步驟：步驟S510：為連續逼近式ADC之DAC提供複數第一電容以及至少一第二電容。在一個實施例中，如圖4所示，提供4個第一電容及1個第二電容， 4個第一電容構成DAC 410的電容陣列414，該第二電容構成電容陣列412。在另一個實施例中，如圖3所示，提供4個第一電容及4個第二電容， 4個第一電容構成DAC 310的電容陣列314，4個第二電容構成電容陣列312。此外，該第二電容對應該些第一電容的其中之一，更明確地說，第二電容與該些第一電容中電容值實質相同的電容互相對應。以圖4為例，耦接開關SW1的電容與耦接開關SW1'的電容互相對應（電容值同為8C）；其中，開關SW1及開關SW1'為成對的開關，亦即在連續逼近式ADC的某一個電容切換階段中，開關SW1及開關SW1'的其中之一受控制訊號Csw的控制而切換，另一者維持原狀態。而在圖3中，4個第二電容與4個第一電容一對一互相對應（8C對應8C、4C對應4C，以此類推）；步驟S520：耦接該些第一電容以及該第二電容的其中一端點至連續逼近式ADC之比較器的同一輸入端。如圖3及圖4所示，第一電容的其中一端耦接比較器105的正端，以及第二電容的其中一端同樣耦接比較器105的正端；步驟S530：於連續逼近式ADC之初始狀態下，將該些第一電容的另一端點耦接至一第一電壓，並且將該第二電容的另一端點耦接至一第二電壓。如圖3及圖4所示，第一電容的另一端（非耦接比較器105的一端）經由開關SW1~ SW4耦接至參考電壓Vref或地，以及第二電容的另一端（非耦接比較器105的一端）經由開關SW1'~ SW4'耦接至參考電壓Vref或地。然而在連續逼近式ADC的初始狀態（也就是DAC 310及410的所有開關尚未切換之前，亦即所有電容的非耦接比較器105的一端尚未切換電壓準位之前），第一電容的非耦接比較器105的一端經由開關SW1~ SW4耦接至參考電壓Vref，而第二電容的非耦接比較器105的一端經由開關SW1'~ SW4'耦接至地；以及步驟S540：在連續逼近式ADC的某一電容切換階段中，控制一目標電容（該些第一電容的其中之一）的非耦接該比較器的一端由該第一電壓切換至該第二電壓，或是控制對應該目標電容之一第二電容之非耦接該比較器的一端由該第二電壓切換至該第一電壓。舉例來說，如圖4所示，在連續逼近式ADC的第一次電容切換階段（控制訊號Csw控制開關SW1及SW1'的其中之一進行切換），如果訊號vip大於訊號vin，則開關SW1切換且開關SW1'不切換，亦即則目標電容（即耦接開關SW1的電容8C）的非耦接比較器105的一端由參考電壓Vref切換至地；然而如果訊號vip小於等於訊號vin，則開關SW1不切換且開關SW1'切換，亦即與目標電容相對的第二電容（即耦接開關SW1'的電容8C）的非耦接比較器105的一端由地切換至參考電壓Vref。

請注意，在圖3及圖4的實施例中，訊號vin是共模訊號Vcm，而訊號vip則是資料訊號Vcm+。對比於習知的方法，本發明提出的解決方案不需取正電壓VDD的一半作為額外的參考電壓。此外，圖3的電容陣列312或是圖4的電容陣列412還可以被用來當作衰減電容（attenuation capacitor）之用，也就是說當參考電壓Vref被提高以確保其可以被導通至電容時，因衰減電容的分壓作用使電容陣列314及414所得到的電壓仍可符合最初的設計。

由於本技術領域具有通常知識者可藉由圖3至圖4之裝置發明的揭露內容來瞭解圖5之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

105‧‧‧比較器
110、310、410‧‧‧數位類比轉換器
120‧‧‧連續逼近暫存器
130‧‧‧控制電路
140‧‧‧參考電壓產生單元
312、314、316、412、414、416‧‧‧電容陣列
S510～S540‧‧‧步驟

［圖1］為習知電荷再分配連續逼近式ADC的功能方塊圖；［圖2］為圖1之DAC 110的內部電容陣列；［圖3］為本發明用於電荷再分配連續逼近式ADC之DAC之一實施例的電路圖；［圖4］為本發明用於電荷再分配連續逼近式ADC之DAC之另一實施例的電路圖；以及［圖5］為本發明電荷再分配連續逼近式ADC之控制方法其中一實施例的流程圖。

Claims

一種電荷再分配連續逼近式類比數位轉換器，應用於一單端訊號，包含：一比較器，用來接收該單端訊號，並產生一比較結果；一暫存器，耦接該比較器，用來儲存一數位輸出碼，並依據該比較結果決定該數位輸出碼之位元值；一控制電路，耦接該暫存器，用來依據該數位輸出碼產生一控制訊號；複數第一電容，各該第一電容具有一第一端點及一第二端點，該第一端點耦接該比較器之一第一輸入端；至少一第二電容，具有一第三端點及一第四端點，該第三端點耦接該比較器之該第一輸入端；以及至少一第三電容，耦接該比較器之一第二輸入端；其中，當該控制訊號控制該些第一電容之其中一者的該第二端點由一第一電壓切換至一第二電壓時，該第二電容之該第四端點維持在該第二電壓，而當該控制訊號控制該第二電容之該第四端點由該第二電壓切換至該第一電壓時，該第一電容之該第二端點維持在該第一電壓；其中，該第二電容與該第三電容之個數總和與該些第一電容的個數相同。
如申請專利範圍第1項所述之電荷再分配連續逼近式類比數位轉換器，其中該第二電容與該些第一電容之其中之一有實質上相同的電容值。
如申請專利範圍第1項所述之電荷再分配連續逼近式類比數位轉換器，其中在切換該些第一電容及該第二電容的電壓之前，各該第一電容之該第二端點耦接該第一電壓，以及該第二電容之該第四端點耦接該第二電壓。
如申請專利範圍第1項所述之電荷再分配連續逼近式類比數位轉換器，其中，該第二電容與該些第一電容之其中一者有實質上相同的電容值，以及該第三電容與該些第一電容之另一者有實質上相同的電容值。
如申請專利範圍第1項所述之電荷再分配連續逼近式類比數位轉換器，其中該第二電容與該些第一電容之最大電容有實質上相同的電容值。
如申請專利範圍第1項所述之電荷再分配連續逼近式類比數位轉換器，其中該比較器之該第一輸入端係接收該單端訊號之一資料訊號成分，且該比較器之該第二輸入端係接收該單端訊號之一共模訊號成分。
一種電荷再分配連續逼近式類比數位轉換器之控制方法，應用於包含一比較器之一連續逼近式類比數位轉換器，該控制方法包含：提供複數第一電容；耦接各該第一電容之一第一端點至該比較器之一第一輸入端，並且耦接各該第一電容之一第二端點至一第一電壓；提供至少一第二電容；耦接該第二電容之一第三端點至該比較器之該第一輸入端，並且耦接該第二電容之一第四端點至一第二電壓；提供至少一第三電容；耦接該第三電容之一第五端點至該比較器之一第二輸入端，並且耦接該第三電容之一第六端點至該第一電壓；以及依據該比較器之一比較結果控制該些第一電容之一目標電容的該第二端點由該第一電壓切換至該第二電壓，或是依據該比較器之該比較結果控制該第二電容之該第四端點由該第二電壓切換至該第一電壓；其中，該第二電容與該第三電容之個數總和與該些第一電容的個數相同。
一種電荷再分配連續逼近式類比數位轉換器，包含：一比較器，產生一比較結果；一暫存器，耦接該比較器，用來儲存一數位輸出碼，並依據該比較結果決定該數位輸出碼之位元值；一控制電路，耦接該暫存器，用來依據該數位輸出碼產生一控制訊號；複數第一電容，各該第一電容具有一第一端點及一第二端點，該第一端點耦接該比較器之一第一輸入端；至少一第二電容，有一第三端點及一第四端點，該第三端點耦接該比較器之該第一輸入端；以及至少一第三電容，耦接該比較器之一第二輸入端；其中在各該第一電容之該第二端點及該第二電容之該第四端點的電壓被切換之前，該第二端點耦接一第一電壓並且該第四端點耦接一第二電壓，該第一電壓不等於該第二電壓；其中，該第二電容與該第三電容之個數總和與該些第一電容的個數相同。
如申請專利範圍第8項所述之電荷再分配連續逼近式類比數位轉換器，其中該第二電容與該些第一電容的其中之一有實質上相同的電容值。