CN106063131B - 用于模数转换器(adc)的电压倍增电路 - Google Patents

用于模数转换器(adc)的电压倍增电路 Download PDF

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Abstract

在一个实施例中，一种电路包括用于模数转换器(ADC)的比较器的第一输入。第一输入耦合至第一电容性网络。该电路进一步包括用于ADC的比较器的第二输入。第二输入耦合至第二电容性网络。第一电容性网络包括第一电容器集合，其中第一电容器集合的第一极板选择性地耦合至输入信号。第二电容性网络包括第二电容器集合，其中第一电容器集合的第二极板选择性地耦合至输入信号。第一极板和第二极板是第一电容器集合和第二电容器集合的相对极板。

Description

用于模数转换器(ADC)的电压倍增电路
相关申请的交叉引用
本申请要求对2015年2月6日提交的名称为“VOLTAGE DOUBLING CIRCUIT FOR ANANALOG TO DIGITAL CONVERTER(ADC)”的美国非临时申请No.14/616,464的优先权，该美国非临时申请要求对2014年2月28日提交的名称为“VOLTAGE DOUBLING CIRCUIT FOR ANANALOG TO DIGITAL CONVERTER(ADC)”的美国临时申请No.61/946,299的优先权，它们的内容通过引用以它们的整体并入本文。
技术领域
特定的实施例一般性地涉及取样电路，并且更特别地涉及模数转换器(ADC)。
背景技术
除非本文另有指示，这一章节中所描述的方式并不通过包括在这一章节中而被承认是现有技术。
逐次逼近寄存器(SAR)模数转换器(ADC)可以在反馈回路中使用二分搜索算法将模拟信号转换为数字信号。在数模转换器(DAC)电容器的顶板或底板上，SAR ADC在取样阶段期间的每个时钟周期对输入信号进行取样。顶板被定义为在稍后描述的转换阶段期间连接至比较器输入的电容器端子。例如，在顶板取样方案中，输入信号在取样阶段期间在DAC电容器阵列的顶板上被取样。数字控制器重置比较器以及DAC电容器的底板。在这一示例中，DAC的上半部被重置为参考+ref，并且DAC的下半部被重置为参考-ref。取样阶段然后在DAC电容器的顶板上对输入信号进行取样。
转换阶段跟随在每个取样阶段之后。在转换阶段中，所取样的输入信号被输入至比较器中。在SAR ADC中，从最高有效位(MSB)至最低有效位(LSB)执行转换。数字控制器针对每个转换阶段使能并发起比较器判定。比较器输出然后驱动控制器。一旦比较器已经执行了比较，MSB输出判定就基于比较器判定被记录为“0”或“1”。控制器然后前进至下一比特，并且使用输入信号发起下一比较器判定。上述过程继续，直至所有比特已经被解析。
当使用单端输入时，比较器共模随着判定过程继续以解析数字信号的比特而变化。比较器的共模是比较器输入处的平均电压。比较器的共模是变化的，因为当使用单端输入时比较器的第二输入通常耦合至接地。在这种情况中，比较器的共模是变化的，因为当输入信号在第一输入(例如，比较器正输入)上变化时第二输入(例如，比较器负输入)是恒定的。从最高有效位至最低有效位，比较器的共模是变化的。变化的共模可能使得难以设计高速比较器。
为了避免比较器共模的变化，差分SAR ADC设计可以使用差分输入、差分DAC、以及差分比较器。输入信号包括两个输入vin+和vin-，并且在差分比较器的每个侧部上具有一半的输入信号。每个一半的输入信号可以被取样作为对差分DAC的输入。比较器判定和输出代码与单端输入相同。然而，由比较器所看到的差分输入贯穿于转换是恒定的，并且因此比较器共模保持恒定。
发明内容
在一个实施例中，一种电路包括用于模数转换器(ADC)的比较器的第一输入。第一输入耦合至第一电容性网络。该电路进一步包括用于ADC的比较器的第二输入。第二输入耦合至第二电容性网络。第一电容性网络包括第一电容器集合，其中第一电容器集合的第一极板选择性耦合至输入信号。第二电容性网络包括第二电容器集合，其中第一电容器集合的第二极板选择性耦合至输入信号。第一极板和第二极板是第一电容器集合和第二电容器集合的相对极板。
在一个实施例中，一种方法包括：将用于模数转换器(ADC)的比较器的第一输入耦合至第一电容性网络；将用于ADC的比较器的第二输入耦合至第二电容性网络；将输入信号选择性地耦合至用于第一电容性网络中的第一电容器集合的第一极板；以及将输入信号选择性地耦合至用于第二电容性网络中的第二电容器集合的第二极板，其中第一极板和第二极板是第一电容器集合和第二电容器集合的相对极板。
在一个实施例中，一种模数转换器(ADC)包括：数模转换器(DAC)，该DAC包括第一电容性网络和第二电容性网络，第一电容性网络包括第一电容器集合，第二电容性网络包括第二电容器集合；以及比较器，该比较器包括：比较器的第一输入，第一输入耦合至第一电容性网络；以及比较器的第二输入，第二输入耦合至第二电容性网络，其中：第一电容器集合的第一极板选择性地耦合至输入信号，并且第一电容器集合的第二极板选择性地耦合至输入信号，并且第一极板和第二极板是第一电容器集合和第二电容器集合的相对极板。
以下详细描述和附图提供了对本公开的性质和优点的更好理解。
附图说明
关于随后的讨论并且特别是关于附图，要强调的是，所示出的细节表示为了说明性讨论目的的示例，并且为了提供本公开的原理和概念性方面的描述而被提出。在这一点上，没有进行要示出超过对于本公开的基本理解所需要的实施方式细节的尝试。随后的讨论结合附图使得根据本公开的实施例可以如何被实行对本领域的技术人员是明显的。在附图中：
图1示出了根据一个实施例的在阶段1期间的ADC取样电路的示例。
图2描绘了根据一个实施例的在阶段2期间的ADC取样电路的示例。
图3和图4描绘了根据一个实施例的使用差分输入的示例。
图5描绘了根据一个实施例的用于将输入信号转换为数字信号的方法的简化流程图。
具体实施方式
在以下描述中，为了解释的目的，阐述了许多示例和具体细节以便于提供对本公开的透彻理解。然而，对本领域的技术人员将明显的是，如权利要求中所表述的本公开可以单独地包括这些示例中的一些或全部特征或者与下文所描述的其他特征进行组合，并且可以进一步包括本文所描述的特征和概念的修改和等价形式。
特定的实施例一般性地涉及一种用于诸如模数转换器之类的设备的取样电路。在一个实施例中，使用逐次逼近寄存器(SAR)ADC，但是取样电路可以与其他设备一起使用。在一个实施例中，SAR ADC接收单端输入Vip。这使信号摆幅减半(相比于当差分输入与每个都具有类似摆幅的两个输入管脚一起被使用时)。然而，特定的实施例提供了一种电压倍增取样器电路，其倍增了在用于单端输入SAR ADC的比较器处的信号摆幅。通过增大信号摆幅，可以减小比较器的大小并且使用较少功率。此外，尽管描述了单端输入，但是差分输入可以被使用并且在下文被描述。
图1示出了根据一个实施例的在阶段1期间的ADC取样电路的示例。在一个实施例中，ADC是SAR ADC，其实施逐次逼近算法以将模拟值转换为数字值。阶段1可以是取样阶段，其中输入值在电容性数模转换器(DAC)102中的电容器上被取样。DAC 102可以包括连接至输入cmp_p(示出在左侧)的DAC阵列102-1、以及连接至输入cmp_n(示出在右侧)的DAC阵列102-2。在阶段2期间，所取样的输入出现在比较器104的输入处。输入cmp_p和输入cmp_n由比较器进行比较。如果输入cmp_p大于输入cmp_n，则比较器104输出逻辑高电平(例如，1)。相反地，如果输入cmp_p小于输入cmp_n，则比较器输出逻辑低电平(例如，0)。控制器106使用比较器判定来控制选择性地耦合至DAC阵列的参考电压+vrefp和-vrefn，并且SAR ADC进行从最高有效位至最低有效位的进一步比较。当转换完成时，ADC输出N位数字字。
高速SAR ADC要求快速低噪声比较器。在比较器104的设计中，发生噪声-速度和噪声-功率的权衡。具有对比较器的较大信号输入允许比较器中的更多热噪声。例如，将输入信号摆幅倍增允许比较器中的两倍的更多热噪声(功率和面积小75％)以实现给定的信号与热噪声的比率。此外，固定的共模电压可以有助于优化比较器速度和噪声。常规地，差分输入使其成为可能。然而，当单端输入与传统的取样电路(诸如，SAR ADC的那些取样电路)一起使用时，产生了挑战。例如，对于实施SAR ADC的芯片的信号管脚上的给定摆幅(摆幅由在前驱动电路的电源电压约束所确定)，针对使用差分输入而信号摆幅减半，导致比较器4倍的更大尺寸以减小噪声6dB。这对于类似性能而言显著地增大了所使用的功率。此外，取样器输出的共模看到一半的交流(AC)信号摆幅，这可能是相当大的。这将出现在比较器处并且使得设计难以优化，尤其是对于摆幅更高的高动态范围ADC。比较器需要处置一个范围的共模，这导致比较器较慢，或者可能需要有源前置放大器(增大的功率和噪声)。然而，特定的实施例在使用单端输入的同时倍增了比较器处的信号摆幅。通过增大信号摆幅，可以减小比较器的大小并且使用较少功率。进一步地，使得比较器共模对输入Vip处的输入信号摆幅不敏感。
在图1中，DAC 102提供了一种取样网络，其包括用于单端输入Vip的固有追踪/保持功能。例如，电容性DAC阵列102耦合至比较器104，并且包括不同权重的电容器，诸如MSB权重电容器，MSB-1权重电容器，......LSB权重电容器，它们被用来解析N比特数字输出字的不同比特。DAC 102包括耦合至比较器104的输入cmp_p的第一电容性阵列(即，左侧DAC阵列102-1)、以及耦合至比较器104的输入cmp_n的第二电容性阵列(即，右侧DAC阵列102-2)。电容性阵列的每侧可以包括上部分和下部分，每个部分包含相同权重的电容器。尽管描述了围绕102的DAC的这个实施例，但是将认识到，可以意识到电容器阵列的变形，诸如使用通过串联桥电容器耦合的多个子DAC的分段DAC(例如，2分段DAC)或者C-2C DAC。如上文所提到的，单端输入Vip被使用，其与差分输入相比提供一半的信号摆幅。特定的实施例提供了一种将输入信号的摆幅倍增的配置的新颖方法。
图1描绘了根据一个实施例的针对被称作取样阶段的第一阶段的电路配置。在第一阶段中，输入信号Vip和输入信号Vip的直流(DC)参考偏置Vcm在DAC 102的电容器上被取样。在这种情况中，对于输入cmp_p，输入信号Vip选择性地耦合至电容性DAC阵列102的底板。此外，对于输入cmp_p，可以是固定DC偏置电压的DC参考偏置Vcm选择性地耦合至电容性DAC阵列102的顶板。DC参考偏置电压可以在片上生成，而单端输入信号在片外生成。对于输入cmp_n，DC参考偏置Vcm选择性地耦合至电容性DAC阵列102的底板，并且输入电压Vip选择性地耦合至电容性DAC阵列102的顶板。
在阶段2期间，进行比较器判定，诸如ADC输出的比特中的一个比特被判定。图2描绘了根据一个实施例的在阶段2期间的SAR ADC取样电路的示例。在这个阶段中，移除了至顶板的连接。例如，针对输入cmp-p而连接至DAC阵列102-1的顶板的DC参考偏置Vcm是开路，并且针对输入cmp_n而将输入信号Vip连接至电容性DAC阵列102-2的顶板的开关是开路。此外，对于底板，开关选择性地连接至DAC参考vrefp和vrefn。左侧DAC 102-1上针对输入信号Vip的连接、以及右侧DAC 102-2上针对DC参考偏置Vcm的连接在此时是开路的。能够挑选这些开关被开路的相对顺序以最小化任何依赖于信号的电荷注入，例如通过在开路连接至Vip的开关之前首先开路Vcm开关。
在转换期间，DAC 102中的电容器的底板切换至参考vrefp/vrefn，并且两倍的输入信号出现在比较器104处。例如，对于第1比较器判定(MSB)，在DAC阵列102的左半部和右半部两者上，一半的电容器切换至参考vrefp并且一半的电容器切换至参考vrefn，即电容器的有效底板处于(vrefp+vrefn)/2。这被示出如下：
V(cmp_p)＝(vrefp+vrefn)/2-(Vip-Vcm)&V(cmp_n)＝(vrefp+vrefn)/2+(Vip-Vcm)
至比较器的差分输入＝V(cmp_p)-V(cmp_n)＝-2×(Vip-Vcm)
至比较器的共模＝[V(cmp_p)+V(cmp_n)]/2＝(vrefp+vrefn)/2
上述耦合倍增了在比较器104的输入处所看到的信号摆幅。全输入信号(Vip-Vcm)在具有不同极性的DAC电容器的两个集合(例如，左侧和右侧DAC阵列102)上被取样。为了以简化的示例来图示这一点，对于输入cmp_p，存储在电容器上的电压是电压Vcm-电压Vip。如果Vcm是.5伏并且Vip是0伏，则所存储的电压是.5-0＝.5伏。对于输入cmp_n，存储在电容器上的电压是输入电压Vip减去DC参考偏置Vcm。在这种情况中，所存储的电压是Vip-Vcm＝0-.5＝-.5。在阶段2中，这些电压的差异被呈现给比较器104的输入；因此，至比较器104的输入信号的摆幅已经从0-.5倍增至-.5至.5。
比较器共模可以是比较器的输入的平均。在特定的实施例中，比较器共模电压也是固定的并且对输入信号Vip的摆幅不敏感。例如，比较器共模是(vrefp+vrefn)/2。电压vrefp和vrefn取决于比较器104针对每个判定的输出而作为施加至DAC电容器的参考电压。如能够看到的，比较器共模并不基于输入信号Vip而变化，并且仅依赖于参考电压的值，而这些参考电压是恒定的。通过使得比较器共模电压固定并且不取决于输入信号Vip，特定的实施例针对单端输入优化了比较器速度和噪声。此外，具有固定的比较器共模使得设计比较器更简单，因为比较器不需要处置一个范围的共模电压，这增大了比较器104的速度并且节省了功率。因此，比较器设计要求被放松。
比较器104比较输入cmp_p与cmp_n以作出如上文所描述的比较器判定。比较器104向控制器106输出判定，控制器106然后能够选择性地控制DAC 102的开关以执行下一个判定。此外，当已经执行了N比特判定时，控制器106输出数字字。
在参考图1和图2的SAR ADC的一个示例中，正参考电压vrefp等于+1伏(V)，负参考电压vrefn等于-1V。DC参考偏置Vcm等于OV，并且输入电压Vip等于-0.42V。这是单端输入信号。
在取样阶段中，对于比较器104的输入cmp_p，DC参考偏置Vcm在用于DAC 102的电容器的顶板上被取样，并且输入信号Vip在电容器的底板上被取样。这意味着左侧DAC阵列102-1的电容器的顶板均处于0V并且底板处于-0.42V。对于比较器104的输入cmp_n，DC参考偏置Vcm在用于右侧DAC阵列102-2的电容器的底板上被取样，并且输入信号Vip在电容器的顶板上被取样。这意味着右侧DAC阵列102-2的电容器的顶板均处于-0.42V并且底板处于0V。
在转换阶段的开始时，参考图2，控制器106切换DAC阵列102的电容器以使得在MSB判定之前，开关如图2中所示出的那样被配置。在这种情况下，由于DAC阵列102的电容器的顶板之前耦合至DC参考偏置Vcm，输入cmp_p变为+0.42V(例如，Vcm-Vip＝0V--0.42V＝+0.42V)。由于DAC阵列102的电容器的顶板之前耦合至输入Vip，输入cmp_n变为-0.42V(例如，Vip-Vcm＝-0.42V-0V＝-0.42V)。因此，比较器104看到0.84V的电压摆幅，这等于输入信号Vip的2倍。差分参考电压仍然是2V，因为正参考vrefp与负参考vrefn之间的差值是+1V--1V＝2V。
下文将描述如果使用5比特SAR ADC的判定作出过程。电容器大小可以称作16C、8C、4C、2C和C，并且对应于MSB至LSB。对于比特#5，即MSB判定(其调整耦合至16C大小电容器的参考电压)，输入cmp_p减去输入cmp_n是cmp_p-cmp_n＝0.84V＞0。在这种情况下，在比较器104的输入处的比较大于0并且比较器104输出逻辑高(例如，“1”)。控制器106输出“1”的MSB输出码。对于每个比较器判定，控制器如下地为了适当的电容器权重而改变DAC102-1和102-2上的顶部开关或底部开关。连接至输入cmp_p的16C DAC电容器的顶部部分(在图2的左侧DAC 102-1上)切换至负参考vrefn，并且连接至输入cmp_n的16C DAC电容器的顶部部分(在图2的右侧DAC 102-2上)切换至正参考vrefp。剩余的开关不改变。这以ref/4减小了输入cmp_p并且增大了输入cmp_n，均为0.5V。
对于比特#4(其调整DAC阵列102的8C电容器)，输入cmp_p减去cmp_n等于：cmp_p-cmp_n＝-0.16V＜0。因为比较器104处的比较是负的，所以比较器104对于比较器判定输出逻辑低(例如，0)并且比特#4输出等于“0”。在判定被输出之后，控制器106可以将左侧DAC阵列102-1中的8C DAC电容器的下部部分的参考从参考vrefn改变至正参考vrefp，这将增大输入cmp_p，并且右侧DAC阵列102-2中的8C DAC电容器的下部部分从参考vrefp改变至参考vrefn。剩余的开关不改变。这均以ref/8＝0.25V增大了cmp_n处的电压电平并且减小了输入cmp_n处的电压电平。
对于比特#3(其调整DAC阵列102的4C电容器)，输入cmp_p减去输入cmp_n等于：cmp_p-cmp_n＝+0.34V＞0。比较器104对于比较器判定输出逻辑高。比特#3输出小于“1”。控制器106将左侧DAC阵列102-1的顶部部分上的4C电容器切换至负参考vrefn，并且将右侧DAC阵列102-2的顶部部分上的4C电容器切换至正参考vrefp。剩余的开关不改变。这均以ref/16＝0.25V减小了输入cmp_p并且增大了输入cmp_n。
对于比特#2(其调整DAC阵列102的2C电容器)，输入cmp_p减去输入cmp_n等于cmp_p-cmp_n＝+0.09V＞0。比较器104输出逻辑高的比较器判定。因此，比特#2输出等于“1”。控制器106将左侧DAC阵列102-1的上部部分上的2C电容器改变至负参考vrefn，并且将右侧DAC阵列102-2的上部部分上的2C电容器改变至正参考vrefp，这均以ref/32＝0.125V减小了输入cmp_p并且增大cmp_n。此外，剩余的开关不改变。
对于比特#1(其调整1C电容器或LSB)，输入cmp_p减去输入cmp_n等于：cmp_p-cmp_n＝-0.035V＜0。比较器104输出逻辑低的比较器判定。因此，比特#1输出等于“0”。这作出最终输出10110。最终ADC输出字与使用差分输入将被确定的相同。然而，使用单端输入，在比较器处所看到的电压摆幅是两倍的输入。上述配置允许比较器看到2倍的输入。此外，比较器共模贯穿搜索过程保持恒定。
以下提供了描述特定实施例的方程。
在转换阶段的开始时在正比较器输入处所看到的电压：
其中Vref，CM是(Vrefp+Vrefn)/2，Cp是顶板上的寄生电容，Csar是总DAC电容。
在转换阶段的开始时在负比较器输入处所看到的电压：
在比较器输入处所看到的差分电压：
因为通常Csar＞＞Cp。
Vcm可以被选择为接近于Vip(Vip，dc)的DC平均以最小化DC和ADC动态范围要求。在这种情况下，Vcmp，diff≈2Vip。
当Csar＞＞Cp时，比较器共模是独立于信号摆幅的，
此外，如果想要不同的比较器共模电压，则各种共模转化/控制方案可以是可能的。通过向在取样的结束时以共模方式进行切换的取样电路添加附加的共模比较器/开关，比较器共模电压能够被设置为不同值。当已经需要相对于输入信号缩放的不同参考电压vref时，这可能是方便的。此外，可以有可能在比较器内转化共模。因为电路正在处理已知的DC电压，所以共模转化可以是低带宽或开环的，并且速度关键的比较器电路可以不被折中。
尽管描述了单端输入，但是方案也能够与差分输入一起使用并且用作电压倍增器以放松比较器噪声要求。图3和图4描绘了根据一个实施例的使用差分输入的示例。在图3中，全差分信号(Vip-Vin)在两个DAC电容器集合(左侧和右侧DAC阵列102两者)上被取样。如所示出的，正输入Vip耦合至DAC阵列102的左侧上的DAC电容器的底板，并且负输入Vin耦合至DAC阵列102的左侧上的DAC电容器的顶板。负输入Vin耦合至DAC阵列102的右侧上的DAC电容器的顶板，并且正输入Vip耦合至DAC阵列102的右侧上的DAC电容器的顶板。
在图4中，在转换期间，底板切换至vrefp/vrefn，并且2倍的输入信号出现在比较器处。例如，对于第1比较器判定(MSB)，左侧和右侧DAC阵列102两者上的一半电容器切换至参考vrefp并且一半电容器切换至参考vrefn，即电容器的有效底板处于(vrefp+vrefn)/2。这被示出如下：
V(cmp_p)＝(vrefp+vrefn)/2-(Vip-Vin)&V(cmp_n)＝(vrefp+vrefn)/2+(Vip-Vin)
即，至比较器的差分输入＝V(cmp_p)-V(cmp_n)＝-2×(Vip-Vin)。
图5描绘了根据一个实施例的用于将输入信号转换为数字信号的方法的简化流程图500。在这一示例中，使用DC参考偏置信号，但是差分输入实施例中的输入信号Vin可以被使用在这一方法中以替代DC参考偏置信号。在502处，该方法将比较器104的第一输入耦合至DAC阵列102的第一电容器集合。在504处，该方法将比较器104的第二输入耦合至DAC阵列102的第二电容器集合。
在取样阶段中，在506处，该方法将输入信号选择性地耦合至用于DAC阵列102的第一电容器集合的顶板，并且将输入信号选择性地耦合至用于DAC阵列102的第二电容器集合的底板。顶板和底板是电容器的相对极板。在508处，该方法将DC参考偏置信号选择性地耦合至用于DAC阵列102的第一电容器集合的底板，并且将DC参考偏置信号选择性地耦合至用于DAC阵列102的第二电容器集合的底板。
在转换阶段中，在510处，该方法将输入信号和DC参考偏置从DAC阵列102的电容器选择性地解耦。此外，在512处，该方法将参考电压选择性地耦合至DAC阵列102的电容器。在514处，比较器104从DAC阵列的电容器接收取样的输入信号。
上述描述说明了本公开的各种实施例以及特定实施例的方面可以如何被实施的示例。上述示例不应当被认为是仅有的实施例，并且被呈现以说明如由以下权利要求所限定的特定实施例的灵活性和优点。基于上述公开和以下权利要求，不偏离由权利要求所限定的本公开的范围，可以采用其他的布置、实施例、实施方式和等价形式。

Claims (20)

1.一种用于模数转换器ADC的电路，包括：
用于所述ADC的比较器的第一输入，所述第一输入耦合至第一电容性网络；以及
用于所述ADC的所述比较器的第二输入，所述第二输入耦合至第二电容性网络，
其中：
所述第一电容性网络包括第一电容器集合，其中所述第一电容器集合的第一极板选择性地耦合至输入信号，
所述第二电容性网络包括第二电容器集合，其中所述第二电容器集合的第二极板选择性地耦合至所述输入信号，并且
所述第一电容器集合的所述第一极板和所述第二电容器集合的第一极板与所述第一电容器集合的第二极板和所述第二电容器集合的所述第二极板是相对的极板。
2.根据权利要求1所述的电路，其中所述输入信号的电压摆幅在所述比较器的所述第一输入和所述第二输入处使用所述第一电容性网络和所述第二电容性网络而被倍增。
3.根据权利要求1所述的电路，其中：
所述第一电容器集合的所述第二极板选择性地耦合至所述输入信号的直流DC参考偏置，并且
所述第二电容器集合的所述第一极板选择性地耦合至所述输入信号的所述DC参考偏置。
4.根据权利要求3所述的电路，其中：
第一参考电压和第二参考电压选择性地耦合至所述第一电容器集合的所述第一极板，并且
所述第一参考电压和所述第二参考电压选择性地耦合至所述第二电容器集合的所述第一极板。
5.根据权利要求4所述的电路，其中：
所述第一电容器集合和所述第二电容器集合的所述第一极板是底板，并且
所述第一电容器集合和所述第二电容器集合的所述第二极板是顶板。
6.根据权利要求1所述的电路，其中所述比较器的共模在将所述输入信号转换至数字值的判定作出过程期间是恒定的。
7.根据权利要求1所述的电路，其中所述比较器的共模基于选择性地耦合至所述第一电容器集合和所述第二电容器集合的第一参考电压和第二参考电压。
8.根据权利要求1所述的电路，其中：
所述输入信号的第一输入选择性地耦合至所述第一电容器集合的所述第一极板，
所述输入信号的第二输入选择性地耦合至所述第二电容器集合的所述第一极板，
所述输入信号的所述第二输入选择性地耦合至所述第一电容器集合的所述第二极板，并且
所述输入信号的所述第一输入选择性地耦合至所述第二电容器集合的所述第二极板。
9.根据权利要求8所述的电路，其中：
所述第一电容器集合和所述第二电容器集合的所述第一极板是底板，并且
所述第一电容器集合和所述第二电容器集合的所述第二极板是顶板。
10.根据权利要求8所述的电路，其中所述比较器的共模基于所述输入信号的所述第一输入和所述输入信号的所述第二输入。
11.根据权利要求1所述的电路，进一步包括：
耦合至所述比较器的控制器，其中所述控制器被配置为将第一参考电压和第二参考电压选择性地耦合至所述第一电容器集合和所述第二电容器集合。
12.根据权利要求11所述的电路，其中：
所述控制器将所述第一参考电压和所述第二参考电压选择性地耦合至所述第一电容器集合的所述第一极板，并且
所述控制器将所述第一参考电压和所述第二参考电压选择性地耦合至所述第二电容器集合的所述第一极板。
13.一种用于模数转换器ADC的方法，包括：
将用于所述ADC的比较器的第一输入耦合至第一电容性网络；
将用于所述ADC的所述比较器的第二输入耦合至第二电容性网络；
将输入信号选择性地耦合至用于所述第一电容性网络中的第一电容器集合的第一极板；以及
将所述输入信号选择性地耦合至用于所述第二电容性网络中的第二电容器集合的第二极板，
其中所述第一电容器集合的所述第一极板和所述第二电容器集合的第一极板与所述第一电容器集合的第二极板和所述第二电容器集合的所述第二极板是相对的极板。
14.根据权利要求13所述的方法，其中所述输入信号的电压摆幅在所述比较器的所述第一输入和所述第二输入处使用所述第一电容性网络和所述第二电容性网络而被倍增。
15.根据权利要求13所述的方法，进一步包括：
将所述输入信号的直流DC参考偏置选择性地耦合至所述第一电容器集合的所述第二极板；以及
将所述输入信号的所述DC参考偏置选择性地耦合至所述第二电容器集合的所述第一极板。
16.根据权利要求13所述的方法，进一步包括：
将第一参考电压和第二参考电压选择性地耦合至所述第一电容器集合的所述第一极板，以及
将所述第一参考电压和所述第二参考电压选择性地耦合至所述第二电容器集合的所述第一极板。
17.根据权利要求16所述的方法，其中：
所述第一电容器集合和所述第二电容器集合的所述第一极板是底板，并且
所述第一电容器集合和所述第二电容器集合的所述第二极板是顶板。
18.根据权利要求13所述的方法，其中所述比较器的共模在将所述输入信号转换为数字值的判定作出过程期间是恒定的。
19.根据权利要求13所述的方法，进一步包括：
将所述输入信号的第一输入选择性地耦合至所述第一电容器集合的所述第一极板；
将所述输入信号的第二输入选择性地耦合至所述第二电容器集合的所述第一极板；
将所述输入信号的所述第二输入选择性地耦合至所述第一电容器集合的所述第二极板；以及
将所述输入信号的所述第一输入选择性地耦合至所述第二电容器集合的所述第二极板。
20.一种模数转换器ADC，包括：
数模转换器DAC，所述DAC包括第一电容性网络和第二电容性网络，所述第一电容性网络包括第一电容器集合，所述第二电容性网络包括第二电容器集合；以及
比较器，所述比较器包括：
比较器的第一输入，所述第一输入耦合至所述第一电容性网络；以及
所述比较器的第二输入，所述第二输入耦合至所述第二电容性网络，
其中：
所述第一电容器集合的第一极板选择性地耦合至输入信号，并且
所述第二电容器集合的第二极板选择性地耦合至所述输入信号，并且
所述第一电容器集合的所述第一极板和所述第二电容器集合的第一极板与所述第一电容器集合的第二极板和所述第二电容器集合的所述第二极板是相对的极板。
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