TWI496422B - 差量調變裝置 - Google Patents

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TWI496422B TW101134223A TW101134223A TWI496422B TW I496422 B TWI496422 B TW I496422B TW 101134223 A TW101134223 A TW 101134223A TW 101134223 A TW101134223 A TW 101134223A TW I496422 B TWI496422 B TW I496422B
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Description

差量調變裝置
本發明提供一種差量調變裝置，特別是一種實現取樣差值技術，與動態可調步階大小技術之差量調變裝置，以完成類比數位轉換功能。
傳統之取樣保持電路與回授積分器或者數位類比轉換器為各自獨立的兩塊電路，並且各自接至比較器的正負輸入端。在設計上，比較器在不同的共模電壓下，均須要能保有一定的偏移誤差。回授積分器或者數位類比轉換器採用連續時間電流充放電模式或者電壓積分模式(電阻與電容串聯)容易受到時脈抖動影響，而導致輸出訊號線性失真，且兩電流源或電壓源需完美匹配來避免積分器輸出電壓飄移。回授積分器或者數位類比轉換器採用改變充放電頻率的方式，來動態調整量化步階大小，但需要額外高於取樣頻率的時脈源。
請參考第1A圖之習知技術所示，並參照美國專利第3,761,841號，比較器23兩輸入端分別連接輸入訊號與由電阻R1與電容C1構成的積分器輸出。回授觸發器19以固定頻率來對比較器23輸出做取樣。利用電流源S1(電流大小：2I)與S2(電流大小：I)來增加或減少一個步階量。
參考第1B圖之習知技術，係為電阻R1與電容C1構成的積分器正常輸出情形。而在通道閒置時，因電流源S1(電 流大小：21)與電流源S2(電流大小：I)比例不為2時，在電阻R1與電容C1構成的積分器輸出產生偏移，係由第1C圖之習知技術所示。回授觸發器17經由電阻R2與電容C2構成的積分器輸出來動態調整S2的電流源大小。回授觸發器17的取樣頻率等於回授觸發器19，但兩者有一固定相位差。避免過度敏感於電流源S1與電流源S2所造成的不匹配，電阻R2與電容C2構成的積分時間常數大於取樣週期。
而該第1A圖所示之架構係採用連續時間方式以重建訊號(由S1、S2、R1、R2、C1、C2構成)，易受時脈抖動影響而導致積分時間誤差，以及開關切換時所導致電流源不穩定。比較器在不同的共模電壓下，偏移誤差會有所飄動。如果輸入訊號頻率低，積分器所需積分常數相對應要高，導致需要大電容或大電阻(R1、C1、R2、C2)。在通道閒置時，因S1(電流大小：2I)與S2(電流大小：I)比例上不匹配所造成R1與C1構成的積分器輸出產生偏移，而需要額外電路(觸發器17、電阻R2、電容C2所組成)做校正。
又請參考第2圖之習知技術，係參照美國專利編號第3,706,944號，其架構為比較器19兩端分別連接至輸入信號Ein與積分器28輸出。取樣脈衝產生器21取樣正反器20輸出。如果數位輸出訊號E20輸出為0，邏輯閘22輸出一負的量化步階。如果數位輸出訊號E20輸出為1，邏輯閘23輸出一正的量化步階。數位輸出訊號E20透過依附性邏輯24來判斷數位輸出訊號E20是否需要調整量化步階大小。依附性邏輯24的輸出訊號來控制計數器25的輸出，進而控制脈衝選擇器26的輸出頻率E26。E25與E21的頻 率比為調整係數。根據數位輸出E20的結果，單位步階大小(積分器28的電容重分配(C- /(C- +C1 ))比乘以邏輯閘22或23輸出電壓)再乘以E25與E21的頻率比，以加或減該量化步階以重建輸入訊號。
又請參考第2圖，前述架構需要一高頻時脈27來除頻，產生不同的頻率輸出比。比較器19在不同的共模電壓下，偏移誤差會有所飄動。在通道閒置時，電容(C- 與C+ )不匹配會導致輸出電壓飄移。
故而為了能產生更有效率的差量調變裝置以提供更好的操作效率與更低的製造成本，而所需要提出一種差量調變裝置，其可應用於聲音、影像、生醫訊號、無線感測等，需大量資料壓縮以及節省功率消耗為目的，並做為轉換類比成數位之間的轉換器。
本發明之主要目的在提供一種差量調變裝置，其結合取樣保持電路與數位類比轉換電路，以構成減法運算單元。在類比轉數位單元裡，以不改變，或改變量化誤差為條件下，根據差值訊號的大小來動態調整所解的位元數或者量化步階大小，而節省不必要的功率消耗。減法運算單元與比較單元在不同操作時間點下共用相同的二進位加權電容陣列，降低電路複雜度與不必要的面積浪費。此技術無需消耗任何靜態功率便能完成差值取樣與類比數位轉換功能。
為達上述目的，本發明提供一種差量調變裝置，其用 以接收一類比訊號，再行減法運算與類比轉數位，其包含：減法運算器、第一類比數位轉換器、第二類比數位轉換器、記憶體單元以及數位加法器。減法運算器用以相減輸出碼，與類比輸入訊號，以產生差值訊號。第一類比數位轉換器用以找出該差值訊號所落在之範圍內。第二類比數位轉換器，用以根據第一類比數位轉換器之結果，以動態調整一量化步階大小，以量化該差值訊號。數位加法器用以累加該記憶體單元之一輸出位元碼，以及一數位輸出碼。數位加法器係輸出累加結果，並存入記憶體單元，第二類比數位轉換器係根據第一類比數位轉換器之結果動態調整量化步階大小，以對差值訊號作量化。
本發明之一目的，提供一減法運算單元，其採用被動元件結合取樣保持電路以及回授積分電路或者數位類比轉換器於同一電路來降低比較器性能要求以及功率消耗。
本發明另一目的，採用離散取樣方式並透過電容陣列來產生量化步階大小，且能以不改變抑或改變量化誤差條件下來動態調整量化步階大小。
本發明之又一目的，其電路最高時脈為取樣頻率，並且透過比較器的輸出來產生多相位且可調寬度時脈，提供給內部電路做使用。
故而，關於本發明之優點與精神可以藉由以下發明詳述及附圖式解說來得到進一步的瞭解。
雖然本發明可表現為不同形式之實施例，但附圖所示 者及於下文中說明者係為本發明之較佳實施例，並請了解本文所揭示者係考量為本發明之一範例，並非意圖用以將本發明限制於圖式及/或所描述之特定實施例中。
請參照第3圖，為根據本發明一實施例所繪示之差量調變逐次漸進式類比數位轉換器(差量調變裝置)示意圖。如圖所示，差量調變逐次漸進式類比數位轉換器300包含一減法運算器302、第一類比數位轉換器304、第二類比數位轉換器306、記憶體單元308、數位加法器310、時序控制器312以及暫存器314。第一類比數位轉換器304用以找出差值訊號所落在之範圍內。第二類比數位轉換器306用以根據第一類比數位轉換器304之結果，以動態調整一量化步階大小，以量化差值訊號。數位加法器310用以累加記憶體單元308之一輸出位元碼d1，以及一數位輸出碼d2。其中，數位加法器310係輸出累加結果，並存入記憶體單元308，第二類比數位轉換器306係根據第一類比數位轉換器304之結果動態調整量化步階大小，以量化差值訊號。
第3圖所示本發明之第一類比數位轉換器304，為一粗略估算類比數位轉換器(Coarse ADC)，其用以估算差值訊號之範圍，且設定多種範圍，以不改變，或改變量化誤差前提下，以推估取樣訊號差值所在範圍，且避免訊號差值過大。
第3圖所示本發明之第二類比數位轉換器306，為一精準解析類比數位轉換器(Fine ADC)，其係以二進位收尋方法，以精準解析差值電壓至最小位元，或使用者定義之 最小單位為止。
第3圖所示減法運算單元302執行相減N位元之數位輸出碼d2，與類比訊號輸入Vin。第一類比數位轉換器304找出其差值訊號Ve所落在的範圍內。第二類比數位轉換器306根據第一類比數位轉換器304的結果，以對差值訊號Ve作精準量化至最小位元。數位加法器310累加記憶體單元308輸出N位元數位輸出碼d2，與量化後輸出位元碼d1。數位加法器310輸出其累加結果，並存入記憶體單元308。
如第3圖所示，在第1相位時，當前端多通道訊號316經由多工器擇一輸入一類比訊號與相對應的通道記憶體單元308經由暫存器314選取，並同時經由減法運算器302取樣，以取得差值訊號。即其中該通道訊號316係與暫存器314所選取的一相對應通道記憶體308進行減法運算，以取得差值訊號。
如第3圖所示，在於第2相位時，第一類比數位轉換器估算其差值訊號範圍，且設定多種範圍，以不改變，或改變量化誤差前提下，避免差值訊號之差值過大，導致訊號失真，同時也能節省不必要的功率消耗。需說明的是，於相位三時，精準解析類比數位轉換器(Fine ADC)採用二進位收尋方法精準解析差值電壓直到一個最小位元出現或者使用者定義的最小單位為止。在第3相位所得到的數位碼與暫存器314輸出的數位碼經由數位加法器310做相加後，再經過溢位偵測器318(Overflow and Underflow Detection Circuit)判斷有無溢位發生，才存入相對應取 樣通道的記憶體單元308。
如第3圖所示，在第一類比數位轉換器304(即粗略估算類比數位轉換器(Coarse ADC))與第二類比數位轉換器306(即精準解析類比數位轉換器(Fine ADC))，係共用相同分時比較器(Time-shared Comparator)320進行比較運算，未圖示。分時比較器320輸出係連接至非同步時脈產生器(Asynchronous Clock Generator)3124與正反器(Flip Flop,FF)3126。
如第3圖所示，在非同步時脈產生器3124產生多組相位時脈，以控制連續估算暫存器(Successive Approximate Register,SAR)3122，進而切換二進位加權電容陣列(Binary-weighted Capacitor Array)產生多組比較電壓(未圖示)。非同步時脈產生器3124係透過脈衝偵測器(Pulse Detector)，以偵測比較器輸出來產生半穩態區間，以當作分時比較器(Time-shared Comparator)320的重置時間與切換二進位加權電容陣列所需之一段穩定時間。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
R1、R2‧‧‧電阻
C1、C2‧‧‧電容
S1、S2‧‧‧電流源
17、19‧‧‧回授觸發器
23‧‧‧比較器
Ein‧‧‧輸入信號
E20、E21、E25、E26、E27‧‧‧數位輸出訊號
19‧‧‧比較器
20‧‧‧正反器
21‧‧‧取樣脈衝產生器
22、23‧‧‧邏輯閘
24‧‧‧依附性邏輯
25‧‧‧計數器
26‧‧‧脈衝選擇器
27‧‧‧高頻時脈
28‧‧‧積分器
300‧‧‧差量調變逐次漸進式類比數位轉換器
302‧‧‧減法運算器
304‧‧‧第一類比數位轉換器
306‧‧‧第二類比數位轉換器
308‧‧‧記憶體單元
310‧‧‧數位加法器
312‧‧‧時序控制器
314‧‧‧暫存器
316‧‧‧多通道訊號
318‧‧‧溢位偵測器
3122‧‧‧連續估算暫存器
3124‧‧‧非同步時脈產生器
3126‧‧‧正反器
320‧‧‧分時比較器
d1‧‧‧輸出位元碼
d2‧‧‧數位輸出碼
Vin‧‧‧類比訊號輸入
Ve‧‧‧差值訊號
第1A圖係繪示習知差量調變裝置之示意圖；第1B圖係為習知積分器正常輸出圖； 第1C圖係為習知積分器偏移輸出圖；第2圖之習知差量調變裝置之內部裝置詳盡示意圖；第3圖係為根據本發明一實施例所繪示之差量調變逐次漸進式類比數位轉換器示意圖。
300‧‧‧差量調變逐次漸進式類比數位轉換器
302‧‧‧減法運算器
304‧‧‧第一類比數位轉換器
306‧‧‧第二類比數位轉換器
308‧‧‧記憶體單元
310‧‧‧數位加法器
312‧‧‧時序控制器
314‧‧‧暫存器
316‧‧‧多通道訊號
318‧‧‧溢位偵測器
3122‧‧‧連續估算暫存器
3124‧‧‧非同步時脈產生器
3126‧‧‧正反器
320‧‧‧分時比較器
d1‧‧‧輸出位元碼
d2‧‧‧數位輸出碼
Vin‧‧‧類比訊號輸入
Ve‧‧‧差值訊號

Claims (2)

  1. 一種差量調變裝置，其用以接收一類比訊號，該類比訊號係為一多通道訊號，該類比訊號經由一多工器作為一通道訊號之選取，至少包含：一減法運算器，用以相減一輸出位元碼與一類比輸入訊號以產生一差值訊號；一第一類比數位轉換器，用以找出該差值訊號所落在之範圍內，其中該第一類比數位轉換器為一粗略估算類比數位轉換器，其用以估算該差值訊號之範圍，且設定多種範圍，以不改變，或改變一量化誤差以避免該訊號差值過大；一第二類比數位轉換器，用以根據第一類比數位轉換器之結果，以動態調整一量化步階大小，以量化該差值訊號，其中該第二類比數位轉換器為一精準解析類比數位轉換器，其係以二進位收尋方法，精準解析一差值電壓至最小位元，或使用者定義之最小單位為止；一記憶體單元，其中該記憶體單元為多通道記憶體；以及一數位加法器，用以累加該記憶體單元之一輸出位元碼，以及一數位輸出碼；其中，該減法運算單元與該粗略估算類比數位轉換器與該精準解析類比數位轉換器共同使用相同的二進制加權電容陣列，該數位加法器係輸出累加結果，並存入該記憶體單元，該第二類比數位轉換器係根據該第一類比數位轉換器之結果動態調整量化步階大小，以對該差值訊號作 量化。
  2. 如第1項所述之差量調變裝置，其中該通道訊號係與一暫存器所選取的相對應通道的一記憶體單元進行一減法運算，以取得該差值訊號。
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