CN107733436A - N位混合结构模数转换器及包含其的集成电路芯片 - Google Patents
N位混合结构模数转换器及包含其的集成电路芯片 Download PDFInfo
- Publication number
- CN107733436A CN107733436A CN201711096513.7A CN201711096513A CN107733436A CN 107733436 A CN107733436 A CN 107733436A CN 201711096513 A CN201711096513 A CN 201711096513A CN 107733436 A CN107733436 A CN 107733436A
- Authority
- CN
- China
- Prior art keywords
- analog
- capacitor array
- digital converter
- comparator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 149
- 238000005070 sampling Methods 0.000 claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- UDQDXYKYBHKBTI-IZDIIYJESA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (2e,4e,6e,8e,10e,12e)-docosa-2,4,6,8,10,12-hexaenoate Chemical compound CCCCCCCCC\C=C\C=C\C=C\C=C\C=C\C=C\C(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 UDQDXYKYBHKBTI-IZDIIYJESA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010130 dispersion processing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/1245—Details of sampling arrangements or methods
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本发明公开一种N位混合结构模数转换器及包括其的集成电路芯片，该模数转换器器包括前级采样电容阵列、后级电容阵列以及比较器组，前级采样电容阵列包括2N‑1组并列排布的第一电容阵列单元，第一电容阵列单元包括两组并联电容串，并联电容串的输入端分别与差分模拟信号及第一预设参考信号切换连接，输出端分别与比较器组的输入端连接，后级电容阵列的输入端分别与比较器组的输出及差分模拟信号切换连接，后级电容阵列的输出端作为模数转换器的输出；该N位混合结构模数转换器的纯电容阵列对于模拟差分信号友好；模拟差分信号的两路差分输入可共用同一比较器单元，因此，相较于传统，比较器的数量将减少一半，可降低整个集成芯片的功耗。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种N位混合结构模数转换器及包括其的集成电路芯片。
背景技术
当前市场上的ADC(Analog-to-Digital Converter，模数转换器)根据性能特点的不同，主要分为以下几种结构：逐次逼近模数转换器(SAR ADC)，流水线模数转换器(pipeline ADC)，全闪速模数转换器(FLASH ADC)，时间交织模数转换器(time-interleaved ADC)，∑Δ模数转换器(sigma-delta ADC)。不同的结构有不同的优势跟劣势，比如SAR ADC的优势是低功耗，精度也比较高，缺点是转换速度受工艺限制，很难提高；FLASH ADC的优势是速度很快，但它的缺点也很明显，精度低而且功耗大。
近年来ADC的发展，单结构的ADC各方面性能已经接近其工艺极限，但因为芯片行业摩尔定律的驱动，市场对ADC性能的要求也越来越苛刻，因此在最近几年混合结构ADC(hybrid ADC)开始成为一种新的主流结构；混合结构ADC一般是以SAR ADC为主体，混合其他结构的ADC。这种混合形式的ADC，会继承SAR ADC和其他结构ADC的特点，其性能空间和设计难度都会更大一些。但如果设计者处理不当，hybrid ADC的性能反而会不如单结构ADC。比如FLASH-SAR ADC，将电阻分压式的FLASH和电容阵列式的SAR混合，它们混合的效果却并不理想。一方面由于FLASH的功耗过于巨大，所以FLASH-SAR的低功耗优势并不明显，尽管它的主体仍然是低功耗的SAR，FLASH-SAR相比较于单纯的SAR虽然有少量速度上的优势，却在功耗上比纯SAR高出很多。另一方面，电阻分压式的FLASH首先它对差分信号并不友好，其次它用到多个比较器，却对于比较器的失调过于敏感，而SAR的所有转换动作都是基于电容阵列(CDAC)切换配合一个比较器对采样差分信号(电压)的运算实现的，并没有这两个缺点，所以电阻分压式的FLASH在和SAR混合完成一次转换时，会引入这些新的缺陷导致FLASH-SAR ADC实现同样精度比起纯SAR的ADC需要更大的代价，比如更苛刻的设计要求，甚至不可避免的额外速度损耗。
发明内容
本发明的主要目的是提出一种N位混合结构模数转换器，旨在以最小的代价实现FLASH和SAR的混合结构。
为实现上述目的，本发明提出的N位混合结构模数转换器，包括前级采样电容阵列、后级电容阵列以及比较器组，所述前级采样电容阵列包括2N-1组并列排布的第一电容阵列单元，每一所述第一电容阵列单元包括两组并联电容串，所述并联电容串的输入端分别与差分模拟信号及第一预设参考信号切换连接，所述并联电容串的输出端分别与比较器组对应的输入端连接，所述后级电容阵列的输入端分别与比较器组的输出及差分模拟信号切换连接，所述后级电容阵列的输出端作为模数转换器的输出。
优选地，所述并联电容串包括2N-1个并联连接的第一电容，各所述第一电容的上极板连接在一起作为所述并联电容串的输出端，各所述第一电容的下极板均连接有第一开关，各第一电容的下极板通过第一开关在差分模拟信号和第一预设参考信号之间切换连接。
优选地，所述第一预设参考信号分为两路，两路所述第一预设参考信号分别连接在同一第一电容阵列的两组并联电容串的第一开关处，所述第一预设参考信号为2N位二进制信号。
优选地，所述第一预设参考信号的高电平位数为2N-1个或者2N-1-1个。
优选地，所述第一开关为单刀三掷开关。
优选地，所述比较器组包括2N-1个比较器单元，所述比较器单元包括两相位相反输出的比较器，所述比较器的两输入端与对应的第一电容阵列单元的两输出端连接，比较器的输出作为比较器组的输出与后级电容阵列的输入端连接。
优选地，所述后级电容阵列包括两个第二电容阵列单元，每一所述第二电容阵列单元包括2N个并联连接的第二电容，各所述第二电容的上极板连接在一起后作为后级电容阵列的输出，各所述第二电容的下极板均连接有第二开关，其中，2N-1个所述第二电容通过第二开关在差分模拟信号和对应比较器的输出之间切换连接，剩余的一个所述第二电容通过第二开关在差分模拟信号和第二预设参考信号之间切换连接。
优选地，连接在两个第二电容阵列单元上的所述第二预设参考信号相同。
优选地，所述第二开关为单刀双掷开关。
本发明还提供一种集成电路芯片，该芯片包括N位混合结构模数转换器，该N位混合结构模数转换器包括前级采样电容阵列、后级电容阵列以及比较器组，所述前级采样电容阵列包括2N-1组并列排布的第一电容阵列单元，每一所述第一电容阵列单元包括两组并联电容串，所述并联电容串的输入端分别与差分模拟信号及第一预设参考信号切换连接，所述并联电容串的输出端分别与比较器组对应的输入端连接，所述后级电容阵列的输入端分别与比较器组的输出及差分模拟信号切换连接，所述后级电容阵列的输出端作为模数转换器实际量化模块的输出。
本发明技术方案的N位混合结构模数转换器及包括其的集成电路芯片，通过2N-1个第一电容阵列单元对差分模拟信号进行采样后，再通过第一预设参考信号将该采样的差分模拟信号进行离散化粗处理，每一个第一电容阵列单元的模拟信号离散化后对应形成一个参考电压刻度，因此，总共形成2N-1个参考电压刻度；相当于将采样所得的模拟信号离散为2N段离散区间内的离散信号。由于差分模拟信号分为两路进行传输，该两路信号振幅相等，相位相反；刚好每一个第一电容阵列单元包括两组并联电容串，一组并联电容串正好采样一路差分信号；再传输至比较器组的同一个比较器单元的输入端，该比较器单元的输出作为前级离散化粗处理的结果，此结果用于确定采样所得的模拟信号落入上述2N段离散区间内的哪一段。再传输至后级电容阵列进行余量化处理，即可将采样的模拟信号进行一次N位的粗转换。当该N位混合结构模数转换器采用纯电容阵列实现，纯电容阵列对于模拟差分信号友好；且模拟差分信号的两路差分输入可共用同一比较器单元，因此，相对于传统电阻分压式FLASH，比较器的数量将减少一半，可降低整个集成芯片的功耗，对比较器的失配敏感度也相应降低。此外，由于都是采用纯电容阵列实现转换，在前级与后级的混合上没有额外的代价。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明N位混合结构模数转换器一实施例的电路结构示意图。
附图标号说明：
| 标号 | 名称 | 标号 | 名称 |
| 100 | 前级采样电容阵列 | 110 | 第一电容阵列单元 |
| 200 | 比较器组 | 120 | 比较器单元 |
| 300 | 后级电容阵列 | 130 | 第二电容阵列单元 |
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种N位混合结构模数转换器。
参照图1，图1为本发明N位混合结构模数转换器一实施例的电路结构示意图。
在本发明实施例中，采用四位混合结构模数转换器为例进行说明，其他N位的混合结构模数转换器参照此四位混合结构模数转换器理解，在此不一一例举。
如图1所述，该四位混合结构模数转换器包括前级采样电容阵列100、后级电容阵列300以及比较器组200，所述前级采样电容阵列100包括2N-1＝24-1＝15组并列排布的第一电容阵列单元110，每一所述第一电容阵列单元110包括两组并联电容串，所述并联电容串的输入端分别与差分模拟信号及第一预设参考信号切换连接，所述并联电容串的输出端分别与比较器组200对应的输入端连接，所述后级电容阵列300的输入端分别与比较器组200的输出及差分模拟信号切换连接，所述后级电容阵列300的输出端作为模数转换器的输出。
本发明技术方案的四位混合结构模数转换器的通过24-1＝15个第一电容阵列单元110对差分模拟信号进行采样后，再通过第一预设参考信号将该采样的差分模拟信号进行离散化粗处理，每一个第一电容阵列单元110的模拟信号离散化后对应形成一个参考电压刻度，因此，总共形成2N-1＝24-1＝15个参考电压刻度；相当于将采样所得的模拟信号离散为2N＝24＝16段离散区间内的离散信号。在本实施例中，优选采用差分模拟信号，差分模拟信号分为两路进行传输，该两路信号振幅相等，相位相反；刚好每一个第一电容阵列单元110包括两组并联电容串，一组并联电容串正好采样一路差分信号；再传输至比较器组200的同一个比较器单元210的输入端，该比较器单元210的输出作为前级离散化粗处理的结果，此结果用于确定采样所得的模拟信号落入上述2N＝24＝16段离散区间内的哪一段。再传输至后级电容阵列300进行余量化处理，即可将采样的模拟信号进行一次N位的粗转换。当该N位混合结构模数转换器采用纯电容阵列实现，纯电容阵列对于模拟差分信号友好；且模拟差分信号的两路差分输入可共用同一比较器单元，因此，相对于传统电阻分压式FLASH，比较器的数量将减少一半，可降低整个集成芯片的功耗，对比较器的失配敏感度也相应降低。此外，由于都是采用电容阵列实现转换，在前级与后级的混合上没有额外的代价。
具体地，所述并联电容串包括2N-1个并联连接的第一电容，各所述第一电容的上极板连接在一起作为所述并联电容串的输出端，各所述第一电容的下极板均连接有第一开关，各第一电容的下极板通过第一开关在差分模拟信号和第一预设参考信号之间切换连接。所述第一预设参考信号分为两路，两路所述第一预设参考信号分别连接在同一第一电容阵列单元110的两组并联电容串的第一开关处，所述第一预设参考信号为2N＝24＝16位二进制信号；第一预设参考信号的高电平位数为2N-1＝24-1＝23＝8个或者2N-1-1＝24-1-1＝23-1＝7个；所述第一开关为单刀三掷开关。
在本实施例中，根据形成离散区间的个数为2N，则每一个第一电容阵列单元110的电容数目的总数也相应为2N＝24＝16，由于模拟信号分为两路差分输入，对应地，将每一第一电容阵列单元110也分为两组，形成两组并联电容串，则每一并联电容串的第一电容的数目为2N/2＝2N-1＝24-1＝23＝8。则第一预设参考信号也对应分为两组，第一预设参考信号的总位数为2N，则每一组的第一预设参考信号的位数为2N/2＝2N-1＝24-1＝23＝8，在本实施例中，规定连接至高电平Vrefp为1，连接至低电平Vrefp为0。
首先，控制该第一开关连通各第一电容的下极板与对应差分输入，当第一电容的下极板采样完成后，则两并联电容串的第一电容的下极板的电压分别为Vin、Vip，此时，控制该第一开关切换至第一参考信号连接端，若第一电容的下极板的电压连接至高电平Vrefp时，则该第一电容的上极板的电压在Vin或Vip基础上相应增加Vrefp/2N-1＝Vrefp/24-1＝Vrefp/23＝Vrefp/8，若第一电容的下极板的电压连接至低电平Vrefn时，则第一电容的上极板的电压就为Vin或Vip。此时，第一电容阵列单元110的等效电压为两组并联电容串的第一电容的上极板的电压之差为Vip-Vin+VY-VX。
假设连接在一组并联电容串的第一电容的下极板上的2N-1＝24-1＝23＝8位第一预设信号为X0、X1、X2、X3、X4、X5、X6、X7，另一组并联电容串的第一电容下极板上的2N-1＝24-1＝23＝8位第一预设信号为Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7，则可按以下表格设置第一预设参考信号：
| 序号 | X7～X0 | Y7～Y0 | VY-VX等效参考电压 |
| 第一组 | 00000000 | 11111110 | +7/8*Vrefp |
| 第二组 | 00000001 | 11111110 | +6/8*Vrefp |
| 第三组 | 00000001 | 11111100 | +5/8*Vrefp |
| 第四组 | 00000011 | 11111100 | +4/8*Vrefp |
| 第五组 | 00000011 | 11111000 | +3/8*Vrefp |
| 第六组 | 00000111 | 11111000 | +2/8*Vrefp |
| 第七组 | 00000111 | 11110000 | +1/8*Vrefp |
| 第八组 | 00001111 | 11110000 | 0 |
| 第九组 | 00001111 | 11100000 | -1/8*Vrefp |
| 第十组 | 00011111 | 11100000 | -2/8*Vrefp |
| 第十一组 | 00011111 | 11000000 | -3/8*Vrefp |
| 第十二组 | 00111111 | 11000000 | -4/8*Vrefp |
| 第十三组 | 00111111 | 10000000 | -5/8*Vrefp |
| 第十四组 | 01111111 | 10000000 | -6/8*Vrefp |
| 第十五组 | 01111111 | 00000000 | -7/8*Vrefp |
则根据上述表格可知，通过前级电容阵列100，得到了2N-1＝24-1＝15个参考电压刻度，则相应会形成2N-1+1＝24-1+1＝16个离散电压区间：【≤-7/8*Vrefp】、【-7/8*Vrefp，-6/8*Vrefp】、【-6/8*Vrefp，-5/8*Vrefp】、【-5/8*Vrefp，-4/8*Vrefp】、【-4/8*Vrefp，-3/8*Vrefp】、【-3/8*Vrefp，-2/8*Vrefp】、【-2/8*Vrefp，-1/8*Vrefp】、【-1/8*Vrefp，0】、【0，+1/8*Vrefp】、【+1/8*Vrefp，+2/8*Vrefp】、【+2/8*Vrefp，+3/8*Vrefp】、【+3/8*Vrefp，+4/8*Vrefp】、【+4/8*Vrefp，+5/8*Vrefp】、【+5/8*Vrefp，+6/8*Vrefp】、【+6/8*Vrefp，+7/8*Vrefp】、【≥+7/8*Vrefp】。则通过在各第一电容的下极板上加载上述表格中的第一预设参考信号后，差分模拟信号将被离散化在上述16个离散区间内。
优选地，所述比较器组包括2N-1个比较器单元210，所述比较器单元210包括两相位相反输出的比较器，所述比较器的两输入端与对应的第一电容阵列单元110的两输出端连接，比较器的输出作为比较器组200的输出与后级电容阵列300的输入端连接。
根据比较器的结果来控制后级电容阵列300的第二电容的加载电平，当VY＞VX，即VY为高电平、对应VX为低电平时，其中一比较器输出高电平，相应地，另一比较器输出低电平；当VY＜VX，即VY为低电平、对应VX为高电平时，其中一比较器输出低电平，另一比较器输出高电平。将该两组比较器的结果分别输出给两个第二电容阵列单元310，用于得出粗离散处理后的余量区间。
优选地，所述后级电容阵列300包括两个第二电容阵列单元310，每一所述第二电容阵列单元310包括2N＝24＝16个并联连接的第二电容，各所述第二电容的上极板连接在一起后作为后级电容阵列的输出，各所述第二电容的下极板均连接有第二开关，其中，2N-1＝24-1＝15个所述第二电容通过第二开关在差分模拟信号和对应比较器的输出之间切换连接，剩余的一个所述第二电容通过第二开关在差分模拟信号和第二预设参考信号之间切换连接。所述连接在两个第二电容阵列单元310上的所述第二预设参考信号相同。其中，所述第二开关为单刀双掷开关。
在本实施例中，由于比较器的输出只有2N-1＝24-1＝15位二进制信号，在其中一个第二电容上加载第二预设参考信号，可以补齐2N＝24＝16位二进制信号，由于该第二预设参考信号分别输入的为两路差分模拟信号，因此，该后级电容阵列300的电压输出为两个第二电容阵列单元310各第二电容上极板之间的差值，将第二预设参考信号设置为相同，通过相减后相互抵消，不会对另外2N-1＝24-1＝15位二进制信号产生影响。
比如，当Vip-Vin落在【+1/8*Vrefp，+2/8*Vrefp】区间时，一比较器的输出为000000111111111，则对应另一比较器输出为111111000000000，那么其中一第二电容阵列单元的2N-1＝24-1＝15个开关就应该接到Vrefn、Vrefn、Vrefn、Vrefn、Vrefn、Vrefn、Vrefp、Vrefp、Vrefp、Vrefp、Vrefp、Vrefp、Vrefp、Vrefp、Vrefp，而对应另一第二电容阵列单元的15个开关应该接到Vrefp、Vrefp、Vrefp、Vrefp、Vrefp、Vrefp、Vrefn、Vrefn、Vrefn、Vrefn、Vrefn、Vrefn、Vrefn、Vrefn、Vrefn，此时Vop-Von＝(10/16)×Vrefp-Vin–【(7/16)×Vrefp-Vip】＝Vip–Vin–3/16×Vrefp，这个值会落在【-1/16*Vrefp，+1/16*Vrefp】区域，也就是本级4位粗量化的余量区间，如果Vip-Vin是其他值，同理在经过一次粗转换之后，余量会落到【-1/16*Vrefp，+1/16*Vrefp】区域，给到下一级转换。
本发明还提供一种集成电路芯片，该集成电路芯片包括该N位混合结构模数转换器，该N位混合结构模数转换器的结构、工作原理以及所带来的有益效果，均参照上述实施例，在此不再赘述。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (10)
1.一种N位混合结构模数转换器，其特征在于，包括前级采样电容阵列、后级电容阵列以及比较器组，所述前级采样电容阵列包括2N-1组并列排布的第一电容阵列单元，每一所述第一电容阵列单元包括两组并联电容串，所述并联电容串的输入端分别与差分模拟信号及第一预设参考信号切换连接，所述并联电容串的输出端分别与比较器组对应的输入端连接，所述后级电容阵列的输入端分别与比较器组的输出及差分模拟信号切换连接，所述后级电容阵列的输出端作为模数转换器的输出。
2.如权利要求1所述的N位混合结构模数转换器，其特征在于，所述并联电容串包括2N-1个并联连接的第一电容，各所述第一电容的上极板连接在一起作为所述并联电容串的输出端，各所述第一电容的下极板均连接有第一开关，各第一电容的下极板通过第一开关在差分模拟信号和第一预设参考信号之间切换连接。
3.如权利要求2所述的N位混合结构模数转换器，其特征在于，所述第一预设参考信号分为两路，两路所述第一预设参考信号分别连接在同一第一电容阵列的两组并联电容串的第一开关处，所述第一预设参考信号为2N位二进制信号。
4.如权利要求3所述的N位混合结构模数转换器，其特征在于，所述第一预设参考信号的高电平位数为2N-1个或者2N-1-1个。
5.如权利要求2所述的N位混合结构模数转换器，其特征在于，所述第一开关为单刀三掷开关。
6.如权利要求2所述的N位混合结构模数转换器，其特征在于，所述比较器组包括2N-1个比较器单元，所述比较器单元包括两相位相反输出的比较器，所述比较器的两输入端与对应的第一电容阵列单元的两输出端连接，比较器的输出作为比较器组的输出与后级电容阵列的输入端连接。
7.如权利要求6所述的N位混合结构模数转换器，其特征在于，所述后级电容阵列包括两个第二电容阵列单元，每一所述第二电容阵列单元包括2N个并联连接的第二电容，各所述第二电容的上极板连接在一起后作为后级电容阵列的输出，各所述第二电容的下极板均连接有第二开关，其中，2N-1个所述第二电容通过第二开关在差分模拟信号和对应比较器的输出之间切换连接，剩余的一个所述第二电容通过第二开关在差分模拟信号和第二预设参考信号之间切换连接。
8.如权利要求7所述的N位混合结构模数转换器，其特征在于，连接在两个第二电容阵列单元上的所述第二预设参考信号相同。
9.如权利要求7所述的N位混合结构模数转换器，其特征在于，所述第二开关为单刀双掷开关。
10.一种集成电路芯片，其特征在于，包括如权利要求1-9中任一项权利要求所述N位混合结构模数转换器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711096513.7A CN107733436B (zh) | 2017-11-07 | 2017-11-07 | N位混合结构模数转换器及包含其的集成电路芯片 |
| PCT/CN2018/114041 WO2019091358A1 (zh) | 2017-11-07 | 2018-11-06 | N位混合结构模数转换器及包含其的集成电路芯片 |
| US16/758,518 US10965304B2 (en) | 2017-11-07 | 2018-11-06 | N-bit hybrid structure analog-to-digital converter and integrated circuit chip including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711096513.7A CN107733436B (zh) | 2017-11-07 | 2017-11-07 | N位混合结构模数转换器及包含其的集成电路芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107733436A true CN107733436A (zh) | 2018-02-23 |
| CN107733436B CN107733436B (zh) | 2018-11-30 |
Family
ID=61214217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711096513.7A Active CN107733436B (zh) | 2017-11-07 | 2017-11-07 | N位混合结构模数转换器及包含其的集成电路芯片 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10965304B2 (zh) |
| CN (1) | CN107733436B (zh) |
| WO (1) | WO2019091358A1 (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109602438A (zh) * | 2018-12-12 | 2019-04-12 | 彭浩 | 高复用度的全身pet数据采集方法及系统 |
| WO2019091358A1 (zh) * | 2017-11-07 | 2019-05-16 | 深圳锐越微技术有限公司 | N位混合结构模数转换器及包含其的集成电路芯片 |
| CN111435837A (zh) * | 2019-01-11 | 2020-07-21 | 瑞昱半导体股份有限公司 | 模拟转数字转换装置 |
| WO2024026966A1 (zh) * | 2022-08-05 | 2024-02-08 | 重庆吉芯科技有限公司 | 流水线型模数转换器 |
| CN117713820A (zh) * | 2023-12-20 | 2024-03-15 | 灿芯半导体(上海)股份有限公司 | 一种adc下极板采样电路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111431536B (zh) | 2020-05-18 | 2023-05-02 | 深圳市九天睿芯科技有限公司 | 子单元、mac阵列、位宽可重构的模数混合存内计算模组 |
| CN112865796B (zh) * | 2021-01-21 | 2022-05-03 | 电子科技大学中山学院 | 一种模数转换器及其控制方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100026546A1 (en) * | 2008-07-29 | 2010-02-04 | Texas Instruments Deutschland Gmbh | Sar adc |
| CN105187067A (zh) * | 2015-09-28 | 2015-12-23 | 中国电子科技集团公司第三十八研究所 | 高速逐次逼近型模数转换器的电容阵列型数模转换器电路 |
| CN206164507U (zh) * | 2016-09-14 | 2017-05-10 | 成都旋极星源信息技术有限公司 | 一种具有分段电容阵列的逐次逼近型模数转换器 |
| US9654127B1 (en) * | 2015-11-25 | 2017-05-16 | Realtek Semiconductor Corp. | Method for adaptively regulating coding mode and digital correction circuit thereof |
| CN107113003A (zh) * | 2014-10-23 | 2017-08-29 | 美国莱迪思半导体公司 | 具有用于数模电容器稳定的增长时间帧的基于逐次逼近寄存器的模数转换器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4255733B2 (ja) * | 2003-04-09 | 2009-04-15 | ソニー株式会社 | コンパレータ、差動増幅器、２段増幅器及びアナログ／ディジタル変換器 |
| US6864821B2 (en) * | 2003-05-14 | 2005-03-08 | Macronix International Co., Ltd. | Resistor-capacitor (R-C) hybrid successive approximation register (SAR) analog-to-digital converter (ADC) with center-symmetric differential resistor string and other differential structures |
| CN204376879U (zh) * | 2015-02-03 | 2015-06-03 | 国网重庆市电力公司电力科学研究院 | 具有混合型dac电容阵列结构的sar adc |
| JP6650788B2 (ja) * | 2016-03-07 | 2020-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN106209102A (zh) * | 2016-06-27 | 2016-12-07 | 合肥工业大学 | 用于全并行—逐次逼近模拟数字转换器的混合型两级结构 |
| CN107733436B (zh) * | 2017-11-07 | 2018-11-30 | 深圳锐越微技术有限公司 | N位混合结构模数转换器及包含其的集成电路芯片 |
-
2017
- 2017-11-07 CN CN201711096513.7A patent/CN107733436B/zh active Active
-
2018
- 2018-11-06 US US16/758,518 patent/US10965304B2/en active Active
- 2018-11-06 WO PCT/CN2018/114041 patent/WO2019091358A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100026546A1 (en) * | 2008-07-29 | 2010-02-04 | Texas Instruments Deutschland Gmbh | Sar adc |
| CN107113003A (zh) * | 2014-10-23 | 2017-08-29 | 美国莱迪思半导体公司 | 具有用于数模电容器稳定的增长时间帧的基于逐次逼近寄存器的模数转换器 |
| CN105187067A (zh) * | 2015-09-28 | 2015-12-23 | 中国电子科技集团公司第三十八研究所 | 高速逐次逼近型模数转换器的电容阵列型数模转换器电路 |
| US9654127B1 (en) * | 2015-11-25 | 2017-05-16 | Realtek Semiconductor Corp. | Method for adaptively regulating coding mode and digital correction circuit thereof |
| CN206164507U (zh) * | 2016-09-14 | 2017-05-10 | 成都旋极星源信息技术有限公司 | 一种具有分段电容阵列的逐次逼近型模数转换器 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019091358A1 (zh) * | 2017-11-07 | 2019-05-16 | 深圳锐越微技术有限公司 | N位混合结构模数转换器及包含其的集成电路芯片 |
| US10965304B2 (en) | 2017-11-07 | 2021-03-30 | Radiawave Technologies Co., Ltd. | N-bit hybrid structure analog-to-digital converter and integrated circuit chip including the same |
| CN109602438A (zh) * | 2018-12-12 | 2019-04-12 | 彭浩 | 高复用度的全身pet数据采集方法及系统 |
| CN111435837A (zh) * | 2019-01-11 | 2020-07-21 | 瑞昱半导体股份有限公司 | 模拟转数字转换装置 |
| CN111435837B (zh) * | 2019-01-11 | 2023-01-31 | 瑞昱半导体股份有限公司 | 模拟转数字转换装置 |
| WO2024026966A1 (zh) * | 2022-08-05 | 2024-02-08 | 重庆吉芯科技有限公司 | 流水线型模数转换器 |
| CN117713820A (zh) * | 2023-12-20 | 2024-03-15 | 灿芯半导体(上海)股份有限公司 | 一种adc下极板采样电路 |
| CN117713820B (zh) * | 2023-12-20 | 2024-09-17 | 灿芯半导体(上海)股份有限公司 | 一种adc下极板采样电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107733436B (zh) | 2018-11-30 |
| US10965304B2 (en) | 2021-03-30 |
| US20200259500A1 (en) | 2020-08-13 |
| WO2019091358A1 (zh) | 2019-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107733436A (zh) | N位混合结构模数转换器及包含其的集成电路芯片 | |
| CN105375925B (zh) | 伪差分电容型逐次逼近模数转换器 | |
| CN105391451B (zh) | 一种逐次逼近型模数转换器及其模数转换时开关切换方法 | |
| TWI509997B (zh) | 資料轉換電路及其方法 | |
| US10135457B2 (en) | Successive approximation register analog-digital converter having a split-capacitor based digital-analog converter | |
| US7746262B2 (en) | Coding method for digital to analog converter of a SAR analog to digital converter | |
| US8717221B2 (en) | Successive approximation register analog-to-digital converter | |
| CN104079298A (zh) | 自校准桥接电容结构的逐次逼近型模数转换器 | |
| CN107994903B (zh) | 模数转换电路及流水线模数转换器 | |
| US20100026546A1 (en) | Sar adc | |
| US20120326900A1 (en) | Successive approximation register analog to digital converter and conversion method thereof | |
| CN109889199B (zh) | 一种带斩波稳定的σδ型和sar型混合型adc | |
| CN102045067A (zh) | 提高逐次逼近adc输出信噪比的转换和校准算法及adc | |
| US9496885B2 (en) | Analog-to-digital conversion circuit | |
| CN106877869B (zh) | 一种能提高电阻电容型逐次逼近模数转换器线性度的电容排序方法 | |
| CN109347477A (zh) | 一种逐次逼近型模数转换器权重校准方法 | |
| CN111711453B (zh) | 逐次逼近型模数转换器 | |
| CN105811984B (zh) | 输入采样与转换电路 | |
| CN107346975A (zh) | 一种sar型adc的高精度校准装置 | |
| US20230117529A1 (en) | Analog-to-digital conversion circuit with improved linearity | |
| US20220209781A1 (en) | Time-interleaved analog to digital converter having randomization and signal conversion method | |
| US20060092069A1 (en) | Domino asynchronous successive approximation adc | |
| CN112600560A (zh) | 高精度两步型逐次逼近寄存器模数转换器 | |
| US7030801B2 (en) | Device and method for low non-linearity analog-to-digital converter | |
| US10707889B1 (en) | Interleaving method for analog to digital converters |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |