CN107113003A - 具有用于数模电容器稳定的增长时间帧的基于逐次逼近寄存器的模数转换器 - Google Patents

具有用于数模电容器稳定的增长时间帧的基于逐次逼近寄存器的模数转换器 Download PDF

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Abstract

提供了一种基于逐次逼近寄存器(SAR)的模数转换器(ADC)，其通过在锁存时间由时钟信号锁存比较器输出之前向数模转换器(DAC)馈送比较器输出信号以开始DAC电容器稳定，来增加了被分配用于DAC电容器网络中的电容器的稳定的时间帧。SAR ADC(100)可以包括在比较器(120)的锁存时间之前从比较器(120)直接向DAC(140)提供比较器输出的窗口电路(138)。在锁存时间之后，比较器输出的锁存版本被提供给DAC电容器(144)。通过在锁存之前向DAC电容器(144)提供电容器输出，与其中DAC比较器(144)稳定在比较器(120)的锁存时间之后开始的SAR DAC(100)相比，DAC电容器(144)可以更早地稳定。

Description

具有用于数模电容器稳定的增长时间帧的基于逐次逼近寄存 器的模数转换器
技术领域
本公开涉及模数转换器(ADC)，具体涉及基于逐次逼近寄存器(successiveapproximation register，SAR)的ADC。
背景技术
基于逐次逼近寄存器(SAR)的模数转换器(ADC)SAR ADC需要若干次比较周期来完成一个采样模拟信号到数字值的转换，并且因此具有有限的操作速度。由于低功耗，SAR架构广泛应用于采样频率小于几个MSamples/s(MS/s)的低功耗和低速应用中。近年来，SARADC已经实现了具有5位到10位分辨率的几十MS/s到低GS/s的采样率，这是部分由于互补金属氧化物半导体(CMOS)的特征尺寸缩小。
随着采样频率的增加，SAR ADC已经减少了用于数模转换器(DAC)电容器网络稳定的时间量。例如，在考虑采样稳定时间、比较器活动时间和SAR逻辑延迟时间之后，典型的10位100MS/s SAR ADC在每个采样周期中有小于0.4ns用于DAC电容器网络稳定。由于先进CMOS工艺的使用而导致的增大的互连线路阻抗也可以降低SAR ADC中的电容器的电荷传输，从而防止SAR ADC以更高的采样速度运行。
发明内容
实施例涉及一种基于逐次逼近寄存器(SAR)的模数转换器(ADC)，其可以增加被分配用于数模转换器(DAC)电容器网络中的电容器的稳定的时间帧。
在一个实施例中，ADC可以包括比较器，该比较器包括用于接收输入电压信号的第一输入和用于接收表示参考电压信号的信号的第二输入。比较器可以在第一比较周期期间生成表示输入电压信号与参考信号之间的差异的比较器输出信号。ADC还可以包括控制逻辑，控制逻辑包括耦合到比较器以接收比较器输出信号的第一输入和用于接收时钟信号的第二输入。控制逻辑可以在由时钟信号的切换定义的锁存时间生成表示比较器输出信号的控制输出信号。ADC还可以包括耦合到比较器的DAC电容器阵列。DAC电容器阵列可以在锁存时间之前从比较器接收比较器输出信号，并且可以生成输入电压信号的近似。
在一个实施例中，比较器输出信号可以在第一比较周期期间在比较器被复位之前从比较器被提供给DAC电容器阵列。
在一个实施例中，ADC还可以包括耦合在控制逻辑与DAC电容器阵列之间的窗口电路。窗口电路可以包括第一传输门，该第一传输门可以在锁存时间之前向DAC电容器阵列提供比较器输出信号。窗口电路还可以第二传输门，该第二传输门包括可以在锁存时间之后向DAC电容器阵列提供比较器输出信号。
在一个实施例中，第一比较周期可以由不同于时钟信号的第二时钟信号来定义。
在一个实施例中，控制逻辑还可以包括数据有效电路，该数据有效电路可以生成表示比较器的活动模式(active mode)的有效信号。
在一个实施例中，控制逻辑还可以生成输入电压信号的数字近似的比特值。
在一个实施例中，比较器可以生成比较器输出信号，控制逻辑可以生成控制输出信号，并且DAC电容器阵列可以针对数目为N的比较周期生成输入电压信号的近似，其中N是大于1的整数。
在一个实施例中，控制逻辑还可以包括异步时钟发生器，该异步时钟发生器可以生成用于锁存比较器输出信号的数目为N的异步时钟信号。N个异步时钟信号中的第一异步时钟信号可以被用于在第一比较周期期间对比较器输出信号的锁存。N个异步时钟信号中的第二异步时钟信号可以被用于在第二比较周期期间对比较器输出信号的锁存。N个异步时钟信号中的第N异步时钟信号可以被用于在第N比较周期期间对比较器输出信号的锁存。
在一个实施例中，异步时钟发生器还可以生成被用于向DAC电容器阵列提供比较器输出信号的数目为N的窗口脉冲。N窗口脉冲中的第一窗口脉冲可以被用于在第一比较周期期间提供比较器输出信号。N窗口脉冲中的第二窗口脉冲可以被用于在第二比较周期期间提供比较器输出信号。N窗口脉冲中的第N窗口脉冲被用于在第N比较周期期间提供比较器输出信号。
实施例还涉及操作SAR ADC以生成并且向DAC电容器阵列提供比较器输出信号，以增加被分配用于DAC电容器阵列中的电容器的稳定的时间帧。
在一个实施例中，可以在第一比较周期期间生成表示输入电压信号与表示参考电压信号的信号之间的差异的比较器输出信号。可以在由时钟信号的切换定义的锁存时间生成表示比较器输出信号的控制输出信号。可以响应于在锁存时间之前接收到比较器输出信号来生成输入电压信号的近似。
实施例还涉及存储ADC的数字表示的非暂态计算机可读介质，该数字表示可以增加被分配用于DAC电容器网络中的电容器稳定的时间帧。
附图说明
图1是根据一个实施例的基于逐次逼近寄存器(SAR)的模数转换器(ADC)的高级框图。
图2A是示出根据一个实施例的SAR ADC的架构的框图。
图2B是示出根据一个实施例的SAR ADC的操作的高级框图。
图3是示出根据一个实施例的SAR ADC的选定电路部件的框图。
图3B是示出根据一个实施例的SAR ADC的比较器的电路图。
图4是示出根据一个实施例的SAR ADC的一个比较时钟周期的操作的时序图。
图5是示出根据一个实施例的4位SAR ADC的时钟信号的时序图。
图6是示出延迟比较器输出的下降沿的SAR ADC的实施例的时序图。
图7是示出根据一个实施例的SAR ADC的实施例的时序图。
图8是示出根据一个实施例的SAR ADC的操作的流程图。
图9是示出根据一个实施例的存储SAR ADC的表示的电子设备的框图。
具体实施方式
附图和以下描述仅通过说明的方式涉及各种实施例。应当注意，从下面的讨论中，本文中公开的结构和方法的替代实施例将被容易地认识到，以作为可以在不脱离本文中讨论的原理的情况下采用的可行的替代方案。现在将详细参考几个实施例，其示例在附图中示出。注意，在可行的情况下，附图中可以使用类似或相似的附图标记，并且它们可以指示类似或相似的功能。
本公开的实施例涉及基于逐次逼近寄存器(SAR)的模数转换器(ADC)，其通过在锁存时间由时钟信号锁存比较器输出之前向数模转换器(DAC)馈送比较器输出信号以开始DAC电容器稳定，来增加了被分配用于DAC电容器网络中的电容器的稳定的时间帧。SAR ADC可以包括在比较器的锁存时间之前从比较器直接向DAC提供比较器输出的窗口电路。在锁存时间之后，比较器输出的锁存版本被提供给DAC电容器。通过在锁存之前向DAC电容器提供电容器输出，与其中DAC电容器稳定在比较器的锁存时间之后开始的SAR ADC相比，DAC电容器可以更早地稳定。
本文中所述的术语“逻辑高电平”是指接近电路的电源电压的数字电路的电压电平。例如，在具有电源电压VDD和接地电压GND的数字电路中，逻辑高电平为VDD或者在VDD的噪声容限内。
本文中所述的术语“逻辑低电平”是指接近电路的接地电压电平的数字电路的电压电平。例如，逻辑低电平为GND或者在GND内的噪声容限内。
SAR ADC是一种类型的ADC，其在收敛到近似模拟信号的数字输出之前经由对所有可能量化级别的二进制搜索来将连续模拟信号转换为离散数字表示。N位SAR ADC在N个比较周期之后生成数字输出。SAR ADC通常包括获取模拟输入电压信号VIN的采样和保持电路。每个比较周期开始于比较电路将采样输入信号和内部参考DAC的输出相比较，并且将比较结果输出到SAR电路。SAR电路被设计为生成将Vin逼近到内部参考DAC的数字码，内部参考DAC为比较器提供与SAR的数字码输出等效的模拟电压，使得模拟电压等效范围在零和输入参考电压VREF之间。这完成了第一比较周期。其他N-1个比较周期与第一比较周期类似，只是在每个比较周期内，内部参考DAC的输出基于来自先前比较周期的SAR输出来生成。在N个比较周期结束时，SAR ADC收敛到逼近模拟信号的最终数字输出。
图1是根据一个实施例的SAR ADC 100的高级框图。ADC 100接收模拟输入电压信号VIN，并且将其转换为N位数字信号BN至B1(BN：B1)。为此，ADC 100包括采样/保持电路110、比较器120、SAR电路130和DAC 140等部件。虽然在图1中ADC通常被实现为差分电路ADC100，但是为简单起见，随后的附图被描绘为单端电路。例如，尽管比较器120可以输出正输出和负输出，这两个输出的差异表示比较器输出，但是图1被简化为描绘单个比较器输出VCOMP。
采样/保持电路110以采样频率对模拟输入信号VIN进行采样，并且保持采样信号VS/H以将其作为输入提供给比较器120。可以使用当前正在使用或要被开发的各种类型的采样/保持电路110，并且为了简洁起见，本文中省略其详细描述。
比较器120将采样信号VS/H与参考信号的表示(即，VDAC)进行比较，以在对应于N的多个比较周期上确定采样信号VS/H大于还是小于VDAC。VDAC是到DAC的数字输入(即BN：B1)的模拟表示。基于在DAC 140处接收的模拟参考输入信号VREF来生成VDAC信号的模拟值，使得VDAC信号的值被转译为在零到VREF之间的电压。例如，当4位SAR ADC使用二进制搜索算法时，4位SAR的初始值被设置为1000，其中最高有效位(MSB)被设置到逻辑高电平。4位SAR的值1000使得DAC 140输出对应于VREF/2的VDAC。
在每个比较周期中，比较器120输出处于逻辑高电平(“1”)或逻辑低电平(“0”)的输出信号VCOMP。在一个实施例中，比较器120被配置为当采样信号VS/H大于VDAC信号时输出处于逻辑高电平的信号并且当采样信号VS/H等于或小于VDAC信号时输出处于逻辑低电平的信号。或者，比较器120被配置为当采样信号VS/H大于VDAC信号时输出处于逻辑低电平的信号并且当采样信号VS/H等于或小于VDAC信号时输出处于逻辑高电平的信号。
SAR 130接收VCOMP信号并且生成N位数字输出信号BN：B1。在ADC 100实施二进制搜索算法的实施例中，SAR 130被初始化为值1000...000，其中表示BN的MSB被设置到逻辑高电平，并且将剩余的位B1至BN-1被设置到逻辑低电平。BN：B1的值1000...000对应于VREF/2。在第一比较时钟周期中，比较器120将采样信号VS/H与对应于VREF/2的VDAC信号进行比较。如果采样信号VS/H大于VREF/2，则比较器120向SAR 130输出处于逻辑高电平的信号。响应于此，SAR 130保持MSB的值(即，BN当前处于逻辑高电平)，并且针对第二比较时钟周期将下一位(即，BN-1)设置到逻辑高电平。针对第二比较周期的SAR 130输出将为1100...000，其对应于大于VREF/2的参考信号的值。
另一方面，如果采样信号VS/H小于或等于VREF/2，则比较器120输出处于逻辑低电平的信号，并且SAR 130将MSB(即，BN)设置到逻辑低电平并且将下一位(即，BN-1)设置到逻辑高电平。在这种情况下，针对第二比较周期的SAR 130输出将为0100...000，其对应于小于VREF/2的参考信号的值。因此，取决于来自先前比较周期的比较器120输出，针对第二比较周期的VDAC值可以对应于大于或小于VREF/2的值。然后，SAR ADC 100进行到第二比较周期。在第二比较周期中，比较器120使用与第一比较周期中相同的采样信号VS/H来针对第二比较周期重复该比较步骤，但是接收与更新后的SAR130输出0100...000对应的VDAC。在随后的比较周期中，更新后的VDAC与相同的采样信号VS/H的比较被重复，以确定输出信号BN：B1中的所有比特值。
为了实现以上描述的生成N位数字输出信号BN：B1的功能，SAR 130包括数据有效电路132、异步时钟发生器134、控制逻辑136和窗口电路138。数据有效电路132接收比较器输出VCOMPP和VCOMPN，并且生成有效(Valid)信号以指示比较器120处于活动操作模式。例如，差分比较器输出信号的两个输出可以被传递通过2输入数字NAND门以生成有效信号。在NAND门示例中，比较器120的两个输出默认地被设置到逻辑高电平(即，当比较器120被复位时)，并且当任一个输出切换到逻辑低电平时(响应于在活动模式下的比较器120的比较)，有效信号将在与2输入NAND门相关联的适当传播延迟之后达到逻辑高电平。或者，如果比较器120的输出默认地被设置到逻辑低电平，则2输入数字OR门可以生成有效信号。
异步时钟发生器134生成被用于锁存比较器输出VCOMP的针对N位SAR的N个异步时钟信号。例如，在4位SAR ADC中，异步时钟发生器134为四个控制逻辑块中的每一个生成四个异步时钟，如下面参考图3所详细描述的。这些异步时钟信号在图3中被标记为CLKi，其中“i”的范围为1到4。异步时钟信号可以被控制逻辑136用于生成VCOMP信号的锁存版本，该VCOMP信号的锁存版本进一步被转换为输入电压信号VIN的数字近似的比特值(即，BN：B1)。异步时钟发生器134还生成在向DAC 140提供比较器输出信号VREF的版本时被使用的N个Window_i(i范围从1到N)。控制逻辑136包括N个相同的控制块，这些控制块之一在以下参考图3详细地被描绘和描述。窗口138从异步时钟发生器134接收N个Window_i脉冲，以将比较器输出信号VREF直接从比较器120提供给DAC 140，或者将比较器输出信号(即，BN：B1)的锁存版本提供给DAC 140。
DAC 140接收来自SAR 130的N位数字信号BN：B1、和模拟参考信号VREF，并且将数字信号转换成对应的模拟输出信号VDAC，使得VDAC的信号值位于下限零到上限VREF之间。在一个实施例中，DAC 140可以使用DAC电容器阵列144来实现，如在Chun-Cheng Liu等人的“A 10-bit 50-MS/s SAR ADC with a Monotonic Capacitor Switching Procedure”，IEEEJournal of Solid-State Circuits,Vol.45,No.4,April 2010pp.731-40(“ADC论文”)中所描述的，该文献全部内容通过引用并入本文。DAC电容器阵列144可以被实现为二进制加权的电容器阵列或C-2C电容器阵列。下文将参考图2B描述N位SAR ADC的操作。
图2A是示出根据一个实施例的SAR ADC 200的架构的框图。ADC 200基于电荷再分配架构，其包括由单独开关的二进制加权电容器阵列组成的电荷缩放DAC。电荷缩放DAC的电容器阵列也被用于采样和保持功能。虽然ADC 200包括在ADC 100中描述的相同部件，但是部件的子集被包括在图2A中以说明ADC架构。ADC 200接收差分模拟输入电压信号VINP和VINN，并且生成数字位B10：B1，这些数字位B10：B1是接收到的模拟输入信号的数字近似。使用自举开关(bootstrap switch)S1和S2对输入信号VINP/VINN进行采样，然后使用电容器网络C1P：C10P/C1N：C10N来保持采样信号VS/HP/VS/HN。
电容器网络C1P：C10P/C1N：C10N的第一板(plate)被连接到采样信号VS/HP/VS/HN，第二板被拉到正参考电压信号VREFP或负参考电压信号VREFN。在ADC论文中使用的电容器网络与本公开的图2A中使用的电容器网络的一个区别在于：ADC论文的电容器网络的第二板被拉到单端参考信号VREF或逻辑低电平，而本公开的电容器网络的第二板被拉到差分参考信号VREF的正参考电压信号VREFP或负参考电压信号VREFN。如ADC论文中所描述的，采样信号VS/HP和VS/HN之间的差异表示输入信号VIN和参考信号VREF之间的差异。比较器120的输出信号VCOMP被馈送给SAR 130，SAR 130生成数字近似位B10：B1。
SAR 130还生成用于将电容器网络的第二板拉到参考信号VREFP/VREFN的控制信号CTRLi(i范围从1到N)。数字位B10：B1的模拟近似电压VDAC可以通过电容器网络的所有电容器上的电荷的总和来生成。由于能够将电容器网络C1P：C10P/C1N：C10N的每个电容器的第二板拉到VREFP或VREFN这样的灵活性，所以电容器的电荷的总和导致生成VDAC作为在零到VREF伏特之间的值。下面在图2B中描述ADC 100的操作。
图2B是示出根据一个实施例的N位SAR ADC 200的操作的高级框图。图2B示出了在N个比较周期中的第一比较周期内通过N位SAR ADC的各个部件的信号流的操作。图2B所示的操作也适用于N位SAR ADC 100的N个比较周期中的其他比较周期。
采样/保持电路110使用采样时钟信号CLK采样并且保持模拟输入电压信号VIN，以生成输出信号VS/H。采样/保持电路110在采样时钟信号CLKs的时钟周期的采样持续时间内对VIN采样，然后将采样模拟输入电压信号保持一个持续时间，该持续时间持续到该时钟周期结束。在一个实施例中，采样持续时间延伸CLKs的一个时钟周期的约20％，并且保持持续时间延伸一个时钟周期的剩余约80％。输出信号VS/H然后被馈送给比较器120。
比较器120将采样信号VS/H与参考信号VREF的表示(即，VDAC)进行比较，以生成表示采样信号VS/H与参考信号VREF之间的差异的输出(即，VCOMP)。比较器120在时钟信号CLKc的每个时间周期内执行一个比较。然后，比较器120的输出信号VCOMP被馈送给数据有效电路132以生成指示该比较器处于活动操作模式的有效信号。然后，有效信号被馈送给异步时钟发生器134，该异步时钟发生器134生成数目为N的时钟信号CLKi(其中i＝1至N，表示比较周期)，这些时钟信号被用于锁存比较器输出并且生成输入电压信号VIN的数字近似的比特值。异步时钟发生器134还生成数目为N的窗口脉冲信号Window_i(其中i＝1到N，表示比较周期)，这些窗口脉冲信号被用于向DAC 140提供比较器输出信号VCOMP。CLKi和Window_i中的i值的范围在1到N之间。
控制逻辑136接收比较器输出信号VCOMP，该比较器输出信号VCOMP在锁存时间使用异步时钟信号CLKi被锁存。比较器输出信号VCOMP的锁存版本进一步被转换为输入电压信号VIN的数字近似Bi的比特值(即，BN：B1)。数字近似Bi被馈送给窗口138，窗口138生成被馈送给DAC 140的输出信号VWINDOW_i。比较器输出信号VCOMP也从比较器120被直接馈送给窗口138。窗口138基于直接从比较器120接收的比较器输出VCOMP或者基于比较器输出VCOMP的锁存版本来生成VWINDOW_i信号。在比较器输出信号VCOMP可用之后，窗口138基于以下来生成VWINDOW_i信号：在锁存时间VCOMP之前、针对一个时间帧、基于从比较器120直接接收到的比较器输出VCOMP，并且在锁存时间之后基于比较器输出VCOMP的锁存版本。下面参考图3和图4详细描述选择VCOMP的直接版本或锁存版本的窗口138的操作。
DAC 140接收N位VWINDOW_i信号和参考信号VREF以生成数字信号VWINDOW_i的模拟近似VDAC。DAC 140将数字信号VWINDOW_i(i范围从1到N)转换为模拟信号VDAC，使得VDAC的信号值位于下限零到上限VREF之间。然后，VDAC信号被馈送回到比较器120以作为用于第二比较周期的VREF的表示。类似于第一比较周期，重复第二比较周期、第三比较周期和第N比较周期，直到N位SAR ADC完成模拟输入电压信号VIN到N位数字近似Bi(i＝1：N)的转换。
图3A是示出根据一个实施例的SAR ADC 100的选定电路部件的框图。控制逻辑136接收比较器输出信号VCOMP，并且使用时钟信号CLKi生成比较器输出信号VCOMP的锁存版本。比较器输出信号VCOMP的锁存版本被转译为输入电压信号VIN的数字近似(即，Bi)的比特值。DAC140接收比较器输出信号VCOMP，使得比较器输出信号在比较器输出信号VCOMP的锁存时间之前从比较器(例如，比较器120)直接被提供。为了说明在VCOMP的锁存时间之前对比较器输出信号VCOMP的接收，图3还示出了其它部件，包括窗口电路138和DAC 140。
控制逻辑136包括数目为N的D型触发器(flip flop)DFFi，其中i范围从1到N。图3示出了N个触发器中的一个DFFi。DFFi接收比较器输出VCOMP、时钟信号CLKi和时钟信号CLKs作为输入。时钟信号CLKs是当CLKs被设置到逻辑高电平时复位DFFi的采样时钟信号。例如，当CLK被设置到逻辑高电平时，如以上参考图2B所述，对输入电压信号VIN进行采样。在输入信号VIN被采样的时间帧期间，DFFi被复位以将所有触发器的输出信号设置到逻辑低电平。在采样时间帧之后和在CLKs的保持时间帧期间，DFFi进入活动操作模式，其中比较器输出VCOMP被锁存在时钟信号CLKi的边沿(上升沿或下降沿)。比较器输出信号的锁存版本被转换为输入电压信号VIN的数字近似(即，Bi)的比特值。
在时钟信号CKLi切换到活动状态之后，DFFi开始锁存比较器输出VCOMP的过程。在数据有效电路132生成有效信号之后，时钟信号CLKi被切换到活动状态。因此，比较器输出VCOMP和VCOMP的锁存版本的生成之间的时间帧包括与有效信号的生成、CLKi信号的切换和DFFi的传播延迟相关联的时间帧，如下面参考图4详细描述的。
窗口电路138可以由能够向DAC 140提供比较器输出信号的版本的两个传输门TXgate1和TX gate2来实现。在一个实施例中，每个传输门TX gate1和TX gate2包括并联连接的N型互补金属氧化物半导体(NMOS)器件和P型互补金属氧化物半导体(PMOS)器件，如图3所示。备选地，传输门可以用本领域熟知的其他形式的半导体开关来实现。第一传输门TXgate1直接从比较器120接收比较器输出VCOMP，并且第二传输门TX gate2接收由Bi表示的比较器输出VCOMP的锁存版本。两个传输门TX gate1和TX gate2的输出信号是被馈送给DAC330的VWINDOW_i。传输门TX gate1和TX gate2的操作由控制信号Window_i控制。在一个实施例中，当Window_i被设置到逻辑高电平时，TX gate1导通，并且TX gate2关断。当Window_i设置到逻辑低电平时，TX gate1关断，并且TX gate2导通。下面参考图5详细描述Window_i信号的生成。
当TX gate1导通时(例如，当Window_i处于逻辑高电平时)，TX gate1向DAC 330提供比较器输出VCOMP，使得VWINDOW_i表示与TX gate1相关联的传播延迟之后的比较器输出VCOMP。相反，TX gate2关断以将TX gate2置于高阻抗状态，从而防止Bi影响信号VWINDOW_i。当TX gate2导通时(例如，当Window_i处于逻辑低电平时)，TX gate2向DAC 330提供Bi(即，比较器输出VCOMP的锁存版本)，使得VWINDOW_i表示与TX gate2相关联的传播延迟之后的比较器输出VCOMP的锁存版本。相反，TX gate1关断，以将TX gate1配置为高阻抗状态，使得未锁存的比较器输出VCOMP不影响信号VWINDOW_i。
DAC 330接收信号VWINDOW_i并且生成VDACi，VDACi是接收到的VWINDOW_i的模拟近似。DAC330包括由BUFi表示的N个缓冲器和由CDACi表示的N电容器阵列。缓冲器BUFi接收VWINDOW_i信号作为输入，并且生成CTRLi以作为接收到的输入信号的缓冲版本。在一个实施例中，一个或多个反相器电路可以被实施为缓冲器BUFi。然后信号CTRLi被用于将连接到电容器CDACi的PMOSi和NMOSi的一个侧板设置为VREFP或VREFN以作为VDACi)，其中VREFP是差分参考信号VREF的正单端信号，VREFN是差分参考信号VREF的负单端信号。例如，如果CTRLi处于逻辑高电平，则NMOSi导通并且PMOSi关断，而且VDACi被设置到VREFN。另一方面，如果CTRLi处于逻辑低电平，则PMOSi导通并且NMOSi关断，而且VDACi被设置到VREFP。
在一个实施例中，电容器网络既可以用作采样/保持电路，也可以用作DAC电容器阵列，使得采样信号VS/H被提供给电容器阵列的第一板，并且VREFP或VREFN被提供给电容器阵列的第二板，如以上参考图2A所述。在第一比较周期的开始时，DAC电容器阵列的所有电容器的第二个板被拉到VREFP，并且第一板被拉到采样信号VS/H。如果CTRL(N)在第一比较周期的结束处处于逻辑高电平，则CDACN(与MSB相关联)的第二板被设置到VREFN，同时其他电容器的第二板保持在VREFP。SAR ADC然后在第二比较周期中继续操纵，其中如果CRTL(N-1)处于逻辑高电平，则下一电容器CDACN-1(与位MSB-1相关联)的第二板被设置为VREFN，如果CTRL(N-1)处于逻辑低电平，则第二板被维持在VREFP。在第二比较周期的结束时，无论第二比较周期的CTRLi的值如何，第二板的CDACN不改变。设置DAC电容器阵列的每个电容器的第二板电压电平的过程继续N次，直到在第N个比较周期中设置与LSB相关联的CDAC0。
在一个实施例中，DAC电容器阵列可以被实施为二进制加权电容器，二进制加权电容器被连接以使得每个电容器的第一板被拉到采样信号VS/H，并且每个电容器的第二板被拉到VREFP或VREFN，如上所述。所有第一板被拉到采样信号VS/H并且第二板被拉到参考信号VREF(VREFP或VREFN)的DAC电容器阵列可以用作DAC，使得在每个比较周期处信号VDACi上的组合电压将生成等效的VDAC信号，如以上参考本公开的图2A所述。
图3B是示出根据一个实施例的SAR ADC 100的比较器120的电路图。比较器120接收差分输入信号V+和V-以生成表示单端信号V+和V-之间的差异的差分输出信号VCOMPP和VCOMPN。差分输入信号V+和V-表示模拟输入电压信号VIN和参考信号VREF之间的电压差，如以上参考图2A所述。时钟信号CLKc通过在CLKc处于逻辑低电平时将比较器120置于活动模式并且当CLKc处于逻辑高电平时将比较器120置于非活动模式来控制比较器120的操作。比较器120对信号CLKc的每个时钟周期执行一个比较。电压信号Vbias为比较器120提供直流(DC)偏置。
当CLKc处于逻辑高电平时，PMOS器件M2关断以断开DC偏压，并且NMOS器件M7和M8导通以将内部节点VINTP和VINTN拉到逻辑低电平，以将比较器120置于非活动模式。响应于内部节点VINTP和VINTN被拉到逻辑低电平，反相器器件Inv1、Inv2、Inv3和Inv4将输出VCOMPP和VCOMPN拉至逻辑低电平。
另一方面，当CLKc处于逻辑低电平时，PMOS器件M2导通以提供DC偏置，并且NMOS器件M7和M8关断以将比较器120置于活动比较模式。在活动比较模式下，差分对M3和M4比较两个输入信号V+和V-以在内部节点VINTP和VINTN处生成经放大的增量信号。每个内部节点VINTP和VINTN处的电压信号然后由反相器Inv1和Inv2以及Inv3和Inv4转换成轨到轨(rail-to-rail)数字信号，以生成数字输出差分信号VCOMPP和VCOMPN。下面在图4中示出了图示比较器120的活动和非活动模式的波形图。
图4是示出根据一个实施例的SAR ADC(例如，SAR ADC 100)的一个比较周期的操作的时序图。在图4中，x轴表示时间，y轴表示各种信号的电压。时间轴包括由竖直虚线表示的各种时间点t1至t10。图4示出了比较时钟信号CLKc。点t1和t10之间的时间段构成CLKc的一个周期(即一个比较周期)。虽然图4示出了仅一个比较周期的定时波形，然而图4也适用于SAR ADC在其N个比较周期中的每个周期中的操作。
当CLKc在点t1之前处于逻辑高电平时，比较器120被复位以输出处于逻辑低电平的信号VCOMPP和VCOMPN，并且有效信号也被设置到逻辑低电平。控制逻辑310被实现为使得当采样时钟信号CLKs、电容器阵列(EOC)信号的一端以及有效信号中的每一个处于逻辑低电平时，CLKc信号在点t1处被设置到逻辑低电平。例如，CLKc可以由接收CLKs、EOC和有效信号作为输入的3输入数字OR门生成。有效信号指示比较器处于活动模式，并且该有效信号可以通过比较器输出信号VCOMPP和VCOMPN的逻辑OR运算来生成。SAR ADC的比较器120被配置为在时钟信号CLKc的下降沿被触发。在点t1处的CLKc的下降沿处，比较器开始它的操作以在点t2生成输出，使得VCOMPP或VCOMPN切换到逻辑高电平。点t1和t2之间的时间段表示比较器的生成时间。
当在点t2处生成比较器输出信号VCOMPP/VCOMPN时，VCOMPP/VCOMPN在点t2处可用于窗口138，并且只要Window_i信号被设置到逻辑高电平，窗口138则可以开始生成VWINDOW_i，如以上参考图3所述。Window_i信号由信号CLKi和CLKs的组合生成，如下面将参考图5详细描述的。Window_i在点t1之前被设置到逻辑高电平，并且将保持在逻辑高电平，至少直到比较器输出被锁存为CLKi。在比较器输出VCOMPP/VCOMPN的下降沿在点t8出现之前，Window_i信号的下降沿也必须出现，因为锁存的比较器输出Bi必须在比较器输出在点t8处变化之前被提供给DAC 140。
Window_i信号控制窗口320的传输门TX gate1和TX gate2，使得当Window_i处于逻辑高电平时TX gate1导通，并且当Window_i处于逻辑低电平时TX gate2导通。当Window_i被设置到逻辑高电平以导通TX gate1时，点t2处的比较器输出VCOMPP/VCOMPN通过TX gate1被提供，以在点t3处生成VWINDOW_i、CTRLi和VDACi信号。点t2和t3之间的时间段表示TX gate1、BUFi、以及PMOSi或NMOSi的信号传播时间。由于VDACi在点t3处可用，所以直到从点t3到点t10的比较周期的结束的剩余时间可用于DAC电容器稳定。
可以生成有效信号作为比较器输出VCOMPP和VCOMPN的逻辑OR运算，以指示VCOMPP或VCOMPN中的任何一个的改变。例如，有效信号可以由2输入数字OR门来生成，该2输入数字OR门接收VCOMPP和VCOMPN作为它的输入。在比较器输出之一在t2点处已经改变它的值之后，有效信号被生成并且在点t4被设置到逻辑高电平。点t2和t4之间的时间段表示2输入数字OR门的信号传播延迟。
点t4处的有效信号的上升沿将触发时钟信号CLKi的生成。时钟信号CLKi在由上升沿示出的点t5处被生成，并且点t4和t5之间的时间段表示与CLKi的生成相关联的时间段。时钟信号CLKi在点t5处的上升沿将触发DFFi的比较器输出VCOMPP/VCOMPN的锁存。DFFi生成表示在点t6处作为上升沿示出的比较器输出VCOMPP/VCOMPN的锁存版本的Bi信号。点t5和t6之间的时间段表示与触发器DFFi的CK-Q时间相关联的时间段。
点t4处的有效信号的上升沿也将触发时钟信号CLKc被设置到逻辑高电平，如点t6所示。点t4和t6之间的时间段表示与生成CLKc信号的电路(例如，3输入数字OR门)的信号传播延迟相关联的时间段。点t6处的时钟信号CLKc的上升沿将复位比较器，以在点t8以逻辑低电平输出每个比较器输出VCOMPP和VCOMPN。点t6和t8之间的时间段表示与重置比较器相关联的时间段。在一个实施例中，在比较器在点t8被复位之前，比较器输出信号VCOMPP/VCOMPN从比较器被提供给DAC电容器阵列。
Windowi信号在点t7被设置到逻辑低电平，使得其下降沿出现在Bi信号在点t6处切换之后并且在比较器输出VCOMPP/VCOMPN在点t8被复位之前。当Window_i被设置到逻辑低电平以在点t7处导通TX gate2时，被锁存的比较器输出Bi通过TX gate2被提供，以生成VWINDOW_i、CTRLi和VDACi信号。也就是说，点t7之后的VDACi(在实际中是在考虑到与TX gate2、BUFi、以及PMOSi或NMOSi相关的信号传播延迟之后)基于比较器输出(即，Bi)的锁存版本。换句话说，在点t2和t7之间，VDACi基于从比较器被直接馈送给窗口320的比较器输出，而在点t7和t10之间，VDACi基于比较器输出的锁存版本。通过在锁存时间之前将比较器输出信号VCOMP馈送给DAC电容器阵列，与其中DAC电容器阵列仅在锁存时间之后(即，在点t6之后)接收比较器输出信号VCOMP的实现方式相比，DAC电容器阵列具有采样时钟周期(即，CLKs)的更长时间帧用于稳定它的电容器。也就是说，通过在锁存时间之前将比较器输出信号VCOMP馈送给DAC电容器阵列，用于DAC电容器稳定的时间帧具有从t3到t6的额外时间。
在点t8，当比较器输出VCOMPP/VCOMPN被复位到逻辑低电平值时，有效信号也在单个传播延迟之后在点t9被设置到逻辑低电平值。点t10表示由时钟CLKc表示的比较周期的结束。下面参考图5描述信号CLKi和Window_i的生成。
图5是示出根据一个实施例的4位SAR ADC的时钟信号的时序图。在图5中，x轴表示时间，y轴表示各种信号的电压。时间轴包括由竖直虚线表示的各种时间点t1至t8。图5示出了采样时钟信号CLKs和比较时钟信号CLKc。点t1和t8之间的时间段构成CLKs的一个周期，其表示用于将模拟输入电压转换为4位数字输出的时间段。图5示出了点t3和t7之间的至少四个比较时钟周期。在每个比较时钟周期中的SAR ADC的操作在以上参考图4被描述。图5还示出了时钟信号CLKi和窗口脉冲信号Window_i。
采样时钟信号CLKs通过当CLKd处于逻辑高电平时对模拟输入电压VIN进行采样并且当CLKs处于逻辑低电平时保持采样值，来控制采样和保持电路(例如，采样/保持110)。CLKs的采样时间帧在t1和t2之间示出，并且保持时间帧在t2和t8之间示出。例如，采样时间帧被设置为CLKs时间段的大约20％。保持时间帧包括4位SAR ADC的至少四个CLKc时钟周期(或N位SAR ADC的N个周期)。第一CLKc时钟周期在点t3和t4之间，第二周期在点t4和t5之间，第三周期在点t5和t6之间，并且第四周期在点t6和t7之间。
时钟信号CLK1至CLK4(即，CLKi，其中i＝1：4)被用于由触发器DFFi锁存比较器输出。时钟信号CLK1至CLK4被生成作为异步时钟信号，以避免在SAR ADC中对高频同步时钟信号的使用。在CLKi的上升沿，触发器DFFi对比较器输出进行采样。如果比较器输出为高，则DAC电容器阵列的相关电容器的底板从VREFP切换到VREFN，如以上参考图3所述。如果比较器输出为低，则DAC电容器阵列的相关电容的底板继续被连接到VREFP。为了确保针对每个比较周期只切换DAC电容器阵列的仅一个电容，CLKi时钟信号被生成为使得在每个比较时钟周期中只有一个CLKi信号从逻辑低电平切换到逻辑高电平。例如，CLK1在点t3处、CLK2在点t4处、CLK3在点t5处、CLK4在点t6处从逻辑低电平被切换到逻辑高电平。在t8点处的每个CLKi的下降沿处，所有电容都重新连接到VREFP，以结束将模拟输入电压转换为4位数字输出的过程。
窗口信号Window_1至Window_4(即，Window_i，其中i＝1：4)用于选择要被提供给DAC电容器阵列的适当版本的比较器输出VCOMP，如以上参考图3所述。可以通过组合异步时钟信号CLKs和CLKi来生成窗口信号，使得Window_i信号的脉冲宽度从先前的比较周期开始于时钟信号CLKi-1的上升沿，并且从当前比较周期结束于时钟信号CLKi的上升沿。因为时钟信号CLKi-1对于第一比较周期不存在，所以使用CLKs信号，如下一段详细描述的。Window_i信号的脉冲宽度被设置以仅选择比较器输出VCOMP的上升沿，而不是选择它的下降沿。因此，Window_i信号的脉冲宽度不能长于一个CLKc周期(即，一个比较时钟周期)，并且Window_i信号的下降沿应当在比较器输出VCOMP的下降沿之前。
Window_i信号可以由时钟信号CLKi和CLKi-1的组合来生成。也就是说，可以通过来自当前比较周期的时钟信号CLKi和先前比较周期的时钟信号CLKi-1的组合来生成用于当前比较周期的Window_i信号。例如，Window_i在CLKi-1的上升沿被设置到逻辑高电平，并且在CLKi的上升沿被设置到逻辑低电平。因此，Window_2在点t3和t4之间被设置到逻辑高电平，Window_3在点t4和t5之间，并且Window_4在点t5和t6之间。第一窗口信号Window_1是不同的，因为CLK0不存在。为了生成Window_1，使用采样时钟信号CLKs的互补信号而不是CLK0。Window_i在点t2和t3之间被设置到逻辑高电平。窗口信号被生成以使得只有一个Window_i信号在点t1和t8之间在整个采样时钟周期期间的任何时间被设置到逻辑高电平。在一个实施例中，在从CLKi信号的上升沿出现的时间点起的持续时间之后，Window_i信号被设置到逻辑低电平。例如，在从点t4起的时间段之后、但是在点t5之前的时间点，将Window_2设置到逻辑低电平。
图6是示出延迟比较器输出的下降沿的SAR ADC的实施例的时序图。图6示出了类似于以上参考图4描述的操作的SAR ADC的操作，区别在于，比较器输出VCOMPN的下降沿从点t8延伸到t10，如箭头605所示。如以上参考图4和5所讨论的，Window_i的下降沿必须出现在点t6处的Bi的上升沿与点t8处的比较器输出VCOMPN的下降沿之间。随着SAR ADC采样频率的增加，点t6和t8之间的时间帧变小。在这样的示例性场景中，增加Bi的上升沿和比较器输出VCOMPN的下降沿之间的时间帧是有利的，除其他原因之外，因为增加的时间帧在比较器输出变化之前提供了用于Window_i信号的下降沿的额外时间裕度。例如，可以将VCOMPN的下降沿从点t8延迟到t10，以增加Bi的上升沿和比较器输出VCOMPN的下降沿之间的时间帧。下面参考图7描述用于增加时间帧的替代实施例。
图7是示出了增加用于Window_i脉冲的下降沿的时间帧的SAR ADC的替代实施例的时序图。图7示出了SAR ADC的操作，其类似于以上参考图4描述的操作，仅有一个区别。图7中的DAC输出信号VDACiP/VDACiN由TX gate1的输出处的比较器输出VCOMP和Bi的逻辑组合(例如，逻辑OR)生成，以去除Window_i上的条件——该条件是：Window_i信号的下降沿必须在比较器输出VCOMP的下降沿之前出现。例如，VDACiP/VDACiN可以由2输入OR门生成，其中在TXgate1的输出处的比较器输出VCOMP作为第一个输入并且信号Bi作为第二输入。由于该实施例不需要Window_i的下降沿在VCOMP的下降沿之前出现，所以Window_i的下降沿实际上可以在VCOMP的下降沿之后出现。例如，在VCOMP的下降沿在点t7处出现之后，Window_i的下降沿在点t9处出现。在点t7处的VCOMP的下降沿触发有效信号在点t8达到逻辑低电平。
图8是示出根据一个实施例的N位SAR ADC的操作的流程图。SAR ADC接收模拟输入电压VIN和参考电压信号VREF作为输入，以生成数字位字，用作作为VIN的数字近似的输出。对于N位SAR ADC，VIN的模数转换采用如以上参考图2到4所述的N个比较周期。图8的流程图示出了在N个比较周期中的第一比较周期的SAR ADC的操作。
SAR ADC的比较器(例如，比较器120)在第一比较周期期间生成810表示输入电压信号VIN和表示参考电压信号VREF的信号之间的差异的比较器输出信号(即，VCOMP)。表示参考电压信号VREF的信号可以是作为数字输出Bi的模拟近似的信号VDAC。VDAC也可以表示为范围在零到VREF伏特之间的模拟电压值。
SAR ADC的控制逻辑(例如，控制逻辑310)在由时钟信号(即，CLKi)的切换定义的锁存时间生成820个表示比较器输出信号VCOMP的控制输出信号(即，Bi)。比较器输出信号VCOMP也由窗口电路(例如，窗口320)接收，窗口电路可以将比较器输出信号的版本提供给SAR ADC的DAC(例如DAC 330)。窗口电路在比比较器输出信号VCOMP的锁存时间早时钟信号CLKi的时间向DAC提供比较器输出信号VCOMP。在比较器输出在锁存时间处(即，在信号Bi的上升沿之后)被时钟信号锁存之后，窗口电路将比较器输出Bi的锁存版本提供给DAC。在一个实施例中，比较器输出信号VCOMP在比较器在比较周期期间被复位之前从比较器被提供给DAC。
接下来，DAC的DAC电容器阵列(例如，CDACi)响应于在锁存时间之前接收到比较器输出信号VCOMP来生成830输入电压信号VIN的近似(即，VDAC)。与其中DAC电容器阵列仅在锁存时间之后接收比较器输出信号VCOMP的实现相比，通过在锁存时间之前开始在DAC电容器阵列处接收比较器输出信号VCOMP，DAC电容器阵列具有采样时钟周期(即，CLKs)的更长时间帧用于它的电容器的稳定。随着SAR ADC的采样频率的增加，用于DAC电容器阵列稳定的被增加的时间是有用的。在锁存时间生成信号Bi之后，DAC电容器阵列响应于接收到比较器输出信号Bi的锁存版本来继续生成VDAC。这使第一比较周期结束。
接下来，将在第一比较周期中生成的VDAC信号馈送回到比较器，以便在第二比较周期中与经采样的VIN进行比较。SAR ADC在第二比较周期中的操作与上述第一比较周期相同。在N个比较周期中重复在第一比较周期中描述的SAR ADC的操作以完成模拟输入电压VIN到N位数字近似(即在N个比较周期之后的Bi)的转换。
图9是根据一个实施例的可以存储SAR ADC的表示的专用计算设备的框图。在一个实施例中，SAR ADC或SAR ADC内的部件的表示可以作为数据被存储在非暂态计算机可读介质(例如，非易失性存储器918)中。该表示可以是SAR ADC的行为级别、寄存器传送级别、逻辑元件级别、晶体管级别和布局几何级别。
在一些实施例中，计算机900包括用于传输数据的互连或总线902(或其他通信装置)。计算机900可以包括处理装置，诸如与总线902耦合以处理信息的一个或多个处理器904。处理器904可以包括一个或多个物理处理器和/或一个或多个逻辑处理器。虽然为了简单起见，总线902被示出为单个互连，但是应当理解，总线902可以表示多个不同的互连或总线。图9所示的总线902是表示通过适当的桥接器、适配器、控制器等连接的任何一个或多个单独的物理总线、点对点连接、或两者的抽象。
在一些实施例中，计算机900还包括被描绘为用于存储要由处理器904执行的信息和指令的主存储器912的随机存取存储器(RAM)或其他动态存储设备。主存储器912可以包括应用的活动存储装置，包括用于由计算机900的用户在网络浏览活动中使用的浏览器应用。主存储器912还可以包括某些寄存器或其他专用存储器。
计算机900还可以包括用于为处理器904存储静态信息和指令的只读存储器(ROM)916或其他静态存储设备。计算机900还可以包括用于存储某些元素的一个或多个非易失性存储器元件918，包括例如闪存、硬盘、固态驱动器。非易失性存储元件918可以存储上面参考图1到7描述的SAR ADC的表示，或者SAR ADC内的部件可以作为数据被存储。该表示可以是SAR ADC的行为级别、寄存器传送级别、逻辑元件级别、晶体管级别和布局几何级别。
计算机900可以包括耦合到总线902的收发器模块920。收发器模块920还可以包括传输器模块和接收器模块。收发器模块920包括用以连接到其他设备(未示出)的一个或多个端口922。
计算机900还可以包括耦合到总线902并且被配置为从通过端口922耦合的第二设备(未示出)检测信息的电路逻辑940。计算机900还可以包括经由总线902耦合的输出显示器926。在一些实施例中，显示器926可以包括用于向用户显示信息或内容的液晶显示器(LCD)或任何其他显示技术，包括三维(3D)显示器。或者，显示器926可以包括也可以是输入设备924的一部分的触摸屏。在一些环境中，显示器926可以包括音频设备，例如用于提供音频信息的扬声器。计算机900还可以包括电源930，其可以包括供电源、电池、太阳能电池、燃料电池、或者用于提供电力或发电的其它设备。由电源930提供的任何电力可以根据需要被分配给计算机900的元件。
尽管已经示出和描述了本公开的特定实施例和应用，但是应当理解，这些实施例不限于本文中公开的精确的构造和部件，可以在不脱离由所附权利要求限定的本公开的精神和范围的情况下，对本文中公开的本公开的方法和装置的布置、操作和细节做出各种修改、变化和变化。

Claims (20)

1.一种基于逐次逼近寄存器(SAR)的模数转换器(ADC)电路，包括：
比较器，包括用于接收输入电压信号(Vip/Vin)的第一输入和用于接收表示参考电压信号(VDAC)的信号的第二输入，所述比较器被配置为在第一比较周期(由Clkc定义)期间生成表示所述输入电压信号与所述参考信号之间的差异的比较器输出信号(VCompP/VCompN)；
控制逻辑，包括耦合到所述比较器以接收所述比较器输出信号(VCompP/VCompN)的第一输入和用于接收时钟信号(Clki)的第二输入，所述控制逻辑被配置为在由所述时钟信号(Clki)的切换定义的锁存时间生成表示所述比较器输出信号的控制输出信号(Bi)；以及
数模转换器(DAC)电容器阵列，耦合到所述比较器，所述DAC电容器阵列被配置为在所述锁存时间之前(在Window_i为高期间)从所述比较器接收所述比较器输出信号以生成所述输入电压信号的近似。
2.根据权利要求1所述的电路，其中所述比较器输出信号在所述第一比较周期期间在所述比较器被复位(Window_i)之前从所述比较器被提供给所述DAC电容器阵列。
3.根据权利要求1所述的电路，还包括耦合在所述控制逻辑与所述DAC电容器阵列之间的窗口电路，所述窗口电路包括被配置为在所述锁存时间之前(当Window_i为高时)向所述DAC电容器阵列提供所述比较器输出信号的第一传输门以及被配置为在所述锁存时间之后(当Window_i为低时)向所述DAC电容器阵列提供所述比较器输出信号的第二传输门。
4.根据权利要求1所述的电路，其中所述第一比较周期由不同于所述时钟信号(Clki)的第二时钟信号(Clkc)定义。
5.根据权利要求1所述的电路，其中所述控制逻辑还包括被配置为生成表示所述比较器的活动模式的有效信号的数据有效电路(数据有效230)。
6.根据权利要求1所述的电路，其中所述控制逻辑还被配置为生成所述输入电压信号的数字近似的比特值(Bi)。
7.根据权利要求1所述的电路，其中所述比较器还被配置为生成所述比较器输出信号，所述控制逻辑还被配置为生成所述控制输出信号，并且所述DAC电容器阵列还被配置为针对数目为N的比较周期生成所述输入电压信号的近似，其中N是大于1的整数。
8.根据权利要求7所述的电路，其中所述控制逻辑还包括异步时钟发生器，所述异步时钟发生器被配置为生成被用于所述比较器输出信号的锁存的数目为N的异步时钟信号，所述N个异步时钟信号中的第一异步时钟信号被用于在所述第一比较周期期间对所述比较器输出信号的锁存，所述N个异步时钟信号中的第二异步时钟信号被用于在所述第二比较周期期间对所述比较器输出信号的锁存，并且所述N个异步时钟信号中的第N异步时钟信号被用于在第N比较周期期间对所述比较器输出信号的锁存。
9.根据权利要求8所述的电路，其中所述异步时钟发生器还被配置为生成被用于向所述DAC电容器阵列提供所述比较器输出信号的数目为N的窗口脉冲，所述N个窗口脉冲中的第一窗口脉冲被用于在所述第一比较周期期间提供所述比较器输出信号，所述N个窗口脉冲中的第二窗口脉冲被用于在所述第二比较周期期间提供所述比较器输出信号，并且所述N个窗口脉冲中的第N窗口脉冲被用于在所述第N比较周期期间提供所述比较器输出信号。
10.一种方法，包括：
由比较器在第一比较周期(Clkc)期间生成表示输入电压信号(Vip/Vin)与表示参考电压信号(VDAC)的信号之间的差异的比较器输出信号(VCompP/VCompN)；
由控制逻辑在由时钟信号(Clki)的切换定义的锁存时间生成表示所述比较器输出信号的控制输出信号(Bi)；以及
由数模(DAC)电容器阵列响应于在所述锁存时间之前接收到所述比较器输出信号来生成所述输入电压信号的近似。
11.根据权利要求10所述的方法，其中所述输入电压信号的所述近似响应于所述DAC电容器阵列在所述第一比较周期期间在所述比较器被复位(Window_i)之前从所述比较器接收到所述比较器输出信号而被生成。
12.根据权利要求10所述的方法，其中所述输入电压信号的所述近似响应于所述DAC电容器阵列在所述锁存时间之前(当Window_i为高时)从所述比较器接收到所述比较器输出信号以及响应于所述DAC电容器阵列在所述锁存时间之后(当Window_i为低时)接收到所述控制输出信号(Bi)而被生成。
13.根据权利要求10所述的方法，其中所述第一比较周期由不同于所述时钟信号(Clki)的第二时钟信号(Clkc)定义。
14.根据权利要求10所述的方法，还包括由所述控制逻辑生成表示所述比较器的活动模式的有效信号。
15.根据权利要求10所述的方法，还包括由所述控制逻辑生成所述输入电压信号的数字近似的比特值(Bi)。
16.根据权利要求10所述的方法，其中针对数目为N的比较周期，所述比较器输出信号、所述控制输出信号和所述输入电压信号的所述近似中的每一个被生成，其中N是大于1的整数。
17.根据权利要求10所述的方法，还包括由所述控制逻辑生成被用于所述比较器输出信号的锁存的数目为N的异步时钟信号，所述N个异步时钟信号中的第一异步时钟信号被用于在所述第一比较周期期间对所述比较器输出信号的锁存，所述N个异步时钟信号中的第二异步时钟信号被用于在所述第二比较周期期间对所述比较器输出信号的锁存，并且所述N个异步时钟信号中的第N异步时钟信号被用于在第N比较周期期间对所述比较器输出信号的锁存。
18.根据权利要求10所述的方法，还包括由所述控制逻辑生成被用于向所述DAC电容器阵列提供所述比较器输出信号的数目为N的窗口脉冲，所述N个窗口脉冲中的第一窗口脉冲被用于在所述第一比较周期期间提供所述比较器输出信号，所述N个窗口脉冲中的第二窗口脉冲被用于在所述第二比较周期期间提供所述比较器输出信号，并且所述N个窗口脉冲中的第N窗口脉冲被用于在所述第N比较周期期间提供所述比较器输出信号。
19.一种非暂态计算机可读介质，存储基于逐次逼近寄存器(SAR)的模数转换器(ADC)电路的数字表示，所述电路包括：
比较器，包括用于接收输入电压信号(Vip/Vin)的第一输入和用于接收表示参考电压信号(VDAC)的信号的第二输入，所述比较器被配置为在第一比较周期(由Clkc定义)期间生成表示所述输入电压信号与所述参考信号之间的差异的比较器输出信号(VCompP/VCompN)；
控制逻辑，包括耦合到所述比较器以接收所述比较器输出信号(VCompP/VCompN)的第一输入和用于接收时钟信号(Clki)的第二输入，所述控制逻辑被配置为在由所述时钟信号(Clki)的切换定义的锁存时间生成表示所述比较器输出信号的控制输出信号(Bi)；以及
数模转换器(DAC)电容器阵列，耦合到所述比较器，所述DAC电容器阵列被配置为在所述锁存时间之前(在Window_i为高期间)从所述比较器接收所述比较器输出信号以生成所述输入电压信号的近似。
20.根据权利要求19所述的计算机可读介质，还包括耦合在所述控制逻辑与所述DAC电容器阵列之间的窗口电路，所述窗口电路包括被配置为在所述锁存时间之前(当Window_i为高时)向所述DAC电容器阵列提供所述比较器输出信号的第一传输门以及被配置为在所述锁存时间之后(当Window_i为低时)向所述DAC电容器阵列提供所述比较器输出信号的第二传输门。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107733436A (zh) * 2017-11-07 2018-02-23 深圳锐越微技术有限公司 N位混合结构模数转换器及包含其的集成电路芯片
CN109644003A (zh) * 2018-07-08 2019-04-16 深圳市汇顶科技股份有限公司 具有重叠参考电压范围的逐次逼近寄存器（sar）模数转换器（adc）
CN110311663A (zh) * 2019-06-11 2019-10-08 湖南国科微电子股份有限公司 低功耗比较电路、逐次逼近式模拟数字转换器以及芯片
CN110932730A (zh) * 2018-09-20 2020-03-27 瑞昱半导体股份有限公司 连续逼近暂存器模拟数字转换器的控制电路及控制方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6842412B2 (ja) * 2015-06-29 2021-03-17 ソニーセミコンダクタソリューションズ株式会社 システム、アナログデジタル変換器、および、システムの制御方法
US9660664B1 (en) * 2016-06-24 2017-05-23 Qualcomm Incorporated Generating asynchronous clock signals for successive approximation register (SAR) analog to digital converters (ADCs)
EP3501108A1 (en) * 2016-08-30 2019-06-26 Huawei Technologies Co., Ltd. Analogue to digital converter
CN106797220B (zh) * 2016-10-25 2020-10-20 深圳市汇顶科技股份有限公司 Dac电容阵列及模数转换器、降低模数转换器功耗的方法
CN106877868B (zh) * 2017-01-16 2020-02-14 电子科技大学 一种高速逐次逼近型模数转换器
KR102654276B1 (ko) * 2017-02-13 2024-04-04 에스케이하이닉스 주식회사 아날로그-디지털 변환기 및 이를 이용한 반도체 장치
US9906232B1 (en) * 2017-03-10 2018-02-27 Xilinx, Inc. Resolution programmable SAR ADC
JP6736506B2 (ja) * 2017-03-14 2020-08-05 株式会社東芝 アナログ／デジタル変換回路及び無線通信機
JP6746546B2 (ja) * 2017-09-05 2020-08-26 株式会社東芝 アナログ／デジタル変換回路及び無線通信機
TWI649978B (zh) 2017-10-24 2019-02-01 財團法人工業技術研究院 連續近似暫存器類比至數位轉換器及其運作方法
DE102018208118A1 (de) * 2018-05-23 2019-11-28 Robert Bosch Gmbh Verfahren und Vorrichtung zum Authentifizieren einer über einen Bus übertragenen Nachricht
US10236901B1 (en) * 2018-05-29 2019-03-19 Xilinx, Inc. Circuit for and method of implementing asynchronous clock generation
CN109687872B (zh) * 2019-02-26 2020-09-15 中国电子科技集团公司第二十四研究所 用于sar_adc的高速数字逻辑电路及采样调节方法
US10693486B1 (en) * 2019-05-31 2020-06-23 Avago Technologies International Sales Pte. Limited Asynchronous SAR ADC with adaptive tuning comparator
TWI685210B (zh) * 2019-06-14 2020-02-11 瑞昱半導體股份有限公司 連續逼近式類比數位轉換器及其操作方法
CN111049525B (zh) * 2019-12-20 2023-03-07 西安电子科技大学 一种超高速逐次逼近型模数转换器
US11424756B2 (en) 2020-08-31 2022-08-23 Texas Instruments Incorporated Successive approximation register analog-to-digital converter with embedded filtering
CN114884510A (zh) * 2022-04-11 2022-08-09 灿芯半导体(上海)股份有限公司 一种低误码率的sar adc电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101662283A (zh) * 2008-12-30 2010-03-03 香港应用科技研究院有限公司 用作逐次逼近模数转换器和数模转换器的两用比较器/运算放大器
CN102158231A (zh) * 2011-03-15 2011-08-17 上海宏力半导体制造有限公司 逐次逼近型模数转换器
CN102355266A (zh) * 2011-07-28 2012-02-15 上海宏力半导体制造有限公司 一种逐次逼近模数转化器
US20130135126A1 (en) * 2011-11-25 2013-05-30 Electronics And Telecommunications Research Institute Successive approximation register analog-to-digital converter and operation method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3839027B2 (ja) 2004-04-09 2006-11-01 Ｎｅｃエレクトロニクス株式会社 Ａｄ変換器
US7764215B2 (en) * 2008-12-31 2010-07-27 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Multi-stage comparator with offset canceling capacitor across secondary differential inputs for high-speed low-gain compare and high-gain auto-zeroing
JP5407685B2 (ja) * 2009-09-11 2014-02-05 富士通株式会社 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法
JP2011211371A (ja) * 2010-03-29 2011-10-20 Panasonic Corp 逐次比較型ａｄ変換器用クロック生成回路
US8477058B2 (en) * 2011-10-12 2013-07-02 Ncku Research And Development Foundation Successive approximation analog to digital converter with a direct switching technique for capacitor array through comparator output and method thereof
US9124291B2 (en) * 2012-07-18 2015-09-01 Maxlinear, Inc. Method and system for asynchronous successive approximation analog-to-digital convertor (ADC) architecture
US8866662B1 (en) * 2012-10-21 2014-10-21 Steve Naumov Sequential analog/digital conversion and multiplication
US8786483B1 (en) * 2013-03-14 2014-07-22 Analog Devices Technology Use of a DLL to optimize an ADC performance
US8957802B1 (en) * 2013-09-13 2015-02-17 Cadence Design Systems, Inc. Metastability error detection and correction system and method for successive approximation analog-to-digital converters

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101662283A (zh) * 2008-12-30 2010-03-03 香港应用科技研究院有限公司 用作逐次逼近模数转换器和数模转换器的两用比较器/运算放大器
CN102158231A (zh) * 2011-03-15 2011-08-17 上海宏力半导体制造有限公司 逐次逼近型模数转换器
CN102355266A (zh) * 2011-07-28 2012-02-15 上海宏力半导体制造有限公司 一种逐次逼近模数转化器
US20130135126A1 (en) * 2011-11-25 2013-05-30 Electronics And Telecommunications Research Institute Successive approximation register analog-to-digital converter and operation method thereof

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107733436A (zh) * 2017-11-07 2018-02-23 深圳锐越微技术有限公司 N位混合结构模数转换器及包含其的集成电路芯片
US10965304B2 (en) 2017-11-07 2021-03-30 Radiawave Technologies Co., Ltd. N-bit hybrid structure analog-to-digital converter and integrated circuit chip including the same
CN109644003A (zh) * 2018-07-08 2019-04-16 深圳市汇顶科技股份有限公司 具有重叠参考电压范围的逐次逼近寄存器（sar）模数转换器（adc）
CN109644003B (zh) * 2018-07-08 2022-06-07 深圳市汇顶科技股份有限公司 具有重叠参考电压范围的逐次逼近寄存器（sar）模数转换器（adc）
CN110932730A (zh) * 2018-09-20 2020-03-27 瑞昱半导体股份有限公司 连续逼近暂存器模拟数字转换器的控制电路及控制方法
CN110932730B (zh) * 2018-09-20 2023-03-24 瑞昱半导体股份有限公司 连续逼近暂存器模拟数字转换器的控制电路及控制方法
CN110311663A (zh) * 2019-06-11 2019-10-08 湖南国科微电子股份有限公司 低功耗比较电路、逐次逼近式模拟数字转换器以及芯片

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